JP6811265B2 - 基準電圧発生回路、パワーオン検出回路および半導体装置 - Google Patents

基準電圧発生回路、パワーオン検出回路および半導体装置 Download PDF

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Description

本発明は、基準電圧発生回路に関し、特に、バンドギャップリファレンス（ＢａｎｄＧａｐ Ｒｅｆｅｒｅｎｃｅ）回路を用いた基準電圧の発生に関する。
フラッシュメモリ等の半導体装置には、通常、電源投入時に電源電圧が一定電圧に到達したことを検出するパワーオン検出回路が設けられている。パワーオン検出回路により電圧が一定電圧以上であることが検出されると、パワーオンシーケンスが実行され、内部回路のリセット等が行われる。例えば、特許文献１のパワーオンシステムリセット回路は、電源投入時の動作電圧が不安定になることに鑑み、電源投入時、動作が開始されたシーケンスを停止させ、電源が安定するまでシステムをリセットし、電源が安定するとシステムをスタートさせる技術を開示している。
特開２００８−１６０３９９号公報
図１は、従来のパワーオン検出回路の構成を示す図である。パワーオン検出回路１０は、基準電圧Ｖｒｅｆを生成する基準電圧発生回路２０と、電源電圧Ｖｃｃに基づき内部電圧ＶＩを生成する内部電圧生成回路３０と、基準電圧発生回路２０で発生された基準電圧Ｖｒｅｆと内部電圧ＶＩとを比較する比較回路４０とを備えている。内部電圧発生回路３０は、例えば、電源電圧Ｖｃｃを抵抗分割した電圧ＶｃｃＤＩＶを生成し、比較回路４０は、内部電圧ＶＩが基準電圧Ｖｒｅｆに到達したとき、パワーオン検出信号ＰＷＲＤＥＴを内部回路に出力する。
基準電圧Ｖｒｅｆは、電源電圧Ｖｃｃがターゲット電圧に到達したか否かを判定するために使用される。ターゲット電圧は、内部回路の動作を保証する電圧よりも高い電圧である。内部回路が低電圧で誤動作することを防ぐために、基準電圧Ｖｒｅｆには高い精度が要求される。例えば、基準電圧Ｖｒｅｆが期待電圧よりも低いと、電源電圧Ｖｃｃがターゲット電圧に到達していないにもかかわらずパワーオン検出信号ＰＷＲＤＥＴが出力され、内部回路は、動作保証電圧よりも低い電圧で動作を開始してしまい、その結果、誤動作等を引き起こしてしまう。
そこで、基準電圧発生回路２０には、電源電圧Ｖｃｃの変動や動作温度にほとんど依存しないバンドギャップリファレンス回路（以下、ＢＧＲ回路）が利用される。図２に、一般的なＢＧＲ回路の構成を示す。同図に示すように、ＢＧＲ回路は、電源電圧ＶｃｃとＧＮＤ間に第１および第２の電流経路を含み、第１の電流経路に直列に接続されたＰＭＯＳトランジスタＰ１、抵抗Ｒ１、バイポーラトランジスタＱ１を含み、第２の電流経路に直列に接続されたＰＭＯＳトランジスタＰ２、抵抗Ｒ２、Ｒ、バイポーラトランジスタＱ２を含み、さらに抵抗Ｒ１とトランジスタＱ１とを共通接続するノードＶＮを反転入力端子（−）に接続し、抵抗Ｒ２と抵抗Ｒとを共通接続するノードＶＰを非反転入力端子（＋）に接続し、出力端子をトランジスタＰ１、Ｐ２のゲートに共通接続する差動増幅回路ＡＭＰを含む。
トランジスタＱ１、Ｑ２は、ベースとコレクタが共通にＧＮＤに接続されたダイオード接続のＰＮＰバイポーラトランジスタである。また、トランジスタＱ１とＱ２のエミッタ面積比は、１対ｎ（ｎは、１より大きい数）であり、トランジスタＱ２のエミッタ面積はトランジスタＱ１のエミッタ面積のｎ倍であり、トランジスタＱ１の電流密度はトランジスタＱ２のｎ倍である。なお、ここではバイポーラトランジスタＱ１、Ｑ２を用いているが、バイポーラトランジスタＱ１、Ｑ２に代えてダイオードを用いても良い。例えば、トランジスタＱ１の代わりに１つのダイオードが接続され、トランジスタＱ２の代わりにｎ個の並列接続されたダイオードが接続される。
ＰＭＯＳトランジスタＰ１、Ｐ２は、第１および第２の電流経路に同じ電流値を供給する電流源として機能し、第１の電流経路ではトランジスタＱ１により第１の電流が流され、第２の電流経路ではトランジスタＱ２により第２の電流が流される。また、差動増幅回路ＡＭＰは、ノードＶＮとノードＶＰとが等しくなるように（ＶＮ＝ＶＰ）、トランジスタＰ１、Ｐ２のゲート電圧を制御する。言い換えれば、差動増幅回路ＡＭＰは、トランジスタＱ１の順方向電圧と、トランジスタＱ２の順方向電圧に抵抗Ｒに生じる電圧を加算した電圧とが等しくなるように、出力電圧を調整する。
ＢＧＲ回路では、トランジスタＱ１、Ｑ２の順方向電圧が負の温度係数を有し、ノードＶＮとＶＰの差が正の温度係数を有することから、抵抗Ｒ１、Ｒ２、Ｒの抵抗値を適切に選択することで温度依存性のない回路となり得る。
ノードＶＮとノードＶＰの電圧が等しくなるとき、
ＶＮ＝ＶＰ、ＶＰ＝ＶＢＥ＋（Ｒ×ｉＢＧＲ）、（Ｒ×ｉＢＧＲ）＝ＶＰ−ＶＢＥである。ｉＢＧＲは、抵抗Ｒを流れる電流である。ＶＰ−ＶＢＥは、次式で算出される。ｋＢはボルツマン定数、ｅは電荷量、Ｔは絶対温度である。
Figure 0006811265
図３に、図２のＢＧＲ回路の動作波形を示す。時刻ｔ１で、電源電圧Ｖｃｃが投入され、電源電圧Ｖｃｃが立ち上がる。これに伴い、出力ノードＢＧＲ、ノードＶＮ、ノードＶＰ、ベースエミッタ間電圧ＶＢＥが上昇を開始する。時刻ｔ１〜ｔ３で、ＢＧＲ回路は、低電圧で動作し（つまり、保証された電圧よりも低い電圧で動作し）、それ故、時刻ｔ２でノードＶＮが一定になるが、ノードＶＰ、ベースエミッタ間電圧ＶＢＥは未だ不安定である。時刻ｔ３で、ＢＧＲ回路が動作を保証する電圧で動作をすると、差動増幅回路ＡＭＰは、ノードＶＮとノードＶＰが等しくなるように出力電圧を調整し、出力ノードＢＧＲからは、約１．２５Ｖの基準電圧Ｖｒｅｆが出力される。
近年、電源電圧Ｖｃｃの低電圧化（例えば、Ｖｃｃ＝１．８Ｖ）により低電圧下での動作が必要になり、そのために、ＢＧＲ回路が低電圧で動作し、図３の時刻ｔ１〜ｔ３に示すように、期待する電圧（１．２５Ｖ）よりも低い基準電圧Ｖｒｅｆ＿Ｌが出力されてしまう。例えば、差動増幅回路ＡＭＰを構成するＣＭＯＳトランジスタの閾値よりも電源電圧Ｖｃｃが大きくなると、低い基準電圧Ｖｒｅ＿Ｌが出力されてしまう。そうすると、比較回路４０は、低い基準電圧Ｖｒｅｆ＿Ｌと、内部電圧生成回路３０で生成された内部電圧ＶＩとを比較し、電源電圧Ｖｃｃがターゲット電圧に到達していないにもかかわらず、パワーオン検出信号ＰＷＲＤＥＴを出力し、その結果、内部回路が保証電圧以下の電圧で誤動作してしまう。
この様子を図４に示す。時刻ｔ１で電源電圧Ｖｃｃが投入され、電源電圧Ｖｃｃが上昇する。内部電圧生成回路３０は、例えば、電源電圧Ｖｃｃを抵抗分割した内部電圧ＶｃｃＤＩＶを生成し、この内部電圧ＶｃｃＤＩＶも同様に上昇する。抵抗分割する割合は、電源電圧Ｖｃｃ等に応じて適宜決定される。
時刻ｔ２で、電源電圧Ｖｃｃが電圧Ｖａに到達すると、ＢＧＲ回路が動作を開始する。電源電圧ＶｃｃがＢＧＲ回路が正しく動作する電圧よりも低いため、ＢＧＲ回路の出力ノードＢＧＲから、期待する電圧よりも低い基準電圧Ｖｒｅｆ＿Ｌが出力されるが、基準電圧Ｖｒｅｆ＿Ｌは、内部電圧ＶｃｃＤＩＶよりも低いため、比較回路４０は、Ｈレベルのパワーオン検出信号ＰＷＲＤＥＴを出力しない。
時刻ｔ３で、基準電圧Ｖｒｅｆ＿Ｌが内部電圧ＶｃｃＤＩＶよりも大きくなると、比較回路４０は、Ｈレベルのパワーオン検出信号ＰＷＲＤＥＴを出力する。このときの電源電圧Ｖｃｃは、電圧Ｖｂまで上昇しているが、電圧Ｖｂはターゲット電圧Ｖｔｇよりも低い電圧である。にもかかわらず、内部回路は、パワーオン検出信号ＰＷＲＤＥＴに応答して動作を開始する。
時刻ｔ４で、電源電圧Ｖｃｃがターゲット電圧Ｖｔｇに到達し、時刻ｔ５で、ＢＧＲ回路が正常に動作し、基準電圧Ｖｒｅｆは、期待する電圧（１．２５Ｖ）であり、このときの電源電圧Ｖｃｃの電圧Ｖｃは、ターゲット電圧Ｖｔｇよりも大きい。本来であれば、比較回路４０は、時刻ｔ５のときにＨレベルのパワーオン検出信号ＰＷＲＤＥＴを出力し、これにより内部回路が動作を開始しなければならない。
例えば、ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーオプション等の設定を格納するためフューズセルを使用している。フラッシュメモリは、電源投入時、パワーオン検出信号ＰＷＲＤＥＴが検出されると、フューズセルに格納された設定情報をレジスタに読み出し、その後、コントローラは、レジスタに保持された設定情報に基づき動作を制御する。
図５は、フューズセルの読出し動作を説明する図である。時刻ｔ１で、パワーオン検出信号ＰＷＲＤＥＴが出力されると、パワーオンシーケンスが開始され、コントローラは、メモリセルアレイのフューズセルから設定情報をレジスタにロードする。その後、時刻ｔ２で、電源電圧Ｖｃｃが完全に立ち上がる。
フラッシュメモリ等では、パワーオンシーケンスを実行するとき、フューズセルの読出しを行うが、このフューズセル読出しは、通常のメモリセルアレイからの読出しと同様に、ＣＰＵ（中央処理装置）がＲＯＭに格納された命令等のコードを読み出すことによって行われる。つまり、フューズセル読出しが行われるとき、ＲＯＭからコードを読み出すためにクロック信号が使用され、読出し用の電圧を生成するためにチャージポンプが起動され、また、読出し動作においてビット線がプリチャージされる。これらの動作によってノイズやピーク電流が生じ、電源電圧Ｖｃｃが一時的に降下することがある。
仮に、保証電圧よりも低い状態で、あるいはそのような状態でさらに電源電圧Ｖｃｃが降下すると、センス回路の動作マージンが不十分であり、あるいはクロック信号が不安定となり、ＲＯＭから正しいコードを読み出せず、フューズセルの読出しが不安定な動作となる。結果として、意図しない動作を生じさせ、あるいはＲＯＭの読出しを途中でスタックさせてしまう。特に、低電圧（例えば、Ｖｃｃが１．８Ｖ）で動作するメモリは、動作マージンが小さいため、このような問題が起こり易い。このように、ターゲット電圧以下、あるいは保証電圧以下でパワーオン検出信号ＰＷＲＤＥＴが出力されてしまうと、パワーオンシーケンスを保証することは難しく、パワーオンシーケンスの失敗や、パワーオンシーケンスの異常を招いてしまう。
本発明は、このような従来の課題を解決するために成されたものであり、電源投入時の基準電圧を保証することができる基準電圧発生回路、パワーオン検出回路および半導体装置を提供することを目的とする。
本発明に係る基準電圧発生回路は、第１および第２の電流経路に同じ電流値の電流を供給する電流源と、第１の電流経路に接続され、第１の電流を流す第１のＰＮ接合素子と、第２の電流経路に接続され、第１の電流よりも大きな第２の電流を流す第２のＰＮ接合素子と、第２の電流経路に接続され、基準電圧を出力する出力ノードと、第１の電流経路の電流源と第１のＰＮ接合素子間の第１のノードの電圧と第２の電流経路の電流源と第２のＰＮ接合素子間の第２のノードの電圧とが等しくなるように電流源を制御する差動増幅器と、前記第１のノードの電圧と前記第２のノードの電圧との差が一定以下に到達したとき、検出信号を出力する検出手段とを有する。
ある実施態様では、前記検出手段は、前記第１のノードの電圧と前記第２のノードの電圧とを比較する比較回路を含み、当該比較回路は、比較結果に基づき前記検出信号を出力する。ある実施態様では、前記検出手段は、前記第２のノードの電圧が安定したとき、前記検出信号を出力する。ある実施態様では、第２の電流経路は、前記第２のノードと前記第２のＰＮ接合素子との間に直列に接続された抵抗を含む。ある実施態様では、第１の電流経路は、電流源と前記第１のノードとの間に第１の抵抗を含み、第２の電流経路は、電流源と前記第２のノードとの間に第２の抵抗を含む。ある実施態様では、前記第１および第２のＰＮ接合素子は、ダイオード、ＰＮＰバイポーラトランジスタ、またはＮＰＮバイポーラトランジスタである。ある実施態様では、前記基準電圧発生回路は、バンドギャップリファレンス回路である。
本発明に係るパワーオン検出回路は、上記記載の基準電圧発生回路と、前記基準電圧と電源電圧から生成された内部電圧とを比較し、パワーオン検出信号を出力する比較回路とを含み、前記比較回路は、前記基準電圧発生回路から出力される検出信号に応答して前記基準電圧と前記内部電圧とを比較する。
本発明に係る半導体装置は、上記記載のパワーオン検出回路を含み、前記パワーオン検出回路から出力されたパワーオン検出信号に基づきパワーオンシーケンスを実行する。ある実施態様では、前記半導体装置は、パワーオンシーケンスを実行するとき、メモリセルアレイに格納された動作に関する設定情報を読み出すＮＡＮＤ型のフラッシュメモリである。
本発明によれば、第１のノードの電圧と第２のノードの電圧との差が一定以下に到達したとき、検出信号を出力するようにしたので、基準電圧が期待する電圧に到達したことを保証することができる。その結果、パワーオン検出回路は、内部回路が低電圧で誤動作することを防止することができる。
従来のパワーオン検出回路の構成を示す図である。 従来のバンドギャップリファレンス（ＢＧＲ）回路の構成を示す図である。 図２のＢＧＲ回路の各部の電圧波形を示す図である。 従来のパワーオン検出回路の課題を説明する動作波形図である。 従来のフラッシュメモリのパワーオン検出動作の課題を説明する図である。 本発明の実施例に係るパワーオン検出回路の構成を示す図である。 本発明の実施例に係るＢＧＲ回路の構成を示す図である。 本発明の実施例に係るＢＧＲ回路の各部の電圧波形を示す図である。 本発明の実施例に係るパワーオン検出回路の動作を説明する波形図である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係るパワーオン検出回路は、フラッシュメモリ、ダイナミックメモリ（ＤＲＡＭ）、スタティックメモリ（ＳＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ）、磁気メモリ（ＭＲＡＭ）等の半導体記憶装置や、ロジック、信号処理等の半導体装置など、外部または内部から電源電圧を供給される半導体装置に適用することができる。
次に、本発明の実施例について説明する。図６は、本発明の実施例に係るパワーオン検出回路の構成を示す図であり、図１に示す構成と実質的に同一構成については同一参照番号を附している。
本実施例のパワーオン検出回路１００は、ＢＧＲ回路１１０と、内部電圧生成回路３０と、検出回路４０とを有し、ＢＧＲ回路１１０は、基準電圧発生部１２０と、基準電圧保証部１３０とを含む。基準電圧発生部１２０は、図２に示すＢＧＲ回路の構成と同様であり、すなわち、電源電圧ＶｃｃとＧＮＤ間に第１および第２の電流経路を含み、第１の電流経路に直列に接続されたＰＭＯＳトランジスタＰ１、抵抗Ｒ１、バイポーラトランジスタＱ１を含み、第２の電流経路に直列に接続されたＰＭＯＳトランジスタＰ２、抵抗Ｒ２、Ｒ、バイポーラトランジスタＱ２を含み、さらに抵抗Ｒ１とトランジスタＱ１とを共通接続するノードＶＮを反転入力端子（−）に接続し、抵抗Ｒ２と抵抗Ｒとを共通接続するノードＶＰを非反転入力端子（＋）に接続し、出力端子をトランジスタＰ１、Ｐ２のゲートに共通接続する差動増幅回路ＡＭＰを含む。
基準電圧保証部１３０は、基準電圧発生部１２０のノードＶＮおよびＶＰを監視し、ノードＶＰの電圧がノードＶＮの電圧に等しくなったこと、あるいはノードＶＮの電圧が一定になったことを検出したとき、基準電圧Ｖｒｅｆが期待する電圧であることを示す検出信号ＢＲＧＤＥＴを比較回路４０に出力する。比較回路４０は、検出信号ＢＲＧＤＥＴに応答して、基準電圧Ｖｒｅｆと内部電圧ＶｃｃＤＩＶとを比較し、その比較結果に基づきパワーオン検出信号を内部回路へ出力する。
基準電圧発生部１２０は、図３の時刻ｔ１〜ｔ３、図４の時刻ｔ２〜ｔ５の破線で示すように、電源投入時、電源電圧Ｖｃｃが立ち上がる前の低電圧状態で動作を開始し、出力ノードＢＧＲから期待する電圧よりも低い基準電圧Ｖｒｅｆ＿Ｌを出力する。基準電圧保証部１３０は、基準電圧Ｖｒｅｆ＿Ｌが期待する電圧に到達したことを検出し、その検出結果として検出信号ＢＧＲＤＥＴを出力する。１つの例では、基準電圧保証部１３０は、基準電圧発生部１２０のノードＶＮの電圧とノードＶＰの電圧とを比較し、両者の差分が０または一定値以下になったとき、検出信号ＢＧＲＤＥＴを出力する。ＢＧＲ回路の動作保証電圧で動作されたとき、差動増幅回路ＡＭＰは、ノードＶＮとノードＶＰの電圧が等しくなるように出力を調整し、このとき、基準電圧Ｖｒｅｆは、期待する電圧（１．２５Ｖ）である。比較回路４０は、検出信号ＢＧＲＤＥＴに応答して、基準電圧Ｖｒｅｆと内部電圧ＶｃｃＤＩＶとを比較し、パワーオン検出信号ＰＷＲＤＥＴを内部回路に出力する。これにより、内部回路が低電圧で誤動作するのが防止される。
次に、本実施例のＢＧＲ１１０の詳細な回路を図７に示す。基準電圧発生部１２０は、図２に示す回路と同じであるため説明を省略する。基準電圧保証部１３０は、ＰＭＯＳトランジスタＰ１、Ｐ２のゲートに共通に接続されたＰＭＯＳトランジスタＰ３、Ｐ４と、ＰＭＯＳトランジスタＰ３、Ｐ４にそれぞれ直列に接続されたＮＭＯＳトランジスタＮ１、Ｎ２と、電源電圧とＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ３を含む検出回路１３２と、ノードＶＮを反転入力端子（−）に接続し、抵抗Ｒ２と抵抗Ｒとを共通接続するノードＶＰを非反転入力端子（＋）に接続し、出力端子を検出回路１３２のＰＭＯＳトランジスタＰ５のゲートに出力する差動増幅回路ＡＭＰ２と、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ２との間に接続され、検出信号ＢＧＲＤＥＴを出力するインバータＩＮとを含んで構成される。
ＮＭＯＳトランジスタＮ１、Ｎ３のゲートは、ＰＭＯＳトランジスタＰ３のドレインに共通に接続され、ＮＭＯＳトランジスタＮ１、Ｎ３は、導通状態にある。差動増幅器ＡＭＰ２は、ノードＶＮとノードＶＰの差分に応じた出力電圧を検出回路１３２に出力する。つまり、ノードＶＮとノードＶＰの差が大きいとき、それに応じて大きな出力電圧がＰＭＯＳトランジスタＰ５のゲートに出力され、ＰＭＯＳトランジスタＰ５が非導通状態になり、検出回路１３２のノードＤＥＴがＬレベルになり、トランジスタＮ２がオフし、インバータＩＮの出力がＬレベルになる。他方、ＶＮとＶＰの差が小さいとき、それに応じて小さな出力電圧がＰＭＯＳトランジスタＰ５に出力され、ＰＭＯＳトランジスタＰ５が導通状態になり、検出回路１３２のノードＤＥＴがＨレベルになり、ＮＭＯＳトランジスタＮ２がオンし、インバータＩＮからＨレベルの検出信号ＢＧＲＤＥＴが出力される。
図８に、基準電圧保証部１３０の各部の電圧波形を示す。この時刻ｔ１〜ｔ３は、図３に示す時刻ｔ１〜ｔ３に対応する。時刻ｔ１で、電源電圧Ｖｃｃが投入される。時刻ｔ１〜ｔ２の期間、ノードＶＮの立ち上がりがノードＶＰより急であるため、ノードＶＮとノードＶＰの電圧の差は徐々に大きくなり、差動増幅器ＡＭＰ２の出力ＶＯの電圧が徐々に大きくなる。時刻ｔ２で、ノードＶＮが一定になると、ノードＶＮとノードＶＰの電圧の差が徐々に小さくなり、差動増幅器ＡＭＰ２の出力ＶＯの電圧が徐々に小さくなる。時刻ｔ３で、ノードＶＰが一定になり、ノードＶＮとノードＶＰの電圧の差がほぼ一定以下になり、差動増幅器ＡＭＰ２の出力ＶＯも相対的に小さな電圧となる。検出回路１３２は、電源電圧Ｖｃｃが上昇し、時刻ｔ３で正常な動作を開始する。このとき、差動増幅器ＡＭＰ２の出力ＶＯは小さな電圧であり、ＰＭＯＳトランジスタＰ５が導通し、ノードＤＥＴがＨレベルになる。これにより、インバータＩＮからＨレベルの検出信号ＢＧＲＤＥＴが出力される。
このように基準電圧保証部１３０は、ノードＶＮとノードＶＰとの電圧差が一定以下になったとき、言い換えれば、出力ノードＢＧＲから安定した基準電圧Ｖｒｅｆが出力されるときに、Ｈレベルの検出信号ＢＧＲＤＥＴを出力するため、比較回路４０において使用する基準電圧Ｖｒｅｆが期待する電圧であることを保証することができる。比較回路４０は、検出信号ＢＧＲＤＥＴがＨレベルに遷移したことに応答して、基準電圧発生部１２０から発生される基準電圧Ｖｒｅｆと内部電圧ＶｃｃＤＩＶとを比較し、パワーオン検出信号ＰＷＲＤＥＴを出力することができる。このため、内部回路がターゲット電圧または動作保証電圧以下の低電圧で誤動作することを防止することができる。
図９は、本実施例のパワーオン検出回路１００の動作を説明する図である。時刻ｔ１〜ｔ５は、図４の時刻ｔ１〜ｔ５に対応する。時刻ｔ１で電源が投入され、時刻ｔ２で基準電圧発生部１２０が低電圧で動作を開始する。時刻ｔ３で、低い基準電圧Ｖｒｅｆ＿Ｌよりも内部電圧ＶｃｃＤＩＶが高くなるが、検出信号ＢＧＲＤＥＴがＬレベルであるため、比較回路４０はイネーブルされず、パワーオン検出信号ＰＷＲＤＥＴは、Ｌレベルのままである。
時刻ｔ４で、電源電圧Ｖｃｃがターゲット電圧Ｖｔｇを越え、時刻ｔ５で、基準電圧発生部１２０から発生される基準電圧Ｖｒｅｆが期待する電圧になり、同時に、基準電圧保証部１３０によりＨレベルの検出信号ＢＧＲＤＥＴが出力される。比較回路４０は、検出信号ＢＧＲＤＥＴに応答してイネーブル状態となり、基準電圧Ｖｒｅｆと内部電圧ＶｃｃＤＩＶとを比較し、内部電圧ＶｃｃＤＩＶが基準電圧Ｖｒｅｆを越えたとき、Ｈレベルのパワーオン検出信号ＰＷＲＤＥＴを内部回路に出力する。
このように、本実施例によれば、パワーオン検出回路１００は、基準電圧Ｖｒｅｆが期待する電圧に到達したときにパワーオン検出信号ＰＷＲＤＥＴを内部回路に出力するため、電源電圧Ｖｃｃがターゲット電圧、あるいは動作保証電圧に到達してから内部回路を動作させるので、パワーオンシーケンスの誤動作、中断を防止することができる。
次に、本実施例のパワーオン検出回路を適用したＮＡＮＤ型のフラッシュメモリについて説明する。図１０は、本実施例のＮＡＮＤ型フラッシュメモリの構成を示す図である。フラッシュメモリ２００は、複数のメモリセルが配列されたブロックを複数含むメモリアレイ２１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ２２０と、入出力バッファ２２０からアドレスデータを受け取るアドレスレジスタ２３０と、入出力バッファ２２０からコマンドデータ等を受け取り、各部を制御するコントローラ２４０と、アドレスレジスタ２３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路２５０と、ワード線選択回路２５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路２６０と、アドレスレジスタ２３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路２６０内の列アドレスのデータを選択する列選択回路２７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路２８０と、電源投入時に電源電圧Ｖｃｃがパワーオン電圧レベルに到達したことを検出するパワーオン検出回路１００とを含んで構成される。
メモリセルアレイ２１０には、読出し、プログラム、消去等のための電圧の設定やユーザーオプション等の設定を格納するフューズセルが含まれている。コントローラ２４０は、パワーオン検出回路１００からパワーオン検出信号ＰＷＲＤＥＴを受け取ると、パワーオンシーケンスを実行する。パワーオンシーケンスには、フューズセルに格納された設定情報等をレジスタにロードする処理が含まれている。本実施例では、パワーオン検出信号ＰＷＲＤＥＴは、ＢＧＲ１１０からのＢＧＲ検出信号ＢＧＲＤＥＴに応答して出力されるため、各部に供給される電源電圧Ｖｃｃは、回路の動作保証電圧以上であり、それ故、パワーオンシーケンスが中断したり、誤動作することなく適切に実行させることができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０：パワーオン検出回路
２０：基準電圧発生回路
３０：内部電圧生成回路
４０：比較回路
１００：パワーオン検出回路
１１０：ＢＧＲ回路
１２０：基準電圧発生部
１３０：基準電圧保証部
１３２：検出回路
２００：フラッシュメモリ
ＡＭＰ：差動増幅器
Ｑ１、Ｑ２：ＰＮＰバイポーラトランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３：ＮＭＯＳトランジスタ

Claims (9)

  1. 第１および第２の電流経路に同じ電流値の電流を供給する電流源と、
    第１の電流経路に接続され、第１の電流を流す第１のＰＮ接合素子と、
    第２の電流経路に接続され、第１の電流よりも大きな第２の電流を流す第２のＰＮ接合素子と、
    第２の電流経路に接続され、基準電圧を出力する出力ノードと、
    第１の電流経路の電流源と第１のＰＮ接合素子間の第１のノードの電圧と第２の電流経路の電流源と第２のＰＮ接合素子間の第２のノードの電圧とが等しくなるように電流源を制御する第１の差動増幅器と、
    前記第１のノードの電圧と前記第２のノードの電圧との差が一定以下に維持されたとき、検出信号を出力する基準電圧保証手段とを含み、
    前記基準電圧保証手段はさらに、前記第１のノードの電圧と前記第２のノードの電圧とを比較する第２の差動増幅器と、電源電圧とグランド電位との間に結合された検出回路とを含み、
    当該検出回路は、第２の差動増幅器の出力端子に結合されたゲート端子を有するトランジスタを含み、当該トランジスタの第１の端子が電源電圧に結合されかつ第２の端子が前記検出信号のレベルを制御するための制御信号を出力する第３のノードに結合され、
    前記基準電圧保証手段は、前記第１のノードの電圧と前記第２のノードの電圧との比較に基づき前記検出信号を出力し、
    前記基準電圧保証手段は、前記電流源のゲート端子に結合されたゲート端子を有するＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタに結合された第１の端子、前記制御信号を出力する前記第３のノードに結合されたゲート端子、およびグランド電位に結合された第２の端子を含むＮＭＯＳトランジスタとを含み、
    前記検出信号は、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの間の第４のノードのレベルに基づき発生される、基準電圧発生回路。
  2. 前記基準電圧保証手段は、前記第１のノードの電圧と前記第２のノードの電圧との差が一定以下に到達し、かつ前記第２のノードの電圧が安定したとき、前記検出信号を出力する、請求項１に記載の基準電圧発生回路。
  3. 第２の電流経路は、前記第２のノードと前記第２のＰＮ接合素子との間に直列に接続された抵抗を含む、請求項１に記載の基準電圧発生回路。
  4. 第１の電流経路は、電流源と前記第１のノードとの間に第１の抵抗を含み、第２の電流経路は、電流源と前記第２のノードとの間に第２の抵抗を含む、請求項１に記載の基準電圧発生回路。
  5. 前記第１および第２のＰＮ接合素子は、ダイオード、ＰＮＰバイポーラトランジスタ、またはＮＰＮバイポーラトランジスタである、請求項１に記載の基準電圧発生回路。
  6. 前記基準電圧発生回路は、バンドギャップリファレンス回路である、請求項１に記載の基準電圧発生回路。
  7. 第１および第２の電流経路に同じ電流値の電流を供給する電流源と、
    第１の電流経路に接続され、第１の電流を流す第１のＰＮ接合素子と、
    第２の電流経路に接続され、第１の電流よりも大きな第２の電流を流す第２のＰＮ接合素子と、
    第２の電流経路に接続され、基準電圧を出力する出力ノードと、
    第１の電流経路の電流源と第１のＰＮ接合素子間の第１のノードの電圧と第２の電流経路の電流源と第２のＰＮ接合素子間の第２のノードの電圧とが等しくなるように電流源を制御する第１の差動増幅器と、
    前記第１のノードの電圧と前記第２のノードの電圧との差が一定以下に維持されたとき、検出信号を出力する基準電圧保証手段とを含み、
    前記基準電圧保証手段はさらに、前記第１のノードの電圧と前記第２のノードの電圧とを比較する第２の差動増幅器と、電源電圧とグランド電位との間に結合された検出回路とを含み、
    当該検出回路は、第２の差動増幅器の出力端子に結合されたゲート端子を有するトランジスタを含み、当該トランジスタの第１の端子が電源電圧に結合されかつ第２の端子が前記検出信号のレベルを制御するための制御信号を出力する第３のノードに結合され、
    前記基準電圧保証手段は、前記第１のノードの電圧と前記第２のノードの電圧との比較に基づき前記検出信号を出力する基準電圧発生回路と、
    前記基準電圧と電源電圧から生成された内部電圧とを比較し、パワーオン検出信号を出力する比較回路とを含み、
    前記比較回路は、前記基準電圧発生回路から出力される検出信号に応答して前記基準電圧と前記内部電圧とを比較する、パワーオン検出回路。
  8. 請求項７に記載のパワーオン検出回路を含み、
    前記パワーオン検出回路から出力されたパワーオン検出信号に基づきパワーオンシーケンスを実行する、半導体装置。
  9. 前記半導体装置は、パワーオンシーケンスを実行するとき、メモリセルアレイに格納された動作に関する設定情報を読み出すＮＡＮＤ型のフラッシュメモリである、請求項８に記載の半導体装置。
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