CN107153440A - 带隙基准源的启动电路 - Google Patents

带隙基准源的启动电路 Download PDF

Info

Publication number
CN107153440A
CN107153440A CN201710388209.3A CN201710388209A CN107153440A CN 107153440 A CN107153440 A CN 107153440A CN 201710388209 A CN201710388209 A CN 201710388209A CN 107153440 A CN107153440 A CN 107153440A
Authority
CN
China
Prior art keywords
bipolar transistor
pmos
nmos tube
circuit
current source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710388209.3A
Other languages
English (en)
Inventor
邵博闻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201710388209.3A priority Critical patent/CN107153440A/zh
Publication of CN107153440A publication Critical patent/CN107153440A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

本发明公开了一种带隙基准源的启动电路，启动电路包括电流注入路径，电流注入路径的输出端连接到带隙基准源的运算放大器的第一输入端，在启动时电流注入路径为和运算放大器的第一输入端相连带隙基准源的主体电路的第一电流路径提供注入电流，从而使带隙基准源各电流路径摆脱电流为0的状态并实现启动；通过运算放大器的第一输入端的节点输入注入电流使启动环路中包括运算放大器，通过运算放大器防止所述基准电压在启动过程中产生过冲,启动电路的控制端连接带隙基准源输出的基准电压，在基准电压稳定时，基准电压使电流注入路径断开。本发明能防止输出电压启动过冲。

Description

带隙基准源的启动电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种带隙基准源的启动电路。
背景技术
如图1所示，是现有带隙基准源的结构示意图，现有带隙基准源包括主体电路1、输出电路2和启动电路101。
所述主体电路1包括第一电流路径和第二电流路径，第一电流路径包括第一双极型晶体管Q1和第一镜像电流源，第二电流路径包第二双极型晶体管Q2、第一电阻R0、第二电阻R2和第二镜像电流源，所述第一双极型晶体管Q1和所述第一镜像电流源的连接节点连接运算放大器即OPA3的第一输入端，所述第一电阻R0连接在所述第二双极型晶体管Q2和所述第二镜像电流源之间，所述第一电阻R0和所述第二镜像电流源的连接节点连接运算放大器3的第二输入端，所述第二电阻R2连接在所述运算放大器3的第二输入端和地之间；所述第一双极型晶体管Q1和所述第二双极型晶体管Q2都连接成二极管形式。图1中，运算放大器3的第一输入端为反相输入端，第二输入端为正相输入端。
所述输出电路2包括第三镜像电流源和第三电阻R3，所述运算放大器3的输出端连接所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的控制端，所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的电流互为镜像电流；所述第三电阻R3和所述第三镜像电流源的连接节点为基准电压OUT的输出端。
图1中，所述第一双极型晶体管Q1和所述第二双极型晶体管Q2都为PNP三极管，所述第二双极型晶体管Q2的发射极面积为所述第一双极型晶体管Q1的发射极面积的M倍，M大于1；所述第一双极型晶体管Q1的基极和集电极都接地，所述第二双极型晶体管Q2的基极和集电极都接地，所述第一双极型晶体管Q1的发射极和所述第一镜像电流源的连接，所述第二双极型晶体管Q2的发射极和所述第二镜像电流源的连接。由图1所示可知，由于所述第二双极型晶体管Q2的发射极面积为所述第一双极型晶体管Q1的发射极面积的M倍，故所述第二双极型晶体管Q2的发射极基极电压即VBE2小于所述第一双极型晶体管Q1的发射极基极电压即VBE1，第一电阻R0两侧的电压为VBE1-VBE2即DVBE，流过R0的电流用IDVBE表示；而稳定时图2中的节点A和B的电压相等，故第二电阻R2两侧的电压为VBE1，流过R2的电流用IBE表示。
所述第一镜像电流源由第一PMOS管M1组成，所述第二镜像电流源由第二PMOS管M2组成，所述第三镜像电流源由第三PMOS管M3组成。
所述第一PMOS管M1的源极、所述第二PMOS管M2的源极和所述第三PMOS管M3的源极都连接电源电压VDD。
所述第一PMOS管M1的栅极、所述第二PMOS管M2的栅极和所述第三PMOS管M3的栅极都连接所述运算放大器3的输出端即节点PB。
所述第一PMOS管M1的漏极连接所述第一双极型晶体管Q1，所述第二PMOS管M2的漏极连接所述第二双极型晶体管Q2；所述第三PMOS管M3的漏极连接所述第三电阻R3。
启动电路101包括PMOS管Msu101，电阻Rsu101和电容Csu101，PMOS管Msu101的源极连接第一PMOS管M1的栅极，PMOS管Msu101的漏极接地。电阻Rsu101连接在电源电压VDD和PMOS管Msu101的栅极之间，电容Csu101连接在地和PMOS管Msu101的栅极之间。
图1所示的现有电路的启动原理为：
电路存在各条支路电流为0的状态，即图1中所述主体电路1的所述第一电流路径的电流I1和第二电流路径的电流I2以及所述输出电流2的路径的电流I3存在都为0的状态。
启动初期时节点SU101即PMOS管Msu101的栅极的电压为低电压，从而会使PMOS管Msu101开启；下拉节点PB的电压，从而使得PMOS管M1，PMOS管M2和PMOS管M3开启。
通过Rsu101给Csu101充电，最终SU101为高电平，PMOS管Msu101闭合，启动结束。
图1所示的启动电路的缺点是：在不同条件下，容易形成输出过冲，即基准电压OUT会出现过冲。
发明内容
本发明所要解决的技术问题是提供一种带隙基准源的启动电路，能防止输出过冲。
为解决上述技术问题，本发明提供的带隙基准源的启动电路对应的带隙基准源包括主体电路和输出电路，所述主体电路包括第一电流路径和第二电流路径，第一电流路径包括第一双极型晶体管和第一镜像电流源，第二电流路径包第二双极型晶体管、第一电阻、第二电阻和第二镜像电流源，所述第一双极型晶体管和所述第一镜像电流源的连接节点连接运算放大器的第一输入端，所述第一电阻连接在所述第二双极型晶体管和所述第二镜像电流源之间，所述第一电阻和所述第二镜像电流源的连接节点连接运算放大器的第二输入端，所述第二电阻连接在所述运算放大器的第二输入端和地之间；所述第一双极型晶体管和所述第二双极型晶体管都连接成二极管形式。
所述输出电路包括第三镜像电流源和第三电阻，所述运算放大器的输出端连接所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的控制端，所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的电流互为镜像电流；所述第三电阻和所述第三镜像电流源的连接节点为基准电压的输出端。
启动电路包括电流注入路径，所述电流注入路径的输出端连接到所述运算放大器的第一输入端，在启动时所述电流注入路径为所述第一电流路径提供注入电流，从而使所述第一电流路径、所述第二电流路径和所述输出电路摆脱电流为0的状态并实现启动；通过所述运算放大器的第一输入端的节点输入所述注入电流使启动环路中包括所述运算放大器，通过所述运算放大器防止所述基准电压在启动过程中产生过冲。
所述启动电路的控制端连接所述基准电压，在所述基准电压稳定时，所述基准电压使所述电流注入路径断开。
进一步的改进是，所述启动电路包括第一本征(Native)NMOS管、第二本征NMOS管、第四电阻和第一开关管。
所述第一本征NMOS管和所述第二本征NMOS管的阈值电压都趋于0伏。
所述第一本征NMOS管的漏极和栅极连接所述第二本征NMOS管的栅极，所述第四电阻连接在所述第一本征NMOS管的漏极和电源电压之间，所述第二本征NMOS管的漏极连接电源电压，所述第二本征NMOS管的源极连接所述运算放大器的第一输入端，所述第二本征NMOS管形成所述电流注入路径。
所述第一开关管连接在所述第一本征NMOS管的源极和地之间，所述第一开关管的控制端连接所述基准电压；启动过程中，所述基准电压为低值，所述第一开关管关闭；启动后，所述基准电压升高为稳定值，所述第一开关管导通，使所述第二本征NMOS管的栅极电压降低，所述运算放大器的第一输入端的电压为所述第一双极型晶体管的发射极基极电压，利用所述第一双极型晶体管的发射极基极电压大于所述第二本征NMOS管的阈值电压的特征使所述第二本征NMOS管断开。
进一步的改进是，所述第一开关管为一NMOS管，所述第一开关管的漏极连接所述第一本征NMOS管的源极，所述第一开关管的源极接地，所述第一开关管的栅极为控制端并连接所述基准电压。
进一步的改进是，所述第一双极型晶体管和所述第二双极型晶体管都为PNP三极管，所述第二双极型晶体管的发射极面积为所述第一双极型晶体管的发射极面积的M倍，M大于1；所述第一双极型晶体管的基极和集电极都接地，所述第二双极型晶体管的基极和集电极都接地，所述第一双极型晶体管的发射极和所述第一镜像电流源的连接，所述第二双极型晶体管的发射极和所述第二镜像电流源的连接。
进一步的改进是，所述第一镜像电流源由第一PMOS管组成，所述第二镜像电流源由第二PMOS管组成，所述第三镜像电流源由第三PMOS管组成。
所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三PMOS管的源极都连接电源电压。
所述第一PMOS管的栅极、所述第二PMOS管的栅极和所述第三PMOS管的栅极都连接所述运算放大器的输出端。
所述第一PMOS管的漏极连接所述第一双极型晶体管，所述第二PMOS管的漏极连接所述第二双极型晶体管；所述第三PMOS管的漏极连接所述第三电阻。
进一步的改进是，所述第一双极型晶体管和所述第二双极型晶体管都为NPN三极管，所述第二双极型晶体管的发射极面积为所述第一双极型晶体管的发射极面积的M倍，M大于1；所述第一双极型晶体管的基极和集电极都接，所述第二双极型晶体管的基极和集电极都接所述第二镜像电流源，所述第一双极型晶体管的发射极接地，所述第二双极型晶体管的发射极接地。
本发明通过将启动电路的电流注入路径的注入电流直接注入到主体电流的电流路径中且将电流注入路径的输出端和运算放大器的第一输入端相连，能使带隙基准源的各电流路径摆脱电流为0的状态从而实现启动；由于本发明的电流注入路径的输出端和运算放大器的第一输入端相连，能使启动环路中包括所述运算放大器，通过运算放大器的参数控制能防止基准电压在启动过程中产生过冲，也即在启动环路具有运算放大器时运算放大器具有使输出稳定的功能，从而能防止启动过冲。
另外，本发明的启动电路的控制端连接基准电压，在基准电压稳定时，能通过基准电压控制使电流注入路径断开，也即本发明能实现电流注入路径的自动断开。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有带隙基准源的结构示意图；
图2是本发明实施例带隙基准源的结构示意图。
具体实施方式
如图2所示，是本发明实施例带隙基准源的结构示意图，本发明实施例带隙基准源包括主体电路1、输出电路2和启动电路4。本发明实施例中，所述主体电路1和所述输出电路2采用和图1所示的现有结构相同的结构，对应的附图标记也相同。
所述主体电路1包括第一电流路径和第二电流路径，第一电流路径包括第一双极型晶体管Q1和第一镜像电流源，第二电流路径包第二双极型晶体管Q2、第一电阻R0、第二电阻R2和第二镜像电流源，所述第一双极型晶体管Q1和所述第一镜像电流源的连接节点即节点A连接运算放大器即OPA3的第一输入端，所述第一电阻R0连接在所述第二双极型晶体管Q2和所述第二镜像电流源之间，所述第一电阻R0和所述第二镜像电流源的连接节点即节点B连接运算放大器3的第二输入端，所述第二电阻R2连接在所述运算放大器3的第二输入端和地之间；所述第一双极型晶体管Q1和所述第二双极型晶体管Q2都连接成二极管形式。图2中，运算放大器3的第一输入端为反相输入端，第二输入端为正相输入端。
所述输出电路2包括第三镜像电流源和第三电阻R3，所述运算放大器3的输出端连接所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的控制端，所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的电流互为镜像电流；所述第三电阻R3和所述第三镜像电流源的连接节点为基准电压OUT的输出端。
启动电路4包括电流注入路径，所述电流注入路径的输出端连接到所述运算放大器3的第一输入端，在启动时所述电流注入路径为所述第一电流路径提供注入电流，从而使所述第一电流路径、所述第二电流路径和所述输出电路2摆脱电流为0的状态并实现启动；通过所述运算放大器3的第一输入端的节点输入所述注入电流使启动环路中包括所述运算放大器3，通过所述运算放大器3防止所述基准电压OUT在启动过程中产生过冲；
所述启动电路4的控制端连接所述基准电压OUT，在所述基准电压OUT稳定时，所述基准电压OUT使所述电流注入路径断开。
本发明实施例中，所述启动电路4包括第一本征NMOS管Msu1、第二本征NMOS管Msu2、第四电阻Rsu和第一开关管Msu3。
所述第一本征NMOS管Msu1和所述第二本征NMOS管Msu2的阈值电压都趋于0伏。
所述第一本征NMOS管Msu1的漏极和栅极连接所述第二本征NMOS管Msu2的栅极，所述第四电阻Rsu连接在所述第一本征NMOS管Msu1的漏极和电源电压VDD之间，所述第二本征NMOS管Msu2的漏极连接电源电压VDD，所述第二本征NMOS管Msu2的源极连接所述运算放大器3的第一输入端，所述第二本征NMOS管Msu2形成所述电流注入路径。
所述第一开关管Msu3连接在所述第一本征NMOS管Msu1的源极和地之间，所述第一开关管Msu3的控制端连接所述基准电压OUT；启动过程中，所述基准电压OUT为低值，所述第一开关管Msu3关闭；启动后，所述基准电压OUT升高为稳定值，所述第一开关管Msu3导通，使所述第二本征NMOS管Msu2的栅极电压降低，所述运算放大器3的第一输入端的电压为所述第一双极型晶体管Q1的发射极基极电压，利用所述第一双极型晶体管Q1的发射极基极电压大于所述第二本征NMOS管Msu2的阈值电压的特征使所述第二本征NMOS管Msu2断开。
较佳为，所述第一开关管Msu3为一NMOS管，所述第一开关管Msu3的漏极连接所述第一本征NMOS管Msu1的源极，所述第一开关管Msu3的源极接地，所述第一开关管Msu3的栅极为控制端并连接所述基准电压OUT。
所述第一双极型晶体管Q1和所述第二双极型晶体管Q2都为PNP三极管，所述第二双极型晶体管Q2的发射极面积为所述第一双极型晶体管Q1的发射极面积的M倍，M大于1；所述第一双极型晶体管Q1的基极和集电极都接地，所述第二双极型晶体管Q2的基极和集电极都接地，所述第一双极型晶体管Q1的发射极和所述第一镜像电流源的连接，所述第二双极型晶体管Q2的发射极和所述第二镜像电流源的连接。由图2所示可知，由于所述第二双极型晶体管Q2的发射极面积为所述第一双极型晶体管Q1的发射极面积的M倍，故所述第二双极型晶体管Q2的发射极基极电压即VBE2小于所述第一双极型晶体管Q1的发射极基极电压即VBE1，第一电阻R0两侧的电压为VBE1-VBE2即DVBE，流过R0的电流用IDVBE表示；而稳定时图2中的节点A和B的电压相等，故第二电阻R2两侧的电压为VBE1，流过R2的电流用IBE表示。在其它实施例中也能为：所述第一双极型晶体管Q1和所述第二双极型晶体管Q2都为NPN三极管，所述第二双极型晶体管Q2的发射极面积为所述第一双极型晶体管Q1的发射极面积的M倍，M大于1；所述第一双极型晶体管Q1的基极和集电极都接，所述第二双极型晶体管Q2的基极和集电极都接所述第二镜像电流源，所述第一双极型晶体管Q1的发射极接地，所述第二双极型晶体管Q2的发射极接地。
所述第一镜像电流源由第一PMOS管M1组成，所述第二镜像电流源由第二PMOS管M2组成，所述第三镜像电流源由第三PMOS管M3组成。
所述第一PMOS管M1的源极、所述第二PMOS管M2的源极和所述第三PMOS管M3的源极都连接电源电压VDD。
所述第一PMOS管M1的栅极、所述第二PMOS管M2的栅极和所述第三PMOS管M3的栅极都连接所述运算放大器3的输出端。
所述第一PMOS管M1的漏极连接所述第一双极型晶体管Q1，所述第二PMOS管M2的漏极连接所述第二双极型晶体管Q2；所述第三PMOS管M3的漏极连接所述第三电阻R3。
本发明实施例电路的启动原理是：
使用了阈值电压都趋于0伏的本征晶体管即所述第一本征NMOS管Msu1和所述第二本征NMOS管Msu2，以及第四电阻Rsu和第一开关管Msu3。
启动时输出电压即基准电压OUT为低，第一开关管Msu3关断；节点SU即所述第二本征NMOS管Msu2的栅极为高，第二本征NMOS管Msu2打开，电源向节点A注入电流，电路摆脱各条支路电流为0的状态，各条支路电流即为所述第一电流路径的电流I1和第二电流路径的电流I2以及所述输出电流2的路径的电流I3，电路启动。
启动后，输出电压OUT为高，第一开关管Msu3。打开，节点A点电压为VBE1，该节点A的电压会大于阈值电压趋于0V的所述第二本征NMOS管Msu2的阈值电压即Vt_na,即：VBE>Vt_na，所以；所述第二本征NMOS管Msu2关闭。
本发明实施例的优点是，通过节点A注入电流，启动环路需要通过所述运算放大器3，所以能通过调节运放参数来控制过冲。通过仿真实验也可知本发明实施例器件能够防止输出电压启动过冲。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (6)

1.一种带隙基准源的启动电路，其特征在于，带隙基准源包括主体电路和输出电路，所述主体电路包括第一电流路径和第二电流路径，第一电流路径包括第一双极型晶体管和第一镜像电流源，第二电流路径包第二双极型晶体管、第一电阻、第二电阻和第二镜像电流源，所述第一双极型晶体管和所述第一镜像电流源的连接节点连接运算放大器的第一输入端，所述第一电阻连接在所述第二双极型晶体管和所述第二镜像电流源之间，所述第一电阻和所述第二镜像电流源的连接节点连接运算放大器的第二输入端，所述第二电阻连接在所述运算放大器的第二输入端和地之间；所述第一双极型晶体管和所述第二双极型晶体管都连接成二极管形式；
所述输出电路包括第三镜像电流源和第三电阻，所述运算放大器的输出端连接所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的控制端，所述第一镜像电流源、所述第二镜像电流源和所述第三镜像电流源的电流互为镜像电流；所述第三电阻和所述第三镜像电流源的连接节点为基准电压的输出端；
启动电路包括电流注入路径，所述电流注入路径的输出端连接到所述运算放大器的第一输入端，在启动时所述电流注入路径为所述第一电流路径提供注入电流，从而使所述第一电流路径、所述第二电流路径和所述输出电路摆脱电流为0的状态并实现启动；通过所述运算放大器的第一输入端的节点输入所述注入电流使启动环路中包括所述运算放大器，通过所述运算放大器防止所述基准电压在启动过程中产生过冲；
所述启动电路的控制端连接所述基准电压，在所述基准电压稳定时，所述基准电压使所述电流注入路径断开。
2.如权利要求1所述的带隙基准源的启动电路，其特征在于，所述启动电路包括第一本征NMOS管、第二本征NMOS管、第四电阻和第一开关管；
所述第一本征NMOS管和所述第二本征NMOS管的阈值电压都趋于0伏；
所述第一本征NMOS管的漏极和栅极连接所述第二本征NMOS管的栅极，所述第四电阻连接在所述第一本征NMOS管的漏极和电源电压之间，所述第二本征NMOS管的漏极连接电源电压，所述第二本征NMOS管的源极连接所述运算放大器的第一输入端，所述第二本征NMOS管形成所述电流注入路径；
所述第一开关管连接在所述第一本征NMOS管的源极和地之间，所述第一开关管的控制端连接所述基准电压；启动过程中，所述基准电压为低值，所述第一开关管关闭；启动后，所述基准电压升高为稳定值，所述第一开关管导通，使所述第二本征NMOS管的栅极电压降低，所述运算放大器的第一输入端的电压为所述第一双极型晶体管的发射极基极电压，利用所述第一双极型晶体管的发射极基极电压大于所述第二本征NMOS管的阈值电压的特征使所述第二本征NMOS管断开。
3.如权利要求2所述的带隙基准源的启动电路，其特征在于：所述第一开关管为一NMOS管，所述第一开关管的漏极连接所述第一本征NMOS管的源极，所述第一开关管的源极接地，所述第一开关管的栅极为控制端并连接所述基准电压。
4.如权利要求1所述的带隙基准源的启动电路，其特征在于：所述第一双极型晶体管和所述第二双极型晶体管都为PNP三极管，所述第二双极型晶体管的发射极面积为所述第一双极型晶体管的发射极面积的M倍，M大于1；所述第一双极型晶体管的基极和集电极都接地，所述第二双极型晶体管的基极和集电极都接地，所述第一双极型晶体管的发射极和所述第一镜像电流源的连接，所述第二双极型晶体管的发射极和所述第二镜像电流源的连接。
5.如权利要求1或4所述的带隙基准源的启动电路，其特征在于：所述第一镜像电流源由第一PMOS管组成，所述第二镜像电流源由第二PMOS管组成，所述第三镜像电流源由第三PMOS管组成；
所述第一PMOS管的源极、所述第二PMOS管的源极和所述第三PMOS管的源极都连接电源电压；
所述第一PMOS管的栅极、所述第二PMOS管的栅极和所述第三PMOS管的栅极都连接所述运算放大器的输出端；
所述第一PMOS管的漏极连接所述第一双极型晶体管，所述第二PMOS管的漏极连接所述第二双极型晶体管；所述第三PMOS管的漏极连接所述第三电阻。
6.如权利要求1所述的带隙基准源的启动电路，其特征在于：所述第一双极型晶体管和所述第二双极型晶体管都为NPN三极管，所述第二双极型晶体管的发射极面积为所述第一双极型晶体管的发射极面积的M倍，M大于1；所述第一双极型晶体管的基极和集电极都接，所述第二双极型晶体管的基极和集电极都接所述第二镜像电流源，所述第一双极型晶体管的发射极接地，所述第二双极型晶体管的发射极接地。
CN201710388209.3A 2017-05-27 2017-05-27 带隙基准源的启动电路 Pending CN107153440A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710388209.3A CN107153440A (zh) 2017-05-27 2017-05-27 带隙基准源的启动电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710388209.3A CN107153440A (zh) 2017-05-27 2017-05-27 带隙基准源的启动电路

Publications (1)

Publication Number Publication Date
CN107153440A true CN107153440A (zh) 2017-09-12

Family

ID=59793881

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710388209.3A Pending CN107153440A (zh) 2017-05-27 2017-05-27 带隙基准源的启动电路

Country Status (1)

Country Link
CN (1) CN107153440A (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107992144A (zh) * 2018-01-25 2018-05-04 上海华虹宏力半导体制造有限公司 带隙基准源的启动电路
CN108255226A (zh) * 2018-01-26 2018-07-06 毛述春 一种低功耗、高稳定性的基准电压源及电源装置
CN108646842A (zh) * 2018-07-10 2018-10-12 成都信息工程大学 一种适用于带隙基准源的无过冲软启动电路
CN109857181A (zh) * 2018-12-11 2019-06-07 江苏埃夫信自动化工程有限公司 一种用于传感器的电流电压转换电路
CN109917842A (zh) * 2019-04-16 2019-06-21 卓捷创芯科技（深圳）有限公司 一种消除自偏置带隙基准简并亚稳态的钳位反馈启动电路
CN110703841A (zh) * 2019-10-29 2020-01-17 湖南国科微电子股份有限公司 带隙基准源的启动电路、带隙基准源以及启动方法
CN111208859A (zh) * 2020-02-26 2020-05-29 上海华虹宏力半导体制造有限公司 带有启动电路的带隙基准源电路
CN111538363A (zh) * 2019-02-07 2020-08-14 华邦电子股份有限公司 基准电压产生电路、电源开启检测电路以及半导体装置
CN112491405A (zh) * 2020-10-27 2021-03-12 北京智芯微电子科技有限公司 用于芯片的基于基准源的加速启动电路
CN113126688A (zh) * 2019-12-31 2021-07-16 钜泉光电科技(上海)股份有限公司 一种抑制过冲的基准产生电路
CN113885650A (zh) * 2021-10-18 2022-01-04 上海华虹宏力半导体制造有限公司 带隙基准源电路
CN114690842A (zh) * 2020-12-29 2022-07-01 圣邦微电子（北京）股份有限公司 一种用于偏置双极型晶体管的电流源电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101196758A (zh) * 2007-12-06 2008-06-11 复旦大学 一种适用于Sub1V电流模式的基准电压源的启动电路
CN101571727A (zh) * 2009-06-11 2009-11-04 和芯微电子(四川)有限公司 一种电流型带隙基准源电路启动电路
CN102393786A (zh) * 2011-10-28 2012-03-28 中国兵器工业集团第二一四研究所苏州研发中心 高阶温度补偿cmos带隙基准电压源
CN103809648A (zh) * 2012-11-13 2014-05-21 上海华虹宏力半导体制造有限公司 带隙基准源的启动电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101196758A (zh) * 2007-12-06 2008-06-11 复旦大学 一种适用于Sub1V电流模式的基准电压源的启动电路
CN101571727A (zh) * 2009-06-11 2009-11-04 和芯微电子(四川)有限公司 一种电流型带隙基准源电路启动电路
CN102393786A (zh) * 2011-10-28 2012-03-28 中国兵器工业集团第二一四研究所苏州研发中心 高阶温度补偿cmos带隙基准电压源
CN103809648A (zh) * 2012-11-13 2014-05-21 上海华虹宏力半导体制造有限公司 带隙基准源的启动电路

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107992144A (zh) * 2018-01-25 2018-05-04 上海华虹宏力半导体制造有限公司 带隙基准源的启动电路
CN108255226A (zh) * 2018-01-26 2018-07-06 毛述春 一种低功耗、高稳定性的基准电压源及电源装置
CN108646842A (zh) * 2018-07-10 2018-10-12 成都信息工程大学 一种适用于带隙基准源的无过冲软启动电路
CN109857181A (zh) * 2018-12-11 2019-06-07 江苏埃夫信自动化工程有限公司 一种用于传感器的电流电压转换电路
CN111538363A (zh) * 2019-02-07 2020-08-14 华邦电子股份有限公司 基准电压产生电路、电源开启检测电路以及半导体装置
CN109917842A (zh) * 2019-04-16 2019-06-21 卓捷创芯科技（深圳）有限公司 一种消除自偏置带隙基准简并亚稳态的钳位反馈启动电路
CN110703841A (zh) * 2019-10-29 2020-01-17 湖南国科微电子股份有限公司 带隙基准源的启动电路、带隙基准源以及启动方法
CN113126688A (zh) * 2019-12-31 2021-07-16 钜泉光电科技(上海)股份有限公司 一种抑制过冲的基准产生电路
CN113126688B (zh) * 2019-12-31 2023-01-10 钜泉光电科技(上海)股份有限公司 一种抑制过冲的基准产生电路
CN111208859B (zh) * 2020-02-26 2022-03-08 上海华虹宏力半导体制造有限公司 带有启动电路的带隙基准源电路
CN111208859A (zh) * 2020-02-26 2020-05-29 上海华虹宏力半导体制造有限公司 带有启动电路的带隙基准源电路
CN112491405B (zh) * 2020-10-27 2022-02-01 北京智芯微电子科技有限公司 用于芯片的基于基准源的加速启动电路
CN112491405A (zh) * 2020-10-27 2021-03-12 北京智芯微电子科技有限公司 用于芯片的基于基准源的加速启动电路
CN114690842A (zh) * 2020-12-29 2022-07-01 圣邦微电子（北京）股份有限公司 一种用于偏置双极型晶体管的电流源电路
CN113885650A (zh) * 2021-10-18 2022-01-04 上海华虹宏力半导体制造有限公司 带隙基准源电路
CN113885650B (zh) * 2021-10-18 2023-03-07 上海华虹宏力半导体制造有限公司 带隙基准源电路

Similar Documents

Publication Publication Date Title
CN107153440A (zh) 带隙基准源的启动电路
CN107943182B (zh) 带隙基准源启动电路
CN105549673B (zh) 双模切换式ldo电路
CN110703841B (zh) 带隙基准源的启动电路、带隙基准源以及启动方法
CN103389762B (zh) 启动电路和包括启动电路的带隙基准源电路
CN101840242B (zh) Cmos低功耗电压电流偏置启动电路
CN108123708B (zh) 一种用于io电路的上拉电路
CN107085448A (zh) 包含过流保护的低压差线性稳压器ldo电路
CN108599123A (zh) 电源开关的短路保护电路及电视机
CN109309493A (zh) 高压电平位移电路及半导体器件
CN105511540A (zh) 一种具有极低泄露电流的带隙基准启动电路
CN103809648A (zh) 带隙基准源的启动电路
CN208766549U (zh) 启动电路、核心电路、耗材芯片、耗材
CN102073333B (zh) 具有开关控制特性的电压基准电路
CN207010638U (zh) 开关电路
CN109491447A (zh) 一种应用于带隙基准电路的启动电路
CN206908582U (zh) 一种电源开关保护电路
CN103076832A (zh) 一种自偏置电流源
CN106959725A (zh) 一种用于带隙基准源的启动电路
CN107835011A (zh) 一种高可靠性三态输出电路
WO2023082564A1 (zh) 带隙基准启动电路及射频芯片
CN105388951B (zh) 带隙基准源电路
CN209134378U (zh) 低成本高性能开关管驱动电路
CN107769759A (zh) 单向导通装置
CN101212219A (zh) N阱电位切换电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170912