JP6783879B2

JP6783879B2 - チャージポンプ回路

Info

Publication number: JP6783879B2
Application number: JP2019012678A
Authority: JP
Inventors: 村上　洋樹; 洋樹村上
Original assignee: ウィンボンドエレクトロニクスコーポレーション
Priority date: 2019-01-29
Filing date: 2019-01-29
Publication date: 2020-11-11
Anticipated expiration: 2039-01-29
Also published as: US10972005B2; JP2020123995A; KR20200094630A; TW202029623A; US20200244162A1; CN111490676A; KR102291175B1; CN111490676B; TWI713285B

Description

本発明は、チャージポンプ回路（昇圧回路）に関し、特に、ＫＥＲタイプのチャージポンプ回路に関する。

半導体設計の微細化に伴い、半導体素子を駆動する動作電圧が低電圧化し、半導体装置に供給される電源電圧も低電圧化している。例えば、半導体メモリの外部から供給される電源電圧は、３．３Ｖから２．５Ｖまたは１．８Ｖへと低電圧化されている。他方、半導体メモリ等の内部回路では、多電源を必要とし、例えば、トランジスタを駆動するための電圧、基板やウエルに印加する電圧などは、電源電圧よりも高い高電圧を必要とすることがある。このため、半導体装置は、外部から供給された電源電圧を所望の電圧に昇圧する昇圧回路を備えている。こうした昇圧回路は、典型的にチャージポンプ回路により構成される。

例えば、特許文献１は、インバータ、キャパシタ、スイッチを含むポンプ回路を直列接続し、電源電圧を２倍以上に昇圧する昇圧回路を開示している。この昇圧回路は、ダイナミックメモリの内部回路として、ワード線に電源電圧VDDよりも高い高電圧Vppを印加する。

特開２００５−２３５３１５号公報

図１に、従来のＫＥＲタイプのチャージポンプ回路の構成を示す。チャージポンプ回路は、複数段のポンプ回路ＣＰ１、ＣＰ２、…ＣＰｎ−１、ＣＰｎを含んで構成される。最初の段のポンプ回路ＣＰ１には、入力端子ＶＩＮが接続され、入力端子ＶＩＮを介して昇圧すべき電圧が入力される。最終段のポンプ回路ＣＰｎには、出力端子ＶＯＵＴが接続され、出力端子ＶＯＵＴを介して昇圧された電圧が出力される。各段のポンプ回路の構成は同様であり、同図には、最終段ＣＰｎのポンプ回路の詳細が示されている。

チャージポンプ回路は、第１のノードＵＡを介して直列に接続されたＮＭＯＳトランジスタＮＡおよびＰＭＯＳトランジスタＰＡと、第１のノードＵＡに接続されたキャパシタＣＡと、第２のノードＬＡを介して直列に接続されたＮＭＯＳトランジスタＮＢおよびＰＭＯＳトランジスタＰＢと、第２のノードＬＡに接続されたキャパシタＣＢとを含んで構成される。

ＮＭＯＳトランジスタＮＡおよびＰＭＯＳトランジスタＰＡの両ゲートは第２のノードＬＡに結合され、ＮＭＯＳトランジスタＮＢおよびＰＭＯＳトランジスタＰＢの両ゲートは第１のノードＵＡに結合される。キャパシタＣＡには、クロックＣＬＫＡが供給され、キャパシタＣＢには、クロックＣＬＫＡの位相を１８０度反転したクロックＣＬＫＢが供給される。ＮＭＯＳトランジスタＮＡおよびＮＢのソースは、前段のチャージポンプ回路のＰＭＯＳトランジスタＰＡｎ−１、ＰＢｎ−１に接続され、ＰＭＯＳトランジスタＰＡおよびＰＢのソースは、出力端子ＶＯＵＴに接続される。また、各段のポンプ回路に供給される各クロックＣＬＫＡ、ＣＬＫＢ間の位相は、前段で昇圧された電圧が後段に適切に出力されるように調整されている。

図２に、図１に示すチャージポンプ回路の各部の動作波形を示す。時刻ｔ１〜ｔ２において、クロックＣＬＫＡがＬレベルからＨレベルに立ち上がり、キャパシタＣＡを介してクロックＣＬＫＡに容量結合された第１のノードＵＡが昇圧され、第１のノードＵＡに接続されたＮＭＯＳトランジスタＮＢが導通状態になり、第２のノードＬＡには前段のポンプ回路ＣＰｎ−１で昇圧された電圧がＮＭＯＳトランジスタＮＢを介して供給され、他方、ＰＭＯＳトランジスタＰＢが非導通状態になり、第２のノードＬＡが出力端子ＶＯＵＴから電気的に切り離される。

また、クロックＣＬＫＢがＨレベルからＬレベルに立ち下がり、キャパシタＣＢを介してクロックＣＬＫＢに容量結合された第２のノードＬＡが負の方向に引かれ、第２のノードＬＡに接続されたＮＭＯＳトランジスタＮＡが非導通状態になり、第１のノードＵＡが前段のポンプ回路から電気的に切り離され、他方、ＰＭＯＳトランジスタＰＡが導通状態になり、第１のノードＵＡで昇圧された電圧がＰＭＯＳトランジスタＰＡを介して出力端子ＶＯＵＴに供給される。

時刻ｔ２〜ｔ３において、クロックＣＬＫＡがＨレベルからＬレベルに立ち下がり、第１のノードＵＡが負の方向に引かれ、第１のノードＵＡに接続されたＮＭＯＳトランジスタＮＢが非導通状態になり、第２のノードＬＡが前段のポンプ回路ＣＰｎ−１から電気的に切り離され、他方、ＰＭＯＳトランジスタＰＢが導通状態になり、後述するように、第２のノードＬＡで昇圧された電圧が出力端子ＶＯＵＴに供給される。

また、クロックＣＬＫＢがＬレベルからＨレベルに立ち上がり、キャパシタＣＬＫＢに容量結合された第２のノードＬＡが昇圧され、第２のノードＬＡに接続されたＮＭＯＳトランジスタＮＡが導通状態になり、第１のノードＵＡには前段のポンプ回路ＣＰｎ−１で昇圧された電圧が供給され、他方、ＰＭＯＳトランジスタＰＢが非導通状態になり、第１のノードＵＡが出力端子ＶＯＵＴから電気的に切り離される。

こうして、第１のノードＵＡ、第２のノードＬＡには、クロックＣＬＫＡ、ＣＬＫＢに同期して前段ＣＰｎ−１のポンプ回路で昇圧された電圧が交互に供給され、供給された電圧がクロックＣＬＫＡ、ＣＬＫＢに同期して交互に昇圧され、昇圧された電圧がクロックＣＬＫＡ、ＣＬＫＢに同期して交互に出力端子ＶＯＵＴから出力される。

ここで、時刻ｔ１〜ｔ１ＡのクロックＣＬＫＡ、ＣＬＫＡの遷移期間に着目すると、第２のノードＬＡは、クロックＣＬＫＢにより負の方向に引かれるが、ＮＭＯＳトランジスタＮＢが導通状態になるため、第２のノードＬＡには前段ＣＰｎ−１で昇圧された電圧が供給され、第２のノードＬＡの電圧降下は事実上生じない。

一方、第１のノードＵＡは、クロックＣＬＫＡにより正の方向に昇圧され、第１のノードＵＡの電圧は、前段のポンプ回路ＣＰｎ−１の電圧（つまり、ＮＭＯＳトランジスタＮＡのソース電圧）よりも高くなる。このとき、ＮＭＯＳトランジスタＮＡのゲートに接続された第２のノードＬＡが負の方向に引かれるが、第２のノードＬＡの電圧がＮＭＯＳトランジスタＮＡのしきい値よりも高い間、つまりＮＭＯＡトランジスタＮＡが完全にオフするまでの間に、第１のノードＵＡからＮＭＯＳトランジスタＮＡを介して前段のポンプ回路ＣＰｎ−１に不所望な逆方向の電流ｉ（ＮＡ）が流れてしまう。期間ｔ２〜ｔ２Ａの遷移期間においても同様に、昇圧された第２のノードＬＡからＮＭＯＳトランジスタＮＢを介して前段のポンプ回路ＣＰｎ−１に不所望な逆方向の電流ｉ（ＮＢ）が流れてしまう。このことは、他の遷移期間ｔ３〜ｔ３Ａ、ｔ４〜ｔ４Ａにおいても同様に生じる。

こうした逆方向の電流は、昇圧効率を低下させるものであるから、可能な限り抑制されることが望ましい。

本発明は、このような従来の課題を解決するために成されたものであり、昇圧効率の低下を抑制したチャージポンプ回路を提供することを目的とする。

本発明に係るチャージポンプ回路は、第１のキャパシタに容量結合された第１のノードと、前記第１のノードに接続され、前記第１のノードに電圧を供給可能な第１のトランジスタとを含み、前記第１のキャパシタに第１のクロック信号が印加されたとき前記第１のノードの電圧を昇圧可能なメインのポンプ回路と、前記メインのポンプ回路に接続された制御用のポンプ回路とを含み、前記制御用のポンプ回路は、第１のノードが昇圧されたときに、第１のノードから第１のトランジスタを介して逆方向の電流が流れないように第１のトランジスタの動作を制御する。

ある実施態様では、前記制御用のポンプ回路は、第２のキャパシタに容量結合された第２のノードと、前記第２のノードに接続され、前記第２のノードに電圧を供給可能な第２のトランジスタとを含み、前記第２のキャパシタに第２のクロック信号が印加されたとき前記第２のノードの電圧を昇圧可能であり、前記第２のノードは、第１のトランジスタのゲートに接続され、第１のクロック信号の立ち上がりおよび立ち下がりの遷移期間は、第２のクロック信号の立ち上がりおよび立ち下がりの遷移期間に重複しない。ある実施態様では、第２のキャパシタの容量は、第１のキャパシタの容量よりも小さい。ある実施態様では、前記メインのポンプ回路はさらに、第３のキャパシタに容量結合された第３のノードと、前記第３のノードに接続され、前記第３のノードに電圧を供給可能な第３のトランジスタとを含み、前記第３のキャパシタに第３のクロック信号が印加されたとき前記第３のノードの電圧を昇圧可能であり、前記制御用のポンプ回路は、第４のキャパシタに容量結合された第４のノードと、前記第４のノードに接続され、前記第４のノードに電圧を供給可能な第４のトランジスタとを含み、前記第４のキャパシタに第４のクロック信号が印加されたとき前記第４のノードの電圧を昇圧可能であり、前記第４のノードは、第３のトランジスタのゲートに接続され、第４のキャパシタの容量は、第３のキャパシタの容量よりも小さく、第３のクロック信号は、第１のクロック信号を反転したクロック信号であり、第４のクロック信号は、第２のクロック信号を反転した信号である。ある実施態様では、前記メインのポンプ回路は、第１のノードと出力端子との間に、第１のトランジスタと導電型の異なる第５のトランジスタと、第３のノードと出力端子との間に、第３のトランジスタと導電型の異なる第６のトランジスタとを含み、第１および第５のトランジスタのゲートが前記制御用のポンプ回路の第２のノードに接続され、第３および第６のトランジスタのゲートが前記制御用のポンプ回路の第４のノードに接続される。ある実施態様では、前記制御用のポンプ回路は、第２のノードと出力端子との間に、第２のトランジスタと導電型の異なる第７のトランジスタと、第４のノードと出力端子との間に、第４のトランジスタと導電型の異なる第８のトランジスタとを含み、第２および第７のトランジスタのゲートが第４のノードに接続され、第４および第８のトランジスタのゲートが第２のノードに接続される。ある実施態様では、第１ないし第４のトランジスタは、ＮＭＯＳトランジスタであり、第５ないし第８のトランジスタは、ＰＭＯＳトランジスタである。ある実施態様では、チャージポンプ回路は、複数段のメインのポンプ回路と、複数段の制御用のポンプ回路とを含み、第１のトランジスタは、前段のメインのポンプ回路の第５のトランジスタに直列に接続され、第３のトランジスタは、前段のメインのポンプ回路の第６のトランジスタに直列に接続され、第２のトランジスタは、前段の制御用のポンプ回路の第７のトランジスタに直列に接続され、第４のトランジスタは、前段の制御用のポンプ回路の第８のトランジスタに直列に接続される。ある実施態様では、メインのポンプ回路および制御用のポンプ回路は、ＫＥＲタイプのポンプ回路である。ある実施態様では、上記記載のチャージポンプ回路は、半導体装置または半導体記憶装置に搭載される。

本発明によれば、制御用のポンプ回路により、メインのポンプ回路で昇圧されたノードから逆方向に電流が流れないようにしたので、ポンプ効率の低下を抑制することができる。さらに制御用のポンプ回路とメインのポンプ回路との基本構成と同一にすることで、チャージポンプ回路の構成を容易にすることができる。

従来のチャージポンプ回路を示す図である。従来のチャージポンプ回路の各部の波形図である。本発明の実施例に係るチャージポンプ回路の全体構成を示す図である。本発明の実施例に係るチャージポンプ回路の最終段の構成を示す回路図である。本発明の実施例に係るチャージポンプ回路の最終段の各部の波形図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の実施態様では、いわゆるＫＥＲタイプのチャージポンプ回路を用いて構成される。

図３は、本発明の実施例に係るチャージポンプ回路（昇圧回路）の全体構成を示す図である。本実施例のチャージポンプ回路１００は、１つまたは任意の段数のポンプ回路を接続して構成され、図の例では、チャージポンプ回路１００は、ｎ個の段数のポンプ回路ＣＰ１、ＣＰ２、・・・ＣＰｎを含んで構成される。最初の段のポンプ回路ＣＰ１には、昇圧すべき電圧を入力するための入力端子ＶＩＮが接続され、最終段のポンプ回路ＣＰｎには、昇圧された電圧を出力するための出力端子ＶＯＵＴが接続される。

各段のポンプ回路ＣＰ１、ＣＰ２、・・・、ＣＰｎは、昇圧を行うためのメインのポンプ回路ＣＰ１＿Ｍ、ＣＰ２＿Ｍ、・・・、ＣＰ＿ｎと、メインのポンプ回路のトランジスタのゲートを制御するためのゲート制御用のポンプ回路ＣＰ１＿Ｇ、ＣＰ２＿Ｇ、・・・、ＣＰｎ＿Ｇとを含む。メイン用のポンプ回路およびゲート制御用のポンプ回路の基本的な構成は、ＫＥＲタイプであり、各段のメインのポンプ回路およびゲート制御用のポンプ回路の基本的な構成は、実質的に同じである。

図４は、図３に示すチャージポンプ回路１００の最終段のポンプ回路ＣＰｎの構成を示す。ポンプ回路ＣＰｎは、上記したように、メインのポンプ回路ＣＰｎ＿Ｍと、メインのポンプ回路ＣＰｎ＿Ｍの一対のＣＭＯＳ構造のトランジスタのゲートを制御するためのゲート制御用のポンプ回路ＣＰｎ＿Ｇとを含んで構成される。

メインのポンプ回路ＣＰｎ＿Ｍは、図１に示すＫＥＲタイプのポンプ回路と同様に構成されるが、ＮＭＯＳトランジスタＮＡおよびＰＭＯＳトランジスタＰＡのゲートが、ゲート制御用のポンプ回路ＣＰｎ＿Ｇの第２のノードＬＡＧに接続され、また、ＮＭＯＳトランジスタＮＢおよびＰＭＯＳトランジスタＰＢのゲートが、ゲート制御用のポンプ回路ＣＰｎ＿Ｇの第１のノードＵＡＧに接続されている点で、図１に示すポンプ回路と構成を異にする。メインのポンプ回路ＣＰｎ＿ＭのＮＭＯＳトランジスタＮＡのソースは、前段のメインのポンプ回路ＣＰｎ−１＿ＭのＰＭＯＳトランジスタＰＡｎ−１に直列に接続され、ＮＭＯＳトランジスタＮＢのソースは、前段のメインのポンプ回路ＣＰｎ−１のＰＭＯＳトランジスタＰＢｎ−１に直接に接続され、ＰＭＯＳトランジスタＰＡおよびＰＢのソースが出力端子ＶＯＵＴに接続される。

ゲート制御用のポンプ回路ＣＰｎ＿Ｇは、図１に示すＫＥＲタイプのポンプ回路と同様に構成されるが、第１のノードＵＡＧが、ＮＭＯＳトランジスタＮＢＧおよびＰＭＯＳトランジスタＰＢＧのゲートに接続されるとともに、メインのポンプ回路ＣＰｎ＿ＭのＮＭＯＳトランジスタＮＢおよびＰＭＯＳトランジスタＰＢのゲートに接続され、第２のノードＬＡＧが、ＮＭＯＳトランジスタＮＡＧおよびＰＭＯＳトランジスタＰＡＧのゲートに接続されるとともに、メインのポンプ回路ＣＰｎ＿ＭのＮＭＯＳトランジスタＮＡおよびＰＭＯＳトランジスタＰＡのゲートに接続される。また、ＮＭＯＳトランジスタＮＡＧのソースは、前段のゲート制御用のポンプ回路ＣＰｎ−１＿ＧのＰＭＯＳトランジスタＰＡＧｎ−１に直列に接続され、ＮＭＯＳトランジスタＮＢＧのソースは、前段のゲート制御用のポンプ回路ＣＰｎ−１＿ＧのＰＭＯＳトランジスタＰＢＧｎ−１に直接に接続され、ＰＭＯＳトランジスタＰＡＧおよびＰＢＧのソースが出力端子ＶＯＵＴに接続される。

第１のノードＵＡＧには、キャパシタＣＡＧが接続され、キャパシタＣＡＧにはクロックＣＬＫＡＧが供給される。第２のノードＬＡＧには、キャパシタＣＢＧが接続され、キャパシタＣＡＢには、クロックＣＬＫＡＧの位相を１８０度反転したクロックＣＬＫＢＧが供給される。ここで、キャパシタＣＡＧ、ＣＢＧの容量は、メインのポンプ回路ＣＰｎ＿ＭのキャパシタＣＡ、ＣＢの容量よりも小さいことに留意すべきである。また、クロックＣＬＫＡＧ、ＣＬＫＢＧとクロックＣＬＫＡ、ＣＬＫＢとは、同一のクロック周波数であるが、両者のクロックの位相は、立ち上がりおよび立ち下がりの遷移期間が互いに重複しない関係にあることに留意すべきである。つまり、クロックＣＬＫＡ、クロックＣＬＫＢの立ち上がりまたは立ち下がりの遷移期間において、クロックＣＬＫＡＧ、ＣＬＫＢＧは、完全にＬレベルまたはＨレベルである。例えば、図５に示すように、クロックＣＬＫＡが立ち上がるタイミングでクロックＣＬＫＢＧが完全にＬレベルであり、ＣＬＫＢＧが立ち上がるタイミングでクロックＣＬＫＡＧが完全にＬレベルである。

次に、本実施例のチャージポンプ回路の動作を図５のタイミングチャートを参照して詳細に説明する。各段のポンプ回路には、前段のポンプ回路で昇圧された電圧が次段のポンプ回路に供給されるように、位相が調整されたクロックＣＬＫＡ／ＣＬＫＢ／ＣＬＫＡＧ／ＣＬＫＧＢが供給される。メインのポンプ回路ＣＰｎ＿Ｍにおいて、時刻ｔ１〜ｔ１ＡでクロックＣＬＫＡがＬレベルからＨレベルに遷移し、第１のノードＵＡが昇圧される。このとき、クロックＣＬＫＢＧは完全にＬレベルであるため、第２のノードＬＡＧもＬレベルであり、それ故、ＮＭＯＳトランジスタＮＡが非導通状態である。従って、遷移期間ｔ１〜ｔ１Ａにおいて、第１のノードＵＡの電圧がＮＭＯＳトランジスタＮＡのソース電圧より高くなっても、第１のノードＵＡからＮＭＯＳトランジスタＮＡを介して前段のポンプ回路に逆方向の電流が流れるのを阻止することができる。

また、時刻ｔ２〜ｔ２Ａにおいて、クロックＣＬＫＢがＬレベルからＨレベルに遷移し、第２のノードＬＡが昇圧される。このとき、ＮＭＯＳトランジスタＮＢのゲートは、ゲート制御用のポンプ回路ＣＰｎ＿Ｇの第１のノードＵＡＧによって制御される。つまり、クロックＣＬＫＢＡが完全にＬレベルであるため、第１のノードＵＡＧもＬレベルであり、それ故、ＮＭＯＳトランジスタＮＢが非導通状態である。従って、時刻ｔ２〜ｔ２ＡのクロックＣＬＫＢの遷移期間において、第２のノードＬＡの電圧がＮＭＯＳトランジスタＮＢのソース電圧より高くなっても、第２のノードＬＡからＮＭＯＳトランジスタＮＢを介して前段のポンプ回路に逆方向の電流が流れるのを阻止することができる。

以後、同様にしてクロックＣＬＫＡ、ＣＬＫＢに同期して第１のノードＵＡ、第２のノードＬＡで昇圧された電圧がＰＭＯＳトランジスタＰＡ、ＰＢを介して出力ノードＶＯＵＴに供給される。

他方、ゲート制御用のポンプ回路ＣＰｎ＿Ｇにおいて、時刻ｔ１〜ｔ１Ａの遷移期間では、昇圧された第１のノードＵＡＧからＮＭＯＳトランジスタＮＡＧを介して前段のポンプ回路に逆方向の電流が流れるが、キャパシタＣＡＧの容量が小さいため、第１のノードＵＡＧで昇圧される電圧も小さく、それ故、第１のノードＵＡＧからＮＭＯＳトランジスタＮＡＧを介して前段のポンプ回路に流れる逆方向の電流は極僅かである。また、時刻ｔ２〜ｔ２Ａの遷移期間においても、ＮＭＯＳトランジスタＮＢＧを介して第２のノードＬＡＧから前段のポンプ回路に逆方向の電流が流れるが、この電流も極僅かである。

このように本実施例によれば、メインのポンプ回路で昇圧が行われるとき、メインのポンプ回路から前段のポンプ回路に逆方向の電流が流れないように、メインのポンプ回路の動作を制御用のポンプ回路により制御するようにしたので、ポンプ回路の効率の低下を抑制することができる。また、メインのポンプ回路の動作を、同じ構成のポンプ回路により制御するようにしたので、ポンプ回路の構成を容易にすることができる。さらに、メインのポンプ回路とゲート制御用のポンプ回路の双方の出力を出力端子ＶＯＵＴに結合することで、メインのポンプ回路とゲート制御用のポンプ回路のトランジスタの動作条件を一致させ、ポンプ回路の動作の安定化を図ることができる。さらにゲート制御用のポンプ回路は、メインのポンプ回路の動作を制御するものであるから、キャパシタＣＡＧ、ＣＢＧのサイズを極力小さくすることが可能であり、それ故、逆方向に流れる無駄な電流を極力抑制し、かつチャージポンプ回路の全体を小型化することが可能である。

本実施例によるチャージポンプ回路は、高い動作電圧あるいは多電源電圧を使用する半導体装置や、プログラムや消去に高電圧を必要とするフラッシュメモリ等の半導体記憶装置に使用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：メインのチャージポンプ回路
２００：サブのチャージポンプ回路
ＮＡ、ＮＢ、ＮＡＧ、ＮＢＧ：ＮＭＯＳトランジスタ
ＰＡ、ＰＢ、ＰＡＧ、ＰＢＧ：ＰＭＯＳトランジスタ
ＣＡ、ＣＢ、ＣＡＧ、ＣＢＧ：キャパシタ
ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＡＧ、ＣＬＫＢＧ：クロック
ＶＩＮ：入力端子
ＶＯＵＴ：出力端子
ＵＡ、ＵＡＧ：第１のノード
ＬＡ、ＬＡＧ：第２のノード

Claims

第１のキャパシタに容量結合された第１のノードと、前記第１のノードに接続され、前記第１のノードに電圧を供給可能な第１導電型の第１のトランジスタと、前記第１のノードと第１の出力端子との間に接続された前記第１導電型と異なる第２導電型の第５のトランジスタと、第３のキャパシタに容量結合された第３のノードと、前記第３のノードに接続され、前記第３のノードに電圧を供給可能な前記第１導電型の第３のトランジスタと、前記第３のノードと第２の出力端子との間に接続された前記第２導電型の第６のトランジスタとを含み、前記第１のキャパシタに第１のクロック信号が印加されたとき前記第１のノードの電圧を昇圧可能であり、かつ前記第３のキャパシタに第３のクロック信号が印加されたとき前記第３のノードの電圧を昇圧可能なメインのポンプ回路と、
第２のキャパシタに容量結合された第２のノードと、前記第２のノードに接続され、前記第２のノードに電圧を供給可能な第２のトランジスタと、前記第２のノードと第３の出力端子との間に接続された前記第２導電型の第７のトランジスタと、第４のキャパシタに容量結合された第４のノードと、前記第４のノードに接続され、前記第４のノードに電圧を供給可能な前記第１導電型の第４のトランジスタと、前記第４のノードと第４の出力端子との間に接続された前記第２導電型の第８のトランジスタとを含み、前記第２のキャパシタに第２のクロック信号が印加されたとき前記第２のノードの電圧を昇圧可能であり、かつ前記第４のキャパシタに第４のクロック信号が印加されたとき前記第４のノードの電圧を昇圧可能な制御用のポンプ回路とを含み、
前記第２のノードが前記第１および前記第５のトランジスタのゲートと前記第４および前記第８のトランジスタのゲートにそれぞれ接続され、前記第４のノードが前記第３および前記第６のトランジスタのゲートと前記第２および前記第７のトランジスタのゲートにそれぞれ接続され、
前記第３のクロック信号は、前記第１のクロック信号を反転したクロック信号であり、前記第４のクロック信号は、前記第２のクロック信号を反転した信号であり、
前記第１のクロック信号の立ち上がりおよび立ち下がりの遷移期間は、前記第２のクロック信号の立ち上がりおよび立ち下がりの遷移期間に重複せず、前記第３のクロック信号の立ち上がりおよび立ち下がりの遷移期間は、前記第４のクロック信号の立ち上がりおよび立ち下がりの遷移期間に重複しない、チャージポンプ回路。
前記制御用のポンプ回路は、前記第１のノードが昇圧されたときに、前記第１のノードから前記第１のトランジスタを介して逆方向の電流が流れないように前記第１のトランジスタの動作を制御し、前記第３のノードが昇圧されたときに、前記第３のノードから前記第３のトランジスタを介して逆方向の電流が流れないように前記第３のトランジスタの動作を制御する、請求項１に記載のチャージポンプ回路。
前記第２のキャパシタの容量は、前記第１のキャパシタの容量よりも小さく、前記第４のキャパシタ容量は、前記第３のキャパシタ容量よりも小さい、請求項２に記載のチャージポンプ回路。
第１ないし第４のトランジスタは、ＮＭＯＳトランジスタであり、第５ないし第８のトランジスタは、ＰＭＯＳトランジスタである、請求項１に記載のチャージポンプ回路。
チャージポンプ回路は、複数段のメインのポンプ回路と、複数段の制御用のポンプ回路とを含み、
前記第１のトランジスタは、前段のメインのポンプ回路の前記第５のトランジスタに直列に接続され、前記第３のトランジスタは、前段のメインのポンプ回路の前記第６のトランジスタに直列に接続され、
前記第２のトランジスタは、前段の制御用のポンプ回路の前記第７のトランジスタに直列に接続され、前記第４のトランジスタは、前段の制御用のポンプ回路の前記第８のトランジスタに直列に接続される、請求項１または２に記載のチャージポンプ回路。
メインのポンプ回路および制御用のポンプ回路は、ＫＥＲタイプのポンプ回路である、請求項１ないし５いずれか１つに記載のチャージポンプ回路。
請求項１ないし６いずれか１つに記載のチャージポンプ回路を含む半導体装置。
請求項１ないし６いずれか１つに記載のチャージポンプ回路を含む半導体記憶装置。