JP2005235315A - 昇圧回路 - Google Patents

昇圧回路 Download PDF

Info

Publication number
JP2005235315A
JP2005235315A JP2004043614A JP2004043614A JP2005235315A JP 2005235315 A JP2005235315 A JP 2005235315A JP 2004043614 A JP2004043614 A JP 2004043614A JP 2004043614 A JP2004043614 A JP 2004043614A JP 2005235315 A JP2005235315 A JP 2005235315A
Authority
JP
Japan
Prior art keywords
transistor
circuit
control signal
gate
charge pump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004043614A
Other languages
English (en)
Inventor
Hajime Koshida
元 越田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2004043614A priority Critical patent/JP2005235315A/ja
Priority to US10/813,761 priority patent/US7075357B2/en
Publication of JP2005235315A publication Critical patent/JP2005235315A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)

Abstract

【課題】電源電圧よりも高い電圧を目的別に発生することができる昇圧回路を提供する。
【解決手段】第１チャージポンプ回路1は、第１電圧ＶＤＤを昇圧して第２電圧２＊ＶＤＤを生成する。第２チャージポンプ回路2は、第２電圧２＊ＶＤＤを昇圧して第３電圧３＊ＶＤＤを生成する。第３チャージポンプ回路3は、第３電圧３＊ＶＤＤを昇圧して第４電圧４＊ＶＤＤを生成する。切替部4は、第１切替信号ＭＯＤＥ１に応じて、第１チャージポンプ回路1と第２チャージポンプ回路2とを直列接続して第３電圧３＊ＶＤＤ、ＶＰＰ１を出力する。切替部4は、第２切替信号ＭＯＤＥ２に応じ、第１チャージポンプ回路1と第２チャージポンプ回路2と第３チャージポンプ回路3とを直列接続して第４電圧４＊ＶＤＤ、ＶＰＰ２を半導体装置の内部回路に出力する。
【選択図】図５

Description

本発明は、昇圧回路に関し、特に、電源電圧よりも高い電圧を必要とする半導体装置に適用される昇圧回路に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）で例示される半導体装置の内部回路では、電源電圧よりも高い電圧を必要とする場合がある。この場合、電源電圧よりも高い電圧を半導体装置の内部回路に供給するための昇圧回路が用いられる（例えば特許文献１〜８）。昇圧回路が必要とされる例として、（１）電源電圧よりも高い電圧をワード線に印加する場合、（２）電源電圧よりも高い電圧をアンチヒューズに印加する場合が挙げられる。
（１）電源電圧よりも高い電圧をワード線に印加する場合について説明する。
ＤＲＡＭではメモリセルへＨ（Ｈｉレベル）電荷を蓄積するために、ワード線には、メモリセルに蓄積する電荷に対応する電圧とセルトランジスタの閾値電圧Ｖｔとを加算した電圧以上の高電圧が必須となる。このため、電源電圧ＶＤＤ以上の電圧を供給できる昇圧回路を装置内部に備えている。ＤＲＡＭにおけるワード線電位は、メモリセルに蓄積する電荷に対応する電圧やセルトランジスタの閾値電圧Ｖｔ、セルトラン ジスタのゲート酸化膜にかかる電界などを考慮して決定される。例えば０．１３μｍデザインルールにより設計された製品では、４Ｖ弱に設定される。
（２）電源電圧よりも高い電圧をアンチヒューズに印加する場合について説明する。
また、近年では昇圧回路を必要とする例として、アンチヒューズを備えた半導体装置が挙げられる。アンチヒューズとは、外部からレーザー等によって物理的に切断するヒューズとは異なり、電気的にＯＮ／ＯＦＦを切り替えることが可能なヒューズである。このようなアンチヒューズとしては、容量膜ヒューズが例示される。
容量膜ヒューズは、初期状態では容量により端子間が電気的にオープンな状態である。この容量膜ヒューズは、端子間に高電界を与えることで絶縁膜（容量膜）を破壊し、端子間を電気的にショートした状態に切り替えることができる。例えばＤＲＡＭセルの容量膜と同じ膜厚で容量膜ヒューズを形成した場合、容量膜を破壊するときに端子間に必要な電位差は、約７Ｖといわれている。容量膜ヒューズの一方の端子をＧＮＤとすると、容量膜ヒューズの他方の端子には７Ｖの電圧が必要となる。
上記の（１）の場合、（２）の場合を説明したが、同じ半導体装置内で両方｛（１）の場合、（２）の場合｝必要とすることも十分にありうる。特に、ＤＲＡＭでは（１）の場合に挙げたワード線用の昇圧回路は必須である。また、近年のＤＲＡＭでは、不良セル救済用にアンチヒューズ及びヒューズ切断用の昇圧回路を搭載することも多くなってきている。
このように目的の異なる昇圧回路を搭載する場合に、特に上記の例で述べたように、（１）の場合では昇圧された電圧が約４Ｖ、（２）の場合では約７Ｖと、要求される昇圧電位が異なる場合には、それぞれ個別に昇圧回路を設けることが通常である。
ところで、今日の半導体集積回路では全般的に外部電源電圧ＶＤＤの低電圧化が進められており、ＤＲＡＭにおいても現在の主流である３．３Ｖから２．５Ｖ、１．８Ｖへと低電圧化が要求されている。しかしながら、ＤＲＡＭの電源電圧ＶＤＤが小さくなってもワード線に必要な電圧レベルは、従来と同等の高い電圧が要求される。そのために、１．８Ｖの電源電圧ＶＤＤで４Ｖ弱の電圧に昇圧させようとすると、２倍以上の昇圧を行うことができる昇圧回路が必要となってくる。
２倍以上の昇圧を行う昇圧回路としては、図１に示すようなチャージポンプ回路を直列接続した昇圧回路が知られている。このような容量直列接続型の昇圧回路１００は、例えば特許文献１、特許文献２に記載されている。従来の昇圧回路１００は、第１昇圧回路１１０と、第２昇圧回路１２０とに分けられる。第１昇圧回路１１０では、半導体装置の内部回路としてワード線に、電源電圧ＶＤＤよりも高い電圧を出力電圧ＶＰＰ１として印加する昇圧回路であり、第２昇圧回路１２０では、半導体装置の内部回路として容量膜ヒューズに、電源電圧ＶＤＤよりも高い電圧を出力電圧ＶＰＰ２として印加する昇圧回路である。
第１昇圧回路１１０は、反転素子ＩＮＶ１０１、第１チャージポンプ回路、第２チャージポンプ回路、スイッチＳＷ１０１、ＳＷ１０２を具備する。第１チャージポンプ回路は、容量部Ｃ１０１を備えている。第２チャージポンプ回路は、容量部Ｃ１０２を備えている。容量部Ｃ１０１の負極側には反転素子ＩＮＶ１０１が接続されている。容量部Ｃ１０１の正極側にはスイッチＳＷ１０１の両端子のうちの一方の端子が接続されている。スイッチＳＷ１０１の両端子のうちの他方の端子には、容量部Ｃ１０２の負極側が接続されている。容量部Ｃ１０２の正極側にはスイッチＳＷ１０２の両端子のうちの一方の端子が接続されている。スイッチＳＷ１０２の両端子のうちの他方の端子には、ノードＸ１が接続されている。ノードＸ１には、半導体装置の内部回路として、ワード線が接続されている。
スイッチＳＷ１０１、ＳＷ１０２がオフしているとき、第１チャージポンプ回路では、容量部Ｃ１０１の負極側が接地され、容量部Ｃ１０１に電源ＶＤＤに対応する電荷が蓄積される。第２チャージポンプ回路では、容量部Ｃ１０２の負極側が接地され、容量部Ｃ１０２に電源ＶＤＤに対応する電荷が蓄積される。
第２昇圧回路１２０は、反転素子ＩＮＶ１０２、第３チャージポンプ回路、第４チャージポンプ回路、第５チャージポンプ回路、スイッチＳＷ１０３、ＳＷ１０４、ＳＷ１０５を具備する。第３チャージポンプ回路は、容量部Ｃ１０３を備えている。第４チャージポンプ回路は、容量部Ｃ１０４を備えている。第５チャージポンプ回路は、容量部Ｃ１０５を備えている。容量部Ｃ１０３の負極側には反転素子ＩＮＶ１０２が接続されている。容量部Ｃ１０３の正極側にはスイッチＳＷ１０３の両端子のうちの一方の端子が接続されている。スイッチＳＷ１０３の両端子のうちの他方の端子には、容量部Ｃ１０４の負極側が接続されている。容量部Ｃ１０４の正極側にはスイッチＳＷ１０４の両端子のうちの一方の端子が接続されている。スイッチＳＷ１０４の両端子のうちの他方の端子には、容量部Ｃ１０５の負極側が接続されている。容量部Ｃ１０５の正極側にはスイッチＳＷ１０５の両端子のうちの一方の端子が接続されている。スイッチＳＷ１０５の両端子のうちの他方の端子には、ノードＸ２が接続されている。ノードＸ２には、半導体装置の内部回路として、容量膜ヒューズ（アンチヒューズ）の両端子のうちの一方の端子が接続されている。
スイッチＳＷ１０３、ＳＷ１０４、ＳＷ１０５がオフしているとき、第３チャージポンプ回路では、容量部Ｃ１０３の負極側が接地され、容量部Ｃ１０３に電源ＶＤＤに対応する電荷が蓄積される。第４チャージポンプ回路では、容量部Ｃ１０４の負極側が接地され、容量部Ｃ１０４に電源ＶＤＤに対応する電荷が蓄積される。第５チャージポンプ回路では、容量部Ｃ１０５の負極側が接地され、容量部Ｃ１０５に電源ＶＤＤに対応する電荷が蓄積される。
図２に示されるように、第１昇圧回路１１０では、半導体装置の内部回路としてワード線に出力電圧ＶＰＰ１を印加するとき、スイッチＳＷ１０１、ＳＷ１０２が同時にオンするように制御する。スイッチＳＷ１０１、ＳＷ１０２がオンしているとき、ノードＸ１には、電源電圧ＶＤＤの３倍の電圧である電圧（３＊ＶＤＤ）が印加される。即ち、ワード線には、電圧（３＊ＶＤＤ）が出力電圧ＶＰＰ１として印加される。
図３に示されるように、第２昇圧回路１２０では、半導体装置の内部回路として容量膜ヒューズに出力電圧ＶＰＰ２を印加するとき、スイッチＳＷ１０３、ＳＷ１０４、ＳＷ１０５が同時にオンするように制御する。スイッチＳＷ１０３、ＳＷ１０４、ＳＷ１０５がオンしているとき、ノードＸ２には、電源電圧ＶＤＤの４倍の電圧である電圧（４＊ＶＤＤ）が印加される。即ち、容量膜ヒューズには、電圧（４＊ＶＤＤ）が出力電圧ＶＰＰ２として印加される。
しかし、問題となるのは上記の昇圧回路１００（第１昇圧回路１１０、第２昇圧回路１２０）の面積である。昇圧を行うチャージポンプ回路（容量部）はトランジスタの酸化膜容量を用いるのが一般的だが、この容量がチップ全体に占める面積は大きい。例えば、０．１３μｍデザインルールで設計された５１２ＭＤＤＲＤＲＡＭでは、昇圧回路１００の面積は全体の１％を超えている。
上記の昇圧回路１００では、電源電圧よりも高い電圧をワード線、容量膜ヒューズのように目的別に発生する場合、第１昇圧回路１１０と第２昇圧回路１２０とが必要となる。このため、第１昇圧回路１１０内のチャージポンプ回路（容量部）２個と第２昇圧回路１２０内のチャージポンプ回路（容量部）３個の合計５個のチャージポンプ回路（容量部）が必要になる。このように、第１昇圧回路１１０と第２昇圧回路１２０とを必要とする場合、昇圧回路１００の回路面積が大きくなってしまう。
特開平１１−３２８９８４号公報 特開平７−２６４８４２号公報 特開２０００−３３１４８９号公報 特開平８−１６２９１５号公報 特開平７−３７３９６号公報 特開平１０−２１４４９６号公報 特開平１０−３０４６５３号公報 特許第３０１２６３４号公報
本発明の課題は、電源電圧よりも高い電圧を目的別に発生することができる昇圧回路を提供することにある。
本発明の他の課題は、回路面積を削減することができる昇圧回路を提供することにある。
以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の昇圧回路（１０）は、半導体装置に適用される。半導体装置は、本発明の昇圧回路（１０）と、半導体装置の内部回路２０とを具備する。本発明の昇圧回路（１０）は、半導体装置の内部回路（２０）に接続されている。
本発明の昇圧回路（１０）は、第１チャージポンプ回路（１）と、第２チャージポンプ回路（２）と、第３チャージポンプ回路（３）と、切替部（４）とを具備する。第１チャージポンプ回路（１）は、第１電圧（ＶＤＤ）を昇圧して第２電圧（２＊ＶＤＤ）を生成する。第２チャージポンプ回路（２）は、第２電圧（２＊ＶＤＤ）を昇圧して第３電圧（３＊ＶＤＤ）を生成する。第３チャージポンプ回路（３）は、第３電圧（３＊ＶＤＤ）を昇圧して第４電圧（４＊ＶＤＤ）を生成する。切替部（４）は、第１切替信号（ＭＯＤＥ１）に応じて、第１チャージポンプ回路（１）と第２チャージポンプ回路（２）とを直列接続して第３電圧（３＊ＶＤＤ、ＶＰＰ１）を半導体装置の内部回路（２０）に出力する。切替部（４）は、第２切替信号（ＭＯＤＥ２）に応じて、第１チャージポンプ回路（１）と第２チャージポンプ回路（２）と第３チャージポンプ回路（３）とを直列接続して第４電圧（４＊ＶＤＤ、ＶＰＰ２）を半導体装置の内部回路（２０）に出力する。
切替部（４）は、第１スイッチ部（５）と、第２スイッチ部（６）と、第３スイッチ部（７）と、第４スイッチ部（８）とを具備する。第１スイッチ部（５）は、第１制御信号（ＳＩＧ１）に応じて、第１チャージポンプ回路（１）と第２チャージポンプ回路（２）とを接続する。第２スイッチ部（６）は、第１制御信号（ＳＩＧ１）と第１切替信号（ＭＯＤＥ１）とに応じて、第２チャージポンプ回路（２）と半導体装置の内部回路（２０）の第１ノード（Ｘ１）とを接続する。第３スイッチ部（７）は、第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とに応じて、第２チャージポンプ回路（２）と第３チャージポンプ回路（３）とを接続する。第４スイッチ部（８）は、第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とに応じて、第３チャージポンプ回路（３）と半導体装置の内部回路（２０）の第２ノード（Ｘ２）とを接続する。
第１チャージポンプ回路（１）は、第１容量部（Ｃ１）と、第１逆流防止素子（Ｄ１）とを具備する。第１容量部（Ｃ１）の正極側（Ｑ２）は第１スイッチ部（５）に接続されている。第１逆流防止素子（Ｄ１）の出力は第１容量部（Ｃ１）の正極側（Ｑ２）に接続され、第１逆流防止素子（Ｄ１）の入力は電源（ＶＤＤ）に接続されている。第１逆流防止素子（Ｄ１）は、第１容量部（Ｃ１）から電源（ＶＤＤ）への逆流を防止する。電源（ＶＤＤ）は第１電圧（ＶＤＤ）を発生する。
第２チャージポンプ回路（２）は、第２容量部（Ｃ２）と、第２逆流防止素子（Ｄ２）とを具備する。第２容量部（Ｃ２）の負極側（Ｑ３）は第１スイッチ部（５）に接続され、第２容量部（Ｃ２）の正極側（Ｑ４）は第２スイッチ部（６）と第３スイッチ部（７）とに接続されている。第２逆流防止素子（Ｄ２）の出力は第２容量部（Ｃ２）の正極側（Ｑ４）に接続され、第２逆流防止素子（Ｄ２）の入力は電源（ＶＤＤ）に接続されている。第２逆流防止素子（Ｄ２）は、第２容量部（Ｃ２）から電源（ＶＤＤ）への逆流を防止する。
第３チャージポンプ回路（３）は、第３容量部（Ｃ３）と、第３逆流防止素子（Ｄ３）とを具備する。第３容量部（Ｃ３）の負極側（Ｑ５）は第３スイッチ部（７）に接続され、第３容量部（Ｃ３）の正極側（Ｑ６）は第４スイッチ部（８）に接続されている。第３逆流防止素子（Ｄ３）の出力は第３容量部（Ｃ３）の正極側（Ｑ６）に接続され、第３逆流防止素子（Ｄ３）の入力が電源（ＶＤＤ）に接続されている。第３逆流防止素子（Ｄ３）は、第３容量部（Ｃ３）から電源（ＶＤＤ）への逆流を防止する。
第１スイッチ部（５）は、第１反転素子（ＩＮＶ１）と、第２反転素子（ＩＮＶ２）と、第１導電型（Ｐ型）の第１トランジスタ（Ｐ１）と、第２導電型（Ｎ型）の第２トランジスタ（Ｎ１）とを具備する。第１反転素子（ＩＮＶ１）には、第１制御信号（ＳＩＧ１）が入力される。第２反転素子（ＩＮＶ２）の入力は第１反転素子（ＩＮＶ１）の出力に接続され、第２反転素子（ＩＮＶ２）の出力が第１容量部（Ｃ１）の負極側（Ｑ１）に接続されている。第１トランジスタ（Ｐ１）のゲートは第１反転素子（ＩＮＶ１）の出力に接続されている。第１トランジスタ（Ｐ１）は、第１反転素子（ＩＮＶ１）に入力される第１制御信号（ＳＩＧ１）が第１状態（アクティブ）を表すとき、第１容量部（Ｃ１）の正極側（Ｑ２）と第２容量部（Ｃ２）の負極側（Ｑ３）とを接続する。第２トランジスタ（Ｎ１）のゲートは第１反転素子（ＩＮＶ１）の出力に接続されている。第２トランジスタ（Ｎ１）は、第１反転素子（ＩＮＶ１）に入力される第１制御信号（ＳＩＧ１）が第２状態（インアクティブ）を表すとき、第２容量部（Ｃ２）の負極側（Ｑ３）を接地する。
第２スイッチ部（６）は、第２スイッチ部制御回路（１２）と、第２導電型（Ｎ型）の第３トランジスタ（Ｎ２）とを具備する。第２スイッチ部制御回路（１２）は、第１制御信号（ＳＩＧ１）と第１切替信号（ＭＯＤＥ１）と第１ノード（Ｘ１）に印加される電圧とに基づいて、第２制御信号（ＳＩＧ２）を出力する。第３トランジスタ（Ｎ２）のゲートは第２スイッチ部制御回路（１２）に接続されている。第３トランジスタ（Ｎ２）は、第１制御信号（ＳＩＧ１）と第１切替信号（ＭＯＤＥ１）とが第１状態（アクティブ）を表すとき、第２容量部（Ｃ２）の正極側（Ｑ４）と第１ノード（Ｘ１）とを接続する。
第３スイッチ部（７）は、第３スイッチ部制御回路（１３）と、第２導電型（Ｎ型）の第４トランジスタ（Ｎ３）とを具備する。第３スイッチ部制御回路（１３）は、第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とが第１状態（アクティブ）を表すとき、第２ノード（Ｘ２）に印加される電圧に基づいて、第３制御信号（ＳＩＧ３）を出力する。第４トランジスタ（Ｎ３）のゲートは第３スイッチ部制御回路（１３）に接続されている。第４トランジスタ（Ｎ３）は、第３制御信号（ＳＩＧ３）が第１状態（アクティブ）を表すとき、第２容量部（Ｃ２）の正極側（Ｑ４）と第３容量部（Ｃ３）の負極側（Ｑ５）とを接続する。
第４スイッチ部（８）は、第４スイッチ部制御回路（１４）と、第２導電型（Ｎ型）の第５トランジスタ（Ｎ４）とを具備する。第４スイッチ部制御回路（１４）は、第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とが第１状態（アクティブ）を表すとき、第２ノード（Ｘ２）に印加される電圧に基づいて、第４制御信号（ＳＩＧ４）を出力する。第５トランジスタ（Ｎ４）のゲートが第４スイッチ部制御回路（１４）に接続されている。第５トランジスタ（Ｎ４）は、第４制御信号（ＳＩＧ４）が第１状態（アクティブ）を表すとき、第３容量部（Ｃ３）の正極側（Ｑ６）と第２ノード（Ｘ２）とを接続する。
切替部（４）は、更に、第５スイッチ部（９）を具備する。第５スイッチ部（９）は、第５スイッチ部制御回路（１５）と、第２導電型（Ｎ型）の第６トランジスタ（Ｎ５）とを具備する。第５スイッチ部制御回路（１５）は、第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）との少なくとも１つが第２状態（インアクティブ）を表すとき、第５制御信号（ＳＩＧ５）を出力する。第６トランジスタ（Ｎ５）のゲートは第５スイッチ部制御回路（１５）に接続されている。第６トランジスタ（Ｎ５）は、第５制御信号（ＳＩＧ５）に応じて、第３容量部（Ｃ３）の負極側（Ｑ５）を接地する。
第１導電型がＰ型であり、第２導電型がＮ型である。この場合、第２スイッチ部制御回路（１２）は、第１ＮＡＮＤ回路（ＮＡＮＤ１）と、第３反転素子（ＩＮＶ３）と、第２導電型（Ｎ型）の第７トランジスタ（Ｎ６）と、第４反転素子（ＩＮＶ４）と、第２導電型（Ｎ型）の第８トランジスタ（Ｎ７）と、第１導電型（Ｐ型）の第９トランジスタ（Ｐ２）と、第１導電型（Ｐ型）の第１０トランジスタ（Ｐ３）と、第４容量部（Ｃ４）と、第４逆流防止素子（Ｄ４）とを具備する。第１ＮＡＮＤ回路（ＮＡＮＤ１）には、第１制御信号（ＳＩＧ１）と第１切替信号（ＭＯＤＥ１）とが入力される。第３反転素子（ＩＮＶ３）の入力は第１ＮＡＮＤ回路（ＮＡＮＤ１）の出力に接続されている。第７トランジスタ（Ｎ６）のゲートは第３反転素子（ＩＮＶ３）の出力に接続され、第７トランジスタ（Ｎ６）のソースは接地されている。第４反転素子（ＩＮＶ４）の入力は第３反転素子（ＩＮＶ３）の出力に接続されている。第８トランジスタ（Ｎ７）のゲートは第４反転素子（ＩＮＶ４）の出力に接続され、第８トランジスタ（Ｎ７）のソースは接地されている。第９トランジスタ（Ｐ２）のソースは第１ノード（Ｘ１）に接続され、第９トランジスタ（Ｐ２）のゲートは第８トランジスタ（Ｎ７）のドレインに接続され、第９トランジスタ（Ｐ２）のドレインは第７トランジスタ（Ｎ６）のドレインに接続されている。第１０トランジスタ（Ｐ３）のソースは第１ノード（Ｘ１）に接続され、第１０トランジスタ（Ｐ３）のゲートは第７トランジスタ（Ｎ６）のドレインに接続され、第１０トランジスタ（Ｐ３）のドレインは第８トランジスタ（Ｎ７）のドレインに接続されている。第４容量部（Ｃ４）の負極側は第８トランジスタ（Ｎ７）のドレインに接続され、第４容量部（Ｃ４）の正極側は第３トランジスタ（Ｎ２）のゲートに接続されている。第４逆流防止素子（Ｄ４）の出力は第４容量部（Ｃ４）の正極側に接続され、第４逆流防止素子（Ｄ４）の入力は電源（ＶＤＤ）に接続され、第４逆流防止素子（Ｄ４）は、第４容量部（Ｃ４）から電源（ＶＤＤ）への逆流を防止する。
第１制御信号（ＳＩＧ１）と第１切替信号（ＭＯＤＥ１）とが第１状態（アクティブ）を表すとき、第３トランジスタ（Ｎ２）のゲートに印加される第２制御信号（ＳＩＧ２）は第１状態（アクティブ）を表す。
第１導電型がＰ型であり、第２導電型がＮ型であるある。この場合、第３スイッチ部制御回路（１３）は、第２ＮＡＮＤ回路（ＮＡＮＤ２）と、第５反転素子（ＩＮＶ５）と、第２導電型（Ｎ型）の第１１トランジスタ（Ｎ８）と、第６反転素子（ＩＮＶ６）と、第２導電型（Ｎ型）の第１２トランジスタ（Ｎ９）と、第１導電型（Ｐ型）の第１３トランジスタ（Ｐ４）と、第１導電型（Ｐ型）の第１４トランジスタ（Ｐ５）とを具備する。第２ＮＡＮＤ回路（ＮＡＮＤ２）には第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とが入力される。第５反転素子（ＩＮＶ５）の入力は第２ＮＡＮＤ回路（ＮＡＮＤ２）の出力に接続されている。第１１トランジスタ（Ｎ８）のゲートは第５反転素子（ＩＮＶ５）の出力に接続され、第１１トランジスタ（Ｎ８）のソースは接地されている。第６反転素子（ＩＮＶ６）の入力は第５反転素子（ＩＮＶ５）の出力に接続されている。第１２トランジスタ（Ｎ９）のゲートは第６反転素子（ＩＮＶ６）の出力に接続され、第１２トランジスタ（Ｎ９）のドレインは第４トランジスタ（Ｎ３）のゲートに接続され、第１２トランジスタ（Ｎ９）のソースは接地されている。第１３トランジスタ（Ｐ４）のソースは第２ノード（Ｘ２）に接続され、第１３トランジスタ（Ｐ４）のゲートは第１２トランジスタ（Ｎ９）のドレインに接続され、第１３トランジスタ（Ｐ４）のドレインは第１１トランジスタ（Ｎ８）のドレインに接続されている。第１４トランジスタ（Ｐ５）のソースは第２ノード（Ｘ２）に接続され、第１４トランジスタ（Ｐ５）のゲートは第１１トランジスタ（Ｎ８）のドレインに接続され、第１４トランジスタ（Ｐ５）のドレインは第１２トランジスタ（Ｎ９）のドレインに接続されている。
第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とが第１状態（アクティブ）を表すとき、第４トランジスタ（Ｎ３）のゲートに印加される第３制御信号（ＳＩＧ３）は第１状態（アクティブ）を表す。
第１導電型がＰ型であり、第２導電型がＮ型である。この場合、第４スイッチ部制御回路（１４）は、第３ＮＡＮＤ回路（ＮＡＮＤ３）と、第７反転素子（ＩＮＶ７）と、第２導電型（Ｎ型）の第１５トランジスタ（Ｎ１０）と、第８反転素子（ＩＮＶ８）と、第２導電型（Ｎ型）の第１６トランジスタ（Ｎ１１）と、第１導電型（Ｐ型）の第１７トランジスタ（Ｐ６）と、第１導電型（Ｐ型）の第１８トランジスタ（Ｐ７）と、第５容量部（Ｃ５）と、第５逆流防止素子（Ｄ５）とを具備する。第３ＮＡＮＤ回路（ＮＡＮＤ３）には、第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とが入力される。第７反転素子（ＩＮＶ７）の入力は第３ＮＡＮＤ回路（ＮＡＮＤ３）の出力に接続されている。第１５トランジスタ（Ｎ１０）のゲートは第７反転素子（ＩＮＶ７）の出力に接続され、第１５トランジスタ（Ｎ１０）のソースは接地されている。第８反転素子（ＩＮＶ８）の入力は第７反転素子（ＩＮＶ７）の出力に接続されている。第１６トランジスタ（Ｎ１１）のゲートは第８反転素子（ＩＮＶ８）の出力に接続され、第１６トランジスタ（Ｎ１１）のソースは接地されている。第１７トランジスタ（Ｐ６）のソースは第２ノード（Ｘ２）に接続され、第１７トランジスタ（Ｐ６）のゲートは第１６トランジスタ（Ｎ１１）のドレインに接続され、第１７トランジスタ（Ｐ６）のドレインは第１５トランジスタ（Ｎ１０）のドレインに接続されている。第１８トランジスタ（Ｐ７）のソースは第２ノード（Ｘ２）に接続され、第１８トランジスタ（Ｐ７）のゲートは第１５トランジスタ（Ｎ１０）のドレインに接続され、第１８トランジスタ（Ｐ７）のドレインは第１６トランジスタ（Ｎ１１）のドレインに接続されている。第５容量部（Ｃ５）の負極側は第１６トランジスタ（Ｎ１１）のドレインに接続され、第５容量部（Ｃ５）の正極側が第３トランジスタ（Ｎ２）のゲートに接続されている。第５逆流防止素子（Ｄ５）の出力は第５容量部（Ｃ５）の正極側に接続され、第５逆流防止素子（Ｄ５）の入力は電源（ＶＤＤ）に接続され、第５逆流防止素子（Ｄ５）は、第５容量部（Ｃ５）から電源（ＶＤＤ）への逆流を防止する。
第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とが第１状態（アクティブ）を表すとき、第５トランジスタ（Ｎ４）のゲートに印加される第４制御信号（ＳＩＧ４）は第１状態（アクティブ）を表す。
第２導電型がＮ型であるある。この場合、第５スイッチ部制御回路（１５）は、第４ＮＡＮＤ回路（ＮＡＮＤ４）を具備する。第４ＮＡＮＤ回路（ＮＡＮＤ４）には第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）とが入力され、第４ＮＡＮＤ回路（ＮＡＮＤ４）の出力は第６トランジスタ（Ｎ５）のゲートに接続されている。
第１制御信号（ＳＩＧ１）と第２切替信号（ＭＯＤＥ２）との少なくとも１つが第２状態（インアクティブ）を表すとき、第６トランジスタ（Ｎ５）のゲートに印加される第５制御信号（ＳＩＧ５）は第１状態（アクティブ）を表す。
本発明の昇圧回路（１０）は、電源電圧が印加されるＮ個（Ｎは２以上の整数）のチャージポンプ回路（１、２、３）と、切替部（４）とを具備する。切替部（４）は、切替信号に応じて、Ｎ個のチャージポンプ回路（１、２、３）のうちのＪ個（Ｊは２≦Ｊ≦Ｎを満たす整数）のチャージポンプ回路を直列接続して電源電圧の（Ｊ＋１）倍の電圧を半導体装置の内部回路（２０）に出力する。
以上の構成により、本発明の昇圧回路（１０）によれば、電源電圧（第１電圧）よりも高い電圧をワード線、容量膜ヒューズのように目的別に発生することができる。
また、本発明の昇圧回路（１０）によれば、回路面積を削減することができる。
添付図面を参照して、本発明による昇圧回路を実施するための最良の形態を以下に説明する。
図４は、本発明の昇圧回路１０が適用される半導体装置の構成を示す。昇圧回路１０は、半導体装置の内部回路２０に接続されている。半導体装置の内部回路２０には、ノードＸ１とノードＸ２とが設けられている。ノードＸ１には、半導体装置の内部回路２０としてワード線が接続されている。ノードＸ２には、半導体装置の内部回路２０として、不良セル救済用の容量膜ヒューズ（アンチヒューズ）の両端子のうちの一方の端子が接続されている。
図５は、本発明の昇圧回路１０の構成を示す。昇圧回路１０は、チャージポンプ回路１と、チャージポンプ回路２と、チャージポンプ回路３と、切替部４と、制御部１１とを具備する。チャージポンプ回路１は、第１電圧を昇圧して第２電圧を生成する。第２電圧は、第１電圧の２倍の電圧である。チャージポンプ回路２は、第２電圧を昇圧して第３電圧を生成する。第３電圧は、第１電圧の３倍の電圧である。チャージポンプ回路３は、第３電圧を昇圧して第４電圧を生成する。第４電圧は、第１電圧の４倍の電圧である。
制御部１１は、外部からの命令により、切替信号ＭＯＤＥ１又は切替信号ＭＯＤＥ２を切替部４に出力する。切替部４は、切替信号ＭＯＤＥ１に応じて、チャージポンプ回路１とチャージポンプ回路２とを直列接続して第３電圧を出力電圧ＶＰＰ１としてノードＸ１に出力する。切替部４は、切替信号ＭＯＤＥ２に応じて、チャージポンプ回路１とチャージポンプ回路２とチャージポンプ回路３とを直列接続して第４電圧を出力電圧ＶＰＰ２としてノードＸ２に出力する。
このように、本発明の昇圧回路１０によれば、電源電圧（第１電圧）よりも高い電圧をワード線、容量膜ヒューズのように目的別に発生することができる。この場合、昇圧回路が一つで済む。即ち、本発明の昇圧回路１０では、半導体装置の内部回路２０としてワード線に第３電圧（出力電圧ＶＰＰ１）を印加する場合、チャージポンプ回路１とチャージポンプ回路２との２個のチャージポンプ回路を用いる。本発明の昇圧回路１０では、半導体装置の内部回路２０として容量膜ヒューズに第４電圧（出力電圧ＶＰＰ２）を印加する場合、上記の２個のチャージポンプ回路にチャージポンプ回路３を加えた３個のチャージポンプ回路を用いる。
また、本発明の昇圧回路１０によれば、回路面積を削減することができる。従来の昇圧回路１００では、前述したように、半導体装置の内部回路としてワード線に第３電圧（出力電圧ＶＰＰ１）を印加する場合、第１チャージポンプ回路（容量部Ｃ１０１）と第２チャージポンプ回路（容量部Ｃ１０２）との２個のチャージポンプ回路（容量部）を用いる。一方、従来の昇圧回路１００では、半導体装置の内部回路として容量膜ヒューズに第４電圧（出力電圧ＶＰＰ２）を印加する場合、第３チャージポンプ回路（容量部Ｃ１０３）と第４チャージポンプ回路（容量部Ｃ１０４）と第５チャージポンプ回路（容量部Ｃ１０５）との３個のチャージポンプ回路（容量部）を用いる。このため、従来の昇圧回路１００では、合計５個のチャージポンプ回路が必要である。これに対して、本発明の昇圧回路１０によれば、合計３個のチャージポンプ回路で済む。従って、本発明の昇圧回路１０は、従来の昇圧回路１００に対して、３／５倍の回路面積で済み、その回路面積は４０％削減される。
チャージポンプ回路１は、容量部Ｃ１と、ダイオードＤ１とを具備する。容量部Ｃ１の負極側には、ノードＱ１が接続されている。容量部Ｃ１の正極側には、ノードＱ２が接続されている。ノードＱ２には、第１スイッチ部５が接続されている。ダイオードＤ１の出力端子には、ノードＱ２が接続されている。ダイオードＤ１の入力端子には、電源ＶＤＤが接続されている。ダイオードＤ１は、容量部Ｃ１から電源ＶＤＤへの逆流を防止する逆流防止素子である。電源ＶＤＤは上記の第１電圧を発生する。
チャージポンプ回路２は、容量部Ｃ２と、ダイオードＤ２とを具備する。容量部Ｃ２の負極側には、ノードＱ３が接続されている。ノードＱ３には、第１スイッチ部５が接続されている。容量部Ｃ２の正極側には、ノードＱ４が接続されている。ノードＱ４には、第２スイッチ部６と第３スイッチ部７とが接続されている。ダイオードＤ２の出力端子には、ノードＱ４が接続されている。ダイオードＤ２の入力端子には、電源ＶＤＤが接続されている。ダイオードＤ２は、容量部Ｃ２から電源ＶＤＤへの逆流を防止する逆流防止素子である。
チャージポンプ回路３は、容量部Ｃ３と、ダイオードＤ３とを具備する。容量部Ｃ３の負極側には、ノードＱ５が接続されている。ノードＱ５には、第３スイッチ部７が接続されている。容量部Ｃ３の正極側には、ノードＱ６が接続されている。ノードＱ６には、第４スイッチ部８が接続されている。ダイオードＤ３の出力端子には、ノードＱ６が接続されている。ダイオードＤ３の入力端子には、電源ＶＤＤが接続されている。ダイオードＤ３は、容量部Ｃ３から電源ＶＤＤへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードＤ１、Ｄ２、Ｄ３を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
制御部１１は、外部からの命令により、制御信号ＳＩＧ１を出力する。
切替部４は、第１スイッチ部５と、第２スイッチ部６と、第３スイッチ部７と、第４スイッチ部８とを具備する。第１スイッチ部５は、制御信号ＳＩＧ１に応じて、チャージポンプ回路１とチャージポンプ回路２とを接続する。第２スイッチ部６は、制御信号ＳＩＧ１と切替信号ＭＯＤＥ１とに応じて、チャージポンプ回路２とノードＸ１とを接続する。第３スイッチ部７は、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とに応じて、チャージポンプ回路２とチャージポンプ回路３とを接続する。第４スイッチ部８は、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とに応じて、チャージポンプ回路３とノードＸ２とを接続する。
第１スイッチ部５は、反転素子ＩＮＶ１と、反転素子ＩＮＶ２と、Ｐ型のトランジスタＰ１と、Ｎ型のトランジスタＮ１とを具備する。反転素子ＩＮＶ１の入力端子には、制御部１１が接続され、制御信号ＳＩＧ１が入力される。反転素子ＩＮＶ２の入力端子には、反転素子ＩＮＶ１の出力端子が接続されている。反転素子ＩＮＶ２の出力端子には、ノードＱ１が接続されている。
トランジスタＰ１のゲートには、反転素子ＩＮＶ１の出力端子が接続されている。トランジスタＰ１のソースには、ノードＱ２が接続されている。トランジスタＰ１のドレインには、ノードＱ３が接続されている。トランジスタＮ１のゲートには、反転素子ＩＮＶ１の出力端子が接続されている。トランジスタＮ１のドレインには、ノードＱ３が接続されている。トランジスタＮ１のソースは接地されている。
制御信号ＳＩＧ１は、その電圧レベルが接地レベルＧＮＤであるときにインアクティブを表し、その電圧レベルが電源ＶＤＤと同じ電圧レベルＶＤＤであるときにアクティブを表す。トランジスタＰ１のゲートに印加される制御信号ＳＩＧ１がアクティブを表すとき、トランジスタＰ１はオフする。トランジスタＰ１のゲートに印加される制御信号ＳＩＧ１がインアクティブを表すとき、トランジスタＰ１はオンする。トランジスタＮ１のゲートに印加される制御信号ＳＩＧ１がアクティブを表すとき、トランジスタＮ１はオンする。トランジスタＮ１のゲートに印加される制御信号ＳＩＧ１がインアクティブを表すとき、トランジスタＮ１はオフする。
第２スイッチ部６は、第２スイッチ部制御回路１２と、Ｎ型のトランジスタＮ２とを具備する。第２スイッチ部制御回路１２は、制御信号ＳＩＧ１と切替信号ＭＯＤＥ１とノードＸ１に印加される電圧とに基づいて、制御信号ＳＩＧ２を出力する。トランジスタＮ２のゲートには、第２スイッチ部制御回路１２が接続されている。トランジスタＮ２のドレインには、ノードＱ４が接続されている。トランジスタＮ２のソースには、ノードＸ１が接続されている。
制御信号ＳＩＧ２は、その電圧レベルが電源ＶＤＤと同じ電圧レベルＶＤＤであるときにインアクティブを表し、その電圧レベルが、電圧レベルＶＤＤに、ノードＸ１に印加される電圧ＶＰＰ１を加算した、電圧レベル（ＶＰＰ１＋ＶＤＤ）であるときにアクティブを表す。トランジスタＮ２のゲートに印加される制御信号ＳＩＧ２がインアクティブを表すとき、トランジスタＮ２はオフする。トランジスタＮ２のゲートに印加される制御信号ＳＩＧ２がアクティブを表すとき、トランジスタＮ２はオンする。
第３スイッチ部７は、第３スイッチ部制御回路１３と、Ｎ型のトランジスタＮ３とを具備する。第３スイッチ部制御回路１３は、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とノードＸ２に印加される電圧とに基づいて、制御信号ＳＩＧ３を出力する。トランジスタＮ３のゲートには、第３スイッチ部制御回路１３が接続されている。トランジスタＮ３のドレインには、ノードＱ４が接続されている。トランジスタＮ３のソースには、ノードＱ５が接続されている。
制御信号ＳＩＧ３は、その電圧レベルが接地レベルＧＮＤであるときにインアクティブを表し、その電圧レベルがノードＸ２に印加される電圧ＶＰＰ２であるときにアクティブを表す。トランジスタＮ３のゲートに印加される制御信号ＳＩＧ３がインアクティブを表すとき、トランジスタＮ３はオフする。トランジスタＮ３のゲートに印加される制御信号ＳＩＧ３がアクティブを表すとき、トランジスタＮ３はオンする。
第４スイッチ部８は、第４スイッチ部制御回路１４と、Ｎ型のトランジスタＮ４とを具備する。第４スイッチ部制御回路１４は、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とノードＸ２に印加される電圧とに基づいて、制御信号ＳＩＧ４を出力する。トランジスタＮ４のゲートには、第４スイッチ部制御回路１４が接続されている。トランジスタＮ４のドレインには、ノードＱ６が接続されている。トランジスタＮ４のソースには、ノードＸ２が接続されている。
制御信号ＳＩＧ４は、その電圧レベルが電源ＶＤＤと同じ電圧レベルＶＤＤであるときにインアクティブを表し、その電圧レベルが、電圧レベルＶＤＤに、ノードＸ２に印加される電圧ＶＰＰ２を加算した、電圧レベル（ＶＰＰ２＋ＶＤＤ）であるときにアクティブを表す。トランジスタＮ４のゲートに印加される制御信号ＳＩＧ４がインアクティブを表すとき、トランジスタＮ４はオフする。トランジスタＮ４のゲートに印加される制御信号ＳＩＧ４がアクティブを表すとき、トランジスタＮ４はオンする。
切替部４は、更に、第５スイッチ部９を具備する。
第５スイッチ部９は、第５スイッチ部制御回路１５と、Ｎ型のトランジスタＮ５とを具備する。第５スイッチ部制御回路１５は、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とに基づいて、制御信号ＳＩＧ５を出力する。トランジスタＮ５のゲートには、第５スイッチ部制御回路１５が接続されている。トランジスタＮ５のドレインには、ノードＱ５が接続されている。トランジスタＮ５のソースは接地されている。
図６は、本発明の昇圧回路１０の第２スイッチ部制御回路１２の構成を示す。
第２スイッチ部制御回路１２は、Ｎｏｔ Ａｎｄである論理回路ＮＡＮＤ１と、反転素子ＩＮＶ３と、回路Ｌ１と、容量部Ｃ４と、ダイオードＤ４とを具備する。論理回路ＮＡＮＤ１の入力端子には、制御部１１が接続され、制御信号ＳＩＧ１と切替信号ＭＯＤＥ１とが入力される。反転素子ＩＮＶ３の入力端子には、論理回路ＮＡＮＤ１の出力端子が接続されている。反転素子ＩＮＶ３の出力端子には、回路Ｌ１が接続されている。容量部Ｃ４の負極側には、回路Ｌ１が接続されている。容量部Ｃ４の正極側には、トランジスタＮ２のゲートが接続されている。ダイオードＤ４の入力端子には、電源ＶＤＤが接続されている。ダイオードＤ４は、容量部Ｃ４から電源ＶＤＤへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードＤ４を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
回路Ｌ１は、Ｎ型のトランジスタＮ６と、反転素子ＩＮＶ４と、Ｎ型のトランジスタＮ７と、Ｐ型のトランジスタＰ２と、Ｐ型のトランジスタＰ３とを具備する。Ｎ型のトランジスタＮ６のゲートには、反転素子ＩＮＶ３の出力端子が接続されている。トランジスタＮ６のソースは接地されている。反転素子ＩＮＶ４の入力端子には、反転素子ＩＮＶ３の出力端子が接続されている。トランジスタＮ７のゲートには、反転素子ＩＮＶ４の出力端子が接続されている。トランジスタＮ７のソースは接地されている。トランジスタＮ７のドレインには、容量部Ｃ４の負極側が接続されている。トランジスタＰ２のソースには、ノードＸ１が接続され、出力電圧ＶＰＰ１が印加される。トランジスタＰ２のゲートには、トランジスタＮ７のドレインが接続されている。トランジスタＰ２のドレインには、トランジスタＮ６のドレインが接続されている。トランジスタＰ３のソースには、ノードＸ１が接続され、出力電圧ＶＰＰ１が印加される。トランジスタＰ３のゲートには、トランジスタＮ６のドレインが接続されている。トランジスタＰ３のドレインには、トランジスタＮ７のドレインが接続されている。
図７は、本発明の昇圧回路１０の第３スイッチ部制御回路１３の構成を示す。
第３スイッチ部制御回路１３は、Ｎｏｔ Ａｎｄである論理回路ＮＡＮＤ２と、反転素子ＩＮＶ５と、回路Ｌ２とを具備する。論理回路ＮＡＮＤ２の入力端子には、制御部１１が接続され、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とが入力される。反転素子ＩＮＶ５の入力端子には、論理回路ＮＡＮＤ２の出力端子が接続されている。反転素子ＩＮＶ５の出力端子には、回路Ｌ２が接続されている。
回路Ｌ２は、Ｎ型のトランジスタＮ８と、反転素子ＩＮＶ６と、Ｎ型のトランジスタＮ９と、Ｐ型のトランジスタＰ４と、Ｐ型のトランジスタＰ５とを具備する。Ｎ型のトランジスタＮ８のゲートには、反転素子ＩＮＶ５の出力端子が接続されている。トランジスタＮ８のソースは接地されている。反転素子ＩＮＶ６の入力端子には、反転素子ＩＮＶ５の出力端子が接続されている。トランジスタＮ９のゲートには、反転素子ＩＮＶ４の出力端子が接続されている。トランジスタＮ９のソースは接地されている。トランジスタＮ９のドレインには、トランジスタＮ３のゲートが接続されている。トランジスタＰ４のソースには、ノードＸ２が接続され、出力電圧ＶＰＰ２が印加される。トランジスタＰ４のゲートには、トランジスタＮ９のドレインが接続されている。トランジスタＰ４のドレインには、トランジスタＮ８のドレインが接続されている。トランジスタＰ５のソースには、ノードＸ２が接続され、出力電圧ＶＰＰ２が印加される。トランジスタＰ５のゲートには、トランジスタＮ８のドレインが接続されている。トランジスタＰ５のドレインには、トランジスタＮ９のドレインが接続されている。
図８は、本発明の昇圧回路１０の第４スイッチ部制御回路１４の構成を示す。
第４スイッチ部制御回路１４は、Ｎｏｔ Ａｎｄである論理回路ＮＡＮＤ３と、反転素子ＩＮＶ７と、回路Ｌ３と、容量部Ｃ５と、ダイオードＤ５とを具備する。論理回路ＮＡＮＤ３の入力端子には、制御部１１が接続され、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とが入力される。反転素子ＩＮＶ７の入力端子には、論理回路ＮＡＮＤ３の出力端子が接続されている。反転素子ＩＮＶ７の出力端子には、回路Ｌ３が接続されている。容量部Ｃ５の負極側には、回路Ｌ３が接続されている。容量部Ｃ５の正極側には、トランジスタＮ４のゲートが接続されている。ダイオードＤ５の入力端子には、電源ＶＤＤが接続されている。ダイオードＤ５は、容量部Ｃ５から電源ＶＤＤへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードＤ５を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
回路Ｌ３は、Ｎ型のトランジスタＮ１０と、反転素子ＩＮＶ８と、Ｎ型のトランジスタＮ１１と、Ｐ型のトランジスタＰ６と、Ｐ型のトランジスタＰ７とを具備する。Ｎ型のトランジスタＮ１０のゲートには、反転素子ＩＮＶ７の出力端子が接続されている。トランジスタＮ１０のソースは接地されている。反転素子ＩＮＶ８の入力端子には、反転素子ＩＮＶ７の出力端子が接続されている。トランジスタＮ１１のゲートには、反転素子ＩＮＶ８の出力端子が接続されている。トランジスタＮ１１のソースは接地されている。トランジスタＮ１１のドレインには、容量部Ｃ５の負極側が接続されている。トランジスタＰ６のソースには、ノードＸ２が接続され、出力電圧ＶＰＰ２が印加される。トランジスタＰ６のゲートには、トランジスタＮ１１のドレインが接続されている。トランジスタＰ６のドレインには、トランジスタＮ１０のドレインが接続されている。トランジスタＰ７のソースには、ノードＸ２が接続され、出力電圧ＶＰＰ２が印加される。トランジスタＰ７のゲートには、トランジスタＮ１０のドレインが接続されている。トランジスタＰ７のドレインには、トランジスタＮ１１のドレインが接続されている。
図９は、本発明の昇圧回路１０の第５スイッチ部制御回路１５の構成を示す。
第５スイッチ部制御回路１５は、Ｎｏｔ Ａｎｄである論理回路ＮＡＮＤ４を具備する。論理回路ＮＡＮＤ４の入力端子には、制御部１１が接続され、制御信号ＳＩＧ１と切替信号ＭＯＤＥ２とが入力される。論理回路ＮＡＮＤ４の出力端子には、トランジスタＮ５のゲートが接続されている。
次に、本発明の昇圧回路１０の動作について説明する。昇圧回路１０の動作として、第１モード、第２モードが挙げられる。第１モードでは、昇圧回路１０は、チャージポンプ回路１とチャージポンプ回路２とを直列接続して出力電圧ＶＰＰ１（第３電圧）をノードＸ１に出力する。第２モードでは、昇圧回路１０は、チャージポンプ回路１とチャージポンプ回路２とチャージポンプ回路３とを直列接続して出力電圧ＶＰＰ２（第４電圧）をノードＸ２に出力する。
まず、第１モードについて説明する。図１０は、本発明の昇圧回路１０の動作として、第１モードを示すフローチャートである。第１モードでは、プリチャージ期間と昇圧期間とが交互に実行される。
制御部１１は、第１モードにおいて、外部からの命令により、切替信号ＭＯＤＥ１を切替部４に出力する。この場合、切替信号ＭＯＤＥ１は第１状態（アクティブ）を表し、切替信号ＭＯＤＥ２は第２状態（インアクティブ）を表す。
プリチャージ期間ｔ１１において、制御部１１は、外部からの命令により、制御信号ＳＩＧ１を出力しない。この場合、制御信号ＳＩＧ１は、インアクティブを表す。
反転素子ＩＮＶ１から出力される制御信号ＳＩＧ１は、アクティブを表す。このため、第１スイッチ部５のトランジスタＰ１はオフし、第１スイッチ部５のトランジスタＮ１はオンする。即ち、トランジスタＮ１は、容量部Ｃ２の負極側を接地する。
切替信号ＭＯＤＥ１がアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第２スイッチ部６の第２スイッチ部制御回路１２は、制御信号ＳＩＧ２として電圧レベルＶＤＤをトランジスタＮ２のゲートに出力する。即ち、トランジスタＮ２のゲートに印加される制御信号ＳＩＧ２はインアクティブを表し、トランジスタＮ２はオフする。
切替信号ＭＯＤＥ２がインアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第３スイッチ部７の第３スイッチ部制御回路１３は、制御信号ＳＩＧ３として接地レベルＧＮＤをトランジスタＮ３のゲートに出力する。即ち、トランジスタＮ３のゲートに印加される制御信号ＳＩＧ３は、インアクティブを表し、トランジスタＮ３はオフする。
切替信号ＭＯＤＥ２がインアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第４スイッチ部８の第４スイッチ部制御回路１４は、制御信号ＳＩＧ４として電圧レベルＶＤＤをトランジスタＮ４のゲートに出力する。即ち、トランジスタＮ４のゲートに印加される制御信号ＳＩＧ４は、インアクティブを表し、トランジスタＮ４はオフする。
切替信号ＭＯＤＥ２がインアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第５スイッチ部９の第５スイッチ部制御回路１５は、制御信号ＳＩＧ５として電圧レベルＶＤＤをトランジスタＮ５のゲートに出力する。即ち、トランジスタＮ５のゲートに印加される制御信号ＳＩＧ５は、アクティブを表し、トランジスタＮ５はオンし、容量部Ｃ３の負極側を接地する。
このプリチャージ期間ｔ１１において、容量部Ｃ１には、電源ＶＤＤに対応する電荷が蓄積され、ノードＱ１に印加される電圧のレベルは、０（ＧＮＤ）であり、ノードＱ２に印加される電圧のレベルは、電源ＶＤＤと同じ第１電圧ＶＤＤである。容量部Ｃ２には、電源ＶＤＤに対応する電荷が蓄積され、ノードＱ３に印加される電圧のレベルは、０（ＧＮＤ）であり、ノードＱ４に印加される電圧のレベルは、電源ＶＤＤと同じ第１電圧ＶＤＤである。容量部Ｃ３には、電源ＶＤＤに対応する電荷が蓄積され、ノードＱ５に印加される電圧のレベルは、０（ＧＮＤ）であり、ノードＱ６に印加される電圧のレベルは、電源ＶＤＤと同じ第１電圧ＶＤＤである。
プリチャージ期間ｔ１１の次の昇圧期間ｔ１２において、制御部１１は、外部からの命令により、制御信号ＳＩＧ１を出力する。この場合、制御信号ＳＩＧ１は、アクティブを表す。
反転素子ＩＮＶ１から出力される制御信号ＳＩＧ１は、インアクティブを表す。このため、第１スイッチ部５のトランジスタＰ１はオンし、第１スイッチ部５のトランジスタＮ１はオフする。即ち、トランジスタＰ１は、容量部Ｃ１の正極側と容量部Ｃ２の負極側とを接続する。
切替信号ＭＯＤＥ１がアクティブを表し、制御信号ＳＩＧ１がアクティブを表す。このため、第２スイッチ部６の第２スイッチ部制御回路１２は、制御信号ＳＩＧ２として、電圧レベルＶＤＤに、ノードＸ１に印加される電圧ＶＰＰ１を加算した、電圧レベル（ＶＰＰ１＋ＶＤＤ）をトランジスタＮ２のゲートに出力する。即ち、トランジスタＮ２のゲートに印加される制御信号ＳＩＧ２はアクティブを表し、トランジスタＮ２は、オンし、容量部Ｃ２の正極側とノードＸ１とを接続する。
切替信号ＭＯＤＥ２がインアクティブを表し、制御信号ＳＩＧ１がアクティブを表す。このため、第３スイッチ部７の第３スイッチ部制御回路１３は、制御信号ＳＩＧ３として接地レベルＧＮＤをトランジスタＮ３のゲートに出力する。即ち、トランジスタＮ３のゲートに印加される制御信号ＳＩＧ３は、インアクティブを表し、トランジスタＮ３は、プリチャージ期間ｔ１１に引き続き、オフする。
切替信号ＭＯＤＥ２がインアクティブを表し、制御信号ＳＩＧ１がアクティブを表す。このため、第４スイッチ部８の第４スイッチ部制御回路１４は、制御信号ＳＩＧ４として電圧レベルＶＤＤをトランジスタＮ４のゲートに出力する。即ち、トランジスタＮ４のゲートに印加される制御信号ＳＩＧ４は、インアクティブを表し、トランジスタＮ４は、プリチャージ期間ｔ１１に引き続き、オフする。
切替信号ＭＯＤＥ２がインアクティブを表し、制御信号ＳＩＧ１がアクティブを表す。このため、第５スイッチ部９の第５スイッチ部制御回路１５は、制御信号ＳＩＧ５として電圧レベルＶＤＤをトランジスタＮ５のゲートに出力する。即ち、トランジスタＮ５のゲートに印加される制御信号ＳＩＧ５は、アクティブを表し、トランジスタＮ５は、プリチャージ期間ｔ１１に引き続き、オンし、容量部Ｃ３の負極側を接地する。
この昇圧期間ｔ１２において、ノードＱ１に印加される電圧のレベルは、容量部Ｃ１に蓄積された電荷に対応する第１電圧ＶＤＤであり、ノードＱ２に印加される電圧のレベルは、第１電圧ＶＤＤに、電源ＶＤＤが加算された第２電圧（２＊ＶＤＤ）に昇圧される。同時に、ノードＱ３に印加される電圧のレベルは、第２電圧（２＊ＶＤＤ）になる。ノードＱ４に印加される電圧のレベルは、第２電圧（２＊ＶＤＤ）に、電源ＶＤＤが加算された第３電圧（３＊ＶＤＤ）に昇圧される。同時に、ノードＸ１に印加される電圧のレベルは、第３電圧（３＊ＶＤＤ）である。
昇圧期間ｔ１２の次のプリチャージ期間ｔ１３において、昇圧回路１０は、プリチャージ期間ｔ１１における動作と同じ動作を行なう。プリチャージ期間ｔ１３の次の昇圧期間ｔ１４において、昇圧回路１０は、昇圧期間ｔ１２における動作と同じ動作を行なう。
次に、第２モードについて説明する。図１１は、本発明の昇圧回路１０の動作として、第２モードを示すフローチャートである。第２モードでは、プリチャージ期間と昇圧期間とが交互に実行される。
制御部１１は、第２モードにおいて、外部からの命令により、切替信号ＭＯＤＥ２を切替部４に出力する。この場合、切替信号ＭＯＤＥ１は第２状態（インアクティブ）を表し、切替信号ＭＯＤＥ２は第２状態（アクティブ）を表す。
プリチャージ期間ｔ２１において、制御部１１は、外部からの命令により、制御信号ＳＩＧ１を出力しない。この場合、制御信号ＳＩＧ１は、インアクティブを表す。
反転素子ＩＮＶ１から出力される制御信号ＳＩＧ１は、アクティブを表す。このため、第１スイッチ部５のトランジスタＰ１はオフし、第１スイッチ部５のトランジスタＮ１はオンする。即ち、トランジスタＮ１は、容量部Ｃ２の負極側を接地する。
切替信号ＭＯＤＥ１がインアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第２スイッチ部６の第２スイッチ部制御回路１２は、制御信号ＳＩＧ２として電圧レベルＶＤＤをトランジスタＮ２のゲートに出力する。即ち、トランジスタＮ２のゲートに印加される制御信号ＳＩＧ２はインアクティブを表し、トランジスタＮ２はオフする。
切替信号ＭＯＤＥ２がアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第３スイッチ部７の第３スイッチ部制御回路１３は、制御信号ＳＩＧ３として接地レベルＧＮＤをトランジスタＮ３のゲートに出力する。即ち、トランジスタＮ３のゲートに印加される制御信号ＳＩＧ３は、インアクティブを表し、トランジスタＮ３はオフする。
切替信号ＭＯＤＥ２がアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第４スイッチ部８の第４スイッチ部制御回路１４は、制御信号ＳＩＧ４として電圧レベルＶＤＤをトランジスタＮ４のゲートに出力する。即ち、トランジスタＮ４のゲートに印加される制御信号ＳＩＧ４は、インアクティブを表し、トランジスタＮ４はオフする。
切替信号ＭＯＤＥ２がアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第５スイッチ部９の第５スイッチ部制御回路１５は、制御信号ＳＩＧ５として電圧レベルＶＤＤをトランジスタＮ５のゲートに出力する。即ち、トランジスタＮ５のゲートに印加される制御信号ＳＩＧ５は、アクティブを表し、トランジスタＮ５はオンし、容量部Ｃ３の負極側を接地する。
このプリチャージ期間ｔ１１において、容量部Ｃ１には、電源ＶＤＤに対応する電荷が蓄積され、ノードＱ１に印加される電圧のレベルは、０（ＧＮＤ）であり、ノードＱ２に印加される電圧のレベルは、電源ＶＤＤと同じ第１電圧ＶＤＤである。容量部Ｃ２には、電源ＶＤＤに対応する電荷が蓄積され、ノードＱ３に印加される電圧のレベルは、０（ＧＮＤ）であり、ノードＱ４に印加される電圧のレベルは、電源ＶＤＤと同じ第１電圧ＶＤＤである。容量部Ｃ３には、電源ＶＤＤに対応する電荷が蓄積され、ノードＱ５に印加される電圧のレベルは、０（ＧＮＤ）であり、ノードＱ６に印加される電圧のレベルは、電源ＶＤＤと同じ第１電圧ＶＤＤである。
プリチャージ期間ｔ２１の次の昇圧期間ｔ２２において、制御部１１は、外部からの命令により、制御信号ＳＩＧ１を出力する。この場合、制御信号ＳＩＧ１は、アクティブを表す。
反転素子ＩＮＶ１から出力される制御信号ＳＩＧ１は、インアクティブを表す。このため、第１スイッチ部５のトランジスタＰ１はオンし、第１スイッチ部５のトランジスタＮ１はオフする。即ち、トランジスタＰ１は、容量部Ｃ１の正極側と容量部Ｃ２の負極側とを接続する。
切替信号ＭＯＤＥ１がインアクティブを表し、制御信号ＳＩＧ１がインアクティブを表す。このため、第２スイッチ部６の第２スイッチ部制御回路１２は、制御信号ＳＩＧ２として電圧レベルＶＤＤをトランジスタＮ２のゲートに出力する。即ち、トランジスタＮ２のゲートに印加される制御信号ＳＩＧ２はインアクティブを表し、トランジスタＮ２は、プリチャージ期間ｔ２１に引き続き、オフする。
切替信号ＭＯＤＥ２がアクティブを表し、制御信号ＳＩＧ１がアクティブを表す。このため、第３スイッチ部７の第３スイッチ部制御回路１３は、制御信号ＳＩＧ３として、ノードＸ２に印加される電圧ＶＰＰ２をトランジスタＮ３のゲートに出力する。即ち、トランジスタＮ３のゲートに印加される制御信号ＳＩＧ３は、アクティブを表し、トランジスタＮ３は、オンし、容量部Ｃ２の正極側と容量部Ｃ３の負極側とを接続する。
切替信号ＭＯＤＥ２がアクティブを表し、制御信号ＳＩＧ１がアクティブを表す。このため、第４スイッチ部８の第４スイッチ部制御回路１４は、制御信号ＳＩＧ４として、電圧レベルＶＤＤに、ノードＸ２に印加される電圧ＶＰＰ２を加算した、電圧レベル（ＶＰＰ２＋ＶＤＤ）をトランジスタＮ４のゲートに出力する。即ち、トランジスタＮ４のゲートに印加される制御信号ＳＩＧ４は、インアクティブを表し、トランジスタＮ４は、オンし、容量部Ｃ３の正極側とノードＸ２とを接続する。
切替信号ＭＯＤＥ２がアクティブを表し、制御信号ＳＩＧ１がアクティブを表す。このため、第５スイッチ部９の第５スイッチ部制御回路１５は、制御信号ＳＩＧ５として接地レベルＧＮＤをトランジスタＮ５のゲートに出力する。即ち、トランジスタＮ５のゲートに印加される制御信号ＳＩＧ５は、インアクティブを表し、トランジスタＮ５は、オフする。
この昇圧期間ｔ２２において、ノードＱ１に印加される電圧のレベルは、容量部Ｃ１に蓄積された電荷に対応する第１電圧ＶＤＤであり、ノードＱ２に印加される電圧のレベルは、第１電圧ＶＤＤに、電源ＶＤＤが加算された第２電圧（２＊ＶＤＤ）に昇圧される。同時に、ノードＱ３に印加される電圧のレベルは、第２電圧（２＊ＶＤＤ）になる。ノードＱ４に印加される電圧のレベルは、第２電圧（２＊ＶＤＤ）に、電源ＶＤＤが加算された第３電圧（３＊ＶＤＤ）に昇圧される。同時に、ノードＱ５に印加される電圧のレベルは、第３電圧（３＊ＶＤＤ）である。ノードＱ６に印加される電圧のレベルは、第３電圧（３＊ＶＤＤ）に、電源ＶＤＤが加算された第４電圧（４＊ＶＤＤ）に昇圧される。同時に、ノードＸ２に印加される電圧のレベルは、第４電圧（４＊ＶＤＤ）である。
昇圧期間ｔ２２の次のプリチャージ期間ｔ２３において、昇圧回路１０は、プリチャージ期間ｔ２１における動作と同じ動作を行なう。プリチャージ期間ｔ２３の次の昇圧期間ｔ２４において、昇圧回路１０は、昇圧期間ｔ２２における動作と同じ動作を行なう。
以上の説明により、本発明の昇圧回路１０では、第１モードにおいて、半導体装置の内部回路２０としてワード線に第３電圧（３＊ＶＤＤ、出力電圧ＶＰＰ１）を印加する場合、チャージポンプ回路１（容量部Ｃ１）とチャージポンプ回路２（容量部Ｃ２）との２個のチャージポンプ回路（容量部）を用いる。本発明の昇圧回路１０では、第２モードにおいて、半導体装置の内部回路２０として容量膜ヒューズに第４電圧（４＊ＶＤＤ、出力電圧ＶＰＰ２）を印加する場合、上記の２個のチャージポンプ回路（容量部）にチャージポンプ回路３（容量部Ｃ３）を加えた３個のチャージポンプ回路（容量部）を用いる。従って、本発明の昇圧回路１０は、一つの昇圧回路により、ワード線に第３電圧（３＊ＶＤＤ、出力電圧ＶＰＰ１）を印加する場合と、容量膜ヒューズに第４電圧（４＊ＶＤＤ、出力電圧ＶＰＰ２）を印加する場合とを実現する。本発明の昇圧回路１０によれば、電源電圧（第１電圧ＶＤＤ）よりも高い電圧をワード線、容量膜ヒューズのように目的別に供給することができる。
前述したように、従来の昇圧回路１００では、半導体装置の内部回路としてワード線に第３電圧（３＊ＶＤＤ、出力電圧ＶＰＰ１）を印加する場合、第１チャージポンプ回路（容量部Ｃ１０１）と第２チャージポンプ回路（容量部Ｃ１０２）との２個のチャージポンプ回路（容量部）を用いる。一方、従来の昇圧回路１００では、半導体装置の内部回路として容量膜ヒューズに第４電圧（４＊ＶＤＤ、出力電圧ＶＰＰ２）を印加する場合、第３チャージポンプ回路（容量部Ｃ１０３）と第４チャージポンプ回路（容量部Ｃ１０４）と第５チャージポンプ回路（容量部Ｃ１０５）との３個のチャージポンプ回路（容量部）を用いる。このため、従来の昇圧回路１００では、合計５個のチャージポンプ回路（容量部）が必要である。これに対して、本発明の昇圧回路１０によれば、合計３個のチャージポンプ回路（容量部）で済む。従って、本発明の昇圧回路１０は、従来の昇圧回路１００に対して、３／５倍の回路面積で済み、その回路面積は４０％削減される。本発明の昇圧回路１０によれば、回路面積を削減することができる。
本発明の昇圧回路１０では、チャージポンプ回路を最大３段接続としているが、チャージポンプ回路を直列接続する段数を更に増やしてＮ段（Ｎは２以上の整数）とすることも可能である。この場合、切替部４は、切替信号に応じて、Ｎ個のチャージポンプ回路（１、２、３）のうちのＪ個（Ｊは２≦Ｊ≦Ｎを満たす整数）のチャージポンプ回路を直列接続して電源電圧の（Ｊ＋１）倍の電圧を半導体装置の内部回路２０に出力する。
図１は、従来の昇圧回路の概略構成を示す。 図２は、従来の昇圧回路の概略構成を示す。 図３は、従来の昇圧回路の概略構成を示す。 図４は、本発明の昇圧回路が適用される半導体装置の構成を示す。 図５は、本発明の昇圧回路の構成を示す。 図６は、本発明の昇圧回路の第２スイッチ部制御回路の構成を示す。 図７は、本発明の昇圧回路の第３スイッチ部制御回路の構成を示す。 図８は、本発明の昇圧回路の第４スイッチ部制御回路の構成を示す。 図９は、本発明の昇圧回路の第５スイッチ部制御回路の構成を示す。 図１０は、本発明の昇圧回路の動作（第１モード）を示すフローチャートである。 図１１は、本発明の昇圧回路の動作（第２モード）を示すフローチャートである。
符号の説明
１、２、３ チャージポンプ回路
４ 切替部
５ 第１スイッチ部
６ 第２スイッチ部
７ 第３スイッチ部
８ 第４スイッチ部
９ 第５スイッチ部
１０ 昇圧回路
１１ 制御部
１２ 第２スイッチ部制御回路
１３ 第３スイッチ部制御回路
１４ 第４スイッチ部制御回路
１５ 第５スイッチ部制御回路
２０ 半導体装置の内部回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 容量部
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６ 反転素子
Ｌ１、Ｌ２ 回路
ＭＯＤＥ１、ＭＯＤＥ２ 切替信号
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ４ 論理回路（Ｎｏｔ Ａｎｄ）
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９ トランジスタ（Ｎ型）
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ トランジスタ（Ｐ型）
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６ ノード
ＳＩＧ１、ＳＩＧ２、ＳＩＧ３、ＳＩＧ４、ＳＩＧ５ 制御信号
ＶＤＤ 電源
ＶＰＰ１、ＶＰＰ２ 出力電圧
Ｘ１、Ｘ２ ノード

Claims (26)

  1. 第１電圧を昇圧して第２電圧を生成する第１チャージポンプ回路と、
    前記第２電圧を昇圧して第３電圧を生成する第２チャージポンプ回路と、
    前記第３電圧を昇圧して第４電圧を生成する第３チャージポンプ回路と、
    第１切替信号に応じて、前記第１チャージポンプ回路と前記第２チャージポンプ回路とを直列接続して前記第３電圧を半導体装置の内部回路に出力し、第２切替信号に応じて、前記第１チャージポンプ回路と前記第２チャージポンプ回路と前記第３チャージポンプ回路とを直列接続して前記第４電圧を前記半導体装置の内部回路に出力する切替部と
    を具備する昇圧回路。
  2. 請求項１に記載の昇圧回路において、
    前記切替部は、
    第１制御信号に応じて、前記第１チャージポンプ回路と前記第２チャージポンプ回路とを接続するための第１スイッチ部と、
    前記第１制御信号と前記第１切替信号とに応じて、前記第２チャージポンプ回路と前記半導体装置の内部回路の第１ノードとを接続するための第２スイッチ部と、
    前記第１制御信号と前記第２切替信号とに応じて、前記第２チャージポンプ回路と前記第３チャージポンプ回路とを接続するための第３スイッチ部と、
    前記第１制御信号と前記第２切替信号とに応じて、前記第３チャージポンプ回路と前記半導体装置の内部回路の第２ノードとを接続するための第４スイッチ部と
    を具備する昇圧回路。
  3. 請求項２に記載の昇圧回路において、
    前記第１チャージポンプ回路は、
    その正極側が前記第１スイッチ部に接続された第１容量部と、
    その出力が前記第１容量部の正極側に接続され、その入力が電源に接続され、前記第１容量部から前記電源への逆流を防止する第１逆流防止素子とを具備し、
    前記電源は前記第１電圧を発生し、
    前記第２チャージポンプ回路は、
    その負極側が前記第１スイッチ部に接続され、その正極側が前記第２スイッチ部と前記第３スイッチ部とに接続された第２容量部と、
    その出力が前記第２容量部の正極側に接続され、その入力が前記電源に接続され、前記第２容量部から前記電源への逆流を防止する第２逆流防止素子とを具備し、
    前記第３チャージポンプ回路は、
    その負極側が前記第３スイッチ部に接続され、その正極側が前記第４スイッチ部に接続された第３容量部と、
    その出力が前記第３容量部の正極側に接続され、その入力が前記電源に接続され、前記第３容量部から前記電源への逆流を防止する第３逆流防止素子と
    を具備する昇圧回路。
  4. 請求項３に記載の昇圧回路において、
    前記第１スイッチ部は、
    前記第１制御信号が入力される第１反転素子と、
    その入力が前記第１反転素子の出力に接続され、その出力が前記第１容量部の負極側に接続された第２反転素子と、
    そのゲートが前記第１反転素子の出力に接続され、前記第１反転素子に入力される前記第１制御信号が第１状態を表すとき、前記第１容量部の正極側と前記第２容量部の負極側とを接続する第１導電型の第１トランジスタと、
    そのゲートが前記第１反転素子の出力に接続され、前記第１反転素子に入力される前記第１制御信号が第２状態を表すとき、前記第２容量部の負極側を接地する第２導電型の第２トランジスタと
    を具備する昇圧回路。
  5. 請求項４に記載の昇圧回路において、
    前記第２スイッチ部は、
    前記第１制御信号と前記第１切替信号と前記第１ノードに印加される電圧とに基づいて、第２制御信号を出力する第２スイッチ部制御回路と、
    そのゲートが前記第２スイッチ部制御回路に接続され、前記第１制御信号と前記第１切替信号とが前記第１状態を表すとき、前記第２容量部の正極側と第１ノードとを接続する前記第２導電型の第３トランジスタと
    を具備する
    昇圧回路。
  6. 請求項５に記載の昇圧回路において、
    前記第３スイッチ部は、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第２ノードに印加される電圧に基づいて、第３制御信号を出力する第３スイッチ部制御回路と、
    そのゲートが前記第３スイッチ部制御回路に接続され、前記第３制御信号が前記第１状態を表すとき、前記第２容量部の正極側と前記第３容量部の負極側とを接続する前記第２導電型の第４トランジスタと
    を具備する昇圧回路。
  7. 請求項６に記載の昇圧回路において、
    前記第４スイッチ部は、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第２ノードに印加される電圧に基づいて、第４制御信号を出力する第４スイッチ部制御回路と、
    そのゲートが前記第４スイッチ部制御回路に接続され、前記第４制御信号が前記第１状態を表すとき、前記第３容量部の正極側と前記第２ノードとを接続する前記第２導電型の第５トランジスタと
    を具備する昇圧回路。
  8. 請求項７に記載の昇圧回路において、
    前記切替部は、更に、
    第５スイッチ部を具備し、
    前記第５スイッチ部は、
    前記第１制御信号と前記第２切替信号との少なくとも１つが前記第２状態を表すとき、第５制御信号を出力する第５スイッチ部制御回路と、
    そのゲートが前記第５スイッチ部制御回路に接続され、前記第５制御信号に応じて、前記第３容量部の負極側を接地する前記第２導電型の第６トランジスタと
    を具備する昇圧回路。
  9. 請求項５に記載の昇圧回路において、
    前記第１導電型がＰ型であり、前記第２導電型がＮ型であるとき、
    前記第２スイッチ部制御回路は、
    前記第１制御信号と前記第１切替信号とが入力される第１ＮＡＮＤ回路と、
    その入力が前記第１ＮＡＮＤ回路の出力に接続された第３反転素子と、
    そのゲートが前記第３反転素子の出力に接続され、そのソースが接地された前記第２導電型の第７トランジスタと、
    その入力が前記第３反転素子の出力に接続された第４反転素子と、
    そのゲートが前記第４反転素子の出力に接続され、そのソースが接地された前記第２導電型の第８トランジスタと、
    そのソースが前記第１ノードに接続され、そのゲートが前記第８トランジスタのドレインに接続され、そのドレインが前記第７トランジスタのドレインに接続された前記第１導電型の第９トランジスタと、
    そのソースが前記第１ノードに接続され、そのゲートが前記第７トランジスタのドレインに接続され、そのドレインが前記第８トランジスタのドレインに接続された前記第１導電型の第１０トランジスタと、
    その負極側が前記第８トランジスタのドレインに接続され、その正極側が前記第３トランジスタのゲートに接続された第４容量部と、
    その出力が前記第４容量部の正極側に接続され、その入力が前記電源に接続され、前記第４容量部から前記電源への逆流を防止する第４逆流防止素子とを具備し、
    前記第１制御信号と前記第１切替信号とが前記第１状態を表すとき、前記第３トランジスタのゲートに印加される前記第２制御信号は前記第１状態を表す
    昇圧回路。
  10. 請求項６に記載の昇圧回路において、
    前記第１導電型がＰ型であり、前記第２導電型がＮ型であるとき、
    前記第３スイッチ部制御回路は、
    前記第１制御信号と前記第２切替信号とが入力される第２ＮＡＮＤ回路と、
    その入力が前記第２ＮＡＮＤ回路の出力に接続された第５反転素子と、
    そのゲートが前記第５反転素子の出力に接続され、そのソースが接地された前記第２導電型の第１１トランジスタと、
    その入力が前記第５反転素子の出力に接続された第６反転素子と、
    そのゲートが前記第６反転素子の出力に接続され、そのドレインが前記第４トランジスタのゲートに接続され、そのソースが接地された前記第２導電型の第１２トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１２トランジスタのドレインに接続され、そのドレインが前記第１１トランジスタのドレインに接続された前記第１導電型の第１３トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１１トランジスタのドレインに接続され、そのドレインが前記第１２トランジスタのドレインに接続された前記第１導電型の第１４トランジスタとを具備し、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第４トランジスタのゲートに印加される前記第３制御信号は前記第１状態を表す
    昇圧回路。
  11. 請求項７に記載の昇圧回路において、
    前記第１導電型がＰ型であり、前記第２導電型がＮ型であるとき、
    前記第４スイッチ部制御回路は、
    前記第１制御信号と前記第２切替信号とが入力される第３ＮＡＮＤ回路と、
    その入力が前記第３ＮＡＮＤ回路の出力に接続された第７反転素子と、
    そのゲートが前記第７反転素子の出力に接続され、そのソースが接地された前記第２導電型の第１５トランジスタと、
    その入力が前記第７反転素子の出力に接続された第８反転素子と、
    そのゲートが前記第８反転素子の出力に接続され、そのソースが接地された前記第２導電型の第１６トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１６トランジスタのドレインに接続され、そのドレインが前記第１５トランジスタのドレインに接続された前記第１導電型の第１７トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１５トランジスタのドレインに接続され、そのドレインが前記第１６トランジスタのドレインに接続された前記第１導電型の第１８トランジスタと、
    その負極側が前記第１６トランジスタのドレインに接続され、その正極側が前記第３トランジスタのゲートに接続された第５容量部と、
    その出力が前記第５容量部の正極側に接続され、その入力が前記電源に接続され、前記第５容量部から前記電源への逆流を防止する第５逆流防止素子とを具備し、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第５トランジスタのゲートに印加される前記第４制御信号は前記第１状態を表す
    昇圧回路。
  12. 請求項８に記載の昇圧回路において、
    前記第２導電型がＮ型であるとき、
    第５スイッチ部制御回路は、
    前記第１制御信号と前記第２切替信号とが入力され、その出力が前記第６トランジスタのゲートに接続された第４ＮＡＮＤ回路を具備し、
    前記第１制御信号と前記第２切替信号との少なくとも１つが前記第２状態を表すとき、前記第６トランジスタのゲートに印加される前記第５制御信号は前記第１状態を表す
    昇圧回路。
  13. 電源電圧が印加されるＮ個（Ｎは２以上の整数）のチャージポンプ回路と、
    切替信号に応じて、前記Ｎ個のチャージポンプ回路のうちのＪ個（Ｊは２≦Ｊ≦Ｎを満たす整数）のチャージポンプ回路を直列接続して前記電源電圧の（Ｊ＋１）倍の電圧を半導体装置の内部回路に出力する切替部と
    を具備する昇圧回路。
  14. 昇圧回路と、
    前記昇圧回路に接続された半導体装置の内部回路とを具備し、
    前記昇圧回路は、
    第１電圧を昇圧して第２電圧を生成する第１チャージポンプ回路と、
    前記第２電圧を昇圧して第３電圧を生成する第２チャージポンプ回路と、
    前記第３電圧を昇圧して第４電圧を生成する第３チャージポンプ回路と、
    第１切替信号に応じて、前記第１チャージポンプ回路と前記第２チャージポンプ回路とを直列接続して前記第３電圧を前記半導体装置の内部回路に出力し、第２切替信号に応じて、前記第１チャージポンプ回路と前記第２チャージポンプ回路と前記第３チャージポンプ回路とを直列接続して前記第４電圧を前記半導体装置の内部回路に出力する切替部と
    を具備する半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記切替部は、
    第１制御信号に応じて、前記第１チャージポンプ回路と前記第２チャージポンプ回路とを接続するための第１スイッチ部と、
    前記第１制御信号と前記第１切替信号とに応じて、前記第２チャージポンプ回路と前記半導体装置の内部回路の第１ノードとを接続するための第２スイッチ部と、
    前記第１制御信号と前記第２切替信号とに応じて、前記第２チャージポンプ回路と前記第３チャージポンプ回路とを接続するための第３スイッチ部と、
    前記第１制御信号と前記第２切替信号とに応じて、前記第３チャージポンプ回路と前記半導体装置の内部回路の第２ノードとを接続するための第４スイッチ部と
    を具備する半導体装置。
  16. 請求項１５に記載の半導体装置において、
    前記第１チャージポンプ回路は、
    その正極側が前記第１スイッチ部に接続された第１容量部と、
    その出力が前記第１容量部の正極側に接続され、その入力が電源に接続され、前記第１容量部から前記電源への逆流を防止する第１逆流防止素子とを具備し、
    前記電源は前記第１電圧を発生し、
    前記第２チャージポンプ回路は、
    その負極側が前記第１スイッチ部に接続され、その正極側が前記第２スイッチ部と前記第３スイッチ部とに接続された第２容量部と、
    その出力が前記第２容量部の正極側に接続され、その入力が前記電源に接続され、前記第２容量部から前記電源への逆流を防止する第２逆流防止素子とを具備し、
    前記第３チャージポンプ回路は、
    その負極側が前記第３スイッチ部に接続され、その正極側が前記第４スイッチ部に接続された第３容量部と、
    その出力が前記第３容量部の正極側に接続され、その入力が前記電源に接続され、前記第３容量部から前記電源への逆流を防止する第３逆流防止素子と
    を具備する半導体装置。
  17. 請求項１６に記載の半導体装置において、
    前記第１スイッチ部は、
    前記第１制御信号が入力される第１反転素子と、
    その入力が前記第１反転素子の出力に接続され、その出力が前記第１容量部の負極側に接続された第２反転素子と、
    そのゲートが前記第１反転素子の出力に接続され、前記第１反転素子に入力される前記第１制御信号が第１状態を表すとき、前記第１容量部の正極側と前記第２容量部の負極側とを接続する第１導電型の第１トランジスタと、
    そのゲートが前記第１反転素子の出力に接続され、前記第１反転素子に入力される前記第１制御信号が第２状態を表すとき、前記第２容量部の負極側を接地する第２導電型の第２トランジスタと
    を具備する半導体装置。
  18. 請求項１７に記載の半導体装置において、
    前記第２スイッチ部は、
    前記第１制御信号と前記第１切替信号と前記第１ノードに印加される電圧とに基づいて、第２制御信号を出力する第２スイッチ部制御回路と、
    そのゲートが前記第２スイッチ部制御回路に接続され、前記第１制御信号と前記第１切替信号とが前記第１状態を表すとき、前記第２容量部の正極側と第１ノードとを接続する第２導電型の第３トランジスタと
    を具備する
    半導体装置。
  19. 請求項１８に記載の半導体装置において、
    前記第３スイッチ部は、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第２ノードに印加される電圧に基づいて、第３制御信号を出力する第３スイッチ部制御回路と、
    そのゲートが前記第３スイッチ部制御回路に接続され、前記第３制御信号が前記第１状態を表すとき、前記第２容量部の正極側と前記第３容量部の負極側とを接続する第２導電型の第４トランジスタと
    を具備する半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記第４スイッチ部は、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第２ノードに印加される電圧に基づいて、第４制御信号を出力する第４スイッチ部制御回路と、
    そのゲートが前記第４スイッチ部制御回路に接続され、前記第４制御信号が前記第１状態を表すとき、前記第３容量部の正極側と前記第２ノードとを接続する第２導電型の第５トランジスタと
    を具備する半導体装置。
  21. 請求項２０に記載の半導体装置において、
    前記切替部は、更に、
    第５スイッチ部を具備し、
    前記第５スイッチ部は、
    前記第１制御信号と前記第２切替信号との少なくとも１つが前記第２状態を表すとき、第５制御信号を出力する第５スイッチ部制御回路と、
    そのゲートが前記第５スイッチ部制御回路に接続され、前記第５制御信号に応じて、前記第３容量部の負極側を接地する第２導電型の第６トランジスタと
    を具備する半導体装置。
  22. 請求項１８に記載の半導体装置において、
    前記第１導電型がＰ型であり、前記第２導電型がＮ型であるとき、
    前記第２スイッチ部制御回路は、
    前記第１制御信号と前記第１切替信号とが入力される第１ＮＡＮＤ回路と、
    その入力が前記第１ＮＡＮＤ回路の出力に接続された第３反転素子と、
    そのゲートが前記第３反転素子の出力に接続され、そのソースが接地された第２導電型の第７トランジスタと、
    その入力が前記第３反転素子の出力に接続された第４反転素子と、
    そのゲートが前記第４反転素子の出力に接続され、そのソースが接地された第２導電型の第８トランジスタと、
    そのソースが前記第１ノードに接続され、そのゲートが前記第８トランジスタのドレインに接続され、そのドレインが前記第７トランジスタのドレインに接続された第１導電型の第９トランジスタと、
    そのソースが前記第１ノードに接続され、そのゲートが前記第７トランジスタのドレインに接続され、そのドレインが前記第８トランジスタのドレインに接続された第１導電型の第１０トランジスタと、
    その負極側が前記第８トランジスタのドレインに接続され、その正極側が前記第３トランジスタのゲートに接続された第４容量部と、
    その出力が前記第４容量部の正極側に接続され、その入力が前記電源に接続され、前記第４容量部から前記電源への逆流を防止する第４逆流防止素子とを具備し、
    前記第１制御信号と前記第１切替信号とが前記第１状態を表すとき、前記第３トランジスタのゲートに印加される前記第２制御信号は前記第１状態を表す
    半導体装置。
  23. 請求項１９に記載の半導体装置において、
    前記第１導電型がＰ型であり、前記第２導電型がＮ型であるとき、
    前記第３スイッチ部制御回路は、
    前記第１制御信号と前記第２切替信号とが入力される第２ＮＡＮＤ回路と、
    その入力が前記第２ＮＡＮＤ回路の出力に接続された第５反転素子と、
    そのゲートが前記第５反転素子の出力に接続され、そのソースが接地された第２導電型の第１１トランジスタと、
    その入力が前記第５反転素子の出力に接続された第６反転素子と、
    そのゲートが前記第６反転素子の出力に接続され、そのドレインが前記第４トランジスタのゲートに接続され、そのソースが接地された第２導電型の第１２トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１２トランジスタのドレインに接続され、そのドレインが前記第１１トランジスタのドレインに接続された第１導電型の第１３トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１１トランジスタのドレインに接続され、そのドレインが前記第１２トランジスタのドレインに接続された第１導電型の第１４トランジスタとを具備し、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第４トランジスタのゲートに印加される前記第３制御信号は前記第１状態を表す
    半導体装置。
  24. 請求項２０に記載の半導体装置において、
    前記第１導電型がＰ型であり、前記第２導電型がＮ型であるとき、
    前記第４スイッチ部制御回路は、
    前記第１制御信号と前記第２切替信号とが入力される第３ＮＡＮＤ回路と、
    その入力が前記第３ＮＡＮＤ回路の出力に接続された第７反転素子と、
    そのゲートが前記第７反転素子の出力に接続され、そのソースが接地された前記第２導電型の第１５トランジスタと、
    その入力が前記第７反転素子の出力に接続された第８反転素子と、
    そのゲートが前記第８反転素子の出力に接続され、そのソースが接地された前記第２導電型の第１６トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１６トランジスタのドレインに接続され、そのドレインが前記第１５トランジスタのドレインに接続された前記第１導電型の第１７トランジスタと、
    そのソースが前記第２ノードに接続され、そのゲートが前記第１５トランジスタのドレインに接続され、そのドレインが前記第１６トランジスタのドレインに接続された前記第１導電型の第１８トランジスタと、
    その負極側が前記第１６トランジスタのドレインに接続され、その正極側が前記第３トランジスタのゲートに接続された第５容量部と、
    その出力が前記第５容量部の正極側に接続され、その入力が前記電源に接続され、前記第５容量部から前記電源への逆流を防止する第５逆流防止素子とを具備し、
    前記第１制御信号と前記第２切替信号とが前記第１状態を表すとき、前記第５トランジスタのゲートに印加される前記第４制御信号は前記第１状態を表す
    半導体装置。
  25. 請求項２１に記載の半導体装置において、
    前記第２導電型がＮ型であるとき、
    第５スイッチ部制御回路は、
    前記第１制御信号と前記第２切替信号とが入力され、その出力が前記第６トランジスタのゲートに接続された第４ＮＡＮＤ回路を具備し、
    前記第１制御信号と前記第２切替信号との少なくとも１つが前記第２状態を表すとき、前記第６トランジスタのゲートに印加される前記第５制御信号は前記第１状態を表す
    半導体装置。
  26. 昇圧回路と、
    前記昇圧回路に接続された半導体装置の内部回路とを具備し、
    前記昇圧回路は、
    電源電圧が印加されるＮ個（Ｎは２以上の整数）のチャージポンプ回路と、
    切替信号に応じて、前記Ｎ個のチャージポンプ回路のうちのＪ個（Ｊは２≦Ｊ≦Ｎを満たす整数）のチャージポンプ回路を直列接続して前記電源電圧の（Ｊ＋１）倍の電圧を半導体装置の内部回路に出力する切替部と
    を具備する半導体装置。
JP2004043614A 2004-02-19 2004-02-19 昇圧回路 Withdrawn JP2005235315A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004043614A JP2005235315A (ja) 2004-02-19 2004-02-19 昇圧回路
US10/813,761 US7075357B2 (en) 2004-02-19 2004-03-30 Boosting circuit and semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004043614A JP2005235315A (ja) 2004-02-19 2004-02-19 昇圧回路

Publications (1)

Publication Number Publication Date
JP2005235315A true JP2005235315A (ja) 2005-09-02

Family

ID=34858024

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004043614A Withdrawn JP2005235315A (ja) 2004-02-19 2004-02-19 昇圧回路

Country Status (2)

Country Link
US (1) US7075357B2 (ja)
JP (1) JP2005235315A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047215A (ja) * 2006-08-16 2008-02-28 Fujitsu Ltd アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置
JP2009207337A (ja) * 2008-02-29 2009-09-10 Elpida Memory Inc 昇圧回路
US7663428B2 (en) 2006-12-26 2010-02-16 Elpida Memory, Inc. Boosting charge pump circuit
US8963624B2 (en) 2011-06-27 2015-02-24 Windbond Electronics Corp. Boosting circuit
CN110401343A (zh) * 2019-07-05 2019-11-01 深圳市爱协生科技有限公司 双电荷泵并行的升压电路
US10972005B2 (en) 2019-01-29 2021-04-06 Winbond Electronics Corp. Charge pump circuit, semiconductor device, and semiconductor memory device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7218165B1 (en) * 2005-12-27 2007-05-15 Ememory Technology Inc. Boost circuit
US7495992B2 (en) * 2006-12-22 2009-02-24 Sandisk Corporation System for reducing wordline recovery time
WO2008079701A1 (en) * 2006-12-22 2008-07-03 Sandisk Corporation Method and system of reducing wordline recovery time
US7443735B2 (en) * 2006-12-22 2008-10-28 Sandisk Corporation Method of reducing wordline recovery time
KR100904468B1 (ko) * 2007-11-28 2009-06-24 주식회사 하이닉스반도체 안티퓨즈 리페어 전압 제어 회로
US7737766B2 (en) * 2008-02-15 2010-06-15 International Business Machines Corporation Two stage voltage boost circuit, IC and design structure
US7733161B2 (en) * 2008-02-15 2010-06-08 International Business Machines Corporation Voltage boost system, IC and design structure
US7710195B2 (en) * 2008-02-15 2010-05-04 International Business Machines Corporation Two stage voltage boost circuit with precharge circuit preventing leakage, IC and design structure
JP5808937B2 (ja) * 2011-04-20 2015-11-10 ラピスセミコンダクタ株式会社 半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法
TWI669714B (zh) * 2018-05-29 2019-08-21 力旺電子股份有限公司 電壓控制裝置及記憶體系統
JP7463298B2 (ja) * 2019-01-24 2024-04-08 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の動作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1364618A (en) * 1971-12-03 1974-08-21 Seiko Instr & Electronics Voltage boosters
GB2245112A (en) * 1990-06-13 1991-12-18 Philips Electronic Associated Dc/dc voltage multiplier.
US5311480A (en) 1992-12-16 1994-05-10 Texas Instruments Incorporated Method and apparatus for EEPROM negative voltage wordline decoding
US5397931A (en) * 1993-03-31 1995-03-14 Texas Instruments Deutschland Gmbh Voltage multiplier
JPH07264842A (ja) 1994-03-22 1995-10-13 Hitachi Ltd 昇圧回路
JPH0887881A (ja) * 1994-09-19 1996-04-02 Mitsubishi Electric Corp 半導体記憶装置
JP3244601B2 (ja) 1994-12-09 2002-01-07 富士通株式会社 半導体集積回路
KR0179845B1 (ko) * 1995-10-12 1999-04-15 문정환 메모리의 기판전압 공급제어회로
FR2742942B1 (fr) * 1995-12-26 1998-01-16 Sgs Thomson Microelectronics Generateur de creneaux de haute tension
JP3831040B2 (ja) 1997-01-31 2006-10-11 株式会社ルネサステクノロジ 半導体集積回路
FR2761214B1 (fr) * 1997-03-19 1999-05-21 Sgs Thomson Microelectronics Circuit elevateur de tension du type pompe de charge a nombre d'etages controle
JP3578248B2 (ja) 1997-04-22 2004-10-20 松下電器産業株式会社 半導体昇圧回路
JPH11328984A (ja) 1998-05-11 1999-11-30 Hitachi Ltd 半導体集積回路装置
JP2000331489A (ja) 1999-05-18 2000-11-30 Hitachi Ltd 半導体装置及びマイクロコンピュータ
JP3696125B2 (ja) * 2000-05-24 2005-09-14 株式会社東芝 電位検出回路及び半導体集積回路
DE10050496B4 (de) * 2000-10-11 2015-04-02 Texas Instruments Deutschland Gmbh Gleichspannungswandler
US6861894B2 (en) * 2002-09-27 2005-03-01 Sandisk Corporation Charge pump with Fibonacci number multiplication
KR100518545B1 (ko) * 2002-12-10 2005-10-04 삼성전자주식회사 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047215A (ja) * 2006-08-16 2008-02-28 Fujitsu Ltd アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置
US7663428B2 (en) 2006-12-26 2010-02-16 Elpida Memory, Inc. Boosting charge pump circuit
US7969233B2 (en) 2006-12-26 2011-06-28 Elpida Memory, Inc. Boosting charge pump circuit
JP2009207337A (ja) * 2008-02-29 2009-09-10 Elpida Memory Inc 昇圧回路
US8963624B2 (en) 2011-06-27 2015-02-24 Windbond Electronics Corp. Boosting circuit
US10972005B2 (en) 2019-01-29 2021-04-06 Winbond Electronics Corp. Charge pump circuit, semiconductor device, and semiconductor memory device
CN110401343A (zh) * 2019-07-05 2019-11-01 深圳市爱协生科技有限公司 双电荷泵并行的升压电路
CN110401343B (zh) * 2019-07-05 2024-04-02 深圳市爱协生科技股份有限公司 双电荷泵并行的升压电路

Also Published As

Publication number Publication date
US7075357B2 (en) 2006-07-11
US20050184795A1 (en) 2005-08-25

Similar Documents

Publication Publication Date Title
JP2005235315A (ja) 昇圧回路
US6538930B2 (en) Charge pump circuit for generating positive and negative voltage with reverse current prevention circuit and a nonvolatile memory using the same
US6046626A (en) Voltage transfer circuit and a booster circuit, and an IC card comprising the same
KR100285184B1 (ko) 승압 회로 및 반도체 기억 장치
KR100241209B1 (ko) 반도체집적회로장치
US8106703B2 (en) Booster circuit
JP5566568B2 (ja) 電源電圧発生回路
JP2011133907A (ja) 表示装置用パワーダウンショート回路
US6084800A (en) Circuit of boosting a voltage for use in a flash memory device
JPH09198887A (ja) 高電圧発生回路
US8149632B2 (en) Output circuit for a semiconductor memory device and data output method
US20070024123A1 (en) Architecture for implementing an integrated capacity
JP2010119226A (ja) チャージポンプ回路
JP4212558B2 (ja) 半導体集積回路装置
US20150214837A1 (en) Charge pump circuit
JP2000112547A (ja) 基板電圧発生回路および半導体集積回路装置
JP3698550B2 (ja) ブースト回路及びこれを用いた半導体装置
JP5211355B2 (ja) 電源回路及び携帯機器
JP2005130245A (ja) 半導体出力回路
WO1996008070A1 (fr) Circuit de preamplification
KR100296612B1 (ko) 출력버퍼의출력전류를크게할수있는반도체기억장치
JP5053771B2 (ja) パワーオンリセット回路
JP4963795B2 (ja) 表示装置用パワーダウンショート回路
JP4243027B2 (ja) 改良されたワードラインブースト回路
KR100564584B1 (ko) 별도의 전압 공급회로를 갖는 고전압 발생 장치

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20070501