JP2005235315A - 昇圧回路 - Google Patents
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Abstract
【課題】電源電圧よりも高い電圧を目的別に発生することができる昇圧回路を提供する。
【解決手段】第1チャージポンプ回路1は、第1電圧VDDを昇圧して第2電圧2*VDDを生成する。第2チャージポンプ回路2は、第2電圧2*VDDを昇圧して第3電圧3*VDDを生成する。第3チャージポンプ回路3は、第3電圧3*VDDを昇圧して第4電圧4*VDDを生成する。切替部4は、第1切替信号MODE1に応じて、第1チャージポンプ回路1と第2チャージポンプ回路2とを直列接続して第3電圧3*VDD、VPP1を出力する。切替部4は、第2切替信号MODE2に応じ、第1チャージポンプ回路1と第2チャージポンプ回路2と第3チャージポンプ回路3とを直列接続して第4電圧4*VDD、VPP2を半導体装置の内部回路に出力する。
【選択図】図5
【解決手段】第1チャージポンプ回路1は、第1電圧VDDを昇圧して第2電圧2*VDDを生成する。第2チャージポンプ回路2は、第2電圧2*VDDを昇圧して第3電圧3*VDDを生成する。第3チャージポンプ回路3は、第3電圧3*VDDを昇圧して第4電圧4*VDDを生成する。切替部4は、第1切替信号MODE1に応じて、第1チャージポンプ回路1と第2チャージポンプ回路2とを直列接続して第3電圧3*VDD、VPP1を出力する。切替部4は、第2切替信号MODE2に応じ、第1チャージポンプ回路1と第2チャージポンプ回路2と第3チャージポンプ回路3とを直列接続して第4電圧4*VDD、VPP2を半導体装置の内部回路に出力する。
【選択図】図5
Description
本発明は、昇圧回路に関し、特に、電源電圧よりも高い電圧を必要とする半導体装置に適用される昇圧回路に関する。
DRAM(Dynamic Random Access Memory)で例示される半導体装置の内部回路では、電源電圧よりも高い電圧を必要とする場合がある。この場合、電源電圧よりも高い電圧を半導体装置の内部回路に供給するための昇圧回路が用いられる(例えば特許文献1〜8)。昇圧回路が必要とされる例として、(1)電源電圧よりも高い電圧をワード線に印加する場合、(2)電源電圧よりも高い電圧をアンチヒューズに印加する場合が挙げられる。
(1)電源電圧よりも高い電圧をワード線に印加する場合について説明する。
DRAMではメモリセルへH(Hiレベル)電荷を蓄積するために、ワード線には、メモリセルに蓄積する電荷に対応する電圧とセルトランジスタの閾値電圧Vtとを加算した電圧以上の高電圧が必須となる。このため、電源電圧VDD以上の電圧を供給できる昇圧回路を装置内部に備えている。DRAMにおけるワード線電位は、メモリセルに蓄積する電荷に対応する電圧やセルトランジスタの閾値電圧Vt、セルトラン ジスタのゲート酸化膜にかかる電界などを考慮して決定される。例えば0.13μmデザインルールにより設計された製品では、4V弱に設定される。
DRAMではメモリセルへH(Hiレベル)電荷を蓄積するために、ワード線には、メモリセルに蓄積する電荷に対応する電圧とセルトランジスタの閾値電圧Vtとを加算した電圧以上の高電圧が必須となる。このため、電源電圧VDD以上の電圧を供給できる昇圧回路を装置内部に備えている。DRAMにおけるワード線電位は、メモリセルに蓄積する電荷に対応する電圧やセルトランジスタの閾値電圧Vt、セルトラン ジスタのゲート酸化膜にかかる電界などを考慮して決定される。例えば0.13μmデザインルールにより設計された製品では、4V弱に設定される。
(2)電源電圧よりも高い電圧をアンチヒューズに印加する場合について説明する。
また、近年では昇圧回路を必要とする例として、アンチヒューズを備えた半導体装置が挙げられる。アンチヒューズとは、外部からレーザー等によって物理的に切断するヒューズとは異なり、電気的にON/OFFを切り替えることが可能なヒューズである。このようなアンチヒューズとしては、容量膜ヒューズが例示される。
容量膜ヒューズは、初期状態では容量により端子間が電気的にオープンな状態である。この容量膜ヒューズは、端子間に高電界を与えることで絶縁膜(容量膜)を破壊し、端子間を電気的にショートした状態に切り替えることができる。例えばDRAMセルの容量膜と同じ膜厚で容量膜ヒューズを形成した場合、容量膜を破壊するときに端子間に必要な電位差は、約7Vといわれている。容量膜ヒューズの一方の端子をGNDとすると、容量膜ヒューズの他方の端子には7Vの電圧が必要となる。
また、近年では昇圧回路を必要とする例として、アンチヒューズを備えた半導体装置が挙げられる。アンチヒューズとは、外部からレーザー等によって物理的に切断するヒューズとは異なり、電気的にON/OFFを切り替えることが可能なヒューズである。このようなアンチヒューズとしては、容量膜ヒューズが例示される。
容量膜ヒューズは、初期状態では容量により端子間が電気的にオープンな状態である。この容量膜ヒューズは、端子間に高電界を与えることで絶縁膜(容量膜)を破壊し、端子間を電気的にショートした状態に切り替えることができる。例えばDRAMセルの容量膜と同じ膜厚で容量膜ヒューズを形成した場合、容量膜を破壊するときに端子間に必要な電位差は、約7Vといわれている。容量膜ヒューズの一方の端子をGNDとすると、容量膜ヒューズの他方の端子には7Vの電圧が必要となる。
上記の(1)の場合、(2)の場合を説明したが、同じ半導体装置内で両方{(1)の場合、(2)の場合}必要とすることも十分にありうる。特に、DRAMでは(1)の場合に挙げたワード線用の昇圧回路は必須である。また、近年のDRAMでは、不良セル救済用にアンチヒューズ及びヒューズ切断用の昇圧回路を搭載することも多くなってきている。
このように目的の異なる昇圧回路を搭載する場合に、特に上記の例で述べたように、(1)の場合では昇圧された電圧が約4V、(2)の場合では約7Vと、要求される昇圧電位が異なる場合には、それぞれ個別に昇圧回路を設けることが通常である。
このように目的の異なる昇圧回路を搭載する場合に、特に上記の例で述べたように、(1)の場合では昇圧された電圧が約4V、(2)の場合では約7Vと、要求される昇圧電位が異なる場合には、それぞれ個別に昇圧回路を設けることが通常である。
ところで、今日の半導体集積回路では全般的に外部電源電圧VDDの低電圧化が進められており、DRAMにおいても現在の主流である3.3Vから2.5V、1.8Vへと低電圧化が要求されている。しかしながら、DRAMの電源電圧VDDが小さくなってもワード線に必要な電圧レベルは、従来と同等の高い電圧が要求される。そのために、1.8Vの電源電圧VDDで4V弱の電圧に昇圧させようとすると、2倍以上の昇圧を行うことができる昇圧回路が必要となってくる。
2倍以上の昇圧を行う昇圧回路としては、図1に示すようなチャージポンプ回路を直列接続した昇圧回路が知られている。このような容量直列接続型の昇圧回路100は、例えば特許文献1、特許文献2に記載されている。従来の昇圧回路100は、第1昇圧回路110と、第2昇圧回路120とに分けられる。第1昇圧回路110では、半導体装置の内部回路としてワード線に、電源電圧VDDよりも高い電圧を出力電圧VPP1として印加する昇圧回路であり、第2昇圧回路120では、半導体装置の内部回路として容量膜ヒューズに、電源電圧VDDよりも高い電圧を出力電圧VPP2として印加する昇圧回路である。
第1昇圧回路110は、反転素子INV101、第1チャージポンプ回路、第2チャージポンプ回路、スイッチSW101、SW102を具備する。第1チャージポンプ回路は、容量部C101を備えている。第2チャージポンプ回路は、容量部C102を備えている。容量部C101の負極側には反転素子INV101が接続されている。容量部C101の正極側にはスイッチSW101の両端子のうちの一方の端子が接続されている。スイッチSW101の両端子のうちの他方の端子には、容量部C102の負極側が接続されている。容量部C102の正極側にはスイッチSW102の両端子のうちの一方の端子が接続されている。スイッチSW102の両端子のうちの他方の端子には、ノードX1が接続されている。ノードX1には、半導体装置の内部回路として、ワード線が接続されている。
スイッチSW101、SW102がオフしているとき、第1チャージポンプ回路では、容量部C101の負極側が接地され、容量部C101に電源VDDに対応する電荷が蓄積される。第2チャージポンプ回路では、容量部C102の負極側が接地され、容量部C102に電源VDDに対応する電荷が蓄積される。
スイッチSW101、SW102がオフしているとき、第1チャージポンプ回路では、容量部C101の負極側が接地され、容量部C101に電源VDDに対応する電荷が蓄積される。第2チャージポンプ回路では、容量部C102の負極側が接地され、容量部C102に電源VDDに対応する電荷が蓄積される。
第2昇圧回路120は、反転素子INV102、第3チャージポンプ回路、第4チャージポンプ回路、第5チャージポンプ回路、スイッチSW103、SW104、SW105を具備する。第3チャージポンプ回路は、容量部C103を備えている。第4チャージポンプ回路は、容量部C104を備えている。第5チャージポンプ回路は、容量部C105を備えている。容量部C103の負極側には反転素子INV102が接続されている。容量部C103の正極側にはスイッチSW103の両端子のうちの一方の端子が接続されている。スイッチSW103の両端子のうちの他方の端子には、容量部C104の負極側が接続されている。容量部C104の正極側にはスイッチSW104の両端子のうちの一方の端子が接続されている。スイッチSW104の両端子のうちの他方の端子には、容量部C105の負極側が接続されている。容量部C105の正極側にはスイッチSW105の両端子のうちの一方の端子が接続されている。スイッチSW105の両端子のうちの他方の端子には、ノードX2が接続されている。ノードX2には、半導体装置の内部回路として、容量膜ヒューズ(アンチヒューズ)の両端子のうちの一方の端子が接続されている。
スイッチSW103、SW104、SW105がオフしているとき、第3チャージポンプ回路では、容量部C103の負極側が接地され、容量部C103に電源VDDに対応する電荷が蓄積される。第4チャージポンプ回路では、容量部C104の負極側が接地され、容量部C104に電源VDDに対応する電荷が蓄積される。第5チャージポンプ回路では、容量部C105の負極側が接地され、容量部C105に電源VDDに対応する電荷が蓄積される。
スイッチSW103、SW104、SW105がオフしているとき、第3チャージポンプ回路では、容量部C103の負極側が接地され、容量部C103に電源VDDに対応する電荷が蓄積される。第4チャージポンプ回路では、容量部C104の負極側が接地され、容量部C104に電源VDDに対応する電荷が蓄積される。第5チャージポンプ回路では、容量部C105の負極側が接地され、容量部C105に電源VDDに対応する電荷が蓄積される。
図2に示されるように、第1昇圧回路110では、半導体装置の内部回路としてワード線に出力電圧VPP1を印加するとき、スイッチSW101、SW102が同時にオンするように制御する。スイッチSW101、SW102がオンしているとき、ノードX1には、電源電圧VDDの3倍の電圧である電圧(3*VDD)が印加される。即ち、ワード線には、電圧(3*VDD)が出力電圧VPP1として印加される。
図3に示されるように、第2昇圧回路120では、半導体装置の内部回路として容量膜ヒューズに出力電圧VPP2を印加するとき、スイッチSW103、SW104、SW105が同時にオンするように制御する。スイッチSW103、SW104、SW105がオンしているとき、ノードX2には、電源電圧VDDの4倍の電圧である電圧(4*VDD)が印加される。即ち、容量膜ヒューズには、電圧(4*VDD)が出力電圧VPP2として印加される。
図3に示されるように、第2昇圧回路120では、半導体装置の内部回路として容量膜ヒューズに出力電圧VPP2を印加するとき、スイッチSW103、SW104、SW105が同時にオンするように制御する。スイッチSW103、SW104、SW105がオンしているとき、ノードX2には、電源電圧VDDの4倍の電圧である電圧(4*VDD)が印加される。即ち、容量膜ヒューズには、電圧(4*VDD)が出力電圧VPP2として印加される。
しかし、問題となるのは上記の昇圧回路100(第1昇圧回路110、第2昇圧回路120)の面積である。昇圧を行うチャージポンプ回路(容量部)はトランジスタの酸化膜容量を用いるのが一般的だが、この容量がチップ全体に占める面積は大きい。例えば、0.13μmデザインルールで設計された512MDDRDRAMでは、昇圧回路100の面積は全体の1%を超えている。
上記の昇圧回路100では、電源電圧よりも高い電圧をワード線、容量膜ヒューズのように目的別に発生する場合、第1昇圧回路110と第2昇圧回路120とが必要となる。このため、第1昇圧回路110内のチャージポンプ回路(容量部)2個と第2昇圧回路120内のチャージポンプ回路(容量部)3個の合計5個のチャージポンプ回路(容量部)が必要になる。このように、第1昇圧回路110と第2昇圧回路120とを必要とする場合、昇圧回路100の回路面積が大きくなってしまう。
上記の昇圧回路100では、電源電圧よりも高い電圧をワード線、容量膜ヒューズのように目的別に発生する場合、第1昇圧回路110と第2昇圧回路120とが必要となる。このため、第1昇圧回路110内のチャージポンプ回路(容量部)2個と第2昇圧回路120内のチャージポンプ回路(容量部)3個の合計5個のチャージポンプ回路(容量部)が必要になる。このように、第1昇圧回路110と第2昇圧回路120とを必要とする場合、昇圧回路100の回路面積が大きくなってしまう。
本発明の課題は、電源電圧よりも高い電圧を目的別に発生することができる昇圧回路を提供することにある。
本発明の他の課題は、回路面積を削減することができる昇圧回路を提供することにある。
以下に、[発明を実施するための最良の形態]で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明の昇圧回路(10)は、半導体装置に適用される。半導体装置は、本発明の昇圧回路(10)と、半導体装置の内部回路20とを具備する。本発明の昇圧回路(10)は、半導体装置の内部回路(20)に接続されている。
本発明の昇圧回路(10)は、第1チャージポンプ回路(1)と、第2チャージポンプ回路(2)と、第3チャージポンプ回路(3)と、切替部(4)とを具備する。第1チャージポンプ回路(1)は、第1電圧(VDD)を昇圧して第2電圧(2*VDD)を生成する。第2チャージポンプ回路(2)は、第2電圧(2*VDD)を昇圧して第3電圧(3*VDD)を生成する。第3チャージポンプ回路(3)は、第3電圧(3*VDD)を昇圧して第4電圧(4*VDD)を生成する。切替部(4)は、第1切替信号(MODE1)に応じて、第1チャージポンプ回路(1)と第2チャージポンプ回路(2)とを直列接続して第3電圧(3*VDD、VPP1)を半導体装置の内部回路(20)に出力する。切替部(4)は、第2切替信号(MODE2)に応じて、第1チャージポンプ回路(1)と第2チャージポンプ回路(2)と第3チャージポンプ回路(3)とを直列接続して第4電圧(4*VDD、VPP2)を半導体装置の内部回路(20)に出力する。
切替部(4)は、第1スイッチ部(5)と、第2スイッチ部(6)と、第3スイッチ部(7)と、第4スイッチ部(8)とを具備する。第1スイッチ部(5)は、第1制御信号(SIG1)に応じて、第1チャージポンプ回路(1)と第2チャージポンプ回路(2)とを接続する。第2スイッチ部(6)は、第1制御信号(SIG1)と第1切替信号(MODE1)とに応じて、第2チャージポンプ回路(2)と半導体装置の内部回路(20)の第1ノード(X1)とを接続する。第3スイッチ部(7)は、第1制御信号(SIG1)と第2切替信号(MODE2)とに応じて、第2チャージポンプ回路(2)と第3チャージポンプ回路(3)とを接続する。第4スイッチ部(8)は、第1制御信号(SIG1)と第2切替信号(MODE2)とに応じて、第3チャージポンプ回路(3)と半導体装置の内部回路(20)の第2ノード(X2)とを接続する。
第1チャージポンプ回路(1)は、第1容量部(C1)と、第1逆流防止素子(D1)とを具備する。第1容量部(C1)の正極側(Q2)は第1スイッチ部(5)に接続されている。第1逆流防止素子(D1)の出力は第1容量部(C1)の正極側(Q2)に接続され、第1逆流防止素子(D1)の入力は電源(VDD)に接続されている。第1逆流防止素子(D1)は、第1容量部(C1)から電源(VDD)への逆流を防止する。電源(VDD)は第1電圧(VDD)を発生する。
第2チャージポンプ回路(2)は、第2容量部(C2)と、第2逆流防止素子(D2)とを具備する。第2容量部(C2)の負極側(Q3)は第1スイッチ部(5)に接続され、第2容量部(C2)の正極側(Q4)は第2スイッチ部(6)と第3スイッチ部(7)とに接続されている。第2逆流防止素子(D2)の出力は第2容量部(C2)の正極側(Q4)に接続され、第2逆流防止素子(D2)の入力は電源(VDD)に接続されている。第2逆流防止素子(D2)は、第2容量部(C2)から電源(VDD)への逆流を防止する。
第3チャージポンプ回路(3)は、第3容量部(C3)と、第3逆流防止素子(D3)とを具備する。第3容量部(C3)の負極側(Q5)は第3スイッチ部(7)に接続され、第3容量部(C3)の正極側(Q6)は第4スイッチ部(8)に接続されている。第3逆流防止素子(D3)の出力は第3容量部(C3)の正極側(Q6)に接続され、第3逆流防止素子(D3)の入力が電源(VDD)に接続されている。第3逆流防止素子(D3)は、第3容量部(C3)から電源(VDD)への逆流を防止する。
第2チャージポンプ回路(2)は、第2容量部(C2)と、第2逆流防止素子(D2)とを具備する。第2容量部(C2)の負極側(Q3)は第1スイッチ部(5)に接続され、第2容量部(C2)の正極側(Q4)は第2スイッチ部(6)と第3スイッチ部(7)とに接続されている。第2逆流防止素子(D2)の出力は第2容量部(C2)の正極側(Q4)に接続され、第2逆流防止素子(D2)の入力は電源(VDD)に接続されている。第2逆流防止素子(D2)は、第2容量部(C2)から電源(VDD)への逆流を防止する。
第3チャージポンプ回路(3)は、第3容量部(C3)と、第3逆流防止素子(D3)とを具備する。第3容量部(C3)の負極側(Q5)は第3スイッチ部(7)に接続され、第3容量部(C3)の正極側(Q6)は第4スイッチ部(8)に接続されている。第3逆流防止素子(D3)の出力は第3容量部(C3)の正極側(Q6)に接続され、第3逆流防止素子(D3)の入力が電源(VDD)に接続されている。第3逆流防止素子(D3)は、第3容量部(C3)から電源(VDD)への逆流を防止する。
第1スイッチ部(5)は、第1反転素子(INV1)と、第2反転素子(INV2)と、第1導電型(P型)の第1トランジスタ(P1)と、第2導電型(N型)の第2トランジスタ(N1)とを具備する。第1反転素子(INV1)には、第1制御信号(SIG1)が入力される。第2反転素子(INV2)の入力は第1反転素子(INV1)の出力に接続され、第2反転素子(INV2)の出力が第1容量部(C1)の負極側(Q1)に接続されている。第1トランジスタ(P1)のゲートは第1反転素子(INV1)の出力に接続されている。第1トランジスタ(P1)は、第1反転素子(INV1)に入力される第1制御信号(SIG1)が第1状態(アクティブ)を表すとき、第1容量部(C1)の正極側(Q2)と第2容量部(C2)の負極側(Q3)とを接続する。第2トランジスタ(N1)のゲートは第1反転素子(INV1)の出力に接続されている。第2トランジスタ(N1)は、第1反転素子(INV1)に入力される第1制御信号(SIG1)が第2状態(インアクティブ)を表すとき、第2容量部(C2)の負極側(Q3)を接地する。
第2スイッチ部(6)は、第2スイッチ部制御回路(12)と、第2導電型(N型)の第3トランジスタ(N2)とを具備する。第2スイッチ部制御回路(12)は、第1制御信号(SIG1)と第1切替信号(MODE1)と第1ノード(X1)に印加される電圧とに基づいて、第2制御信号(SIG2)を出力する。第3トランジスタ(N2)のゲートは第2スイッチ部制御回路(12)に接続されている。第3トランジスタ(N2)は、第1制御信号(SIG1)と第1切替信号(MODE1)とが第1状態(アクティブ)を表すとき、第2容量部(C2)の正極側(Q4)と第1ノード(X1)とを接続する。
第3スイッチ部(7)は、第3スイッチ部制御回路(13)と、第2導電型(N型)の第4トランジスタ(N3)とを具備する。第3スイッチ部制御回路(13)は、第1制御信号(SIG1)と第2切替信号(MODE2)とが第1状態(アクティブ)を表すとき、第2ノード(X2)に印加される電圧に基づいて、第3制御信号(SIG3)を出力する。第4トランジスタ(N3)のゲートは第3スイッチ部制御回路(13)に接続されている。第4トランジスタ(N3)は、第3制御信号(SIG3)が第1状態(アクティブ)を表すとき、第2容量部(C2)の正極側(Q4)と第3容量部(C3)の負極側(Q5)とを接続する。
第4スイッチ部(8)は、第4スイッチ部制御回路(14)と、第2導電型(N型)の第5トランジスタ(N4)とを具備する。第4スイッチ部制御回路(14)は、第1制御信号(SIG1)と第2切替信号(MODE2)とが第1状態(アクティブ)を表すとき、第2ノード(X2)に印加される電圧に基づいて、第4制御信号(SIG4)を出力する。第5トランジスタ(N4)のゲートが第4スイッチ部制御回路(14)に接続されている。第5トランジスタ(N4)は、第4制御信号(SIG4)が第1状態(アクティブ)を表すとき、第3容量部(C3)の正極側(Q6)と第2ノード(X2)とを接続する。
切替部(4)は、更に、第5スイッチ部(9)を具備する。第5スイッチ部(9)は、第5スイッチ部制御回路(15)と、第2導電型(N型)の第6トランジスタ(N5)とを具備する。第5スイッチ部制御回路(15)は、第1制御信号(SIG1)と第2切替信号(MODE2)との少なくとも1つが第2状態(インアクティブ)を表すとき、第5制御信号(SIG5)を出力する。第6トランジスタ(N5)のゲートは第5スイッチ部制御回路(15)に接続されている。第6トランジスタ(N5)は、第5制御信号(SIG5)に応じて、第3容量部(C3)の負極側(Q5)を接地する。
第1導電型がP型であり、第2導電型がN型である。この場合、第2スイッチ部制御回路(12)は、第1NAND回路(NAND1)と、第3反転素子(INV3)と、第2導電型(N型)の第7トランジスタ(N6)と、第4反転素子(INV4)と、第2導電型(N型)の第8トランジスタ(N7)と、第1導電型(P型)の第9トランジスタ(P2)と、第1導電型(P型)の第10トランジスタ(P3)と、第4容量部(C4)と、第4逆流防止素子(D4)とを具備する。第1NAND回路(NAND1)には、第1制御信号(SIG1)と第1切替信号(MODE1)とが入力される。第3反転素子(INV3)の入力は第1NAND回路(NAND1)の出力に接続されている。第7トランジスタ(N6)のゲートは第3反転素子(INV3)の出力に接続され、第7トランジスタ(N6)のソースは接地されている。第4反転素子(INV4)の入力は第3反転素子(INV3)の出力に接続されている。第8トランジスタ(N7)のゲートは第4反転素子(INV4)の出力に接続され、第8トランジスタ(N7)のソースは接地されている。第9トランジスタ(P2)のソースは第1ノード(X1)に接続され、第9トランジスタ(P2)のゲートは第8トランジスタ(N7)のドレインに接続され、第9トランジスタ(P2)のドレインは第7トランジスタ(N6)のドレインに接続されている。第10トランジスタ(P3)のソースは第1ノード(X1)に接続され、第10トランジスタ(P3)のゲートは第7トランジスタ(N6)のドレインに接続され、第10トランジスタ(P3)のドレインは第8トランジスタ(N7)のドレインに接続されている。第4容量部(C4)の負極側は第8トランジスタ(N7)のドレインに接続され、第4容量部(C4)の正極側は第3トランジスタ(N2)のゲートに接続されている。第4逆流防止素子(D4)の出力は第4容量部(C4)の正極側に接続され、第4逆流防止素子(D4)の入力は電源(VDD)に接続され、第4逆流防止素子(D4)は、第4容量部(C4)から電源(VDD)への逆流を防止する。
第1制御信号(SIG1)と第1切替信号(MODE1)とが第1状態(アクティブ)を表すとき、第3トランジスタ(N2)のゲートに印加される第2制御信号(SIG2)は第1状態(アクティブ)を表す。
第1制御信号(SIG1)と第1切替信号(MODE1)とが第1状態(アクティブ)を表すとき、第3トランジスタ(N2)のゲートに印加される第2制御信号(SIG2)は第1状態(アクティブ)を表す。
第1導電型がP型であり、第2導電型がN型であるある。この場合、第3スイッチ部制御回路(13)は、第2NAND回路(NAND2)と、第5反転素子(INV5)と、第2導電型(N型)の第11トランジスタ(N8)と、第6反転素子(INV6)と、第2導電型(N型)の第12トランジスタ(N9)と、第1導電型(P型)の第13トランジスタ(P4)と、第1導電型(P型)の第14トランジスタ(P5)とを具備する。第2NAND回路(NAND2)には第1制御信号(SIG1)と第2切替信号(MODE2)とが入力される。第5反転素子(INV5)の入力は第2NAND回路(NAND2)の出力に接続されている。第11トランジスタ(N8)のゲートは第5反転素子(INV5)の出力に接続され、第11トランジスタ(N8)のソースは接地されている。第6反転素子(INV6)の入力は第5反転素子(INV5)の出力に接続されている。第12トランジスタ(N9)のゲートは第6反転素子(INV6)の出力に接続され、第12トランジスタ(N9)のドレインは第4トランジスタ(N3)のゲートに接続され、第12トランジスタ(N9)のソースは接地されている。第13トランジスタ(P4)のソースは第2ノード(X2)に接続され、第13トランジスタ(P4)のゲートは第12トランジスタ(N9)のドレインに接続され、第13トランジスタ(P4)のドレインは第11トランジスタ(N8)のドレインに接続されている。第14トランジスタ(P5)のソースは第2ノード(X2)に接続され、第14トランジスタ(P5)のゲートは第11トランジスタ(N8)のドレインに接続され、第14トランジスタ(P5)のドレインは第12トランジスタ(N9)のドレインに接続されている。
第1制御信号(SIG1)と第2切替信号(MODE2)とが第1状態(アクティブ)を表すとき、第4トランジスタ(N3)のゲートに印加される第3制御信号(SIG3)は第1状態(アクティブ)を表す。
第1制御信号(SIG1)と第2切替信号(MODE2)とが第1状態(アクティブ)を表すとき、第4トランジスタ(N3)のゲートに印加される第3制御信号(SIG3)は第1状態(アクティブ)を表す。
第1導電型がP型であり、第2導電型がN型である。この場合、第4スイッチ部制御回路(14)は、第3NAND回路(NAND3)と、第7反転素子(INV7)と、第2導電型(N型)の第15トランジスタ(N10)と、第8反転素子(INV8)と、第2導電型(N型)の第16トランジスタ(N11)と、第1導電型(P型)の第17トランジスタ(P6)と、第1導電型(P型)の第18トランジスタ(P7)と、第5容量部(C5)と、第5逆流防止素子(D5)とを具備する。第3NAND回路(NAND3)には、第1制御信号(SIG1)と第2切替信号(MODE2)とが入力される。第7反転素子(INV7)の入力は第3NAND回路(NAND3)の出力に接続されている。第15トランジスタ(N10)のゲートは第7反転素子(INV7)の出力に接続され、第15トランジスタ(N10)のソースは接地されている。第8反転素子(INV8)の入力は第7反転素子(INV7)の出力に接続されている。第16トランジスタ(N11)のゲートは第8反転素子(INV8)の出力に接続され、第16トランジスタ(N11)のソースは接地されている。第17トランジスタ(P6)のソースは第2ノード(X2)に接続され、第17トランジスタ(P6)のゲートは第16トランジスタ(N11)のドレインに接続され、第17トランジスタ(P6)のドレインは第15トランジスタ(N10)のドレインに接続されている。第18トランジスタ(P7)のソースは第2ノード(X2)に接続され、第18トランジスタ(P7)のゲートは第15トランジスタ(N10)のドレインに接続され、第18トランジスタ(P7)のドレインは第16トランジスタ(N11)のドレインに接続されている。第5容量部(C5)の負極側は第16トランジスタ(N11)のドレインに接続され、第5容量部(C5)の正極側が第3トランジスタ(N2)のゲートに接続されている。第5逆流防止素子(D5)の出力は第5容量部(C5)の正極側に接続され、第5逆流防止素子(D5)の入力は電源(VDD)に接続され、第5逆流防止素子(D5)は、第5容量部(C5)から電源(VDD)への逆流を防止する。
第1制御信号(SIG1)と第2切替信号(MODE2)とが第1状態(アクティブ)を表すとき、第5トランジスタ(N4)のゲートに印加される第4制御信号(SIG4)は第1状態(アクティブ)を表す。
第1制御信号(SIG1)と第2切替信号(MODE2)とが第1状態(アクティブ)を表すとき、第5トランジスタ(N4)のゲートに印加される第4制御信号(SIG4)は第1状態(アクティブ)を表す。
第2導電型がN型であるある。この場合、第5スイッチ部制御回路(15)は、第4NAND回路(NAND4)を具備する。第4NAND回路(NAND4)には第1制御信号(SIG1)と第2切替信号(MODE2)とが入力され、第4NAND回路(NAND4)の出力は第6トランジスタ(N5)のゲートに接続されている。
第1制御信号(SIG1)と第2切替信号(MODE2)との少なくとも1つが第2状態(インアクティブ)を表すとき、第6トランジスタ(N5)のゲートに印加される第5制御信号(SIG5)は第1状態(アクティブ)を表す。
第1制御信号(SIG1)と第2切替信号(MODE2)との少なくとも1つが第2状態(インアクティブ)を表すとき、第6トランジスタ(N5)のゲートに印加される第5制御信号(SIG5)は第1状態(アクティブ)を表す。
本発明の昇圧回路(10)は、電源電圧が印加されるN個(Nは2以上の整数)のチャージポンプ回路(1、2、3)と、切替部(4)とを具備する。切替部(4)は、切替信号に応じて、N個のチャージポンプ回路(1、2、3)のうちのJ個(Jは2≦J≦Nを満たす整数)のチャージポンプ回路を直列接続して電源電圧の(J+1)倍の電圧を半導体装置の内部回路(20)に出力する。
以上の構成により、本発明の昇圧回路(10)によれば、電源電圧(第1電圧)よりも高い電圧をワード線、容量膜ヒューズのように目的別に発生することができる。
また、本発明の昇圧回路(10)によれば、回路面積を削減することができる。
添付図面を参照して、本発明による昇圧回路を実施するための最良の形態を以下に説明する。
図4は、本発明の昇圧回路10が適用される半導体装置の構成を示す。昇圧回路10は、半導体装置の内部回路20に接続されている。半導体装置の内部回路20には、ノードX1とノードX2とが設けられている。ノードX1には、半導体装置の内部回路20としてワード線が接続されている。ノードX2には、半導体装置の内部回路20として、不良セル救済用の容量膜ヒューズ(アンチヒューズ)の両端子のうちの一方の端子が接続されている。
図5は、本発明の昇圧回路10の構成を示す。昇圧回路10は、チャージポンプ回路1と、チャージポンプ回路2と、チャージポンプ回路3と、切替部4と、制御部11とを具備する。チャージポンプ回路1は、第1電圧を昇圧して第2電圧を生成する。第2電圧は、第1電圧の2倍の電圧である。チャージポンプ回路2は、第2電圧を昇圧して第3電圧を生成する。第3電圧は、第1電圧の3倍の電圧である。チャージポンプ回路3は、第3電圧を昇圧して第4電圧を生成する。第4電圧は、第1電圧の4倍の電圧である。
制御部11は、外部からの命令により、切替信号MODE1又は切替信号MODE2を切替部4に出力する。切替部4は、切替信号MODE1に応じて、チャージポンプ回路1とチャージポンプ回路2とを直列接続して第3電圧を出力電圧VPP1としてノードX1に出力する。切替部4は、切替信号MODE2に応じて、チャージポンプ回路1とチャージポンプ回路2とチャージポンプ回路3とを直列接続して第4電圧を出力電圧VPP2としてノードX2に出力する。
制御部11は、外部からの命令により、切替信号MODE1又は切替信号MODE2を切替部4に出力する。切替部4は、切替信号MODE1に応じて、チャージポンプ回路1とチャージポンプ回路2とを直列接続して第3電圧を出力電圧VPP1としてノードX1に出力する。切替部4は、切替信号MODE2に応じて、チャージポンプ回路1とチャージポンプ回路2とチャージポンプ回路3とを直列接続して第4電圧を出力電圧VPP2としてノードX2に出力する。
このように、本発明の昇圧回路10によれば、電源電圧(第1電圧)よりも高い電圧をワード線、容量膜ヒューズのように目的別に発生することができる。この場合、昇圧回路が一つで済む。即ち、本発明の昇圧回路10では、半導体装置の内部回路20としてワード線に第3電圧(出力電圧VPP1)を印加する場合、チャージポンプ回路1とチャージポンプ回路2との2個のチャージポンプ回路を用いる。本発明の昇圧回路10では、半導体装置の内部回路20として容量膜ヒューズに第4電圧(出力電圧VPP2)を印加する場合、上記の2個のチャージポンプ回路にチャージポンプ回路3を加えた3個のチャージポンプ回路を用いる。
また、本発明の昇圧回路10によれば、回路面積を削減することができる。従来の昇圧回路100では、前述したように、半導体装置の内部回路としてワード線に第3電圧(出力電圧VPP1)を印加する場合、第1チャージポンプ回路(容量部C101)と第2チャージポンプ回路(容量部C102)との2個のチャージポンプ回路(容量部)を用いる。一方、従来の昇圧回路100では、半導体装置の内部回路として容量膜ヒューズに第4電圧(出力電圧VPP2)を印加する場合、第3チャージポンプ回路(容量部C103)と第4チャージポンプ回路(容量部C104)と第5チャージポンプ回路(容量部C105)との3個のチャージポンプ回路(容量部)を用いる。このため、従来の昇圧回路100では、合計5個のチャージポンプ回路が必要である。これに対して、本発明の昇圧回路10によれば、合計3個のチャージポンプ回路で済む。従って、本発明の昇圧回路10は、従来の昇圧回路100に対して、3/5倍の回路面積で済み、その回路面積は40%削減される。
チャージポンプ回路1は、容量部C1と、ダイオードD1とを具備する。容量部C1の負極側には、ノードQ1が接続されている。容量部C1の正極側には、ノードQ2が接続されている。ノードQ2には、第1スイッチ部5が接続されている。ダイオードD1の出力端子には、ノードQ2が接続されている。ダイオードD1の入力端子には、電源VDDが接続されている。ダイオードD1は、容量部C1から電源VDDへの逆流を防止する逆流防止素子である。電源VDDは上記の第1電圧を発生する。
チャージポンプ回路2は、容量部C2と、ダイオードD2とを具備する。容量部C2の負極側には、ノードQ3が接続されている。ノードQ3には、第1スイッチ部5が接続されている。容量部C2の正極側には、ノードQ4が接続されている。ノードQ4には、第2スイッチ部6と第3スイッチ部7とが接続されている。ダイオードD2の出力端子には、ノードQ4が接続されている。ダイオードD2の入力端子には、電源VDDが接続されている。ダイオードD2は、容量部C2から電源VDDへの逆流を防止する逆流防止素子である。
チャージポンプ回路3は、容量部C3と、ダイオードD3とを具備する。容量部C3の負極側には、ノードQ5が接続されている。ノードQ5には、第3スイッチ部7が接続されている。容量部C3の正極側には、ノードQ6が接続されている。ノードQ6には、第4スイッチ部8が接続されている。ダイオードD3の出力端子には、ノードQ6が接続されている。ダイオードD3の入力端子には、電源VDDが接続されている。ダイオードD3は、容量部C3から電源VDDへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードD1、D2、D3を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
チャージポンプ回路2は、容量部C2と、ダイオードD2とを具備する。容量部C2の負極側には、ノードQ3が接続されている。ノードQ3には、第1スイッチ部5が接続されている。容量部C2の正極側には、ノードQ4が接続されている。ノードQ4には、第2スイッチ部6と第3スイッチ部7とが接続されている。ダイオードD2の出力端子には、ノードQ4が接続されている。ダイオードD2の入力端子には、電源VDDが接続されている。ダイオードD2は、容量部C2から電源VDDへの逆流を防止する逆流防止素子である。
チャージポンプ回路3は、容量部C3と、ダイオードD3とを具備する。容量部C3の負極側には、ノードQ5が接続されている。ノードQ5には、第3スイッチ部7が接続されている。容量部C3の正極側には、ノードQ6が接続されている。ノードQ6には、第4スイッチ部8が接続されている。ダイオードD3の出力端子には、ノードQ6が接続されている。ダイオードD3の入力端子には、電源VDDが接続されている。ダイオードD3は、容量部C3から電源VDDへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードD1、D2、D3を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
制御部11は、外部からの命令により、制御信号SIG1を出力する。
切替部4は、第1スイッチ部5と、第2スイッチ部6と、第3スイッチ部7と、第4スイッチ部8とを具備する。第1スイッチ部5は、制御信号SIG1に応じて、チャージポンプ回路1とチャージポンプ回路2とを接続する。第2スイッチ部6は、制御信号SIG1と切替信号MODE1とに応じて、チャージポンプ回路2とノードX1とを接続する。第3スイッチ部7は、制御信号SIG1と切替信号MODE2とに応じて、チャージポンプ回路2とチャージポンプ回路3とを接続する。第4スイッチ部8は、制御信号SIG1と切替信号MODE2とに応じて、チャージポンプ回路3とノードX2とを接続する。
切替部4は、第1スイッチ部5と、第2スイッチ部6と、第3スイッチ部7と、第4スイッチ部8とを具備する。第1スイッチ部5は、制御信号SIG1に応じて、チャージポンプ回路1とチャージポンプ回路2とを接続する。第2スイッチ部6は、制御信号SIG1と切替信号MODE1とに応じて、チャージポンプ回路2とノードX1とを接続する。第3スイッチ部7は、制御信号SIG1と切替信号MODE2とに応じて、チャージポンプ回路2とチャージポンプ回路3とを接続する。第4スイッチ部8は、制御信号SIG1と切替信号MODE2とに応じて、チャージポンプ回路3とノードX2とを接続する。
第1スイッチ部5は、反転素子INV1と、反転素子INV2と、P型のトランジスタP1と、N型のトランジスタN1とを具備する。反転素子INV1の入力端子には、制御部11が接続され、制御信号SIG1が入力される。反転素子INV2の入力端子には、反転素子INV1の出力端子が接続されている。反転素子INV2の出力端子には、ノードQ1が接続されている。
トランジスタP1のゲートには、反転素子INV1の出力端子が接続されている。トランジスタP1のソースには、ノードQ2が接続されている。トランジスタP1のドレインには、ノードQ3が接続されている。トランジスタN1のゲートには、反転素子INV1の出力端子が接続されている。トランジスタN1のドレインには、ノードQ3が接続されている。トランジスタN1のソースは接地されている。
制御信号SIG1は、その電圧レベルが接地レベルGNDであるときにインアクティブを表し、その電圧レベルが電源VDDと同じ電圧レベルVDDであるときにアクティブを表す。トランジスタP1のゲートに印加される制御信号SIG1がアクティブを表すとき、トランジスタP1はオフする。トランジスタP1のゲートに印加される制御信号SIG1がインアクティブを表すとき、トランジスタP1はオンする。トランジスタN1のゲートに印加される制御信号SIG1がアクティブを表すとき、トランジスタN1はオンする。トランジスタN1のゲートに印加される制御信号SIG1がインアクティブを表すとき、トランジスタN1はオフする。
トランジスタP1のゲートには、反転素子INV1の出力端子が接続されている。トランジスタP1のソースには、ノードQ2が接続されている。トランジスタP1のドレインには、ノードQ3が接続されている。トランジスタN1のゲートには、反転素子INV1の出力端子が接続されている。トランジスタN1のドレインには、ノードQ3が接続されている。トランジスタN1のソースは接地されている。
制御信号SIG1は、その電圧レベルが接地レベルGNDであるときにインアクティブを表し、その電圧レベルが電源VDDと同じ電圧レベルVDDであるときにアクティブを表す。トランジスタP1のゲートに印加される制御信号SIG1がアクティブを表すとき、トランジスタP1はオフする。トランジスタP1のゲートに印加される制御信号SIG1がインアクティブを表すとき、トランジスタP1はオンする。トランジスタN1のゲートに印加される制御信号SIG1がアクティブを表すとき、トランジスタN1はオンする。トランジスタN1のゲートに印加される制御信号SIG1がインアクティブを表すとき、トランジスタN1はオフする。
第2スイッチ部6は、第2スイッチ部制御回路12と、N型のトランジスタN2とを具備する。第2スイッチ部制御回路12は、制御信号SIG1と切替信号MODE1とノードX1に印加される電圧とに基づいて、制御信号SIG2を出力する。トランジスタN2のゲートには、第2スイッチ部制御回路12が接続されている。トランジスタN2のドレインには、ノードQ4が接続されている。トランジスタN2のソースには、ノードX1が接続されている。
制御信号SIG2は、その電圧レベルが電源VDDと同じ電圧レベルVDDであるときにインアクティブを表し、その電圧レベルが、電圧レベルVDDに、ノードX1に印加される電圧VPP1を加算した、電圧レベル(VPP1+VDD)であるときにアクティブを表す。トランジスタN2のゲートに印加される制御信号SIG2がインアクティブを表すとき、トランジスタN2はオフする。トランジスタN2のゲートに印加される制御信号SIG2がアクティブを表すとき、トランジスタN2はオンする。
制御信号SIG2は、その電圧レベルが電源VDDと同じ電圧レベルVDDであるときにインアクティブを表し、その電圧レベルが、電圧レベルVDDに、ノードX1に印加される電圧VPP1を加算した、電圧レベル(VPP1+VDD)であるときにアクティブを表す。トランジスタN2のゲートに印加される制御信号SIG2がインアクティブを表すとき、トランジスタN2はオフする。トランジスタN2のゲートに印加される制御信号SIG2がアクティブを表すとき、トランジスタN2はオンする。
第3スイッチ部7は、第3スイッチ部制御回路13と、N型のトランジスタN3とを具備する。第3スイッチ部制御回路13は、制御信号SIG1と切替信号MODE2とノードX2に印加される電圧とに基づいて、制御信号SIG3を出力する。トランジスタN3のゲートには、第3スイッチ部制御回路13が接続されている。トランジスタN3のドレインには、ノードQ4が接続されている。トランジスタN3のソースには、ノードQ5が接続されている。
制御信号SIG3は、その電圧レベルが接地レベルGNDであるときにインアクティブを表し、その電圧レベルがノードX2に印加される電圧VPP2であるときにアクティブを表す。トランジスタN3のゲートに印加される制御信号SIG3がインアクティブを表すとき、トランジスタN3はオフする。トランジスタN3のゲートに印加される制御信号SIG3がアクティブを表すとき、トランジスタN3はオンする。
制御信号SIG3は、その電圧レベルが接地レベルGNDであるときにインアクティブを表し、その電圧レベルがノードX2に印加される電圧VPP2であるときにアクティブを表す。トランジスタN3のゲートに印加される制御信号SIG3がインアクティブを表すとき、トランジスタN3はオフする。トランジスタN3のゲートに印加される制御信号SIG3がアクティブを表すとき、トランジスタN3はオンする。
第4スイッチ部8は、第4スイッチ部制御回路14と、N型のトランジスタN4とを具備する。第4スイッチ部制御回路14は、制御信号SIG1と切替信号MODE2とノードX2に印加される電圧とに基づいて、制御信号SIG4を出力する。トランジスタN4のゲートには、第4スイッチ部制御回路14が接続されている。トランジスタN4のドレインには、ノードQ6が接続されている。トランジスタN4のソースには、ノードX2が接続されている。
制御信号SIG4は、その電圧レベルが電源VDDと同じ電圧レベルVDDであるときにインアクティブを表し、その電圧レベルが、電圧レベルVDDに、ノードX2に印加される電圧VPP2を加算した、電圧レベル(VPP2+VDD)であるときにアクティブを表す。トランジスタN4のゲートに印加される制御信号SIG4がインアクティブを表すとき、トランジスタN4はオフする。トランジスタN4のゲートに印加される制御信号SIG4がアクティブを表すとき、トランジスタN4はオンする。
制御信号SIG4は、その電圧レベルが電源VDDと同じ電圧レベルVDDであるときにインアクティブを表し、その電圧レベルが、電圧レベルVDDに、ノードX2に印加される電圧VPP2を加算した、電圧レベル(VPP2+VDD)であるときにアクティブを表す。トランジスタN4のゲートに印加される制御信号SIG4がインアクティブを表すとき、トランジスタN4はオフする。トランジスタN4のゲートに印加される制御信号SIG4がアクティブを表すとき、トランジスタN4はオンする。
切替部4は、更に、第5スイッチ部9を具備する。
第5スイッチ部9は、第5スイッチ部制御回路15と、N型のトランジスタN5とを具備する。第5スイッチ部制御回路15は、制御信号SIG1と切替信号MODE2とに基づいて、制御信号SIG5を出力する。トランジスタN5のゲートには、第5スイッチ部制御回路15が接続されている。トランジスタN5のドレインには、ノードQ5が接続されている。トランジスタN5のソースは接地されている。
第5スイッチ部9は、第5スイッチ部制御回路15と、N型のトランジスタN5とを具備する。第5スイッチ部制御回路15は、制御信号SIG1と切替信号MODE2とに基づいて、制御信号SIG5を出力する。トランジスタN5のゲートには、第5スイッチ部制御回路15が接続されている。トランジスタN5のドレインには、ノードQ5が接続されている。トランジスタN5のソースは接地されている。
図6は、本発明の昇圧回路10の第2スイッチ部制御回路12の構成を示す。
第2スイッチ部制御回路12は、Not Andである論理回路NAND1と、反転素子INV3と、回路L1と、容量部C4と、ダイオードD4とを具備する。論理回路NAND1の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE1とが入力される。反転素子INV3の入力端子には、論理回路NAND1の出力端子が接続されている。反転素子INV3の出力端子には、回路L1が接続されている。容量部C4の負極側には、回路L1が接続されている。容量部C4の正極側には、トランジスタN2のゲートが接続されている。ダイオードD4の入力端子には、電源VDDが接続されている。ダイオードD4は、容量部C4から電源VDDへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードD4を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
回路L1は、N型のトランジスタN6と、反転素子INV4と、N型のトランジスタN7と、P型のトランジスタP2と、P型のトランジスタP3とを具備する。N型のトランジスタN6のゲートには、反転素子INV3の出力端子が接続されている。トランジスタN6のソースは接地されている。反転素子INV4の入力端子には、反転素子INV3の出力端子が接続されている。トランジスタN7のゲートには、反転素子INV4の出力端子が接続されている。トランジスタN7のソースは接地されている。トランジスタN7のドレインには、容量部C4の負極側が接続されている。トランジスタP2のソースには、ノードX1が接続され、出力電圧VPP1が印加される。トランジスタP2のゲートには、トランジスタN7のドレインが接続されている。トランジスタP2のドレインには、トランジスタN6のドレインが接続されている。トランジスタP3のソースには、ノードX1が接続され、出力電圧VPP1が印加される。トランジスタP3のゲートには、トランジスタN6のドレインが接続されている。トランジスタP3のドレインには、トランジスタN7のドレインが接続されている。
第2スイッチ部制御回路12は、Not Andである論理回路NAND1と、反転素子INV3と、回路L1と、容量部C4と、ダイオードD4とを具備する。論理回路NAND1の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE1とが入力される。反転素子INV3の入力端子には、論理回路NAND1の出力端子が接続されている。反転素子INV3の出力端子には、回路L1が接続されている。容量部C4の負極側には、回路L1が接続されている。容量部C4の正極側には、トランジスタN2のゲートが接続されている。ダイオードD4の入力端子には、電源VDDが接続されている。ダイオードD4は、容量部C4から電源VDDへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードD4を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
回路L1は、N型のトランジスタN6と、反転素子INV4と、N型のトランジスタN7と、P型のトランジスタP2と、P型のトランジスタP3とを具備する。N型のトランジスタN6のゲートには、反転素子INV3の出力端子が接続されている。トランジスタN6のソースは接地されている。反転素子INV4の入力端子には、反転素子INV3の出力端子が接続されている。トランジスタN7のゲートには、反転素子INV4の出力端子が接続されている。トランジスタN7のソースは接地されている。トランジスタN7のドレインには、容量部C4の負極側が接続されている。トランジスタP2のソースには、ノードX1が接続され、出力電圧VPP1が印加される。トランジスタP2のゲートには、トランジスタN7のドレインが接続されている。トランジスタP2のドレインには、トランジスタN6のドレインが接続されている。トランジスタP3のソースには、ノードX1が接続され、出力電圧VPP1が印加される。トランジスタP3のゲートには、トランジスタN6のドレインが接続されている。トランジスタP3のドレインには、トランジスタN7のドレインが接続されている。
図7は、本発明の昇圧回路10の第3スイッチ部制御回路13の構成を示す。
第3スイッチ部制御回路13は、Not Andである論理回路NAND2と、反転素子INV5と、回路L2とを具備する。論理回路NAND2の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE2とが入力される。反転素子INV5の入力端子には、論理回路NAND2の出力端子が接続されている。反転素子INV5の出力端子には、回路L2が接続されている。
回路L2は、N型のトランジスタN8と、反転素子INV6と、N型のトランジスタN9と、P型のトランジスタP4と、P型のトランジスタP5とを具備する。N型のトランジスタN8のゲートには、反転素子INV5の出力端子が接続されている。トランジスタN8のソースは接地されている。反転素子INV6の入力端子には、反転素子INV5の出力端子が接続されている。トランジスタN9のゲートには、反転素子INV4の出力端子が接続されている。トランジスタN9のソースは接地されている。トランジスタN9のドレインには、トランジスタN3のゲートが接続されている。トランジスタP4のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP4のゲートには、トランジスタN9のドレインが接続されている。トランジスタP4のドレインには、トランジスタN8のドレインが接続されている。トランジスタP5のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP5のゲートには、トランジスタN8のドレインが接続されている。トランジスタP5のドレインには、トランジスタN9のドレインが接続されている。
第3スイッチ部制御回路13は、Not Andである論理回路NAND2と、反転素子INV5と、回路L2とを具備する。論理回路NAND2の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE2とが入力される。反転素子INV5の入力端子には、論理回路NAND2の出力端子が接続されている。反転素子INV5の出力端子には、回路L2が接続されている。
回路L2は、N型のトランジスタN8と、反転素子INV6と、N型のトランジスタN9と、P型のトランジスタP4と、P型のトランジスタP5とを具備する。N型のトランジスタN8のゲートには、反転素子INV5の出力端子が接続されている。トランジスタN8のソースは接地されている。反転素子INV6の入力端子には、反転素子INV5の出力端子が接続されている。トランジスタN9のゲートには、反転素子INV4の出力端子が接続されている。トランジスタN9のソースは接地されている。トランジスタN9のドレインには、トランジスタN3のゲートが接続されている。トランジスタP4のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP4のゲートには、トランジスタN9のドレインが接続されている。トランジスタP4のドレインには、トランジスタN8のドレインが接続されている。トランジスタP5のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP5のゲートには、トランジスタN8のドレインが接続されている。トランジスタP5のドレインには、トランジスタN9のドレインが接続されている。
図8は、本発明の昇圧回路10の第4スイッチ部制御回路14の構成を示す。
第4スイッチ部制御回路14は、Not Andである論理回路NAND3と、反転素子INV7と、回路L3と、容量部C5と、ダイオードD5とを具備する。論理回路NAND3の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE2とが入力される。反転素子INV7の入力端子には、論理回路NAND3の出力端子が接続されている。反転素子INV7の出力端子には、回路L3が接続されている。容量部C5の負極側には、回路L3が接続されている。容量部C5の正極側には、トランジスタN4のゲートが接続されている。ダイオードD5の入力端子には、電源VDDが接続されている。ダイオードD5は、容量部C5から電源VDDへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードD5を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
回路L3は、N型のトランジスタN10と、反転素子INV8と、N型のトランジスタN11と、P型のトランジスタP6と、P型のトランジスタP7とを具備する。N型のトランジスタN10のゲートには、反転素子INV7の出力端子が接続されている。トランジスタN10のソースは接地されている。反転素子INV8の入力端子には、反転素子INV7の出力端子が接続されている。トランジスタN11のゲートには、反転素子INV8の出力端子が接続されている。トランジスタN11のソースは接地されている。トランジスタN11のドレインには、容量部C5の負極側が接続されている。トランジスタP6のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP6のゲートには、トランジスタN11のドレインが接続されている。トランジスタP6のドレインには、トランジスタN10のドレインが接続されている。トランジスタP7のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP7のゲートには、トランジスタN10のドレインが接続されている。トランジスタP7のドレインには、トランジスタN11のドレインが接続されている。
第4スイッチ部制御回路14は、Not Andである論理回路NAND3と、反転素子INV7と、回路L3と、容量部C5と、ダイオードD5とを具備する。論理回路NAND3の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE2とが入力される。反転素子INV7の入力端子には、論理回路NAND3の出力端子が接続されている。反転素子INV7の出力端子には、回路L3が接続されている。容量部C5の負極側には、回路L3が接続されている。容量部C5の正極側には、トランジスタN4のゲートが接続されている。ダイオードD5の入力端子には、電源VDDが接続されている。ダイオードD5は、容量部C5から電源VDDへの逆流を防止する逆流防止素子である。
逆流防止素子としてダイオードD5を例示しているが、逆流防止素子は、トランジスタで構成されていてもよい。
回路L3は、N型のトランジスタN10と、反転素子INV8と、N型のトランジスタN11と、P型のトランジスタP6と、P型のトランジスタP7とを具備する。N型のトランジスタN10のゲートには、反転素子INV7の出力端子が接続されている。トランジスタN10のソースは接地されている。反転素子INV8の入力端子には、反転素子INV7の出力端子が接続されている。トランジスタN11のゲートには、反転素子INV8の出力端子が接続されている。トランジスタN11のソースは接地されている。トランジスタN11のドレインには、容量部C5の負極側が接続されている。トランジスタP6のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP6のゲートには、トランジスタN11のドレインが接続されている。トランジスタP6のドレインには、トランジスタN10のドレインが接続されている。トランジスタP7のソースには、ノードX2が接続され、出力電圧VPP2が印加される。トランジスタP7のゲートには、トランジスタN10のドレインが接続されている。トランジスタP7のドレインには、トランジスタN11のドレインが接続されている。
図9は、本発明の昇圧回路10の第5スイッチ部制御回路15の構成を示す。
第5スイッチ部制御回路15は、Not Andである論理回路NAND4を具備する。論理回路NAND4の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE2とが入力される。論理回路NAND4の出力端子には、トランジスタN5のゲートが接続されている。
第5スイッチ部制御回路15は、Not Andである論理回路NAND4を具備する。論理回路NAND4の入力端子には、制御部11が接続され、制御信号SIG1と切替信号MODE2とが入力される。論理回路NAND4の出力端子には、トランジスタN5のゲートが接続されている。
次に、本発明の昇圧回路10の動作について説明する。昇圧回路10の動作として、第1モード、第2モードが挙げられる。第1モードでは、昇圧回路10は、チャージポンプ回路1とチャージポンプ回路2とを直列接続して出力電圧VPP1(第3電圧)をノードX1に出力する。第2モードでは、昇圧回路10は、チャージポンプ回路1とチャージポンプ回路2とチャージポンプ回路3とを直列接続して出力電圧VPP2(第4電圧)をノードX2に出力する。
まず、第1モードについて説明する。図10は、本発明の昇圧回路10の動作として、第1モードを示すフローチャートである。第1モードでは、プリチャージ期間と昇圧期間とが交互に実行される。
制御部11は、第1モードにおいて、外部からの命令により、切替信号MODE1を切替部4に出力する。この場合、切替信号MODE1は第1状態(アクティブ)を表し、切替信号MODE2は第2状態(インアクティブ)を表す。
制御部11は、第1モードにおいて、外部からの命令により、切替信号MODE1を切替部4に出力する。この場合、切替信号MODE1は第1状態(アクティブ)を表し、切替信号MODE2は第2状態(インアクティブ)を表す。
プリチャージ期間t11において、制御部11は、外部からの命令により、制御信号SIG1を出力しない。この場合、制御信号SIG1は、インアクティブを表す。
反転素子INV1から出力される制御信号SIG1は、アクティブを表す。このため、第1スイッチ部5のトランジスタP1はオフし、第1スイッチ部5のトランジスタN1はオンする。即ち、トランジスタN1は、容量部C2の負極側を接地する。
切替信号MODE1がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として電圧レベルVDDをトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はインアクティブを表し、トランジスタN2はオフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として接地レベルGNDをトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、インアクティブを表し、トランジスタN3はオフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として電圧レベルVDDをトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4はオフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として電圧レベルVDDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、アクティブを表し、トランジスタN5はオンし、容量部C3の負極側を接地する。
反転素子INV1から出力される制御信号SIG1は、アクティブを表す。このため、第1スイッチ部5のトランジスタP1はオフし、第1スイッチ部5のトランジスタN1はオンする。即ち、トランジスタN1は、容量部C2の負極側を接地する。
切替信号MODE1がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として電圧レベルVDDをトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はインアクティブを表し、トランジスタN2はオフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として接地レベルGNDをトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、インアクティブを表し、トランジスタN3はオフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として電圧レベルVDDをトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4はオフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として電圧レベルVDDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、アクティブを表し、トランジスタN5はオンし、容量部C3の負極側を接地する。
このプリチャージ期間t11において、容量部C1には、電源VDDに対応する電荷が蓄積され、ノードQ1に印加される電圧のレベルは、0(GND)であり、ノードQ2に印加される電圧のレベルは、電源VDDと同じ第1電圧VDDである。容量部C2には、電源VDDに対応する電荷が蓄積され、ノードQ3に印加される電圧のレベルは、0(GND)であり、ノードQ4に印加される電圧のレベルは、電源VDDと同じ第1電圧VDDである。容量部C3には、電源VDDに対応する電荷が蓄積され、ノードQ5に印加される電圧のレベルは、0(GND)であり、ノードQ6に印加される電圧のレベルは、電源VDDと同じ第1電圧VDDである。
プリチャージ期間t11の次の昇圧期間t12において、制御部11は、外部からの命令により、制御信号SIG1を出力する。この場合、制御信号SIG1は、アクティブを表す。
反転素子INV1から出力される制御信号SIG1は、インアクティブを表す。このため、第1スイッチ部5のトランジスタP1はオンし、第1スイッチ部5のトランジスタN1はオフする。即ち、トランジスタP1は、容量部C1の正極側と容量部C2の負極側とを接続する。
切替信号MODE1がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として、電圧レベルVDDに、ノードX1に印加される電圧VPP1を加算した、電圧レベル(VPP1+VDD)をトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はアクティブを表し、トランジスタN2は、オンし、容量部C2の正極側とノードX1とを接続する。
切替信号MODE2がインアクティブを表し、制御信号SIG1がアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として接地レベルGNDをトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、インアクティブを表し、トランジスタN3は、プリチャージ期間t11に引き続き、オフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として電圧レベルVDDをトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4は、プリチャージ期間t11に引き続き、オフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として電圧レベルVDDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、アクティブを表し、トランジスタN5は、プリチャージ期間t11に引き続き、オンし、容量部C3の負極側を接地する。
反転素子INV1から出力される制御信号SIG1は、インアクティブを表す。このため、第1スイッチ部5のトランジスタP1はオンし、第1スイッチ部5のトランジスタN1はオフする。即ち、トランジスタP1は、容量部C1の正極側と容量部C2の負極側とを接続する。
切替信号MODE1がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として、電圧レベルVDDに、ノードX1に印加される電圧VPP1を加算した、電圧レベル(VPP1+VDD)をトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はアクティブを表し、トランジスタN2は、オンし、容量部C2の正極側とノードX1とを接続する。
切替信号MODE2がインアクティブを表し、制御信号SIG1がアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として接地レベルGNDをトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、インアクティブを表し、トランジスタN3は、プリチャージ期間t11に引き続き、オフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として電圧レベルVDDをトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4は、プリチャージ期間t11に引き続き、オフする。
切替信号MODE2がインアクティブを表し、制御信号SIG1がアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として電圧レベルVDDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、アクティブを表し、トランジスタN5は、プリチャージ期間t11に引き続き、オンし、容量部C3の負極側を接地する。
この昇圧期間t12において、ノードQ1に印加される電圧のレベルは、容量部C1に蓄積された電荷に対応する第1電圧VDDであり、ノードQ2に印加される電圧のレベルは、第1電圧VDDに、電源VDDが加算された第2電圧(2*VDD)に昇圧される。同時に、ノードQ3に印加される電圧のレベルは、第2電圧(2*VDD)になる。ノードQ4に印加される電圧のレベルは、第2電圧(2*VDD)に、電源VDDが加算された第3電圧(3*VDD)に昇圧される。同時に、ノードX1に印加される電圧のレベルは、第3電圧(3*VDD)である。
昇圧期間t12の次のプリチャージ期間t13において、昇圧回路10は、プリチャージ期間t11における動作と同じ動作を行なう。プリチャージ期間t13の次の昇圧期間t14において、昇圧回路10は、昇圧期間t12における動作と同じ動作を行なう。
次に、第2モードについて説明する。図11は、本発明の昇圧回路10の動作として、第2モードを示すフローチャートである。第2モードでは、プリチャージ期間と昇圧期間とが交互に実行される。
制御部11は、第2モードにおいて、外部からの命令により、切替信号MODE2を切替部4に出力する。この場合、切替信号MODE1は第2状態(インアクティブ)を表し、切替信号MODE2は第2状態(アクティブ)を表す。
制御部11は、第2モードにおいて、外部からの命令により、切替信号MODE2を切替部4に出力する。この場合、切替信号MODE1は第2状態(インアクティブ)を表し、切替信号MODE2は第2状態(アクティブ)を表す。
プリチャージ期間t21において、制御部11は、外部からの命令により、制御信号SIG1を出力しない。この場合、制御信号SIG1は、インアクティブを表す。
反転素子INV1から出力される制御信号SIG1は、アクティブを表す。このため、第1スイッチ部5のトランジスタP1はオフし、第1スイッチ部5のトランジスタN1はオンする。即ち、トランジスタN1は、容量部C2の負極側を接地する。
切替信号MODE1がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として電圧レベルVDDをトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はインアクティブを表し、トランジスタN2はオフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として接地レベルGNDをトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、インアクティブを表し、トランジスタN3はオフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として電圧レベルVDDをトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4はオフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として電圧レベルVDDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、アクティブを表し、トランジスタN5はオンし、容量部C3の負極側を接地する。
反転素子INV1から出力される制御信号SIG1は、アクティブを表す。このため、第1スイッチ部5のトランジスタP1はオフし、第1スイッチ部5のトランジスタN1はオンする。即ち、トランジスタN1は、容量部C2の負極側を接地する。
切替信号MODE1がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として電圧レベルVDDをトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はインアクティブを表し、トランジスタN2はオフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として接地レベルGNDをトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、インアクティブを表し、トランジスタN3はオフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として電圧レベルVDDをトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4はオフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として電圧レベルVDDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、アクティブを表し、トランジスタN5はオンし、容量部C3の負極側を接地する。
このプリチャージ期間t11において、容量部C1には、電源VDDに対応する電荷が蓄積され、ノードQ1に印加される電圧のレベルは、0(GND)であり、ノードQ2に印加される電圧のレベルは、電源VDDと同じ第1電圧VDDである。容量部C2には、電源VDDに対応する電荷が蓄積され、ノードQ3に印加される電圧のレベルは、0(GND)であり、ノードQ4に印加される電圧のレベルは、電源VDDと同じ第1電圧VDDである。容量部C3には、電源VDDに対応する電荷が蓄積され、ノードQ5に印加される電圧のレベルは、0(GND)であり、ノードQ6に印加される電圧のレベルは、電源VDDと同じ第1電圧VDDである。
プリチャージ期間t21の次の昇圧期間t22において、制御部11は、外部からの命令により、制御信号SIG1を出力する。この場合、制御信号SIG1は、アクティブを表す。
反転素子INV1から出力される制御信号SIG1は、インアクティブを表す。このため、第1スイッチ部5のトランジスタP1はオンし、第1スイッチ部5のトランジスタN1はオフする。即ち、トランジスタP1は、容量部C1の正極側と容量部C2の負極側とを接続する。
切替信号MODE1がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として電圧レベルVDDをトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はインアクティブを表し、トランジスタN2は、プリチャージ期間t21に引き続き、オフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として、ノードX2に印加される電圧VPP2をトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、アクティブを表し、トランジスタN3は、オンし、容量部C2の正極側と容量部C3の負極側とを接続する。
切替信号MODE2がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として、電圧レベルVDDに、ノードX2に印加される電圧VPP2を加算した、電圧レベル(VPP2+VDD)をトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4は、オンし、容量部C3の正極側とノードX2とを接続する。
切替信号MODE2がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として接地レベルGNDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、インアクティブを表し、トランジスタN5は、オフする。
反転素子INV1から出力される制御信号SIG1は、インアクティブを表す。このため、第1スイッチ部5のトランジスタP1はオンし、第1スイッチ部5のトランジスタN1はオフする。即ち、トランジスタP1は、容量部C1の正極側と容量部C2の負極側とを接続する。
切替信号MODE1がインアクティブを表し、制御信号SIG1がインアクティブを表す。このため、第2スイッチ部6の第2スイッチ部制御回路12は、制御信号SIG2として電圧レベルVDDをトランジスタN2のゲートに出力する。即ち、トランジスタN2のゲートに印加される制御信号SIG2はインアクティブを表し、トランジスタN2は、プリチャージ期間t21に引き続き、オフする。
切替信号MODE2がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第3スイッチ部7の第3スイッチ部制御回路13は、制御信号SIG3として、ノードX2に印加される電圧VPP2をトランジスタN3のゲートに出力する。即ち、トランジスタN3のゲートに印加される制御信号SIG3は、アクティブを表し、トランジスタN3は、オンし、容量部C2の正極側と容量部C3の負極側とを接続する。
切替信号MODE2がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第4スイッチ部8の第4スイッチ部制御回路14は、制御信号SIG4として、電圧レベルVDDに、ノードX2に印加される電圧VPP2を加算した、電圧レベル(VPP2+VDD)をトランジスタN4のゲートに出力する。即ち、トランジスタN4のゲートに印加される制御信号SIG4は、インアクティブを表し、トランジスタN4は、オンし、容量部C3の正極側とノードX2とを接続する。
切替信号MODE2がアクティブを表し、制御信号SIG1がアクティブを表す。このため、第5スイッチ部9の第5スイッチ部制御回路15は、制御信号SIG5として接地レベルGNDをトランジスタN5のゲートに出力する。即ち、トランジスタN5のゲートに印加される制御信号SIG5は、インアクティブを表し、トランジスタN5は、オフする。
この昇圧期間t22において、ノードQ1に印加される電圧のレベルは、容量部C1に蓄積された電荷に対応する第1電圧VDDであり、ノードQ2に印加される電圧のレベルは、第1電圧VDDに、電源VDDが加算された第2電圧(2*VDD)に昇圧される。同時に、ノードQ3に印加される電圧のレベルは、第2電圧(2*VDD)になる。ノードQ4に印加される電圧のレベルは、第2電圧(2*VDD)に、電源VDDが加算された第3電圧(3*VDD)に昇圧される。同時に、ノードQ5に印加される電圧のレベルは、第3電圧(3*VDD)である。ノードQ6に印加される電圧のレベルは、第3電圧(3*VDD)に、電源VDDが加算された第4電圧(4*VDD)に昇圧される。同時に、ノードX2に印加される電圧のレベルは、第4電圧(4*VDD)である。
昇圧期間t22の次のプリチャージ期間t23において、昇圧回路10は、プリチャージ期間t21における動作と同じ動作を行なう。プリチャージ期間t23の次の昇圧期間t24において、昇圧回路10は、昇圧期間t22における動作と同じ動作を行なう。
以上の説明により、本発明の昇圧回路10では、第1モードにおいて、半導体装置の内部回路20としてワード線に第3電圧(3*VDD、出力電圧VPP1)を印加する場合、チャージポンプ回路1(容量部C1)とチャージポンプ回路2(容量部C2)との2個のチャージポンプ回路(容量部)を用いる。本発明の昇圧回路10では、第2モードにおいて、半導体装置の内部回路20として容量膜ヒューズに第4電圧(4*VDD、出力電圧VPP2)を印加する場合、上記の2個のチャージポンプ回路(容量部)にチャージポンプ回路3(容量部C3)を加えた3個のチャージポンプ回路(容量部)を用いる。従って、本発明の昇圧回路10は、一つの昇圧回路により、ワード線に第3電圧(3*VDD、出力電圧VPP1)を印加する場合と、容量膜ヒューズに第4電圧(4*VDD、出力電圧VPP2)を印加する場合とを実現する。本発明の昇圧回路10によれば、電源電圧(第1電圧VDD)よりも高い電圧をワード線、容量膜ヒューズのように目的別に供給することができる。
前述したように、従来の昇圧回路100では、半導体装置の内部回路としてワード線に第3電圧(3*VDD、出力電圧VPP1)を印加する場合、第1チャージポンプ回路(容量部C101)と第2チャージポンプ回路(容量部C102)との2個のチャージポンプ回路(容量部)を用いる。一方、従来の昇圧回路100では、半導体装置の内部回路として容量膜ヒューズに第4電圧(4*VDD、出力電圧VPP2)を印加する場合、第3チャージポンプ回路(容量部C103)と第4チャージポンプ回路(容量部C104)と第5チャージポンプ回路(容量部C105)との3個のチャージポンプ回路(容量部)を用いる。このため、従来の昇圧回路100では、合計5個のチャージポンプ回路(容量部)が必要である。これに対して、本発明の昇圧回路10によれば、合計3個のチャージポンプ回路(容量部)で済む。従って、本発明の昇圧回路10は、従来の昇圧回路100に対して、3/5倍の回路面積で済み、その回路面積は40%削減される。本発明の昇圧回路10によれば、回路面積を削減することができる。
本発明の昇圧回路10では、チャージポンプ回路を最大3段接続としているが、チャージポンプ回路を直列接続する段数を更に増やしてN段(Nは2以上の整数)とすることも可能である。この場合、切替部4は、切替信号に応じて、N個のチャージポンプ回路(1、2、3)のうちのJ個(Jは2≦J≦Nを満たす整数)のチャージポンプ回路を直列接続して電源電圧の(J+1)倍の電圧を半導体装置の内部回路20に出力する。
1、2、3 チャージポンプ回路
4 切替部
5 第1スイッチ部
6 第2スイッチ部
7 第3スイッチ部
8 第4スイッチ部
9 第5スイッチ部
10 昇圧回路
11 制御部
12 第2スイッチ部制御回路
13 第3スイッチ部制御回路
14 第4スイッチ部制御回路
15 第5スイッチ部制御回路
20 半導体装置の内部回路
C1、C2、C3、C4 容量部
D1、D2、D3、D4 ダイオード
INV1、INV2、INV3、INV4、INV5、INV6 反転素子
L1、L2 回路
MODE1、MODE2 切替信号
NAND1、NAND2、NAND4 論理回路(Not And)
N1、N2、N3、N4、N5、N6、N7、N8、N9 トランジスタ(N型)
P1、P2、P3、P4、P5 トランジスタ(P型)
Q1、Q2、Q3、Q4、Q5、Q6 ノード
SIG1、SIG2、SIG3、SIG4、SIG5 制御信号
VDD 電源
VPP1、VPP2 出力電圧
X1、X2 ノード
4 切替部
5 第1スイッチ部
6 第2スイッチ部
7 第3スイッチ部
8 第4スイッチ部
9 第5スイッチ部
10 昇圧回路
11 制御部
12 第2スイッチ部制御回路
13 第3スイッチ部制御回路
14 第4スイッチ部制御回路
15 第5スイッチ部制御回路
20 半導体装置の内部回路
C1、C2、C3、C4 容量部
D1、D2、D3、D4 ダイオード
INV1、INV2、INV3、INV4、INV5、INV6 反転素子
L1、L2 回路
MODE1、MODE2 切替信号
NAND1、NAND2、NAND4 論理回路(Not And)
N1、N2、N3、N4、N5、N6、N7、N8、N9 トランジスタ(N型)
P1、P2、P3、P4、P5 トランジスタ(P型)
Q1、Q2、Q3、Q4、Q5、Q6 ノード
SIG1、SIG2、SIG3、SIG4、SIG5 制御信号
VDD 電源
VPP1、VPP2 出力電圧
X1、X2 ノード
Claims (26)
- 第1電圧を昇圧して第2電圧を生成する第1チャージポンプ回路と、
前記第2電圧を昇圧して第3電圧を生成する第2チャージポンプ回路と、
前記第3電圧を昇圧して第4電圧を生成する第3チャージポンプ回路と、
第1切替信号に応じて、前記第1チャージポンプ回路と前記第2チャージポンプ回路とを直列接続して前記第3電圧を半導体装置の内部回路に出力し、第2切替信号に応じて、前記第1チャージポンプ回路と前記第2チャージポンプ回路と前記第3チャージポンプ回路とを直列接続して前記第4電圧を前記半導体装置の内部回路に出力する切替部と
を具備する昇圧回路。 - 請求項1に記載の昇圧回路において、
前記切替部は、
第1制御信号に応じて、前記第1チャージポンプ回路と前記第2チャージポンプ回路とを接続するための第1スイッチ部と、
前記第1制御信号と前記第1切替信号とに応じて、前記第2チャージポンプ回路と前記半導体装置の内部回路の第1ノードとを接続するための第2スイッチ部と、
前記第1制御信号と前記第2切替信号とに応じて、前記第2チャージポンプ回路と前記第3チャージポンプ回路とを接続するための第3スイッチ部と、
前記第1制御信号と前記第2切替信号とに応じて、前記第3チャージポンプ回路と前記半導体装置の内部回路の第2ノードとを接続するための第4スイッチ部と
を具備する昇圧回路。 - 請求項2に記載の昇圧回路において、
前記第1チャージポンプ回路は、
その正極側が前記第1スイッチ部に接続された第1容量部と、
その出力が前記第1容量部の正極側に接続され、その入力が電源に接続され、前記第1容量部から前記電源への逆流を防止する第1逆流防止素子とを具備し、
前記電源は前記第1電圧を発生し、
前記第2チャージポンプ回路は、
その負極側が前記第1スイッチ部に接続され、その正極側が前記第2スイッチ部と前記第3スイッチ部とに接続された第2容量部と、
その出力が前記第2容量部の正極側に接続され、その入力が前記電源に接続され、前記第2容量部から前記電源への逆流を防止する第2逆流防止素子とを具備し、
前記第3チャージポンプ回路は、
その負極側が前記第3スイッチ部に接続され、その正極側が前記第4スイッチ部に接続された第3容量部と、
その出力が前記第3容量部の正極側に接続され、その入力が前記電源に接続され、前記第3容量部から前記電源への逆流を防止する第3逆流防止素子と
を具備する昇圧回路。 - 請求項3に記載の昇圧回路において、
前記第1スイッチ部は、
前記第1制御信号が入力される第1反転素子と、
その入力が前記第1反転素子の出力に接続され、その出力が前記第1容量部の負極側に接続された第2反転素子と、
そのゲートが前記第1反転素子の出力に接続され、前記第1反転素子に入力される前記第1制御信号が第1状態を表すとき、前記第1容量部の正極側と前記第2容量部の負極側とを接続する第1導電型の第1トランジスタと、
そのゲートが前記第1反転素子の出力に接続され、前記第1反転素子に入力される前記第1制御信号が第2状態を表すとき、前記第2容量部の負極側を接地する第2導電型の第2トランジスタと
を具備する昇圧回路。 - 請求項4に記載の昇圧回路において、
前記第2スイッチ部は、
前記第1制御信号と前記第1切替信号と前記第1ノードに印加される電圧とに基づいて、第2制御信号を出力する第2スイッチ部制御回路と、
そのゲートが前記第2スイッチ部制御回路に接続され、前記第1制御信号と前記第1切替信号とが前記第1状態を表すとき、前記第2容量部の正極側と第1ノードとを接続する前記第2導電型の第3トランジスタと
を具備する
昇圧回路。 - 請求項5に記載の昇圧回路において、
前記第3スイッチ部は、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第2ノードに印加される電圧に基づいて、第3制御信号を出力する第3スイッチ部制御回路と、
そのゲートが前記第3スイッチ部制御回路に接続され、前記第3制御信号が前記第1状態を表すとき、前記第2容量部の正極側と前記第3容量部の負極側とを接続する前記第2導電型の第4トランジスタと
を具備する昇圧回路。 - 請求項6に記載の昇圧回路において、
前記第4スイッチ部は、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第2ノードに印加される電圧に基づいて、第4制御信号を出力する第4スイッチ部制御回路と、
そのゲートが前記第4スイッチ部制御回路に接続され、前記第4制御信号が前記第1状態を表すとき、前記第3容量部の正極側と前記第2ノードとを接続する前記第2導電型の第5トランジスタと
を具備する昇圧回路。 - 請求項7に記載の昇圧回路において、
前記切替部は、更に、
第5スイッチ部を具備し、
前記第5スイッチ部は、
前記第1制御信号と前記第2切替信号との少なくとも1つが前記第2状態を表すとき、第5制御信号を出力する第5スイッチ部制御回路と、
そのゲートが前記第5スイッチ部制御回路に接続され、前記第5制御信号に応じて、前記第3容量部の負極側を接地する前記第2導電型の第6トランジスタと
を具備する昇圧回路。 - 請求項5に記載の昇圧回路において、
前記第1導電型がP型であり、前記第2導電型がN型であるとき、
前記第2スイッチ部制御回路は、
前記第1制御信号と前記第1切替信号とが入力される第1NAND回路と、
その入力が前記第1NAND回路の出力に接続された第3反転素子と、
そのゲートが前記第3反転素子の出力に接続され、そのソースが接地された前記第2導電型の第7トランジスタと、
その入力が前記第3反転素子の出力に接続された第4反転素子と、
そのゲートが前記第4反転素子の出力に接続され、そのソースが接地された前記第2導電型の第8トランジスタと、
そのソースが前記第1ノードに接続され、そのゲートが前記第8トランジスタのドレインに接続され、そのドレインが前記第7トランジスタのドレインに接続された前記第1導電型の第9トランジスタと、
そのソースが前記第1ノードに接続され、そのゲートが前記第7トランジスタのドレインに接続され、そのドレインが前記第8トランジスタのドレインに接続された前記第1導電型の第10トランジスタと、
その負極側が前記第8トランジスタのドレインに接続され、その正極側が前記第3トランジスタのゲートに接続された第4容量部と、
その出力が前記第4容量部の正極側に接続され、その入力が前記電源に接続され、前記第4容量部から前記電源への逆流を防止する第4逆流防止素子とを具備し、
前記第1制御信号と前記第1切替信号とが前記第1状態を表すとき、前記第3トランジスタのゲートに印加される前記第2制御信号は前記第1状態を表す
昇圧回路。 - 請求項6に記載の昇圧回路において、
前記第1導電型がP型であり、前記第2導電型がN型であるとき、
前記第3スイッチ部制御回路は、
前記第1制御信号と前記第2切替信号とが入力される第2NAND回路と、
その入力が前記第2NAND回路の出力に接続された第5反転素子と、
そのゲートが前記第5反転素子の出力に接続され、そのソースが接地された前記第2導電型の第11トランジスタと、
その入力が前記第5反転素子の出力に接続された第6反転素子と、
そのゲートが前記第6反転素子の出力に接続され、そのドレインが前記第4トランジスタのゲートに接続され、そのソースが接地された前記第2導電型の第12トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第12トランジスタのドレインに接続され、そのドレインが前記第11トランジスタのドレインに接続された前記第1導電型の第13トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第11トランジスタのドレインに接続され、そのドレインが前記第12トランジスタのドレインに接続された前記第1導電型の第14トランジスタとを具備し、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第4トランジスタのゲートに印加される前記第3制御信号は前記第1状態を表す
昇圧回路。 - 請求項7に記載の昇圧回路において、
前記第1導電型がP型であり、前記第2導電型がN型であるとき、
前記第4スイッチ部制御回路は、
前記第1制御信号と前記第2切替信号とが入力される第3NAND回路と、
その入力が前記第3NAND回路の出力に接続された第7反転素子と、
そのゲートが前記第7反転素子の出力に接続され、そのソースが接地された前記第2導電型の第15トランジスタと、
その入力が前記第7反転素子の出力に接続された第8反転素子と、
そのゲートが前記第8反転素子の出力に接続され、そのソースが接地された前記第2導電型の第16トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第16トランジスタのドレインに接続され、そのドレインが前記第15トランジスタのドレインに接続された前記第1導電型の第17トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第15トランジスタのドレインに接続され、そのドレインが前記第16トランジスタのドレインに接続された前記第1導電型の第18トランジスタと、
その負極側が前記第16トランジスタのドレインに接続され、その正極側が前記第3トランジスタのゲートに接続された第5容量部と、
その出力が前記第5容量部の正極側に接続され、その入力が前記電源に接続され、前記第5容量部から前記電源への逆流を防止する第5逆流防止素子とを具備し、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第5トランジスタのゲートに印加される前記第4制御信号は前記第1状態を表す
昇圧回路。 - 請求項8に記載の昇圧回路において、
前記第2導電型がN型であるとき、
第5スイッチ部制御回路は、
前記第1制御信号と前記第2切替信号とが入力され、その出力が前記第6トランジスタのゲートに接続された第4NAND回路を具備し、
前記第1制御信号と前記第2切替信号との少なくとも1つが前記第2状態を表すとき、前記第6トランジスタのゲートに印加される前記第5制御信号は前記第1状態を表す
昇圧回路。 - 電源電圧が印加されるN個(Nは2以上の整数)のチャージポンプ回路と、
切替信号に応じて、前記N個のチャージポンプ回路のうちのJ個(Jは2≦J≦Nを満たす整数)のチャージポンプ回路を直列接続して前記電源電圧の(J+1)倍の電圧を半導体装置の内部回路に出力する切替部と
を具備する昇圧回路。 - 昇圧回路と、
前記昇圧回路に接続された半導体装置の内部回路とを具備し、
前記昇圧回路は、
第1電圧を昇圧して第2電圧を生成する第1チャージポンプ回路と、
前記第2電圧を昇圧して第3電圧を生成する第2チャージポンプ回路と、
前記第3電圧を昇圧して第4電圧を生成する第3チャージポンプ回路と、
第1切替信号に応じて、前記第1チャージポンプ回路と前記第2チャージポンプ回路とを直列接続して前記第3電圧を前記半導体装置の内部回路に出力し、第2切替信号に応じて、前記第1チャージポンプ回路と前記第2チャージポンプ回路と前記第3チャージポンプ回路とを直列接続して前記第4電圧を前記半導体装置の内部回路に出力する切替部と
を具備する半導体装置。 - 請求項14に記載の半導体装置において、
前記切替部は、
第1制御信号に応じて、前記第1チャージポンプ回路と前記第2チャージポンプ回路とを接続するための第1スイッチ部と、
前記第1制御信号と前記第1切替信号とに応じて、前記第2チャージポンプ回路と前記半導体装置の内部回路の第1ノードとを接続するための第2スイッチ部と、
前記第1制御信号と前記第2切替信号とに応じて、前記第2チャージポンプ回路と前記第3チャージポンプ回路とを接続するための第3スイッチ部と、
前記第1制御信号と前記第2切替信号とに応じて、前記第3チャージポンプ回路と前記半導体装置の内部回路の第2ノードとを接続するための第4スイッチ部と
を具備する半導体装置。 - 請求項15に記載の半導体装置において、
前記第1チャージポンプ回路は、
その正極側が前記第1スイッチ部に接続された第1容量部と、
その出力が前記第1容量部の正極側に接続され、その入力が電源に接続され、前記第1容量部から前記電源への逆流を防止する第1逆流防止素子とを具備し、
前記電源は前記第1電圧を発生し、
前記第2チャージポンプ回路は、
その負極側が前記第1スイッチ部に接続され、その正極側が前記第2スイッチ部と前記第3スイッチ部とに接続された第2容量部と、
その出力が前記第2容量部の正極側に接続され、その入力が前記電源に接続され、前記第2容量部から前記電源への逆流を防止する第2逆流防止素子とを具備し、
前記第3チャージポンプ回路は、
その負極側が前記第3スイッチ部に接続され、その正極側が前記第4スイッチ部に接続された第3容量部と、
その出力が前記第3容量部の正極側に接続され、その入力が前記電源に接続され、前記第3容量部から前記電源への逆流を防止する第3逆流防止素子と
を具備する半導体装置。 - 請求項16に記載の半導体装置において、
前記第1スイッチ部は、
前記第1制御信号が入力される第1反転素子と、
その入力が前記第1反転素子の出力に接続され、その出力が前記第1容量部の負極側に接続された第2反転素子と、
そのゲートが前記第1反転素子の出力に接続され、前記第1反転素子に入力される前記第1制御信号が第1状態を表すとき、前記第1容量部の正極側と前記第2容量部の負極側とを接続する第1導電型の第1トランジスタと、
そのゲートが前記第1反転素子の出力に接続され、前記第1反転素子に入力される前記第1制御信号が第2状態を表すとき、前記第2容量部の負極側を接地する第2導電型の第2トランジスタと
を具備する半導体装置。 - 請求項17に記載の半導体装置において、
前記第2スイッチ部は、
前記第1制御信号と前記第1切替信号と前記第1ノードに印加される電圧とに基づいて、第2制御信号を出力する第2スイッチ部制御回路と、
そのゲートが前記第2スイッチ部制御回路に接続され、前記第1制御信号と前記第1切替信号とが前記第1状態を表すとき、前記第2容量部の正極側と第1ノードとを接続する第2導電型の第3トランジスタと
を具備する
半導体装置。 - 請求項18に記載の半導体装置において、
前記第3スイッチ部は、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第2ノードに印加される電圧に基づいて、第3制御信号を出力する第3スイッチ部制御回路と、
そのゲートが前記第3スイッチ部制御回路に接続され、前記第3制御信号が前記第1状態を表すとき、前記第2容量部の正極側と前記第3容量部の負極側とを接続する第2導電型の第4トランジスタと
を具備する半導体装置。 - 請求項19に記載の半導体装置において、
前記第4スイッチ部は、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第2ノードに印加される電圧に基づいて、第4制御信号を出力する第4スイッチ部制御回路と、
そのゲートが前記第4スイッチ部制御回路に接続され、前記第4制御信号が前記第1状態を表すとき、前記第3容量部の正極側と前記第2ノードとを接続する第2導電型の第5トランジスタと
を具備する半導体装置。 - 請求項20に記載の半導体装置において、
前記切替部は、更に、
第5スイッチ部を具備し、
前記第5スイッチ部は、
前記第1制御信号と前記第2切替信号との少なくとも1つが前記第2状態を表すとき、第5制御信号を出力する第5スイッチ部制御回路と、
そのゲートが前記第5スイッチ部制御回路に接続され、前記第5制御信号に応じて、前記第3容量部の負極側を接地する第2導電型の第6トランジスタと
を具備する半導体装置。 - 請求項18に記載の半導体装置において、
前記第1導電型がP型であり、前記第2導電型がN型であるとき、
前記第2スイッチ部制御回路は、
前記第1制御信号と前記第1切替信号とが入力される第1NAND回路と、
その入力が前記第1NAND回路の出力に接続された第3反転素子と、
そのゲートが前記第3反転素子の出力に接続され、そのソースが接地された第2導電型の第7トランジスタと、
その入力が前記第3反転素子の出力に接続された第4反転素子と、
そのゲートが前記第4反転素子の出力に接続され、そのソースが接地された第2導電型の第8トランジスタと、
そのソースが前記第1ノードに接続され、そのゲートが前記第8トランジスタのドレインに接続され、そのドレインが前記第7トランジスタのドレインに接続された第1導電型の第9トランジスタと、
そのソースが前記第1ノードに接続され、そのゲートが前記第7トランジスタのドレインに接続され、そのドレインが前記第8トランジスタのドレインに接続された第1導電型の第10トランジスタと、
その負極側が前記第8トランジスタのドレインに接続され、その正極側が前記第3トランジスタのゲートに接続された第4容量部と、
その出力が前記第4容量部の正極側に接続され、その入力が前記電源に接続され、前記第4容量部から前記電源への逆流を防止する第4逆流防止素子とを具備し、
前記第1制御信号と前記第1切替信号とが前記第1状態を表すとき、前記第3トランジスタのゲートに印加される前記第2制御信号は前記第1状態を表す
半導体装置。 - 請求項19に記載の半導体装置において、
前記第1導電型がP型であり、前記第2導電型がN型であるとき、
前記第3スイッチ部制御回路は、
前記第1制御信号と前記第2切替信号とが入力される第2NAND回路と、
その入力が前記第2NAND回路の出力に接続された第5反転素子と、
そのゲートが前記第5反転素子の出力に接続され、そのソースが接地された第2導電型の第11トランジスタと、
その入力が前記第5反転素子の出力に接続された第6反転素子と、
そのゲートが前記第6反転素子の出力に接続され、そのドレインが前記第4トランジスタのゲートに接続され、そのソースが接地された第2導電型の第12トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第12トランジスタのドレインに接続され、そのドレインが前記第11トランジスタのドレインに接続された第1導電型の第13トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第11トランジスタのドレインに接続され、そのドレインが前記第12トランジスタのドレインに接続された第1導電型の第14トランジスタとを具備し、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第4トランジスタのゲートに印加される前記第3制御信号は前記第1状態を表す
半導体装置。 - 請求項20に記載の半導体装置において、
前記第1導電型がP型であり、前記第2導電型がN型であるとき、
前記第4スイッチ部制御回路は、
前記第1制御信号と前記第2切替信号とが入力される第3NAND回路と、
その入力が前記第3NAND回路の出力に接続された第7反転素子と、
そのゲートが前記第7反転素子の出力に接続され、そのソースが接地された前記第2導電型の第15トランジスタと、
その入力が前記第7反転素子の出力に接続された第8反転素子と、
そのゲートが前記第8反転素子の出力に接続され、そのソースが接地された前記第2導電型の第16トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第16トランジスタのドレインに接続され、そのドレインが前記第15トランジスタのドレインに接続された前記第1導電型の第17トランジスタと、
そのソースが前記第2ノードに接続され、そのゲートが前記第15トランジスタのドレインに接続され、そのドレインが前記第16トランジスタのドレインに接続された前記第1導電型の第18トランジスタと、
その負極側が前記第16トランジスタのドレインに接続され、その正極側が前記第3トランジスタのゲートに接続された第5容量部と、
その出力が前記第5容量部の正極側に接続され、その入力が前記電源に接続され、前記第5容量部から前記電源への逆流を防止する第5逆流防止素子とを具備し、
前記第1制御信号と前記第2切替信号とが前記第1状態を表すとき、前記第5トランジスタのゲートに印加される前記第4制御信号は前記第1状態を表す
半導体装置。 - 請求項21に記載の半導体装置において、
前記第2導電型がN型であるとき、
第5スイッチ部制御回路は、
前記第1制御信号と前記第2切替信号とが入力され、その出力が前記第6トランジスタのゲートに接続された第4NAND回路を具備し、
前記第1制御信号と前記第2切替信号との少なくとも1つが前記第2状態を表すとき、前記第6トランジスタのゲートに印加される前記第5制御信号は前記第1状態を表す
半導体装置。 - 昇圧回路と、
前記昇圧回路に接続された半導体装置の内部回路とを具備し、
前記昇圧回路は、
電源電圧が印加されるN個(Nは2以上の整数)のチャージポンプ回路と、
切替信号に応じて、前記N個のチャージポンプ回路のうちのJ個(Jは2≦J≦Nを満たす整数)のチャージポンプ回路を直列接続して前記電源電圧の(J+1)倍の電圧を半導体装置の内部回路に出力する切替部と
を具備する半導体装置。
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