JP4365873B2 - 電圧供給回路および半導体記憶装置 - Google Patents

電圧供給回路および半導体記憶装置 Download PDF

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Description

本発明は、電源電圧を昇圧する昇圧回路を備えた電圧供給回路および半導体記憶装置に関するものである。
従来、例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、昇圧回路により電源電圧を昇圧して供給する電圧供給回路を備える。
例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、電源電圧よりも高い電位を必要とする。そのため、そのような半導体記憶装置の電圧供給回路は、電源電圧を昇圧する昇圧回路と、その電位を設定電位に維持する電圧検知回路と、を備える。
該昇圧回路は、ＭＯＳトランジスタと容量とが直列に接続され、容量の一端を互いに相補のＣＬＫ信号およびＣＬＫＢ信号で接続され、電源電圧を昇圧する。
また、該電圧検知回路は、分圧回路と、コンパレータとを備え、昇圧回路出力端子と接地電位とが該分圧回路を介して直列接続されている。該分圧回路が出力するモニタ電位と、基準電位とをコンパレータにて比較する。
該分圧回路の分圧抵抗の接続点から、ソースを接地電位とした複数のｎ型ＭＯＳトランジスタが接続されており、それらのゲートにはそれぞれ選択信号が入力される。該選択信号によって、昇圧回路出力の設定電位を決められるようになっている。すなわち、該電圧検知回路の検知レベルを変更することができる。
ここで、例えば、昇圧回路出力が設定電位より低い場合には該モニタ電位が基準電位よりも低くなり、コンパレータは出力を例えば“Ｈｉｇｈ”に切り替える。この出力により該昇圧回路を活性化状態とし、ＣＬＫ/ＣＬＫＢ信号により昇圧回路出力を昇圧させる。
逆に、昇圧回路出力が設定電位より高い場合には、モニタ電位が基準電位よりも高くなり、コンパレータの出力を例えば“Ｌｏｗ”に切り替える。この出力により、昇圧回路を非活性化状態として、ＣＬＫ/ＣＬＫＢ信号を遮断して該昇圧回路の昇圧動作を停止させる。
以上のように、電源検知回路が昇圧回路を活性化・非活性化させることにより、昇圧回路出力を設定電位近傍に維持することができる。
ところで、以上のような昇圧動作において、この出力電圧は常に一定電位にとどまることはなく、設定電位近傍で振動する。この現象をリップルと呼び、このリップルは、分圧抵抗の抵抗値に基づくRC時定数、コンパレータの動作遅延および昇圧回路の昇圧能力により増減する。分圧抵抗の抵抗値が大きい場合、コンパレータの動作遅延が大きい場合および昇圧回路の昇圧能力が大きい場合、このリップルは増大する。
ここで、各分圧抵抗の抵抗値は同じでコンパレータも同様のものを使用した場合、電圧検知回路の昇圧回路の電位の変動に対する反応速度は一定である。したがって、電圧検知回路の出力が切り替わる時間はほぼ一定となる。
そして、昇圧回路の出力電圧と電流とは、昇圧回路出力電圧が高い場合には出力電流は小さく、昇圧回路出力電圧が低い場合には出力電流は大きくなる関係にある。
したがって、電圧検知回路の設定電位が低いときの昇圧回路出力について検討すると、一定時間に出力できる電流が大きくなるため、リップルは大きくなる。
一方、電圧検知回路の設定電位が高い場合は、一定時間に出力できる電流が小さくなるため、リップルは小さくなる。
ここで、別の側面として、ＮＡＮＤ型フラッシュメモリのセルは、昇圧回路によって昇圧された電位を使用して、データが書き込まれる。
しかし、そのセル特性はすべて均一ではなく、書き込み可能な書き込み電位は異なっている。
そこで、書き込み可能な電位が低いセルから、書き込み可能な電位が高いセルまで、順次書き込みを完了できるように、書き込み電位を適当な初期値から少しずつ増加させて、その都度書き込み動作を行うという特徴を持っている。
その動作を実現させるため、昇圧回路の設定電位を決定する該電圧検知回路の各分圧抵抗を調整し、少しずつ増加させた所望の電位を昇圧回路出力から得る。
そして、設定電位を変更した場合、既述のように、昇圧回路出力のリップルは、設定電位が低いとき、大きくなるという問題があった。
ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルが大きいと、例えば、書き込みセルのＶｔｈ分布が広がり、また、非選択セルへの誤書き込みが発生する。したがって、リップルは小さいほうが望ましい。
しかし、既述のように、書き込み可能な電位が低いセルを書き込む際に、電源検知回路の分圧抵抗を調整して低い昇圧回路出力を設定した場合、従来回路ではリップルが大きくなり、メモリセルへの書き込み特性が悪化する。
従来の電圧供給回路には、電源から供給された電圧を昇圧し、出力電圧を生成する複数の昇圧回路と、出力電圧をモニタし、昇圧回路の活性化／不活性化を指示するための信号を出力するための複数のＣＰ出力制御回路と、このＣＰ出力制御回路の出力（ＯＳＣ制御動作を行う電圧）が入力される発振器と、この発振器の発振出力が入力され信号を該昇圧回路に出力するクロックバッファ回路と、を備えるものがある（例えば、特許文献１参照。）。
各ＣＰ出力制御回路の出力検知電圧は、出力電圧の推移に合わせて、段階的に動作するように、各々異なるように設計されている。
そして、上記従来の電圧供給回路は、１つのある設定電位に対しリップルを低減するために、出力電圧の推移に合わせて、段階的に動作させる昇圧回路の数を制御する。
すなわち、上記従来技術は、複数の設定電位に対応して、リップルを低減するものではない。
特開平１１−１５４３９６号公報
本発明は、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することが可能な電圧供給回路および半導体記憶装置を提供することを目的とする。
本発明の一態様に係る実施例に従った電圧供給回路は、
出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力する電圧検知回路と、
前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を備え、
前記制御回路は、
前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させることを特徴とする。
本発明の他の態様に係る実施例に従った電圧供給回路は、
出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、
前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第３のフラグ信号を出力する電圧検知回路と、
前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を備え、
前記制御回路は、
前記第３のフラグ信号に応じて、前記可変抵抗の抵抗値を第１の抵抗値から前記第１の抵抗値よりも大きい第２の抵抗値に変更させるように前記フィルタ回路を制御し、
前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させることを特徴とする。
本発明の一態様に係る実施例に従った半導体記憶装置は、
メモリセルと、
出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を有する電圧供給回路を備え、
前記制御回路は、
前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させる
ことを特徴とする。
本発明の他の態様に係る実施例に従った半導体記憶装置は、
メモリセルと、
出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第３のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を有する電圧供給回路を備え、
前記制御回路は、
前記第３のフラグ信号に応じて、前記可変抵抗の抵抗値を第１の抵抗値から前記第１の抵抗値よりも大きい第２の抵抗値に変更させるように前記フィルタ回路を制御し、
前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させる
ことを特徴とする。
本発明に係る電圧供給回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。
以下、本発明に係る各実施例について図面に基づいて説明する。
図１は、本発明の一態様である実施例１に係る電圧供給回路１００の要部の構成を示す図である。
図１に示すように、電圧供給回路１００は、出力端子１と、昇圧回路２と、電圧検知回路３と、制御回路４と、フィルタ回路５と、を備える。この電圧供給回路１００は、制御信号Ｓ１に応じて、複数の設定電圧を切り換えて、出力電圧Ｖｏｕｔを出力端子１から出力するようになっている。
昇圧回路２は、電源ＶＤＤから供給された電圧を昇圧した電圧ＶＰＰを、フィルタ回路５を介して出力端子１に出力するようになっている。
電圧検知回路３は、分圧回路６と、第１のコンパレータ７と、第２のコンパレータ８と、を有する。
分圧回路６は、昇圧回路２の出力に一端が接続され、抵抗値がＲ１である抵抗６ａと、この抵抗６ａの他端に一端が接続され、抵抗値がＲ２である抵抗６ｂと、この抵抗６ｂの他端と接地ＶＳＳとの間に接続され、抵抗値がＲ３であるリミッタ回路６ｃと、を有する。
分圧回路６は、昇圧回路２が出力する電圧ＶＰＰを第１の分圧比（Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して、抵抗６ｂとリミッタ回路６ｃとの接続点から第１のモニタ電圧ＶＭＯＮ１を出力する。
また、分圧回路６は、昇圧回路２が出力する電圧ＶＰＰを第１の分圧比よりも大きい第２の分圧比（Ｒ２＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して、抵抗６ａと抵抗６ｂとの接続点から第２のモニタ電圧ＶＭＯＮ２を出力する。
リミッタ回路６ｃは、例えば、可変抵抗で構成される。リミッタ回路６ｃは、設定電圧Ｖｓｅｔが高く設定された場合は、その抵抗値Ｒ３が減少するように制御される。一方、リミッタ回路６ｃは、設定電圧Ｖｓｅｔが低く設定された場合は、その抵抗値Ｒ３が増加するように制御される。これにより、設定電圧Ｖｓｅｔに応じて、第１、第２の分圧比が制御される。
第１のコンパレータ７は、第１のモニタ電圧ＶＭＯＮ１が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力され、第１のフラグ信号ＳＦＬＧ１を制御回路４に出力するようになっている。
第２のコンパレータ８は、第２のモニタ電圧ＶＭＯＮ２が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力され、第２のフラグ信号ＳＦＬＧ２を制御回路４に出力するようになっている。
電圧検知回路３は、上記構成により、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｓｅｔ以上であることを検知した場合は、第１のフラグ信号ＳＦＬＧ１を出力するようになっている。また、電圧検知回路３は、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｓｅｔよりも低く設定された周波数調整電圧Ｖｆ以上であることを検知した場合は、第２のフラグ信号ＳＦＬＧ２を出力するようになっている。
制御回路４は、設定電圧Ｖｓｅｔおよび昇圧回路２が出力する電圧ＶＰＰに応じて、昇圧回路２の昇圧動作を制御するようになっている。すなわち、制御回路４は、設定電圧Ｖｓｅｔの情報を含む制御信号Ｓ１および電圧検知回路３の出力信号（ＳＦＬＧ１、２）に応じて、昇圧回路２にイネーブル信号ＥＮおよびクロック信号ＣＬＫを出力する。このイネーブル信号ＥＮにより昇圧回路２が活性化される。さらに、クロック信号ＣＬＫにより昇圧回路２が昇圧動作する。
例えば、制御回路４は、第２のフラグ信号ＳＦＬＧ２に応じて、クロック信号ＣＬＫの周波数を第１の周波数ｆ１からこの第１の周波数ｆ１よりも小さい第２の周波数ｆ２に変更して、活性化している昇圧回路２の昇圧能力を低下させるように制御する。また、制御回路４は、第１のフラグ信号ＳＦＬＧ１に応じて、イネーブル信号ＥＮの出力を停止し、活性化している昇圧回路２を非活性化させるように制御する。
また、制御回路４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第１の周波数ｆ１を増加させて、昇圧回路２の昇圧能力を上昇させる。一方、制御回路４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の周波数ｆ１を減少させて、昇圧回路２の昇圧能力を低下させる。
なお、制御回路４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第２の周波数ｆ２を増加させて、設定電圧Ｖｓｅｔ近傍において昇圧回路２の昇圧能力を上昇させてもよい。
また、制御回路４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第２の周波数ｆ２を減少させて、設定電圧Ｖｓｅｔ近傍において昇圧回路２の昇圧能力を低下させてもよい。
また、制御回路４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第１の周波数ｆ１および第２の周波数ｆ２を増加させてもよい。
また、制御回路４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の周波数ｆ１および第２の周波数ｆ２を減少させてもよい。
フィルタ回路５は、昇圧回路２の出力と出力端子１との間に接続された抵抗５ａを有する。このフィルタ回路５は、昇圧回路２から出力された電圧ＶＰＰをフィルタリングし、出力電圧Ｖｏｕｔのリップルを低減するようになっている。
ここで、既述の昇圧回路２の具体的な構成の一例について説明する。図２は、図１の電圧供給回路１００に適用される昇圧回路の一例を示す回路図である。
図２に示すように、昇圧回路２は、例えば、電源ＶＤＤにソースが接続され、このソースとゲートとが接続されたＭＯＳトランジスタ２ｂと、このＭＯＳトランジスタ２ｂのドレインと昇圧回路２の出力との間に直列にされソースとゲートとが接続されたＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆと、このＭＯＳトランジスタ２ｃないしＭＯＳトランジスタ２ｆのソースにそれぞれ接続されたコンデンサ２ｇないしコンデンサ２ｊと、を有する。
また、昇圧回路２は、イネーブル信号ＥＮおよびクロック信号ＣＬＫが入力され、第１のクロック信号ＣＬＫ１を出力するＡＮＤ回路２ｋと、第１のクロック信号ＣＬＫ１が入力され、この第１のクロック信号ＣＬＫ１の反転信号ＣＬＫ１Ｂを出力するインバータ２ａと、を有する。
上記構成において、第１のクロック信号ＣＬＫ１が、コンデンサ２ｇ、２ｉに入力されるとともに、反転信号ＣＬＫ１Ｂが、コンデンサ２ｈ、２ｊに入力されるようになっている。
すなわち、例えば、クロック信号ＣＬＫが昇圧回路２に入力されることにより、ＭＯＳトランジスタ２ｃないし２ｆがそれぞれ交互に動作し、コンデンサ２ｇないし２ｊが順次充電され昇圧される。そして、この昇圧された電位が出力電圧ＶＰＰとして出力される。
さらに、クロック信号ＣＬＫの周波数を減らすことにより、昇圧回路２の昇圧能力を低くすることができる。クロック信号ＣＬＫの周波数を増加することにより、昇圧回路２の昇圧能力を高くすることができる。
また、昇圧回路２の昇圧動作性能を向上させるにはコンデンサ２ｇないしコンデンサ２ｊの容量を大きくすることにより達成可能である。
また、図２で示された昇圧回路２は例示的なものであり、本実施例に適用される昇圧回路は、電源ＶＤＤをクロック信号ＣＬＫの入力に基づいて昇圧して出力するものであればよい。
ここで、以上のような構成を有する昇圧回路２の電流電圧の周波数特性について検討する。図３は、昇圧回路を動作させるクロック信号の周波数を変化させた場合における、昇圧回路から出力される電流と電圧との関係を示す図である。
図３に示すように、クロック信号の周波数を変えるとそれに応じて直線が上下する。これは、クロック信号の周波数を上げることにより、昇圧回路の電流供給能力（昇圧能力）が高まることを示している。また、図３において、該直線の傾きが負であることから、昇圧回路は、出力される電圧が高電圧よりも低電圧の場合に、昇圧能力が高くなると考えられる。
次に、既述の制御回路４の具体的な構成の一例について説明する。図４は、図１の電圧供給回路１００に適用される制御回路の一例を示すブロック図である。
図４に示すように、制御回路４は、イネーブル信号生成回路４ａと、設定電圧選択信号生成回路４ｂと、分周回路４ｃと、クロック信号出力回路４ｄと、を有する。
イネーブル信号生成回路４ａは、第１のフラグ信号ＳＦＬＧ１が入力されていない場合は、イネーブル信号ＥＮを生成し、昇圧回路２に出力するようになっている。一方、イネーブル信号生成回路４ａは、第１のフラグ信号ＳＦＬＧ１が入力された場合は、イネーブル信号ＥＮの出力を停止するようになっている。
これにより、制御回路４は、第１のフラグ信号ＳＦＬＧ１に応じて、活性化している昇圧回路２を非活性化させるように制御する。
また、設定電圧選択信号生成回路４ｂは、制御信号Ｓ１が入力され、この制御信号Ｓ１により規定される設定電圧Ｖｓｅｔに対応した選択信号を出力するようになっている。
例えば、設定電圧選択信号生成回路４ｂは、制御信号Ｓ１が高く設定された第１の設定電圧Ｖｓｅｔ１を規定している場合には、選択信号ＳＥＬ（ＶＨＩＧＨ）を出力する。一方、設定電圧選択信号生成回路４ｂは、制御信号Ｓ１が低く設定された第２の設定電圧Ｖｓｅｔ２を規定している場合には、選択信号ＳＥＬ（ＶＬＯＷ）を出力する。
分周回路４ｃは、クロック信号ＣＬＫ（ＬＯＷ）およびこのクロック信号ＣＬＫ（ＬＯＷ）よりも周波数が高いクロック信号ＣＬＫ（ＨＩＧＨ）を出力するようになっている。
さらに、分周回路４ｃは、例えば、第２のフラグ信号ＳＦＬＧ２が入力されていない場合には、基準クロック信号ＣＬＫ０を分周し、第１の周波数ｆ１（ＨＩＧＨ）のクロック信号ＣＬＫ（ＨＩＧＨ）を出力する。一方、分周回路４ｃは、第２のフラグ信号ＳＦＬＧ２が入力されている場合には、クロック信号ＣＬＫ（ＨＩＧＨ）の周波数を第１の周波数ｆ１（ＨＩＧＨ）よりも周波数が低い第２の周波数ｆ２（ＨＩＧＨ）に変更して、出力する。
同様に、分周回路４ｃは、例えば、第２のフラグ信号ＳＦＬＧ２が入力されていない場合には、基準クロック信号ＣＬＫ０を分周し、第１の周波数ｆ１（ＬＯＷ）のクロック信号ＣＬＫ（ＬＯＷ）を出力する。一方、分周回路４ｃは、第２のフラグ信号ＳＦＬＧ２が入力されている場合には、クロック信号ＣＬＫ（ＬＯＷ）の周波数を第１の周波数ｆ１（ＬＯＷ）よりも周波数が低い第２の周波数ｆ２（ＬＯＷ）に変更して、出力する。
クロック信号出力回路４ｄは、選択信号ＳＥＬ（ＶＨＩＧＨ）が入力された場合には、クロック信号ＣＬＫ（ＨＩＧＨ）を選択してクロック信号ＣＬＫとして出力する。一方、クロック信号出力回路４ｄは、選択信号ＳＥＬ（ＶＬＯＷ）が入力された場合には、クロック信号ＣＬＫ（ＬＯＷ）を選択してクロック信号ＣＬＫとして出力する。
以上の構成により、制御回路４は、第２のフラグ信号に応じて、昇圧回路２を昇圧動作させるクロック信号ＣＬＫの周波数を第１の周波数からこの第１の周波数よりも小さい第２の周波数に変更することができる。
さらに、制御回路４は、設定電圧Ｖｓｅｔが高く変更された場合には、第１の周波数および第２の周波数を増加させる（クロック信号ＣＬＫ（ＬＯＷ）からクロック信号ＣＬＫ（ＨＩＧＨ）に切り換える）ことができる。すなわち、制御回路４は、第１の周波数ｆ１（ＬＯＷ）および第２の周波数ｆ２（ＬＯＷ）で規定されたクロック信号ＣＬＫの周波数設定を、第１の周波数ｆ１（ＨＩＧＨ）および第２の周波数ｆ２（ＨＩＧＨ）で規定されたクロック信号ＣＬＫの周波数設定に切り換えることができる。
一方、制御回路４は、設定電圧Ｖｓｅｔが低く変更された場合には、第１の周波数および第２の周波数を減少させる（クロック信号ＣＬＫ（ＨＩＧＨ）からクロック信号ＣＬＫ（ＬＯＷ）に切り換える）ことができる。すなわち、制御回路４は、第１の周波数ｆ１（ＨＩＧＨ）および第２の周波数ｆ２（ＨＩＧＨ）で規定されたクロック信号ＣＬＫの周波数設定を、第１の周波数ｆ１（ＬＯＷ）および第２の周波数ｆ２（ＬＯＷ）で規定されたクロック信号ＣＬＫの周波数設定に切り換えることができる。
ここで、上記のような構成を有する電圧供給回路１００の昇圧動作について説明する。
図５は、本発明の実施例１に係る電圧供給回路１００の出力電流と出力電圧との関係を示す図である。
図５に示すように、設定電圧Ｖｓｅｔに応じてクロック信号の周波数を変えると（例えばＶ２、Ｖ３、Ｖ４で変える）、折れ線状の電流電圧特性になる（実施例１）。例えば、使用電圧領域で昇圧回路の能力が最も大きくなるのはＰ点であり、最も小さくなるのはＱ点である。
一方、点線で示した従来例では、使用電圧領域で最も高い出力電圧の時に昇圧能力が最も小さくなり、最も低い出力電圧の時に昇圧能力が最も大きくなる。
このように、実施例１に係る電圧供給回路１００は、従来例に比べ、昇圧能力の差を小さくすることができる。従って、設定電圧までの昇圧時間、リップルを出力電圧に依らずより均一にすることができる。
既述のように、例えば、制御回路４は、設定電圧Ｖｓｅｔがより高く変更された場合には、昇圧回路２の昇圧動作を制御するクロック信号の第１の周波数ｆ１および第２の周波数ｆ２を増加させる。また、制御回路４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の周波数ｆ１および第２の周波数ｆ２を減少させる。
これにより、第１の周波数ｆ１のクロック信号で昇圧回路２により昇圧動作させる場合に、出力電圧Ｖｏｕｔの立ち上がり時間が、出力電圧Ｖｏｕｔに依らず、より均一となる。
ここで、図６は、本発明の実施例１に係る電圧供給回路１００の出力電圧と時間の関係を示す図である。
例えば、図６に示すように、第２の周波数ｆ２のクロック信号で昇圧回路２により昇圧動作させる場合に、出力電圧Ｖｏｕｔの立ち上がり速度およびリップルが、出力電圧Ｖｏｕｔに依らず、より均一となる。
ここで、以上のような動作をする電圧供給回路１００をＮＡＮＤ型フラッシュメモリに適用した一例について説明する。
図７は、本発明の一態様である実施例１に係る電圧供給回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。
図７に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置１０００は、本実施例１に係る電圧供給回路１００と、データを記憶するメモリセルを含むメモリセルアレイ１００１と、ロウデコーダ１００２と、センスアンプ回路１００３と、カラムデコーダ１００４と、データ入出力バッファ１００５と、入出力制御回路１００６と、制御信号発生回路１００７と、アドレスデコーダ１００８と、を備える。
ロウデコーダ１００２は、メモリセルアレイ１００１のワード線に接続されている。このロウデコーダ１００２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１００１のワード線選択及び駆動を行う。
センスアンプ回路１００３は、メモリセルアレイ１００１のビット線に接続されている。このセンスアンプ回路１００３は、メモリセルに格納されたデータを読み出し、この読み出されたデータ及びメモリセルに書き込んだデータを保持する。
カラムデコーダ１００４は、メモリセルアレイ１００１のビット線選択を行う。
データ読み出し時、センスアンプ回路１００３に読み出されたデータは、データ入出力バッファ１００５を介し、入出力制御回路１００６に出力される。
この入出力制御回路１００６は、データ入出力バッファ１００５を介してコマンドを制御信号発生回路１００７に供給する。制御信号発生回路１００７は、このコマンドをデコードする。
また、制御信号発生回路１００７には、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
制御信号発生回路１００７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
制御信号発生回路１００７が読み出し、書き込み、消去などの各種動作を制御する信号（制御信号Ｓ１を含む）を出力することにより、電圧供給回路１００は、複数の設定電圧を切り換えて、各種動作のための電圧を生成する。生成された電圧は、電圧供給回路１００の出力端子１から出力され、例えば、ロウデコーダ１００２を介して、メモリセルアレイ１００１のメモリセルに供給される。
メモリセルのアドレスは、入出力制御回路１００６からデータ入出力バッファ１００５を介して供給される。このアドレスは、アドレスデコーダ１００８介してロウデコーダ１００２及びカラムデコーダ１００４に転送される。
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に本実施例１に係る電圧供給回路を適用した場合の利点について検討する。
ＮＡＮＤ型フラッシュメモリには、例えば、１つのメモリセルのフローティングゲートに蓄える電子量を変化させることにより、データ記憶のためのしきい値を複数個設定し、多値化されたものがある。この多値化が進む（特に、８値、１６値の場合）ことにより、しきい値分布の分離、周辺メモリセルからのデータ干渉、隣接しきい値間におけるデータの誤読み出し等の問題が生じ得る。これにより、メモリセルにおいて狭いしきい値分布が要求される。
ここで、図８は、２値データないし多値データを記憶するＮＡＮＤ型フラッシュメモリのしきい値の分布を示す図である。
図８に示すように、多値化が進むとともに、狭いしきい値分布が要求される。例えば、従来と同様の構成を有するメモリセルを１６値に対応させた場合、書き込み電圧ΔＶｐｇｍのステップを３０ｍＶ程度にすることにより、２００ｍＶ〜３００ｍＶ程度のしきい値分布を得ることができる。
しかし、昇圧回路のリップルが大きくなると、適切に書き込み電圧をステップアップすることができない。そこで、本実施例１に係る電圧供給回路１００を適用することにより、リップルをおよそ１００ｍＶ以下に抑えることができる。これにより、既述の問題を生じることなく、多値化（特に、８値、１６値）されたＮＡＮＤ型フラッシュメモリの所望の動作を実現することができる。
以上のように、本実施例に係る電圧供給回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。
実施例１では、例えば、出力電圧および設定電圧に応じて、昇圧回路の昇圧能力を制御する構成について述べた。
本実施例では、さらに、出力電圧および設定電圧に応じて、さらに、フィルタ回路を制御する構成について述べる。なお、本実施例２に係る電圧供給回路についても、実施例１と同様に、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に適用することができる。
図９は、本発明の一態様である実施例２に係る電圧供給回路２００の要部の構成を示す図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
図９に示すように、電圧供給回路２００は、出力端子１と、昇圧回路２と、電圧検知回路２０３と、制御回路２０４と、フィルタ回路２０５と、を備える。この電圧供給回路２００は、制御信号Ｓ１に応じて、複数の設定電圧を切り換えて、出力電圧Ｖｏｕｔを出力端子１から出力するようになっている。
実施例１と同様に、昇圧回路２は、電源ＶＤＤから供給された電圧を昇圧した電圧ＶＰＰを、フィルタ回路２０５を介して出力端子１に出力するようになっている。
電圧検知回路２０３は、分圧回路２０６と、第１のコンパレータ７と、第２のコンパレータ８と、第３のコンパレータ９と、を有する。
分圧回路２０６は、昇圧回路２の出力に一端が接続され、抵抗値がＲ４である抵抗２０６ｄと、この抵抗２０６ｄの他端に一端が接続され、抵抗値がＲ１である抵抗２０６ａと、この抵抗２０６ａの他端に一端が接続され、抵抗値がＲ２である抵抗２０６ｂと、この抵抗２０６ｂの他端と接地ＶＳＳとの間に接続され、抵抗値がＲ３であるリミッタ回路２０６ｃと、を有する。
分圧回路２０６は、昇圧回路２が出力する電圧ＶＰＰを第１の分圧比（Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で分圧して、リミッタ回路２０６ｃと抵抗２０６ｂとの接続点から第１のモニタ電圧ＶＭＯＮ１を出力する。
また、分圧回路６は、昇圧回路２が出力する電圧ＶＰＰを第１の分圧比よりも大きい第２の分圧比（Ｒ２＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で分圧して、抵抗２０６ｂと抵抗２０６ａとの接続点から第２のモニタ電圧ＶＭＯＮ２を出力する。
また、分圧回路６は、昇圧回路２が出力する電圧ＶＰＰを第１の分圧比よりも大きい第３の分圧比（Ｒ２＋Ｒ３＋Ｒ４）/（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）で分圧して、抵抗２０６ａと抵抗２０６ｄとの接続点から第３のモニタ電圧ＶＭＯＮ３を出力する。なお、ここでは、特に、第３の分圧比が第２の分圧比よりも大きくなるように設定されている。
リミッタ回路２０６ｃは、例えば、可変抵抗で構成される。リミッタ回路２０６ｃは、設定電圧Ｖｓｅｔが高く設定された場合は、その抵抗値Ｒ３が減少するように制御される。一方、リミッタ回路２０６ｃは、設定電圧Ｖｓｅｔが低く設定された場合は、その抵抗値Ｒ３が増加するように制御される。これにより、設定電圧Ｖｓｅｔに応じて、第１、第２、および第３の分圧比が制御される。
第１のコンパレータ７は、第１のモニタ電圧ＶＭＯＮ１が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力され、第１のフラグ信号ＳＦＬＧ１を制御回路２０４に出力するようになっている。
第２のコンパレータ８は、第２のモニタ電圧ＶＭＯＮ２が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力され、第２のフラグ信号ＳＦＬＧ２を制御回路２０４に出力するようになっている。
第３のコンパレータ９は、第３のモニタ電圧ＶＭＯＮ３が反転入力端子に入力され、基準電圧ＶＲＥＦが非反転入力端子に入力され、第２のフラグ信号ＳＦＬＧ２を制御回路２０４に出力するようになっている。
電圧検知回路２０３は、上記構成により、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｓｅｔ以上であることを検知した場合は、第１のフラグ信号ＳＦＬＧ１を出力するようになっている。また、電圧検知回路２０３は、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｓｅｔよりも低く設定された周波数調整電圧Ｖｆ以上であることを検知した場合は、第２のフラグ信号ＳＦＬＧ２を出力するようになっている。また、電圧検知回路２０３は、昇圧回路２が出力する電圧ＶＰＰが設定電圧Ｖｏｕｔよりも低く設定された抵抗調整電圧Ｖｒ以上であることを検知した場合は、第３のフラグ信号ＳＦＬＧ３を出力するようになっている。
フィルタ回路２０５は、昇圧回路２の出力と出力端子１との間に接続された可変抵抗２０５ａを有する。このフィルタ回路２０５は、昇圧回路２から出力された電圧ＶＰＰをフィルタリングし、出力電圧Ｖｏｕｔのリップルを低減するようになっている。
制御回路２０４は、実施例１と同様に、設定電圧Ｖｓｅｔおよび昇圧回路２が出力する電圧ＶＰＰに応じて、昇圧回路２の昇圧動作を制御するようになっている。すなわち、制御回路２０４は、設定電圧Ｖｓｅｔの情報を含む制御信号Ｓ１および電圧検知回路２０３の出力信号（ＳＦＬＧ１、２）に応じて、昇圧回路２にイネーブル信号ＥＮおよびクロック信号ＣＬＫを出力する。このイネーブル信号ＥＮにより昇圧回路２が活性化される。さらに、クロック信号ＣＬＫにより昇圧回路２が昇圧動作する。
例えば、制御回路２０４は、第２のフラグ信号ＳＦＬＧ２に応じて、クロック信号ＣＬＫの周波数を第１の周波数ｆ１からこの第１の周波数ｆ１よりも小さい第２の周波数ｆ２に変更して、活性化している昇圧回路２の昇圧能力を低下させるように制御する。また、制御回路２０４は、第１のフラグ信号ＳＦＬＧ１に応じて、イネーブル信号ＥＮの出力を停止し、活性化している昇圧回路２を非活性化させるように制御する。
また、制御回路２０４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第１の周波数ｆ１を増加させて、昇圧回路２の昇圧能力を上昇させる。一方、制御回路２０４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の周波数ｆ１を減少させて、昇圧回路２の昇圧能力を低下させる。
なお、制御回路２０４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第２の周波数ｆ２を増加させて、設定電圧Ｖｓｅｔ近傍において昇圧回路２の昇圧能力を上昇させてもよい。
また、制御回路２０４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第２の周波数ｆ２を減少させて、設定電圧Ｖｓｅｔ近傍において昇圧回路２の昇圧能力を低下させてもよい。
また、制御回路２０４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第１の周波数ｆ１および第２の周波数ｆ２を増加させてもよい。
また、制御回路２０４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の周 数ｆ１および第２の周波数ｆ２を減少させてもよい。
一方、制御回路２０４は、設定電圧Ｖｓｅｔおよび昇圧回路２が出力する電圧ＶＰＰに応じて、フィルタ回路２０５の可変抵抗２０５ａを制御するようになっている。すなわち、制御回路２０４は、制御信号Ｓ１および電圧検知回路２０３の出力信号（ＳＦＬＧ３）に応じて、フィルタ回路２０５に制御信号（ＳＣＯＮ１、ＳＣＯＮ２）を出力する。この制御信号（ＳＣＯＮ１、ＳＣＯＮ２）によりフィルタ回路２０５の可変抵抗２０５ａの抵抗値が制御される。
例えば、制御回路２０４は、第３のフラグ信号ＳＦＬＧ３に応じて、可変抵抗２０５ａの抵抗値を第１の抵抗値ｒ１からこの第１の抵抗値ｒ１よりも大きい第２の抵抗値ｒ２に変更するようにフィルタ回路２０５を制御する。これにより、フィルタ回路２０５がリップルをより強く抑制するようになっている。
また、制御回路２０４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第１の抵抗値ｒ１を減少させて、出力電圧Ｖｏｕｔの電圧ＶＰＰに対する追従性を上昇させる。一方、制御回路２０４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の抵抗値ｒ１を減少させて、出力電圧Ｖｏｕｔの電圧ＶＰＰに対する追従性を低下させる。
なお、制御回路２０４は、設定電圧Ｖｓｅｔがより高く変更された場合には、第１の抵抗値ｒ１および第２の抵抗値ｒ２を減少させてもよい。
また、制御回路２０４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の抵抗値ｒ１および第２の抵抗値２を増加させてもよい。
ここで、フィルタ回路２０５の具体的な構成の一例について説明する。図１０は、図９の電圧供給回路２００に適用されるフィルタ回路の一例を示す回路図である。
図１０に示すように、フィルタ回路２０５の可変抵抗２０５ａは、抵抗値Ｒｂを有する抵抗２０５ｂと、抵抗値Ｒｃを有する抵抗２０５ｃと、抵抗値Ｒｄを有する抵抗２０５ｄと、スイッチ回路であるｐ型ＭＯＳトランジスタ２０５ｅと、スイッチ回路であるｐ型ＭＯＳトランジスタ２０５ｆと、を有する。なお、ここでは、Ｒｄ＞Ｒｃとする。
抵抗２０５ｂ、２０５ｃ、２０５ｄは、昇圧回路２の出力と出力端子１との間に直列に接続されている。抵抗２０５ｃと並列にｐ型ＭＯＳトランジスタ２０５ｅが接続されている。抵抗２０５ｄと並列にｐ型ＭＯＳトランジスタ２０５ｆが接続されている。
制御信号（ＳＣＯＮ１、ＳＣＯＮ２）により、ｐ型ＭＯＳトランジスタ２０５ｅ、２０５ｆがオン／オフする。これにより、可変抵抗２０５ａの抵抗値が、Ｒｂ、（Ｒｂ＋Ｒｃ）、（Ｒｂ＋Ｒｄ）、または（Ｒｂ＋Ｒｃ＋Ｒｄ）に調整されるようになっている。
例えば、制御回路２０４は、設定電圧Ｖｓｅｔがより高く変更された場合には、制御信号（ＳＣＯＮ１、ＳＣＯＮ２）をフィルタ回路２０５に出力して、第１の抵抗値ｒ１をＲｂ、第２の抵抗値ｒ２を（Ｒｂ＋Ｒｄ）になるように制御する。
一方、制御回路２０４は、設定電圧Ｖｓｅｔがより低く変更された場合には、制御信号（ＳＣＯＮ１、ＳＣＯＮ２）をフィルタ回路２０５に出力して、第１の抵抗値ｒ１を（Ｒｂ＋Ｒｃ）、第２の抵抗値ｒ２を（Ｒｂ＋Ｒｃ＋Ｒｄ）になるように制御する。
次に、既述の制御回路２０４の具体的な構成の一例について説明する。図１１は、図９の電圧供給回路２００に適用される制御回路の一例を示すブロック図である。
図１１に示すように、制御回路２０４は、イネーブル信号生成回路４ａと、設定電圧選択信号生成回路４ｂと、分周回路４ｃと、クロック信号出力回路４ｄと、フィルタ制御信号生成回路４ｅと、を有する。
なお、イネーブル信号生成回路４ａ、設定電圧選択信号生成回路４ｂ、分周回路４ｃ、およびクロック信号出力回路４ｄの構成・動作は、実施例１の制御回路４における構成・動作と同様である。
実施例１と異なる構成であるフィルタ制御信号生成回路４ｅは、制御信号Ｓ１および電圧検知回路２０３の出力信号（ＳＦＬＧ３）に応じて、フィルタ回路２０５に制御信号（ＳＣＯＮ１、ＳＣＯＮ２）を出力する。既述のように、制御信号（ＳＣＯＮ１、ＳＣＯＮ２）によりフィルタ回路２０５の可変抵抗２０５ａの抵抗値が制御される。
実施例１と同様ように、例えば、制御回路２０４は、設定電圧Ｖｓｅｔがより高く変更された場合には、昇圧回路２の昇圧動作を制御するクロック信号の第１の周波数ｆ１および第２の周波数ｆ２を増加させる。また、制御回路２０４は、設定電圧Ｖｓｅｔがより低く変更された場合には、第１の周波数ｆ１および第２の周波数ｆ２を減少させる。
これにより、第１の周波数ｆ１のクロック信号で昇圧回路２により昇圧動作させる場合に、出力電圧Ｖｏｕｔの立ち上がり速度が、出力電圧Ｖｏｕｔに依らず、より均一となる。
ここで、図１２は、本発明の実施例２に係る電圧供給回路２００の昇圧回路２から出力される電圧と時間の関係を示す図である。また、図１３は、本発明の実施例２に係る電圧供給回路２００の出力電圧と時間の関係を示す図である。
例えば、図１２、１３に示すように、設定電圧Ｖｓｅｔ近傍では、第２の周波数ｆ２のクロック信号で昇圧回路２により昇圧動作させ（時間Ｔ０〜Ｔ１）、さらに、既述のように、制御回路２０４は、設定電圧Ｖｓｅｔおよび昇圧回路２が出力する電圧ＶＰＰに応じて、フィルタ回路２０５の可変抵抗２０５ａを制御する。
これにより、出力電圧Ｖｏｕｔの立ち上がり速度およびリップルが、出力電圧Ｖｏｕｔに依らず、より均一となる（図１３の時間Ｔ２〜）。なお、出力電圧Ｖｏｕｔの立ち上がりは、フィルタ回路２０５による遅延時間の分だけ、昇圧回路２から出力された電圧ＶＰＰより遅れて立ち上がる。
以上のように、本実施例に係る電圧供給回路によれば、複数の設定電位に対応して、昇圧能力の設定電位依存を低減させるとともに、リップルを低減することができる。
また、既述のように、電圧検知回路２０３において、第３の分圧比が第２の分圧比よりも大きくなるように設定されている。すなわち、周波数調整電圧Ｖｆは、抵抗調整電圧Ｖｒよりも高く設定されている。これにより、昇圧回路２の昇圧能力の低下設定よりも先に、フィルタ回路２０５の抵抗値を増加させる。したがって、可能な限り昇圧回路２の昇圧能力を高く維持して出力電圧Ｖｏｕｔの立ち上がりを高速化しつつ、出力電圧Ｖｏｕｔのリップルを低減することができる。
なお、以上の各実施例においては、電圧供給回路を、ＮＡＮＤ型フラッシュメモリに適用する場合について説明した。しかし、該電圧供給回路を、ＮＯＲ型ＥＥＰＲＯＭ、 ＤＩＮＯＲ型ＥＥＰＲＯＭ、 ＡＮＤ型ＥＥＰＲＯＭなどの半導体記憶装置や、電源ＶＣＣよりも昇圧された電位が要求される回路等に適用してもよい。
本発明の一態様である実施例１に係る電圧供給回路１００の要部の構成を示す図である。 図１の電圧供給回路１００に適用される昇圧回路の一例を示す回路図である。 昇圧回路を動作させるクロック信号の周波数を変化させた場合における、昇圧回路から出力される電流と電圧との関係を示す図である。 図１の電圧供給回路１００に適用される制御回路の一例を示すブロック図である。 本発明の実施例１に係る電圧供給回路１００の出力電流と出力電圧との関係を示す図である。 本発明の実施例１に係る電圧供給回路１００の出力電圧と時間の関係を示す図である。 本発明の一態様である実施例１に係る電圧供給回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。 ２値データないし多値データを記憶するＮＡＮＤ型フラッシュメモリのしきい値の分布を示す図である。 本発明の一態様である実施例２に係る電圧供給回路２００の要部の構成を示す図である。 図９の電圧供給回路２００に適用されるフィルタ回路の一例を示す回路図である。 図９の電圧供給回路２００に適用される制御回路の一例を示すブロック図である。 本発明の実施例２に係る電圧供給回路２００の昇圧回路２から出力される電圧と時間の関係を示す図である。 本発明の実施例２に係る電圧供給回路２００の出力電圧と時間の関係を示す図である。
符号の説明
１ 出力端子
２ 昇圧回路
２ａ インバータ
２ｂ、２ｃ、２ｄ、２ｅ、２ｆ ＭＯＳトランジスタ
２ｇ、２ｈ、２ｉ、２ｊ 容量
２ｋ ＡＮＤ回路
３、２０３ 電圧検知回路
４、２０４ 制御回路
４ａ イネーブル信号生成回路
４ｂ 設定電圧選択信号生成回路
４ｃ 分周回路
４ｄ クロック信号出力回路
４ｅ フィルタ制御信号生成回路
５、２０５ フィルタ回路
６、２０６ 分圧回路
６ａ、６ｂ、６ｃ、２０６ａ、２０６ｂ、２０６ｄ 抵抗
６ｃ、２０６ｃ リミッタ回路
７ 第１のコンパレータ
８ 第２のコンパレータ
９ 第３のコンパレータ
１００、２００ 電圧供給回路
２０５ａ 可変抵抗
２０５ｂ、２０５ｃ、２０５ｄ 抵抗
２０５ｅ、２０５ｆ ｐ型ＭＯＳトランジスタ
１０００ 半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）
１００１ メモリセルアレイ
１００２ ロウデコーダ
１００３ センスアンプ回路
１００４ カラムデコーダ
１００５ データ入出力バッファ
１００６ 入出力制御回路
１００７ 制御信号発生回路
１００８ アドレスデコーダ

Claims (5)

  1. 出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
    電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
    前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力する電圧検知回路と、
    前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を備え、
    前記制御回路は、
    前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
    前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
    前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
    前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させる
    ことを特徴とする電圧供給回路。
  2. 前記電圧検知回路は、
    前記昇圧回路が出力する電圧を第１の分圧比で分圧して第１のモニタ電圧を出力し、前記昇圧回路が出力する電圧を前記第１の分圧比よりも大きい第２の分圧比で分圧して第２のモニタ電圧を出力する分圧回路と、
    前記第１のモニタ電圧が反転入力端子に入力され、基準電圧が非反転入力端子に入力され、前記第１のフラグ信号を出力する第１のコンパレータと、
    前記第２のモニタ電圧が反転入力端子に入力され、前記基準電圧が非反転入力端子に入力され、前記第２のフラグ信号を出力する第２のコンパレータと、を有する
    ことを特徴とする請求項１に記載の電圧供給回路。
  3. 出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
    電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
    前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、
    前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第３のフラグ信号を出力する電圧検知回路と、
    前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を備え、
    前記制御回路は、
    前記第３のフラグ信号に応じて、前記可変抵抗の抵抗値を第１の抵抗値から前記第１の抵抗値よりも大きい第２の抵抗値に変更させるように前記フィルタ回路を制御し、
    前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
    前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
    前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
    前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させる
    ことを特徴とする電圧供給回路。
  4. メモリセルと、
    出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を有する電圧供給回路を備え、
    前記制御回路は、
    前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
    前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
    前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
    前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させる
    ことを特徴とする半導体記憶装置。
  5. メモリセルと、
    出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第１のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第２のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第３のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を有する電圧供給回路を備え、
    前記制御回路は、
    前記第３のフラグ信号に応じて、前記可変抵抗の抵抗値を第１の抵抗値から前記第１の抵抗値よりも大きい第２の抵抗値に変更させるように前記フィルタ回路を制御し、
    前記第２のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第１の周波数から前記第１の周波数よりも小さい第２の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
    前記第１のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
    前記設定電圧が高く変更された場合には、少なくとも前記第２の周波数を増加させ、
    前記設定電圧が低く変更された場合には、少なくとも前記第２の周波数を減少させる
    ことを特徴とする半導体記憶装置。
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