JP4365873B2 - 電圧供給回路および半導体記憶装置 - Google Patents
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Description
出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力する電圧検知回路と、
前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を備え、
前記制御回路は、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させることを特徴とする。
出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、
前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第3のフラグ信号を出力する電圧検知回路と、
前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を備え、
前記制御回路は、
前記第3のフラグ信号に応じて、前記可変抵抗の抵抗値を第1の抵抗値から前記第1の抵抗値よりも大きい第2の抵抗値に変更させるように前記フィルタ回路を制御し、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させることを特徴とする。
メモリセルと、
出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を有する電圧供給回路を備え、
前記制御回路は、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させる
ことを特徴とする。
メモリセルと、
出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第3のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を有する電圧供給回路を備え、
前記制御回路は、
前記第3のフラグ信号に応じて、前記可変抵抗の抵抗値を第1の抵抗値から前記第1の抵抗値よりも大きい第2の抵抗値に変更させるように前記フィルタ回路を制御し、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させる
ことを特徴とする。
以上の構成により、制御回路4は、第2のフラグ信号に応じて、昇圧回路2を昇圧動作させるクロック信号CLKの周波数を第1の周波数からこの第1の周波数よりも小さい第2の周波数に変更することができる。
2 昇圧回路
2a インバータ
2b、2c、2d、2e、2f MOSトランジスタ
2g、2h、2i、2j 容量
2k AND回路
3、203 電圧検知回路
4、204 制御回路
4a イネーブル信号生成回路
4b 設定電圧選択信号生成回路
4c 分周回路
4d クロック信号出力回路
4e フィルタ制御信号生成回路
5、205 フィルタ回路
6、206 分圧回路
6a、6b、6c、206a、206b、206d 抵抗
6c、206c リミッタ回路
7 第1のコンパレータ
8 第2のコンパレータ
9 第3のコンパレータ
100、200 電圧供給回路
205a 可変抵抗
205b、205c、205d 抵抗
205e、205f p型MOSトランジスタ
1000 半導体記憶装置(NAND型フラッシュメモリ)
1001 メモリセルアレイ
1002 ロウデコーダ
1003 センスアンプ回路
1004 カラムデコーダ
1005 データ入出力バッファ
1006 入出力制御回路
1007 制御信号発生回路
1008 アドレスデコーダ
Claims (5)
- 出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力する電圧検知回路と、
前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を備え、
前記制御回路は、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させる
ことを特徴とする電圧供給回路。 - 前記電圧検知回路は、
前記昇圧回路が出力する電圧を第1の分圧比で分圧して第1のモニタ電圧を出力し、前記昇圧回路が出力する電圧を前記第1の分圧比よりも大きい第2の分圧比で分圧して第2のモニタ電圧を出力する分圧回路と、
前記第1のモニタ電圧が反転入力端子に入力され、基準電圧が非反転入力端子に入力され、前記第1のフラグ信号を出力する第1のコンパレータと、
前記第2のモニタ電圧が反転入力端子に入力され、前記基準電圧が非反転入力端子に入力され、前記第2のフラグ信号を出力する第2のコンパレータと、を有する
ことを特徴とする請求項1に記載の電圧供給回路。 - 出力端子から複数の設定電圧を切り換えて出力するための電圧供給回路であって、
電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、
前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、
前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第3のフラグ信号を出力する電圧検知回路と、
前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を備え、
前記制御回路は、
前記第3のフラグ信号に応じて、前記可変抵抗の抵抗値を第1の抵抗値から前記第1の抵抗値よりも大きい第2の抵抗値に変更させるように前記フィルタ回路を制御し、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させる
ことを特徴とする電圧供給回路。 - メモリセルと、
出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御する制御回路と、を有する電圧供給回路を備え、
前記制御回路は、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させる
ことを特徴とする半導体記憶装置。 - メモリセルと、
出力端子から複数の設定電圧を切り換えて出力し、前記メモリセルに電圧を供給するための電圧供給回路であって、電源から供給された電圧を昇圧し、前記出力端子に出力するための昇圧回路と、前記昇圧回路の出力と前記出力端子との間に接続された可変抵抗を有し、前記昇圧回路から出力された電圧をフィルタリングするフィルタ回路と、前記昇圧回路が出力する電圧が前記設定電圧以上であることを検知した場合は、第1のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された周波数調整電圧以上であることを検知した場合は、第2のフラグ信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された抵抗調整電圧以上であることを検知した場合は、第3のフラグ信号を出力する電圧検知回路と、前記設定電圧および前記電圧検知回路の出力信号に応じて、前記昇圧回路の動作を制御するとともに、少なくとも前記電圧検知回路の出力信号に応じて、前記フィルタ回路を制御する制御回路と、を有する電圧供給回路を備え、
前記制御回路は、
前記第3のフラグ信号に応じて、前記可変抵抗の抵抗値を第1の抵抗値から前記第1の抵抗値よりも大きい第2の抵抗値に変更させるように前記フィルタ回路を制御し、
前記第2のフラグ信号に応じて、前記昇圧回路を昇圧動作させるクロック信号の周波数を第1の周波数から前記第1の周波数よりも小さい第2の周波数に変更して、活性化している前記昇圧回路の昇圧能力を低下させるように制御し、
前記第1のフラグ信号に応じて、活性化している前記昇圧回路を非活性化させるように制御し、
前記設定電圧が高く変更された場合には、少なくとも前記第2の周波数を増加させ、
前記設定電圧が低く変更された場合には、少なくとも前記第2の周波数を減少させる
ことを特徴とする半導体記憶装置。
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