KR100191452B1

KR100191452B1 - 반도체 메모리 장치

Info

Publication number: KR100191452B1
Application number: KR1019960008817A
Authority: KR
Inventors: 도시오 야마무라; 히로또 나까이; 도모하루 다나까
Original assignee: 니시무로 타이죠; 가부시키가이샤 도시바
Priority date: 1995-03-29
Filing date: 1996-03-28
Publication date: 1999-06-15
Also published as: JPH08275260A; KR960035655A

Abstract

본 발명은, 메모리 셀 어레이 중의 메모리 셀에 공급하기 위한 기록 전압을 승압하는 전압 레벨 및 기록 시간을, 기록 효율 및 임계치 분포를 고려하여 최적화한다. 승압 회로는 메모리 셀에 공급하기 위한 기록 전압을 승압한다. 카운터는 타이머의 신호에 따라 카운트한다. 타이머는 메모리 셀로의 기록 전압의 공급시간을 제어하기 위해, 카운터에 의한 소정 횟수의 카운트 중 첫회부터 임의 횟수까지는 일정 시간 간격으로 카운트시키고, 상기 임의 회수 이후의 횟수는 단계적으로 증가하는 시간 간격으로 카운트시킨다. 기록 전압 제어 회로는, 기록 전압이 미리 정해진 상한에 도달할 때까지의 승압 회로에 의한 승압 레벨을, 카운터에서의 상기 임의 횟수에 따라 단계적으로 나누고 또한 기록 전압이 미리 정해진 상한에 도달하면 그 기록 전압을 유지한다.

Description

반도체 메모리 장치

제1도는 본 발명의 제1실시예에 관한 반도체 메모리 장치의 주요부에 대한 구성을 도시한 회로 블록도.

제2도는 제1도의 회로 동작을 나타내는 파형도.

제3도는 제1도의 회로에 관한 기록 동작의 제어를 나타내는 흐름도.

제4도는 셀의 임계 전압을 상승시키는 기록 전압의 상승분 및 그 상승분에 등가한 기록 시간의 관계를 나타낸 특성도.

제5도는 본 발명의 제2실시예에 관한 반도체 메모리 장치의 구성을 도시한 블록도.

제6도는 제5도의 회로 동작을 나타내는 타이밍도.

제7도는 제5도 중의 트리밍 퓨즈 회로의 구성을 나타낸 회로도.

제8도는 제5도 중의 퓨즈 디코더의 구성을 나타낸 회로도.

제9도는 퓨즈 디코더의 출력 신호와 기록 전압의 공급 패턴의 관계를 나타낸 도면.

제10도는 제5도의 기록 전압 선택 회로 일부의 구성을 도시한 회로도.

제11도는 제5도의 기록 전압 선택 회로 일부의 구성을 도시한 회로도.

제12도는 제10도 및 제11도에 도시한 기록 전압 선택 회로의 입력과 출력 신호의 대응례를 도시한 도면.

제13도는 제5도의 기록 전압 제어 회로의 구성을 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

12 : 카운터 13 : 타이머

14 : 기록 전압 제어 회로 15 : 승압 회로

18 : 메모리 셀 어레이 20 : 디코더

21 : 기록 전압 선택 회로

[발명의 분야]

본 발명은, 특히 불휘발성 반도체 메모리 장치의 데이터 기록의 고속화 및 최적화를 하기 위한 기록계 제어 회로에 관한 것이다.

종래, 예를들어 전기적으로 기록 및 소거가 가능한 선택 게이트형의 불휘발성 반도체 메모리 장치에는 비트마다의 검증(verify) 방식이 채용되어 있다. 비트마다의 검증 방식이란, 메모리 셀에 데이터 기록을 행한 후에 정확하게 데이터가 기록되었는지 아닌지를 체크하여, 데이터 기록이 불완전한 비트(메모리 셀과 같은 의미)에 대해서는 재기록을 실행함으로써 모든 비트에 대해 정확하게 데이터가 기록된 후에 기록을 종료시키는 방식이다. 이 비트마다의 검증 방식은 모든 데이터를 소정의 메모리 셀에 기록한 후에, 동일한 데이터가 기록된 각각의 메모리 셀의 임계전압의 분포폭을 협소하게 하는 수단으로서 공지되어 있는 것이다. 또, 비트마다의 검증 방식에 관해서는, 예를들어, 1990 Syposium on VLSI Circuit (105 내지 106쪽)에서 상세히 기록되어 있다.

또한, 검증시에 기록 횟수의 증가에 맞추어서 기록 전압을 단계적으로 상승시키는 방식이 고려되었다. 이 방식은, 비트마다의 검증 방식과 함께 메모리 셀에 제공되는 전압 스트레스를 적게하면서 데이터의 기록을 모든 비트에 대해 되도록 짧은 시간에 완료시키고자 하는 기술이다(관련 출원으로서 미국 출원 제266,633호 참조). 그러나, 이와 같이 검증시에 단계적으로 상승시키는 기록 전압에 대해, 이것을 무제한으로 상승시킬 수는 없다. 왜냐하면, 기록 전압의 상한치는, 메모리 셀 또는 주변 회로를 구성하는 트랜지스터의 게이트 산화막의 내압 또는 접합 내압에 의해 결정되어지기 때문이다. 따라서, 기록 전압이 최대(상한치)로 된 시점의 기록 동작에 있어서도 데이터의 기록이 완전하게 달성되지 않는 메모리 셀이 존재할 우려가 있다. 이와 같은 메모리 셀에 대해서는, 그 후, 데이터의 기록이 완료할 때까지 재기록 동작을 적당 횟수만큼 반복 행한다.

그러나, 상기 상한의 기록 전압이 동일한 기록 시간에서 또 다시 반복 재기록 동작이 행해지게 되므로, 기록하지 어려운 메모리 셀 로의 데이터의 기록이 완전하게 될 때까지의 재기록 동작 반복 횟수가 증가한다. 재기록 동작의 반복 횟수가 증가하면 당연히 그만큼의 검증 시간 및 기록을 위한 승압 시간이 증대한다. 이와같은 현상은 메모리 시스템 전체의 기록 시간을 길게하여 소비 전력을 증대시킨다.

또한, 이외의 다른 문제로서, 프로세스상의 변동이 메모리 셀 전체의 기록 특성에 영향을 주어 칩마다 기록 특성이 편향하는 것을 고려할 수 있다. 여기서 말하는 프로세스상의 변동이란, 예를들어, 플로팅 게이트(floating gate)를 갖는 메모리 셀을 구성하는 게이트 절연막의 두께가 1개의 웨이퍼 내에서 미소하게 치우치는 경우를 생각할수 있다. 기록 전압을 메모리 셀 내로 전달하는 것에는, 제어 게이트와 플로팅 게이트 사이의 게이트 절연막, 플로팅 게이트와 기판 사이의 게이트 절연막의 양쪽에 각각 형성되는 캐패시터의 커플링(coupling) 현상이 수반되므로, 메모리 셀의 게이트 절연막의 두께가 웨이퍼 내에서 미소하게 달라지면, 기록 특성이 미소하게 달라지는 메모리 칩이 제작된다.

그러나, 종래에서는 이와 같은 프로세스상의 변동이 고려하지 않고, 메모리 셀 전체의 기록 특성에 어떠한 편차가 있는 칩이라도 기록 동작에서는 한결같이 미리 결정된 기록 전압을 제공하는 사양이었다.

따라서, 본 발명의 제1목적은, 메모리 셀의 임계 전압의 분포가 넓어지지 않고 고속인 데이터 기록을 실현하는 반도체 메모리 장치를 제공하는데 있다. 본 발명의 제2목적은, 메모리 셀의 임계 전압의 분포가 넓어지지 않고 고속인 데이터 기록을 칩마다의 메모리 셀의 기록 특성에 따르면서 실현하는 반도체 메모리 장치를 제공하는데 있다.

본 발명의 제1목적은, 복수의 불휘발성 메모리 셀을 포함한 메모리 셀 어레이와, 상기 메모리 셀에 공급하기 위한 기록 전압을 승압시키는 승압 회로와, 카운터와, 상기 메모리 셀 간의 상기 기록 전압의 공급 시간을 제어하기 위해 상기 카운터에 의한 소정 횟수의 카운트 중 첫회부터 임의 횟수까지는 일정 시간 간격으로 카운트시키고 상기 임의 횟수 이후의 횟수는 단계적으로 증가하는 시간 간격으로 카운트시키는 신호를 출력하는 타이머와, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을 상기 임의 횟수에 따라 단계적으로 나누어 상기 기록 전압이 미리 정해진 상한에 도달하면 그 기록 전압을 유지하는 기록 전압 제어 회로를 갖는 구성으로 달성된다.

본 발명의 제2목적은, 상기 구성에서, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을 상기 임의 횟수에 따라 단계적으로 나누기 위한 프로그램 수단을 더 구비함으로써 달성된다.

본 발명에 의하면, 기록 전압이 상한에 도달하면 기록 시간을 연장시켜 기록효율을 향상시킨다. 또한, 칩마다의 기록 특성에 따르기 때문에 프로그램 수단에 의해 기록 전압의 승합 레벨 단계를 가변으로 한다.

[바람직한 실시예의 설명]

제1도는 본 발명의 제1실시예에 관한 반도체 메모리 장치의 주요부를 도시한 회로 블록도이다. 제2도는 제1도의 회로의 동작을 도시하는 타이밍도이다. 제3도는 제1도의 회로에 관한 기록 동작의 제어를 도시하는 흐름도이다. 본 발명에서는, 제3도에서 도시한 바와 같은 기록 및 검증 동작을 칩 내부의 제어 회로 또는 칩 외부의 제어기의 제어에 의해, 자동적으로 행할 수 있는 것을 전제로 한다. 예를들어, 칩 외부의 제어기의 제어에 의해 기록 동작이 개시되면, 기록 전압이 승압되며(ST1), 어드레스로 지정된 메모리 셀로의 데이터 기록 동작이 행해진다(ST2). 이 때, 기록 동작 횟수는 CNT로서 카운트된다(ST3). 그 후, 검증 동작을 한다(ST4). 즉, 기록된 메모리 셀의 데이터를 다시 비트선에서 판독하여 기록이 정확하게 행해졌는지 아닌지를 판단한다. 즉, 비트선의 1 또는 0으로 판단된다. 기록이 불완전하면, 다시 기록 동작을 행하고 기록이 완료되어 있으면 전체 기록 동작을 종료한다(ST5). 단, 기록 동작 횟수 CNT가 규정의 기록 동작횟수 M을 초과하는 일은 없다. 기록 동작 횟수 CNT가 M회에 도달하여 기록이 완료되지 않은 때에는 이상 종료로서, 이 흐름을 실시하는 회로계의 외부에서 검출된다. 이하, 상기 검증 동작에 포함되는 검증을 위한 판독 동작을 검증-판독(verity-read)이라 행한다.

제1도에 도시하는 회로 블록계는, 제3도에 도시하는 ST1 내지 ST3까지의 데이터 기록의 일련의 동작을 제어한다. ST4 이후는 검증계의 회로와 신호의 교환을 행하고, 재기록이 필요하면 다시 이 제1도의 블록 제어계로 복귀한다. 메모리 셀 어레이(18) 중의 메모리 셀(181)은 MOS형의 불휘발성 메모리 트랜지스터로서, 전하를 축적하는 플로팅 게이트를 갖고 있다. 플로팅 게이트 상에 배치되는 제어 게이트 CG는 상기 메모리 셀 어레이 중의 워드선에 상당한다. D는 드레인, SL은 소스이다. 본 발명에 관한 기록 전압 VPP는 제어 게이트 CG에 인가된다. 불휘발성의 메모리셀 트랜지스터는, 기록시에는 드레인 D와 제어 게이트 CG에 인가되는 전위차의 절대치에 따라 그 절대치가 클수록 임계 전압에 크게 변동하여, 그 임계 전압에 대응한 데이터를 기억한다.

기록 제어 회로(11)는, 도시하지 않은 코맨드 신호에 의해 제어 신호 P ,C를 출력한다. 데이터의 기록이 개시되면, 기록 제어 신호 P의 전압은 L 레벨에서 H 레벨로 변화한다. 제어 신호 P의 전압은, 데이터의 기록 동작을 행하고자 하는 기간(승압의 시간도 포함)동안 H 레벨로 보유되어 있다. 제어 신호 C는 타이머(13)에도 입력된다. 제어 신호 C는 승압이 완료하여 메모리 셀에 기록 전압을 제공하기 위한 신호이다. 제어 신호 C가 H 레벨로 변화하면, 타이머(13)는 계시(計時) 동작을 개시한다. 타이머(13)는, 데이터의 기록 횟수에 따른 소정 시간이 경과하면, 펄스형의 신호 S를 출력한다. 이 펄스형의 신호 S가 기록 제어 회로(11)에 의해 입력되면 기록 제어 회로(11)는 제어 신호 P, C의 전압을 H 레벨에서 L 레벨로 변화시킨다. 이것에 의해, 1회의 데이터 기록이 종료한다. 한편, 루프 카운터(12)는, 타이머(13)로부터의 신호 S를 수신하여, 데이터 기록 횟수(CN T)를 표시하는 신호 N1, N2 …를 출력한다. 루프 카운터(12)의 출력 신호 N1, N2, …는, 타이머(13) 및 기록 전압의 제어 회로(14)에 입력된다.

승압 회로(15)는, H 레벨의 신호 레벨 P가 입력되면, 전원 전압의 승압 동작을 개시한다. 승압 회로(15)가 동작을 개시하고나서 일정 기간이 경과하면, 승압 회로(15)의 출력 전압 VPP는, 기록 전압 제어 회로(14)의 출력 신호에 의해 결정된다. 즉, 기록 전압 제어 회로(14)는, 데이터의 기록 횟수에 따라 승압 회로(15)의 출력 전압 VPP의 레벨을 결정한다.

상술한 바와 같이, 1회째의 데이터 기록에서는, 기록 전압 제어 회로(14)는 승압 회로(15)가 출력 전압으로서 제1기록전압 VPP1을 출력하도록 승압 회로(15)를 제어한다. 그 후, 제어 신호 C의 전압은, L 레벨에서 H 레벨로 변화한다. 기록 전압 출력 회로(16)은, 제어 신호 C가 H 레벨의 기간, 승압 회로(15)의 출력 전압(기록 전압)을, 행 디코더(17)에 공급하고, 행 디코더(17)에 의해 선택된 메모리 셀의 제어 게이트 CG(워드선)에 상기 기록 전압이 인가된다.

그 후, 검증 동작은 이 회로계 이외에서 행해진다. 검증-판독된 후 메모리 셀에 소정의 데이터가 정확하게 기록되어 있는지 아닌지를 체크하여 모든 메모리 셀에 대하여 정확하게 데이터가 기록되어 있는 경우에는, 테이터의 기록이 완료한 것으로 판단하여 검증 동작을 종료시킨다. 또한, 적어도 1개의 메모리 셀에 대해서 기록이 불충분한 경우에는 2회째의 데이터 기록(재기록)을 실행한다.

상기와 동일하게, 2회째의 데이터 기록이, 기록 전압 VPP2에 의해 행해진다. 이 2회째의 데이터 기록에 의해서도 모든 메모리 셀에 대해 정확하게 데이터가 기록되지 않는 경우에는, 모든 메모리 셀에 대해 정확하게 데이터가 기록될 때까지, 3회째 이후 기록(재기록)을 실행한다.

그런데, 루프 카운터(12)는 타이머(13)의 신호 S를 수신하는 것에 의해, 그 신호 S를 수신한 시점에서의 기록 횟수를 기억한다. 루프 카운터(12)는, 기록 횟수가 미리 설정된 횟수 K로 될 때까지는 데이터의 기록 시간 T(n)가 일정 시간 t로 되도록 타이머(13)에 의해 제어되어 있다. 루프 카운터(2)로부터의 신호를 수신하는 기록 전압 제어 회로(14)는, 기록 전압이 △VPP 만큼 상승하도록 기록 전압 VPP를 제어한다. 루프 카운터(12)는 기록 횟수가 미리 설정된 횟수 K 이후의 데이터 기록, 즉 K + 1 회째의 데이터 기록 이후의 데이터 기록 시간 T(n)이, A × T(n-1)이 되도록 타이머(13)에 의해 제어되어 있다. 또한, 기록 전압 제어 회로(14)는 이 루프 카운터(12)의 신호를 수신하여 기록 횟수 K 이후의 데이터 기록에 있어서는 상한의 기록 전압 VPPmax를 유지하도록 제어된다. 즉, 획수 K는, 기록 전압이 상한의 VPPmax로 되는 횟수이며, A는 기록 전압의 상승분 △VPP에 의존하는 값이며, n은 기록 횟수이며, T(n)은 n회째의 데이터 기록에 있어서의 기록 시간이다. 즉, 제2도의 예에서는 횟수 K=3, A=4이며, 첫회의 데이터가 기록 시간 T(1)=t, 2회째의 데이터 기록 시간 T(2)=t, 3회째의 데이터 기록 시간 T(3)=t이다. 즉, 승압 회로(15)의 출력 전압(기록 전압) VPP가 상한의 VPPmax로 될 때까지, 기록 시간은 일정 시간 t이다. 승압 회로(15)의 출력 전압(기록 전압)을 기록 횟수마다 VPP(예를들어 1.5V) 만큼 상승시켜, 승압 회로(15)의 출력 전압 VPP가 상한의 VPPmax에 도달할 때(n=k=3), 이후의 데이터 기록에 대해서는 승압 회로(15)의 출력 전압은 일정치 VPPmax를 유지하면서 기록 시간은 T(n) = 4×T(n-1)이 되도록 변화시킨다. 즉 제2도의 예에서, 4회째의 데이터의 기록 시간 T(4) = 4×T(4-1) = 4×T(3)=4t, 5회째의 데이터 기록 시간 T(5) = 4×T(5-1) = 4×T(4) = 16t이며, 6회째의 데이터 기록 시간 T(6)은 도시하지 않았지만, T(6) = 4×T(6-1) = 4×T(5) = 64t로 된다.

상기 예에서, A=4인 이유를 설명하기로 한다. 본 발명에서는, 승압 회로(15)의 출력 전압(기록 전압) VPP가 상한의 VPPmax에 도달할때는 이것 이후의 데이터 기록에 대해서는 기록 전압의 상승분 △VPP(1.5V)에 의한 메모리 셀의 임계 전압의 변동분과 등가가 되는 분만큼 기록 시간을 길게 하고 있다. 즉 기록 전압 VPP가 제한되어 있기 때문에, 다음회의 기록 동작에 있어서의 메모리 셀의 임계 전압의 변동분을 더욱 확대시키고 기록 시간을 변화시킴으로써 달성하고 있다.

본 발명은, 기록 전압의 상승분 △VPP와, 기록 시간 T(n) 사이에 있어서의 이하의 관계를 응용한 것이다.

(단, 계수 2.6은 제조 프로세스에 의존한 값)

따라서, 예를들면, 기록 전압의 상승분 △VPP를 약 1.5V로 한 경우, 이 기록 전압의 상승분 △PP에 의한 메모리 셀의 임계 전압의 변동분과 등가인 기록 시간의 변화분 △T는 약 4가 된다.

제4도는 셀의 임계 전압을 △Vth 상승시키는 기록 전압의 상승분 △VPP와, 이 △VPP에 등가인 기록 시간의 관계를 도시한 특성도이다. 설명을 위한 메모리 A, B, C는 모두 기록 종료 직전에서 동일한 전압을 유지하는 것으로 한다. 메모리 셀 A는 기록이 빠르고 메모리 셀 B는 기록이 느리다. 메모리 셀 C는 A와 B의 증가 특성을 갖고 있다. 루프 1, 2, 3, … 5는, 제4도의 기록 검증 동작의 루프 횟수이다. 3회째의 기록(루프 3)까지는 기록 전압은 △VPP(=1.5V) 만큼 증가하고, 그 후는, 동일 전압 VPPmax의 그대로이다. 4회째의 기록(루프 4) 이후의 기록 시간의 변화분 △T는 각각 전의 시간분의 4배로 하였다. 이와 같은 조건은 상술한 제2도와 동일하다.

제4도에서, 메모리 셀 A는 그 후의 루프로 기록 완료한다. 루프 3까지는 기록 전압을 매회 △VPP씩 상승시키고 있으므로, 기록 시간에 비례하여 셀의 임계 전압은 상승한다. 메모리 셀 B는 4회의 루프로 기록 완료한다. 루프 4로부터는, 기록 전압은 이미 상한(VPPmax)에 도달하고 있기 때문에 상승시키지 않고, VPPmax를 유지한다. 따라서 루프 4 이하에서는, 기록 전압을 다시 △VPP 상승시킨 때의 셀의 임계 전압의 변동분(점선 41)과 등가인 분만큼의 셀의 임계 전압의 변동분을 기록 시간을 변경시킴으로써 얻는다. 셀의 임계 전압의 추이는 기록 전압을 일정하게 하면, 기록에 필요한 시간은 지수 함수적으로 증대한다. 따라서, 루프 4에서는 셀의 임계 전압은 곡선(42)와 같이 추이하는 것을 고려하여, 루프 3의 기록 시간(t)보다 긴 기록 시간(4t)이 필요하다. 메모리 셀 C는 5회의 루프로 기록 완료한다. 루프 4에 있어서의 곡선(43)은 곡선(42)과 동일하다. 루프 5에서는 루프 4의 기록 효과에 비해 기록 전압을 다시 △VPP 상승시킨 경우의 셀의 임계 전압의 변동분과 등가분 만큼의 셀의 임계 전압의 변동분을 실제로 얻기 때문에, 다시 기록 시간을 변경한다. 루프 5에서는 셀의 임계 전압은 곡선(44)와 같이 추이하는 것을 고려하여, 루프 4의 기록 시간(4t)보다 긴 기록 시간(16t)이 필요하다.

상기 구성에 의하면, 기록 전압이 상한(VPPmax)에 도달한 후, 그것까지의 기록 전압의 상승분(△VPP)에 상당하는 분만큼 기록 시간을 매회 증가시킨다. 이 때문에, 모든 기록 동작에 걸쳐서 기록 횟수를 되풀이할 때마다 서서히 기록 효율을 업(up)시킬 수 있다. 이것에 의해, 매회 충분한 기록을 행한후, 검증-판독을 할수 있어서 고속의 데이터 기록을 실현할 수 있다.

예를 들면, 메모리 셀로의 초기회의 기록 시간 t와, 검증-판독과 기록을 위한 승압 시간의 합이 같은 것으로 한다. 상술한 제1실시예를 적용하여 모든 메모리 셀의 기록이 완료할 때까지 5회의 루프를 필요로 하는 것으로 하면, 전체 기록 시간은

로 되지만, 가령 종래와 같이, 기록 전압이 상한(VPPmax)에 도달하여도 기록 시간을 증가시키지 않는 경우를 고려하면 셀의 임계 전압의 상승이 불충분한대로 검증-판독과 기록을 위한 승압을 몇번이나 행하게 된다. 즉, 본 실시예에서는 5회의 루프로 족하는 것에 대해, 이 경우에서는 상기 4t는 4회분, 상기 16t는 16회분의 루프에 상당하므로 합계 23회의 루프로 되어 각각에 검증-판독 및 기록을 위한 승압 시간 t가 걸리게 되므로 전체 기록 시간은

로 되며, 이와 같은 효율이 나쁜 루프가 시스템 전체의 기록 시간을 증대시킨다. 상기로부터, 식(4)에 비해 식(3)은 메모리 전체의 기록 시간을 65% 단축하고 있다. 이와 같이, 본 원은 불필요한 검증-판독 및 기록을 위한 승압 시간을 생략할 수 있으므로, 전체 기록 시간을 단축시킬 수 있다.

상기 제1실시예에서는, 3회째의 데이터의 기록까지는, 기록 전압(제어 게이트 전압)을 서서히 상승시키고, 4회째 이후의 데이터 기록은, 기록 전압(제어 게이트 전압)을 일정하게 하여 기록 시간을 길게하고 있다.

그러나 제1실시예어서는 1개의 웨이퍼에서 복수 제작되는 모든 칩에 있어서의 메모리 셀에 대해 일률적으로 동일한 조건으로 재기록을 실행하는 사양으로 되어 있기 때문에, 칩간에서 기록 특성의 변동이 생긴 경우에는 반드시 최적으로 되지는 않는다라는 우려가 있다. 그 이유를 예1, 예2로서 이하에서 설명하기로 한다.

(예 2) : 프로세스의 변동등에 의해, 설계에 비해 데이터 기록이 비교적 빠른 메모리 셀을 갖는 칩이 제작된 것으로 하면, 이 칩은 첫회의 기록 동작으로 각 메모리 셀에 충분한 데이터 기록이 행해진다. 그러나, 과기록 상태로 되는 메모리 셀이 발생할 우려가 있으므로, 이 칩에 관해서는 첫회의 기록 전압은 어느 정도 감소되어 메모리 셀의 임계 전압의 변동을 억제시킬 필요가 있다.

(예) : 프로세스의 변동등에 의해 설계에 비해 데이터 기록이 비교적 느린 메모리 셀을 갖는 칩이 제작된 것으로 하면, 이 칩은 기대한 소망 횟수 이내의 기록 동작으로 충분한 데이터 기록이 행해지지 않기 때문에, 이 칩에 대해서는 첫회부터 기록 전압을 어느 정도 증가시켜 기록 횟수의 증가를 억제시킬 필요가 있다.

이와 같은 결함을 해소하기 위해서 본 발명은 제2실시예를 제공한다.

제5도는 본 발명의 제2실시예에 관한 반도체 메모리 장치의 주요부를 도시한 회로 블록도이다. 제6도는 제5도의 동작을 도시한 타이밍도이다. 이 제2실시예에서는, 칩마다, 최적의 기록 전압을 제공하는 방법을 선택할 수 있도록 칩 제작 후에 기록 전압의 제공 방식을 프로그램하는 회로를 구비하고 있다.

제5도에 도시하는 회로 블록계는 제3도에 도시하는 ST1 내지 ST3까지의 데이터 기록의 일련의 동작을 제어한다. ST4 이후는 검증계의 회로와 신호의 교환을 하고, 재기록이 필요하면 다시 이 제5도의 제어계로 복귀한다. 기록 제어 회로(11)는, 칩 외부로 부터의 코맨드 입력을 수신하여 기록 모드를 식별하고, 칩 전체의 기록 동작을 제어한다. 기록 제어 회로(11)는, 각 기록마다 제어 신호 P, C를 출력한다. 제어 신호 P는 기록 전압 제어 회로(14), 승압 회로(15) 및 퓨즈 디코더(20)를 각각 활성화시킨다. 승압 회로(15)는 전원 전압 VCC에 근거하여 기록 전압 VPP를 발생한다. 기록 전압 제어 회로(14)는, 기록 전압 선택 회로(21)의 선택 신호 V1 내지 V10에 대한 기록 전압 VPP를 기록 전압 출력 회로(16)에 공급한다. 제어 신호 C에 의해 제어되는 기록 전압 출력 회로(16)는 공급된 기록 전압 VPP를, 행 디코더(17)를 통해 메모리 셀 어레이(18)를 구성하는 메모리 셀의 제어 게이트 CG(워드선)에 인가한다. 또한, 제어 신호 C는 타이머(13)를 기록한다. 타이머(13)는, 소정의 기록 시간 경과 후, 신호 S를 출력한다. 신호 S는 펄스 신호로서 기록 제어 회로(11) 및 루프 카운터(12a,12b)에 입력된다. 이것에 의해 제어 신호 P, C는 L 레벨로 되어 기록이 종료한다.

루프 카운터(12a)는, 신호 S에 의해 증분되며, 전체 기록 회수를 카운트하여, 기록 횟수를 나타내는 신호 Ni를 기록 전압 선택 회로(21)에 출력한다. 타이머(13)는 기록 전압 선택 회로(21)가 상한의 기록 전압을 지정하는 신호 V10을 선택할때까지는 일정 간격의 기록 펄스(신호 S)를 출력한다. 또한, 기록 전압 선택 회로(21)는, 상한의 기록 전압에 대응하는 신호 V10을 선택한때는 기록이 완료한 시점에서, 신호 F를 출력한다. 루프 카운터(12b)는, 타이머(13)의 출력 신호 S를 수신하고, 기록 전압 VPP가 상한에 도달한 후의 기록 횟수를 횟수를 카운트하여 신호 Mj를 출력한다. 타이머(13)는 루프 카운터(12b)의 출력 신호 Mi를 수신함으로써, 기록 전압 VPP가 상한에 도달한 후의 기록 횟수에 비례하여 기록 시간을 증가시키는 신호 S를 출력한다. 즉, 타이머(13)는, 기록 전압 VPP가 상한에 도달한 후는, 제어 신호 C의 펄스폭을 일정 배율로 넓히도록 신호 S를 제어한다.

제7도는 제5도중 트리밍 퓨즈(trimming fuse) 회로(19)의 회로 구성에 대한 일례를 도시한 것이다. 제8도는, 제5도의 퓨즈 디코더(20)의 회로 구성에 대한 일례를 도시한 것이다. 양쪽 모두 실제로는 상기 구성의 회로가 복수개 필요하다. 여기서는, 트리밍 퓨즈 회로(19)는 제7도의 회로 3개의 결합 구성이다(i=1 내지 3). 퓨주 디코더는, 제8도의 회로 8개의 결합 구성이다(i=1 내지 8). 트리밍 퓨즈 회로는, 직렬 접속된 5개의 인버터(61 내지 65)와, MOS 트랜지스터(66)와, 퓨즈(67)로 구성된다. 제어 신호 P는 인버터(61) 및 MOS 트랜지스터(66)의 게이트에 입력된다. 퓨즈(67)는, 인버터(62,63)의 접속점과 MOS 트랜지스터(66)의 드레인 사이에 접속된다. MOS 트랜지스터(66)의 소스는, 접속점과 접속된다. 프로그램 신호 FSi(i=1 내지 3)는, 인버터(64)로부터의 출력되며, 프로그램 신호 SiB(i=1 내지 3)는 인버터(65)로부터 출력된다. 퓨즈 디코더는, 제어 신호 P의 FSi 또는 FSiB가 입력되는 NAND 회로(71)와, NAND 회로(71)의 출력 신호를 반전시켜 신호 TRMi(i=1 내지 8)를 출력하는 인버터(72)로 구성된다. 이와 같은 트리밍 퓨즈 회로(19) 및 퓨즈 디코더(20)에 있어서, 휴즈(67)가 절단되는지 아닌지에 의해 신호 TRMi(i=1 내지 8)중 1개가 H 레벨로 된다. 이것에 의해, 8개 종류의 기록 전압 VPP의 공급 패턴을 선택하는 것이 가능해진다.

제9도는 퓨즈 디코더(20)로부터의 출력 신호 TRMi(i=1 내지 8)에 의해 선택되는 기록 전압 VPP를 도시한 것이다. 횡축은, 퓨즈 디코더의 출력 신호 TRMi를 도시하고, 종축은 신호 TRMi에 의해 선택되는 기록 전압 VPP를 도시하고 있다. 또, 종축의 1눈금은 예를들어 0.5V이며 기록 횟수마다의 스텝폭은 예를들어 1.5V이다. 단 5V를 넘지 않는다. 기록 전압의 상한이 5V이라는 규정은, 설계 사양과 제조 프로세스 기술을 고려하여 정해진다. 기록 전압 선택 회로(21)로 부터의 신호 V1 내지 V10 중 어느 것이 선택되는 것에 의해, 대응하는 기록 전압이 발생하도록 되어 있다. 또, 제6도의 V10, V10F는 트리밍(신호 TRMi)에 관계하지 않고 기록 전압이 상한이 되는 경우의 공통의 파형이다. 또한, TRM 1 내지 7은 각각 첫회의 기록 전압과 다음 기록 전압의 차가 1.5V인 것이므로 Vi, Vi+3은 트리밍에서 TRM 1 내지 7에 공통하는 파형이므로 대표적으로 도시하였다.

제9도를 예를들어 설명하기로 한다. 상기(예1)와 같은 특성을 갖는 칩에는, 예를들면, TRM1의 전압 VPP의 공급 패턴이 선택된다. 즉, 트리핑 퓨즈 회로(19)에서 프로그램되어, 퓨즈 디코더(20)의 출력신호 TRM1이 H 레벨로 된다. 이것에 의해, 이 칩은 기록 전압 VPP에 대응하는 선택 신호 V1, V4, V7, V10중 1개가 각 기록 횟수마다 기록 전압 제어 회로(14)에 공급되게 된다. 즉, 기록 동작의 첫회인 루프 1(제3도의 기록-검증 동작의 ST1 내지 ST6의 루프의 1회째를 말함)에 있어서의 신호 V1에 대응하는 기록 전압 VPP = 0.5V에 의한 메모리 셀의 기록이 실행된다. 이 기록 동작에서 기록 불충분한 메모리 셀이 있으면, 그 메모리 셀에 대하여 각각 다음의 루프 2에 있어서의 기록 전압 VPP = 2V에 의한 메모리 셀로의 기록이 실행된다. 이 기록 동작에서 또 기록 불충분한 메모리 셀이 있으면, 그 메모리 셀에 대해 각각, 다음의 루프 3에 있어서의 기록 전압 VPP = 3.5V에 의한 메모리 셀로의 기록이 실행된다. 다시 기록 불충분한 메모리 셀에 대해 각각, 다음의 루프 4에 있어서의 기록 전압 VPP = 5V(상한의 기록 전압)에 의한 메모리 셀로의 기록이 실행된다. 이 기록 동작에서 다시 기록 불충분한 메모리셀에 대해 각각, 도시하지 않은 루프 5에 있어서의 기록 전압 VPP = 5V에 의한 메모리 셀로의 기록이 실행된다. 이 때는, 기록 시간이 길게되고, 가령 기록 전압을 다시 △VPP(예를들어 1.5V) 상승시킨 때의 메모리 셀의 임계 전압의 변동분에 상당하는 기록 시간이 설정된다. 그 후, 기록 횟수가 증가할 때마다 △VPP와 등가적인 기록 시간이 설정된다. 루프 카운터(12a)가 소정의 기록 횟수를 카운트한때는 기록 동작을 종료한다. 이 시점에서 또한 기록 불충분한 메모리 셀이 있으면, 이상(異常) 종료로서 제3도의 흐름을 실시하는 회로계의 외부에서 검출된다.

상기(예 2)와 같은 특성을 갖는 칩에는, 예를들어 TRM6의 전압 VPP의 공급 패턴이 선택된다. 즉, 트리밍 퓨즈 회로(19)에서 프로그램되며, 퓨즈 디코더(20)의 출력 신호 TRM6이 H 레벨로 된다. 이것에 의해, 이 칩은 기록 전압 VPP로서, 선택 신호 V6, V9, V10에 대응하는 전압 중 1개가 기록 횟수마다 공급되게 된다. 즉, 기록 동작의 첫회인 루프 1(제3도의 기록-검증 동작의 ST1 내지 ST6의 루프 1의 1회째를 말함)에 있어서의 기록 전압 VPP = 3V에 의한 메모리 셀로의 기록이 실행된다. 이 기록 동작에서 기록 불충분한 메모리 셀이 있으면, 그 메모리에 대해 각각, 다음의 루프2에 있어서의, 기록 전압 VPP = 4.5V에 의한 메모리 셀로의 기록이 실행된다. 이 기록 동작에서, 또 기록 불충분한 메모리 셀이 있으면, 그 메모리 셀에 대해 각각, 다음의 루프3에 있어서의 기록 전압 VPP = 5V(상한치)에 의한 메모리 셀로의 기록이 실행된다. 이 기록 동작에서, 다시 기록 불충분한 메모리 셀에 대해 각각, 도시하지 않은 루프4에 있어서의 기록 전압 VPP = 5V에 의한 메모리 셀로의 기록이 실행된다. 이 때는, 기록 시간이 길게되며, 가령 기록 전압을 다시 VPP(예를들어, 1.5V)상승시킨 때의 메모리 셀의 임계 전압의 변동분에 상당하는 기록시간이 설정된다. 그 후, 기록 횟수가 증가할 때마다 △VPP에 등가적이 기록 시간이 설정된다. 루프 카운터(12a)가 소정의 기록 횟수를 카운트한 때는 기록 동작을 종료한다. 이 시점에서 또한 기록 불충분한 메모리 셀이 있으면, 이상 종료로서 제3도의 흐름을 실시하는 회로계의 외부에서 검출된다.

제10 및 11도는 각각 제5도 중의 기록 전압 선택 회로(21)의 구성을 부분적으로 도시한 회로도이다. 기록 전압 선택 회로(21)는, 제10도의 회로 구성 10개와 제11도의 회로 1개로 구성된다. 제10도에 있어서, MOS 트랜지스터(9ia,9ib)(i=1 내지 8)는 노드(100)와 접지점 사이에 직렬 접속되며, 각 노드는, 입력 신호쌍 INPUT i(i = 1 내지 8)가 입력된다. 예를들어, MOS 트랜지스터(91a,91b)는 노드(100)와 접지점 사이에 직렬 접속되며, 각 게이트에는 입력 신호쌍 INPUT 1이 입력된다. 이들 드라이브용의 MOS 트랜지스터(9ia,9ib)(i =1 내지 8)는 N채널 인헨스먼트형(enhancement type) MOS 트랜지스터이다. 부하용의 MOS 트랜지스터(99a,99b)는, N채널 디플리션형(depletion type) MOS 트랜지스터이며 노드(100)와 전원 단자 사이에 직렬 접속되어 있다. MOS 트랜지스터(99a,99b)의 게이트는 함께 노드(100)에 접속되어 있다. 노드(100)의 전위는 인버터(99c)에 의해 반전되며, 기록 전압 선택 신호 Vi(i = 1 내지 10)로 된다.

제11도에 있어서, 기록 선택 신호 V10은 NOR 게이트(101) 및 인버터(103)에 입력된다. 또한, 리셋트 신호 R 및 NOR 게이트(101)의 출력 신호는 NOR 게이트(102)에 입력된다. NOR 게이트(102)의 출력 신호는, NOR 게이트(101), NAND 게이트(104) 및 인버터(106)에 입력된다. 인버터(103)의 출력 신호는 NAND 게이트(104)에 입력된다. NAND 게이트(104)의 출력 신호는 인버터(105)를 통과하여 신호 F가 된다. 또한 NOR 게이트(102)의 출력 신호는 인버터(106,107)를 통과하여 신호 V10F가 된다. 즉 제11도는 NOR 게이트(101 및 102)에 의해 플립플롭을 구성하며, 기록 전압의 상한의 VPPmax를 지정하는 신호 V10을 기록 종료(리셋트)될 때까지 랫치한다. 신호 F는 제5도에 있어서의 타이머(13) 및 루프 카운터(12b)에 기록 전압의 상한의 VPPmax로 된 것을 전달한다. 신호 F를 수신한 타이머(13)는 기록마다 기록 시간을 소정시간 길게 할 수 있는 기록 제어 회로(11)에 신호S(펄스)를 공급함과 동시에, 루프 카운터(12a,12b)에서 펄스를 카운트시킨다.

제12도는, 제10 및 제11도에 도시한 기록 전압 선택 회로의 입력과 출력 신호의 대응예를 도시한 도면이다. 루프 카운터(12a)의 출력 신호 Ni와 퓨즈 디코더의 출력 신호 TRMi의 결합(입력 신호쌍 INPUTi 각각에 상당)에 의해, 기록 전압 제어 회로에 선택 신호 V1, V2…, V10F를 출력한다. 즉, 이 기록 전압 선택 회로는, 예를 들면 제9도에 도시한 바와 같은 각종 패턴의 기록 전압은 VPP를 생성시키도록 프로그램 된다.

제13도는, 제5도의 기록 전압 제어 회로의 구성을 도시한 회로도이다.

REF는, 칩 내부의 다른 회로에서 발생되는 일정 전압이다. 입력되는 선택 신호 V1 내지 V10F중 어느 것이 H 레벨로 되면, 노드 VIN과 일정 전압 REF가 동일해지도록, 노드(130)의 전압이 결정된다. 이것에 의해 기록 전압 VPP는 PN 전압 다이오드 Q1 내지 Q4의 각 항복(breakdown) 전압과 노드(130)의 전압과의 합과 동일하게 되도록 제어된다. 노드(130)의 전압이, 제어된 기록 전압 VPP이며, 제5도의 기록 전압 출력 회로에 공급된다.

상기 구성의 제2실시예에 있어서의 불휘발성 반도체 메모리 장치에서 예를들어, 제8도에 있어서의 TRM 4가 H 레벨이 되도록, 다이소트 공정에서 제7도의 퓨즈(67)를 절단하면, 1회째의 데이터 기록에서는, 기록 전압 VPP는 신호 V4에 대응하는 전압(제9도를 참조하여 2V)가 되고, 2회째의 데이터 기록에서는 기록 전압 VPP는, 신호 V7에 대응하는 전압(제9도를 참조하여 3.5V)가 되며, 3회째의 데이터 기록에서는 기록 전압 VPP는 신호 V10에 대응하는 상한의 전압 VPPmax(제9도를 참조하여 5V)가 되도록 제어된다. 또한, 4회째의 이후의 데이터 기록에 있어서는 항상 기록 전압 VPP는 VPPmax가 되도록 제어된다. 또한, 기록 시간은 1회째부터 3회째까지의 데이터 기록에 있어서는 일정치로 하고, 4회째 이후의 데이터 기록에 있어서는, 매회 전회의 기록 시간의 4배가 되도록 제어한다. 이것에 의해, 칩마다의 기록 특성을 고려하여 칩마다 최적의 기록 전압 제공 방식을 개개로 설정할 수 있다.

이상 설명한 바와 같이, 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 다음과 같은 효과를 발휘한다. 기록 횟수가 증가하는 것에 따라 차제에 기록 전압을 상승시키고 또한 기록 전압이 상한치로 된 후에는, 기록 전압을 최대치로 유지하고, 기록 횟수가 증가함에 따라 차제에 기록 시간을 길게함으로써 모든 메모리 셀에 고속으로 데이터를 기록할 수 있으며 또한 메모리 셀의 임계 전압 분포의 폭도 협소하게 할 수 있다.

또한, 칩 사이에서 기록 특성의 변동이 있는 경우에도 칩마다 최적인 기록 전압 및 기록 시간을 설정하는 수단을 구비함으로써, 모든 칩에 대해서 고속의 기록이 가능해지며 협소한 임계 전압의 분포가 얻어져 메모리 셀의 임계 전압 분포를 수속시킬 수 있다는 목적을 생각하면, 본 발명은 검증 이외에도 효과를 발휘한다.

또한, 본 원 청구 범위의 각 구성 요소에 병기한 도면 참조 부호는, 본 원 발명의 이해를 용이하게 하기 위한 것으로, 본 원 발명의 기술적 범위를 도면에 도시한 실시예를 한정하는 의도로 병기한 것은 아닌 것에 주목할 필요가 있다.

Claims

반도체 메모리 장치에 있어서, 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이(18)와, 상기 메모리 셀에 공급하기 위한 기록 전압을 승압하는 승압 회로(15)와, 카운터[12, (12a,12b)]와, 상기 메모리 셀로의 상기 기록 전압의 공급 시간을 제어하기 위해 상기 카운터에 소정 횟수의 카운트중 첫회부터 임의 횟수까지는 일정 시간 간격으로 카운트시키고 상기 임의 횟수 이후의 횟수는 단계적으로 증가하는 시간 간격으로 카운트시키는 신호를 출력하는 타이머(13)와, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을 상기 임의 횟수에 따른 단계적으로 나누고 또한 상기 기록 전압이 미리 정해진 상한에 도달하면 그 기록 전압을 유지하는 기록 전압 제어 회로(14)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 메모리 셀은 전하 축적층을 갖는 MOS형의 불휘발성의 메모리 셀 트랜지스터이며, 상기 전하 축적층 상에 배치되는 제어 게이트는 상기 메모리 셀 어레이 중의 워드선에 상당하고, 상기 불휘발성의 메모리 셀 트랜지스터는, 기록시에는 상기 메모리 셀 트랜지스터의 드레인과 상기 제어 게이트에 인가되는 전위차의 절대치에 따라 그 절대치가 클수록 임계 전압이 크게 변동하고, 그 임계 전압에 대응한 데이터를 기억하는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서, 상기 기록 전압은 상기 메모리 셀의 상기 제어 게이트에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 타이머의 출력 신호에서의 단계적으로 증가하는 시간 간격은 각각, 상기 기록 전압이 미리 정해진 상한에 도달하기 전에 있어서의 상기 기록 전압이 단계적으로 나누어진 것 중 1회의 상승분에 따라 상기 메모리 셀의 임계 전압 상승분이 얻어지도록 설정하는 것을 특징으로 하는 반도체 메모리 장치.
제1항에 있어서, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을, 상기 임의 횟수에 따라 단계적으로 나누기 위한 프로그램 수단(19,20,21)을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치에 있어서, 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이(18)와, 상기 메모리 셀에 공급하기 위한 기록 전압을 승압하는 승압 회로(15)와, 기록 동작의 소정 횟수를 카운트하는 제1카운터(12a)와, 상기 소정 횟수 중 임의 횟수 이후를 카운트하는 제2카운터(12b)와, 상기 메모리 셀로의 상기 기록 전압의 공급 시간을 제어하기 위해 상기 제1카운터에 의한 소정 횟수의 카운트 중 첫회부터 상기 임의 횟수까지는 일정 시간 간격으로 카운트시키고 상기 임의 횟수 이후의 횟수는 단계적으로 증가하는 시간 간겨으로 카운트시키는 신호를 출력하는 타이머(13)와, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을 상기 임의 횟수에 따라 단계적으로 나누며, 또한 상기 기록 전압이 미리 정해진 상한에 도달하면 그 기록 전압을 유지하는 기록 전압 제어 회로(14)와, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을, 상기 임의 횟수에 따라 단계적으로 나누기 위한 프로그램 시스템(19,20,21)을 포함하며, 상기 프로그램 시스템은 상기 첫회의 승압 레벨을 가변으로 하기 위해 설치되는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 프로그램 시스템은, 상기 기록 전압 제어 회로에 상기 승압 레벨을 설정하기 위한 선택 신호를 출력하는 기록 전압 선택 회로(21)와, 상기 기록 전압 선택 회로의 선택신호를 지정하는 디코더(20)와, 상기 디코더에 프로그램 신호를 제공하는 퓨즈 회로(19)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 프로그램 시스템에 의해, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지 상기 승압 레벨을 단계적으로 나눌 수 있는 상기 임의 횟수가 변하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 타이머 출력 신호에서의 단계적으로 증가하는 시간 간격은 각각, 상기 기록 전압이 미리 정해진 상한에 도달하기 전에 있어서의 상기 기록 전압이 단계적으로 나누어진 것 중 첫회의 상승분에 따른 상기 메모리 셀의 임계 전압 상승분이 얻어지도록 설정하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서, 상기 메모리 셀은 전하 축적층을 갖는 MOS형의 불휘발성의 메모리 셀 트랜지스터이며, 상기 전하 축적층 상에 배치되는 제어 게이트는 상기 메모리 셀 어레이 중의 워드선에 상당하고, 상기 불휘발성의 메모리 셀 트랜지스터는, 기록시에는 상기 메모리 셀 트랜지스터의 드레인과 상기 제어 게이트에 인가되는 전위차의 절대치에 따라 그 절대치가 클수록 임계 전압이 크게 변동하고, 그 임계 전압에 대응한 데이터를 기억하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서, 상기 기록 전압은 상기 메모리 셀의 상기 제어 게이트에 공급되는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치에 있어서, 복수의 불휘발성 메모리 셀을 포함하는 메모리 셀 어레이(18)와, 상기 메모리 셀을 선택하기 위한 디코더(17)와, 상기 메모리 셀에 공급하기 위한 기록 전압을 승압하는 승압 회로(15)와 카운터[12,(12a,12b)]와, 상기 메모리 셀로의 상기 기록 전압의 공급 시간을 제어하기 위해 상기 카운터에 의한 소정 횟수의 카운트 중 첫회부터 임의 횟수까지는 일정 시간 간격으로 카운트시키고 상기 임의 횟수 이후의 횟수는 단계적으로 증가하는 시간 간격으로 카운트시키는 신호를 출력하는 타이머(13)와, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을 상기 임의 횟수에 따라 단계적으로 나누고 또한 상기 기록 전압이 미리 정해진 상한에 도달하면 그 기록 전압을 유지하는 기록 전압 제어 회로(14)를 포함하며, 상기 카운터의 카운트마다, 상기 메모리 셀 어레이 중 선택한 메모리 셀에 정확한 데이터가 기록되어 있는지 아닌지를 판단하는 상기 검증이 행해지며, 정확한 데이터가 기록될 때까지 상기 선택한 메모리 셀에 대해 상기 타이머의 제어에 따라 기록 동작을 행하는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 타이머의 출력 신호에서의 단계적으로 증가하는 시간 간격은 각각, 상기 기록 전압이 미리 정해진 상한에 도달하기 전에 있어서의 상기 기록 전압이 단계적으로 나누어진 것 중 임의의 1회의 상승분에 따른 상기 메모리 셀의 임계 전압 상승분이 얻어지도록 설정하는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서, 상기 기록 전압이 미리 정해진 상한에 도달할 때까지의 상기 승압 회로에 의한 승압 레벨을, 상기 임의 횟수에 따라 단계적으로 나누기 위한 프로그램 수단(19,20,21)을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제14항에 있어서, 상기 프로그램 시스템은, 상기 기록 전압 제어 회로에 상기 승압 레벨을 설정하기 위한 선택 신호를 출력하는 기록 전압 선택 회로(21)와, 상기 기록 전압 선택 회로의 선택 신호를 지정하는 디코더(20)와, 상기 디코더에 프로그램 신호를 제공하는 퓨즈 회로(19)를 포함하며, 상기 프로그램 수단에 의해 상기 기록 전압이 미리 정해진 상한에 도달할 때까지 상기 승압 레벨을 단계적으로 나눌 수 있는 상기 임의 횟수가 변하는 것을 특징으로 하는 반도체 메모리 장치.