JP6755842B2 - 半導体装置、半導体装置の製造方法及び半導体パッケージの製造方法 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1(a)及び図1(b)は、第1実施形態に係る半導体装置を例示する模式断面図である。
(1)第2配線部材62をワイヤボンディングする際、第2半導体チップ22rが撓み、それに伴う振動が発生する可能性がある
(2)第2半導体チップ22rが、例えば、熱工程における熱によって反る可能性がある
という、事情を生じる。このため、厚さt22rは、厚く設定せざるを得ない。半導体装置100rでは、例えば、ベース1上におけるZ軸方向の厚さH1が厚くなりやすい。したがって、半導体装置100rでは、パッケージの薄型化が難しくなっている。
図5(a)は、第1実施形態の第1変形例に係る半導体装置を例示する模式平面図である。図5(a)では、第2半導体チップ22の一部を断面として示す。
図5(b)は、第1実施形態の第2変形例に係る半導体装置を例示する模式平面図である。図5(b)では、第2半導体チップ22の一部を断面として示す。
図6(a)は、第1実施形態の第3変形例に係る半導体装置を例示する模式平面図である。図6(a)では、第2半導体チップ22の一部を断面として示す。
図6(b)は、第1実施形態の第4変形例に係る半導体装置を例示する模式平面図である。図6(b)では、第2半導体チップ22の一部を断面として示す。
図7(a)は、第2実施形態に係る半導体装置を例示する模式断面図である。図7(b)は、第2実施形態に係る半導体装置を例示する模式平面図である。図7(a)及び図7(b)には、ベース1、第1、第2半導体チップ21及び22を示す。また、図7(b)では、第2半導体チップ22の一部を断面として示す。図7(b)に示す断面は、図7(a)中のB−B線に沿う。図7(a)に示す断面は、図7(b)中のA−A線に沿う。
図8(a)は、第3実施形態に係る半導体装置を例示する模式断面図である。図8(b)は、第3実施形態に係る半導体装置を例示する模式平面図である。図8(a)及び図8(b)には、ベース1、第1、第2半導体チップ21及び22を示す。また、図8(b)では、第2半導体チップ22の一部を断面として示す。図8(b)に示す断面は、図8(a)中のB−B線に沿う。図8(a)に示す断面は、図7(b)中のA−A線に沿う。
図9(a)〜図9(g)は、第4実施形態に係る半導体装置の製造方法を例示する工程順模式斜視図である。図10(a)〜図10(h)は、第4実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。第4実施形態では、例えば、第2半導体チップ22の製造方法を例示する。
図11(a)〜図11(g)は、第5実施形態に係る半導体装置の製造方法を例示する工程順模式斜視図である。図12(a)〜図12(h)は、第5実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。第5実施形態では、例えば、第1半導体チップ21の別の製造方法を例示する。
図13(a)〜図13(c)は、第5実施形態の第1変形例に係る半導体装置の製造方法を例示する工程順模式断面図である。
(a)ウェハWを複数の半導体チップに分離する工程の前
(b)ウェハWを複数の半導体チップに分離する工程の後
(c)ウェハWを複数の半導体チップに分離する工程の時
上記(a)〜(c)のいずれか1つに行うことができる。
図14(a)〜図14(g)は、第6実施形態に係る半導体装置の製造方法を例示する工程順模式斜視図である。図15(a)〜図15(h)は、第6実施形態に係る半導体装置の製造方法を例示する工程順模式断面図である。第6実施形態では、例えば、第2半導体チップ22の製造方法を例示する。
図16は、第7実施形態に係る半導体装置を例示する模式断面図である。
図16に示すように、第6実施形態に係る半導体装置100fは、第3〜第7半導体チップ23〜27のそれぞれのZ軸方向の厚さt23〜t27を、互いに等しくした例である。
図17(a)は、第8実施形態に係る半導体装置を例示する模式断面図である。図17(b)は、第8実施形態に係る半導体装置を例示する模式平面図である。図17(a)には、ベース1、第1、第2半導体チップ21及び22を示す。図17(b)には、第2半導体チップ22を示し、その一部を断面とする。図17(b)に示す断面は、図17(a)中のB−B線に沿う。なお、図17(b)は、第2半導体チップ22をZ軸方向に沿ってベース1側から第1領域30に向かって見た図であり、第1〜第4部分31〜34のそれぞれが断面として示され、第1領域30の裏面が平面として示されている。図17(a)に示す断面は、図17(b)中のA−A線に沿う。
図19(a)〜図21(b)は、第9実施形態に係る半導体パッケージの製造方法を例示する工程順模式断面図である。
図19(a)に示すように、ベース1の上に、第1半導体チップ21を接着する。ベース1は、複数の配線を含む配線群11を有する。第1半導体チップ21は、第1半導体素子部D1及び第1半導体素子部D1に電気的に接続された第1パッド電極21P(第1パッド電極21Pについては、図2(b)参照)を有する。
(1)第2、第3、第6半導体チップ22、23及び26のダイマウント
(2)第2、第3、第5配線部材62、63及び65のワイヤボンディング
(3)第4、第7、第5半導体チップ24、27及び25のダイマウント
(4)第4、第6、第7配線部材64、66及び67のワイヤボンディング
上記(1)〜(4)の順で、ダイマウント及びワイヤボンディングを行うことで、ボンディングツールと半導体チップとの干渉を防ぐことができる。
その他、本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例、及び、修正例に想到し得るものであり、それら変更例、及び、修正例についても本発明の範囲に属するものと了解される。
Claims (11)
- 配線を有するベースと、
第1半導体素子部を有する第1半導体チップと、
第2半導体素子部を有し、前記配線の少なくとも1つを介して前記第1半導体チップと電気的に接続された第2半導体チップであって、
前記第2半導体素子部を含む第1領域と、前記第1領域と連続した第1部分と、前記第1領域と連続し、前記ベースから前記第1領域に向かう第1方向と交差する第2方向において前記第1部分と離れた第2部分と、前記第1領域、前記第1部分、及び、前記第2部分に囲まれ、前記第1方向及び前記第2方向のそれぞれと交差する第3方向に延びた溝と、前記溝に設けられ、前記溝に沿って延びたノッチと、を含む、前記第2半導体チップと、
少なくとも一部が前記溝に設けられた絶縁封止部材と、
を備え、
前記第1半導体チップの少なくとも一部、前記第1部分、前記第2部分、及び、前記溝のそれぞれは、前記ベースと前記第1領域との間に位置した、半導体装置。 - 配線を有するベースと、
第1半導体素子部を有する第1半導体チップと、
第2半導体素子部を有し、前記配線の少なくとも1つを介して前記第1半導体チップと電気的に接続された第2半導体チップであって、
前記第2半導体素子部を含む第1領域と、
前記第1領域と連続した第1部分と、
前記第1領域と連続し、前記ベースから前記第1領域に向かう第1方向と交差する第2方向において前記第1部分と離れた第2部分と、
前記第1領域と連続し、前記第1方向及び前記第2方向のそれぞれと交差する第3方向において前記第1部分及び前記第2部分と離れた第3部分と、
前記第1領域と連続し、前記第2方向において前記第3部分と離れ、前記第3方向において前記第1部分及び前記第2部分と離れた第4部分と、
前記第2方向及び前記第3方向にそれぞれ延びた溝と、
前記溝に設けられ、前記溝に沿って延びたノッチと、を含む、前記第2半導体チップと、
少なくとも一部が前記溝に設けられた絶縁封止部材と、
を備え、
前記第1半導体チップの少なくとも一部、前記第1〜第4部分、及び、前記溝のそれぞれは、前記ベースと前記第1領域との間に位置した、半導体装置。 - 前記絶縁封止部材は、前記ベースの上に設けられ、前記第1半導体チップと前記第2半導体チップを囲む請求項1または2に記載の半導体装置。
- 前記第1領域は、平面を含み、
前記平面は、前記第2方向と、前記第3方向と、に広がり、
前記第1半導体チップの少なくとも一部は、前記溝に位置した、請求項1〜3のいずれか1つに記載の半導体装置。 - 前記第2半導体チップは、前記第2半導体素子部と電気的に接続されたパッド電極を、さらに含み、
前記パッド電極は、前記第1方向において前記第1部分の上に位置した、請求項1〜4のいずれか1つに記載の半導体装置。 - 前記第1半導体チップと電気的に接続された第3半導体チップをさらに備え、
前記第1領域は、前記第1半導体チップと前記第3半導体チップとの間に位置する、請求項1〜5のいずれか1つに記載の半導体装置。 - 前記第2半導体チップの上に、前記第1方向に積層された複数の半導体チップを、さらに備え、
前記複数の半導体チップの少なくとも1つは、前記第1方向において、前記第1部分及び前記第2部分の少なくとも1つとオーバーラップした第7部分、前記第2半導体チップからオーバーハングした第8部分、半導体素子部、及び、前記半導体素子部と電気的に接続されたパッド電極を有し、
前記パッド電極は、前記第8部分に配置された、請求項1〜6のいずれか1つに記載の半導体装置。 - 半導体素子部を備えた第1面と、前記第1面と離れた第2面と、を含むウェハの前記第2面を後退させる工程と、
前記ウェハの第2面に接着樹脂を接着する工程と、
前記ウェハを、前記第1面から前記第2面に向かう第1方向と交差する第2方向と、前記第1方向、及び、前記第2方向と交差する第3方向とに沿ってダイシングし、前記ウェハを複数の半導体チップに分離する工程と、
前記ウェハの前記第2面を前記接着樹脂ごと加工し、前記複数の半導体チップのそれぞれに溝又は凹部を形成する工程と、を備え、
前記複数の半導体チップのそれぞれに溝又は凹部を形成する工程は、
(a) 前記ウェハを複数の半導体チップに分離する工程の前
(b) 前記ウェハを複数の半導体チップに分離する工程の後
前記(a)または(b)に行う、半導体装置の製造方法。 - 半導体素子部を備えた第1面と、前記第1面と離れた第2面と、を含むウェハを、前記第1面から前記第2面に向かう第1方向と交差する第2方向と、前記第1方向、及び、前記第2方向と交差する第3方向とに沿って、前記ウェハの前記第1面から前記第1方向の途中までダイシングし、
前記ウェハの前記第2面を後退させ、前記ウェハを複数の半導体チップに分離し、
前記複数の半導体チップに分離された前記ウェハの第2面に接着樹脂を接着し、
前記複数の半導体チップに分離された前記ウェハの前記第2面を前記接着樹脂ごと加工し、前記複数の半導体チップのそれぞれに溝又は凹部を形成する、半導体装置の製造方法。 - 前記溝の形成は、前記ウェハにブレードを複数回入れて行い、前記溝には前記ブレードの先端によって複数のノッチが形成される請求項8または9に記載の半導体の製造方法。
- 複数の配線を含む配線群を有するベースの上に、第1半導体素子部及び前記第1半導体素子部に電気的に接続された第1パッド電極を有する第1半導体チップを接着し、
前記配線と前記第1パッド電極とを電気的に接続し、
前記ベースの上に、第2半導体素子部及び前記第2半導体素子部に電気的に接続された第2パッド電極を有し、前記第2半導体素子部を含む第1領域と、前記第1領域と連続した第1部分と、前記第1領域と連続し、前記ベースから前記第1領域に向かう第1方向と交差する第2方向において前記第1部分と離れた第2部分と、前記第1領域、前記第1部分、前記第2部分に囲まれた溝と、前記溝に設けられ前記溝に沿って延びたノッチを含む第2半導体チップを、前記ベース、前記第1領域、前記第1部分及び前記第2部分に、前記第1半導体チップの少なくとも一部を内包するように接着し、
前記第2半導体チップの上に、第3パッド電極を有する第3半導体チップを、前記第2及び第3パッド電極を露出させて接着し、
前記配線と前記第2及び第3パッド電極とを電気的に接続し、
少なくとも前記ベースの上において、前記第1、第2、第3半導体チップを絶縁封止部材で封止し、
前記ベースに、外部端子を形成する、半導体パッケージの製造方法。
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