KR20150060758A - 반도체 장치 및 그 제조방법 - Google Patents

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semiconductor
chip
semiconductor device
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KR1020157009213A
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신이치 사쿠라다
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

한쪽 면에 원하는 회로가 형성된 반도체 칩이 되는 복수의 반도체 칩 영역, 및 복수의 반도체 칩 영역 사이에 마련된 절단영역을 가지는 반도체 웨이퍼를 준비하고, 반도체 칩 영역 안이며, 해당 반도체 칩 영역의 외주를 따라 적어도 내부로부터 회로가 형성되지 않은 다른 쪽 면까지 도달하는 개질층을 형성한다. 그 후 반도체 웨이퍼를 절단영역에서 절단함으로써 복수의 반도체 칩 영역 각각으로 분리한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것이다.
최근 반도체 장치는 전자기기의 고성능화에 따라 회로규모가 커지는 경향을 보이고 있다. 한편 전자기기는 소형화나 박형화가 진행되고 있기 때문에, 반도체 장치에는 보다 많은 회로를 탑재하면서도 소형화하기 위한 기술이 요구되고 있다. 그러한 기술 중 하나로서 관통전극을 가지는 복수의 반도체 칩을 적재한 CoC(Chip on Chip)형 반도체 장치가 있다. 이 CoC형 반도체 장치의 구조나 제조방법에 대해서는, 예를 들면 특허문헌 1에 기재되어 있다.
CoC형 반도체 장치에서는 소정의 배선이 형성된 배선기판과 반도체 칩을 접속하기 위해, 혹은 적층된 복수의 반도체 칩들을 서로 접속하기 위해 관통전극과 접속되는 복수의 범프 전극이 각 반도체 칩의 양면에 각각 형성된다.
그런데 반도체 장치의 제조공정에서는 반도체 웨이퍼에 원하는 회로를 구비한 복수의 반도체 칩 영역을 형성한 후, 예를 들면 다이싱 블레이드를 이용하여 해당 반도체 칩 영역 주위를 절단함으로써 개개의 반도체 칩으로 분리한다. 이 때 분리된 각 반도체 칩을 일정한 상태로 유지하기 위해 다이싱 블레이드에 의한 절단 개시면과 반대측 면(이면)에는 미리 보호용 테이프(다이싱 테이프)가 점착된다. 다이싱 테이프에는 예를 들면 자외선을 조사함으로써 접착층의 점착력이 저하되는 UV테이프 등이 이용된다. 절단된 반도체 웨이퍼는 다이싱 테이프의 접착층의 점착력을 저하시킨 후 각 반도체 칩에 개별적으로 픽업되어 패키징용 설비에 공급된다.
여기서 상술한 범프 전극이 형성된 반도체 웨이퍼에 다이싱 테이프를 점착하는 경우, 다이싱 테이프는 그 접착층으로 각 범프 전극을 박아 넣도록 부착할 필요가 있다. 그 때문에 범프 전극이 형성된 반도체 웨이퍼의 면에 점착하는 다이싱 테이프는 접착층을 두껍게 할 필요가 있다.
그러나 다이싱 테이프의 접착층이 두꺼워지면, 고속 회전하는 다이싱 블레이드로 반도체 웨이퍼를 절단할 때 비교적 연성인 접착층으로 고정된 해당 반도체 웨이퍼에서 미동이 생겨 절단부위의 이면(다이싱 테이프가 점착된 면) 측이 다이싱 블레이드에 접촉하여, 분리된 반도체 칩에서 치핑이 발생하는 문제가 있다.
치핑은 두꺼운 접착층을 구비하지 않은 다이싱 테이프를 이용하여 다이싱하는 경우라도 발생하는 문제이며 완전히 없애는 것이 곤란하다. 그 때문에 치핑량(절단방향과 직교하는 방향의 치핑폭)을 소정 규격치 이내로 억제하는 것이 중요해진다. 치핑량이 크면 반도체 칩의 강도(항절강도)가 저하하여 반도체 장치의 신뢰성이 저하된다. 특히 반도체 웨이퍼가 얇은 경우 치핑량을 더욱 작게 하는 것이 바람직하다. 또한 반도체 칩 주변 근방에 범프 전극을 배치하고 있는 경우 치핑량이 크면 해당 범프 전극이 결락할 우려도 있다.
또한 얇은 반도체 웨이퍼를 비교적 양호하게 절단하는 방법으로서는 레이저광을 이용하는 스텔스 다이싱 기술이 알려져 있다. 스텔스 다이싱 기술에 대해서는, 예를 들면 특허문헌 2에 기재되어 있다.
특허문헌 2에서는 집광점을 반도체 웨이퍼의 내부에 맞추고 해당 반도체 웨이퍼에 대하여 투과특성을 가지는 레이저광을 조사함으로써 미리 설정한 절단선을 따라 해당 반도체 웨이퍼의 내부에 개질층(광학적 손상부)를 형성하고, 그 후 레이저광 조사면과 반대측의 면에 점착한 신장 가능한 테이프를 잡아 늘임으로써 상기 개질층을 기점으로 반도체 웨이퍼를 절단하는(잡아당겨 끊는) 방법이 기재되어 있다.
특허문헌 1: 특개 2010-251347호 공보 특허문헌 2: 특개 2005-340423호 공보
상술한 것처럼 고속 회전하는 다이싱 블레이드로 반도체 웨이퍼를 절단하는 다이싱 기술에서는 분리된 반도체 칩에서 치핑이 발생하며, 치핑량이 크면 반도체 칩의 항절강도가 저하하여 반도체 장치의 신뢰성이 저하될 우려가 있다. 또한 반도체 칩의 주변 근방에 범프 전극을 배치하고 있는 경우에는 치핑량이 크면 해당 범프 전극이 결락할 우려도 있다.
본원의 반도체 장치의 일 실시형태는, 배선기판, 및 상기 배선기판 상에 탑재되는 반도체 칩을 가지며, 상기 반도체 칩은, 외주를 따라 형성되는, 적어도 내부로부터 회로가 형성되지 않은 면까지 도달하는 개질층을 구비한다.
한편, 본원의 반도체 장치의 제조방법의 일 실시형태는, 한쪽 면에 원하는 회로가 형성된 복수의 반도체 칩 영역, 및 상기 복수의 반도체 칩 영역 사이에 마련된 절단영역을 가지는 반도체 웨이퍼를 준비하는 공정, 상기 반도체 칩 영역 안에 있으며, 해당 반도체 칩 영역의 외주를 따라 적어도 내부로부터 상기 회로가 형성되지 않은 다른 쪽 면까지 도달하는 개질층을 형성하는 공정, 및 상기 반도체 웨이퍼를 상기 절단영역에서 절단함으로써 상기 복수의 반도체 칩 영역 각각으로 분리하는 공정을 가진다.
상기와 같은 구성 및 방법에서는, 반도체 칩 영역의 외주를 따라 개질층을 형성함으로써 반도체 웨이퍼를 절단할 때 치핑의 원인이 되는 크랙이 발생하더라도 해당 크랙의 진행이 개질층에서 정지된다. 그 때문에 개질층의 형성 위치에서 치핑량을 제어할 수 있으며, 치핑량이 소정의 규격치 이내가 되도록 개질층을 형성함으로써 절단 시에 반도체 칩의 측면에서 발생하는 치핑량을 작게 할 수 있다.
본 발명에 따르면 반도체 웨이퍼로부터 반도체 칩을 분리할 때 발생하는 치핑량을 작게 할 수 있기 때문에, 반도체 칩의 항절강도를 양호하게 확보할 수 있으며 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 제1 실시형태의 반도체 장치의 일 구성예를 나타낸 단면도이다.
도 2는, 도 1에 나타낸 반도체 장치가 구비한 반도체 칩의 일 구성예를 나타낸 평면도이다.
도 3은, 도 2에 나타낸 반도체 칩의 제조순서의 일례를 나타낸 단면도이다.
도 4는, 도 2에 나타낸 반도체 칩의 제조순서의 일례를 나타낸 단면도이다.
도 5는, 도 1에 나타낸 칩 적층체의 조립순서의 일례를 나타낸 단면도이다.
도 6은, 도 1에 나타낸 반도체 장치의 조립순서의 일례를 나타낸 단면도이다.
도 7은, 제2 실시형태의 반도체 장치의 일 구성예를 나타낸 단면도이다.
도 8은, 제3 실시형태의 반도체 장치의 일 구성예를 나타낸 단면도이다.
도 9는, 본 발명의 반도체 장치의 일 변형예를 나타낸 단면도이다.
이어서 본 발명에 대하여 도면을 이용하여 설명한다.
(제1 실시형태)
도 1은, 제1 실시형태의 반도체 장치의 일 구성예를 나타낸 단면도이다. 도 1은 CoC형 반도체 장치의 일 구성예를 나타내고 있다.
도 1에 나타낸 것처럼, 제1 실시형태의 반도체 장치(1)는 복수의 반도체 칩(10)이 적층된 칩 적층체(11)를 가지며, 해당 칩 적층체(11)가 소정 배선이 형성된 배선기판(20)에 접속 고정된 구성이다. 칩 적층체(11)는, 예를 들면 메모리 회로가 형성된 복수(도 1에서는 4개)의 메모리 칩(반도체 칩)(10)으로 구성된다.
반도체 칩(10)은 회로가 형성된 한쪽 면(표면) 및 회로가 형성되지 않은 다른 쪽 면(이면)에 각각 복수의 범프 전극을 구비하며, 한쪽 면의 범프 전극(표면 범프)(121)과 다른 쪽 면의 범프 전극(이면 범프)(122)이 각각 관통배선(13)에 의해 접속되어 있다. 각 반도체 칩(10)은 표면 범프(121) 및 이면 범프(122)를 통해 각각의 관통전극(13)에 의해 서로 접속된다. 단, 본 실시형태의 반도체 장치(1)에서는 복수의 반도체 칩(10)으로 이루어지는 칩 적층체(11) 중 최상단의 반도체 칩(10)(배선기판(20)으로부터 가장 멀리 떨어진 반도체 칩(10))에는 이면 범프(122) 및 관통전극(13)이 형성되어 있지 않으며, 표면 범프(121)에만 형성된다.
칩 적층체(11)는 각 반도체 칩(10) 사이의 틈을 메움과 동시에 측면에서 본 단면이 대략 사다리꼴이 되는 제1 밀봉 수지층(14)을 구비하고 있다. 제1 밀봉 수지층(14)은, 예를 들면 주지의 언더필 재료를 이용하여 형성된다.
배선기판(20)에는 칩 적층체(11) 중 대략 사다리꼴의 제1 밀봉 수지층(14)의 짧은 변(위쪽 바닥) 측에 배치된 반도체 칩(10)이 접속 고정된다. 배선기판(20)으로는 예를 들면 양면에 소정의 배선이 형성된 유리 에폭시 기판이 이용되며, 각 배선은 접속 패드나 랜드를 제외하고 솔더 레지스트막 등의 절연막에 의해 덮여 있다.
배선 기판(20)의 한쪽 면에는 칩 적층체(11)와 접속하기 위한 복수의 접속 패드(21)가 형성되며, 다른 쪽 면에는 외부단자가 되는 금속 볼(22)을 접속·고정하기 위한 복수의 랜드(23)가 형성되어 있다.
배선기판(20)의 접속 패드(21) 상에는 Au나 Cu 등으로 이루어지는 와이어 범프(15)가 형성되며, 해당 와이어 범프(15)가 대략 사다리꼴의 제1 밀봉 수지층(14)의 짧은 변(위쪽 바닥) 측에 배치된 반도체 칩(10)의 복수의 표면 범프(121)와 접속된다. 또한 칩 적층체(11)와 배선기판(20)은 NCP(Non Conductive Paste) 등의 접착부재(24)에 의해 접착 고정되며, 해당 접착부재(24)에 의해 와이어 범프(15)와 반도체 칩(10)의 각 표면 범프(121)의 접합부위가 보호된다.
배선기판(20) 상의 칩 적층체(11)는 제2 밀봉 수지층(25)에 의해 밀봉되며, 칩 적층체(11)가 탑재되지 않은 배선기판(20)의 다른 쪽 면의 복수의 랜드(23)에는 반도체 장치(1)의 외부단자가 되는 금속 볼(22)이 각각 접속된다.
또한, 상술한 것처럼 본 실시형태의 반도체 장치(1)에서는 칩 적층체(11) 중 최상단의 반도체 칩(10)에 이면 범프(122) 및 관통전극(13)이 형성되어 있지 않으며, 표면 범프(121)만 형성되어 있다. 이렇듯 관통전극(13)을 가지지 않는 반도체 칩(10)을 최상단에 마련한 구성에서는 제조공정에서의 온도변화에 기인하여 관통전극(13)이 팽창 또는 수축함으로써 각 반도체 칩(10)에 응력이 발생하더라도 해당 응력을 최상단의 반도체 칩(10)의 표면에서 받음으로써 분산시킨다. 또한 최상단의 반도체 칩(10)에서는 관통전극(13)이 없음으로 인해 대향하는 반도체 칩(10)(도 1에서는 배선기판(20)으로부터 3단째의 반도체 칩(10))으로부터 받는 응력이 기판 전체에 의해 분산되기 쉬워진다. 그 때문에 제조공정에서의 온도변화에 의해 각 반도체 칩(10)에서 크랙이 발생하는 것을 억제할 수 있다.
도 2는, 도 1에 나타낸 반도체 장치가 구비하는 반도체 칩의 일 구성예를 나타내는 평면도이다. 도 2(a) 및 도 2(b)는 도 1에 나타낸 반도체 칩(10)(상기 최상단의 반도체 칩(10)은 제외함)의 이면의 구성예를 나타내고 있다.
도 2(a)에 나타낸 것처럼, 본 실시형태의 반도체 칩(10)은, 그 측면으로부터 약간 떨어진 위치에 있으며, 해당 측면(반도체 칩(10)의 외주)을 따라 내부로부터 이면(회로가 형성되지 않은 다른 쪽 면)에 도달하는 개질층(30)이 형성된 구성이다.
개질층(30)은 레이저광을 조사함으로써 반도체 웨이퍼(10)의 내부에 형성되는 광학적 손상부이며, 예를 들면 상기 스텔스 다이싱 기술을 이용하여 실현할 수 있다. 이 개질층(30)에 대해서는, 예를 들면 상술한 특허문헌 2에 상세하게 기재되어 있다. 개질층(30)은 반도체 칩(10)의 측면으로부터 수 ㎛ 정도 내측의 위치, 예를 들면 측면으로부터 5㎛ 정도 떨어진 위치에 형성된다. 단, 제1 실시형태의 반도체 장치(1)에서는 복수의 반도체 칩(10)으로 이루어지는 칩 적층체(11) 중 최상단의 반도체 칩(10)에는 개질층(30)을 형성하지 않는다.
이렇듯 반도체 칩(10)의 외주를 따라 개질층(30)을 형성하면 다이싱 블레이드를 이용하여 반도체 웨이퍼를 절단할 때 해당 반도체 칩(10)의 이면 측에서 치핑의 원인이 되는 크랙이 발생하더라도 해당 크랙의 진행이 개질층(30)에서 정지된다. 그 때문에 개질층(30)의 형성 위치에서 치핑량을 제어할 수 있으며, 치핑량이 소정의 규격치 이내가 되도록 개질층(30)을 형성하면 절단 시에 반도체 칩(10)의 측면에서 발생하는 치핑량을 작게 할 수 있다. 따라서, 예를 들면 두께가 50㎛ 정도인 비교적 얇은 반도체 웨이퍼를 절단하는 경우라도 절단된 반도체 칩(10)의 항절강도를 양호하게 확보할 수 있으며 반도체 장치(1)의 신뢰성을 향상시킬 수 있다. 또한 치핑량을 작게 할 수 있음으로써 반도체 칩(10)의 주변에 범프 전극이 배치되어 있는 경우에는 해당 범프 전극의 결락을 방지할 수 있다.
또한, 도 2(a)에서는 반도체 칩(10)의 외주를 따라 개질층(30)을 연속적으로(직선 형상으로) 형성하는 예를 나타내고 있는데, 개질층(30)은 반도체 칩(10)의 외주를 따라 형성하면 되며, 예를 들면 도 2(b)에 나타낸 것처럼 점선 형상으로 형성할 수도 있다. 또한 개질층(30)의 형상은 도 2(a)에서 나타낸 직선 형상이나 도 2(b)에서 나타낸 점선 형상에 한정되지 않으며, 예를 들면 일점 쇄선 형상이나 이점 쇄선 형상 등의 각종 선 형상으로 형성할 수도 있고, 이들 선 형상으로 형성한 개질층(30)은 어느 정도의 폭을 가질 수도 있다.
이어서 도 1에 나타낸 제1 실시형태의 반도체 장치(1)가 구비하는 반도체 칩(10) 및 칩 적층체(11)의 제조방법에 대하여 도 3 내지 도 5를 이용하여 설명한다.
도 3(a) 내지 도 3(d) 및 도 4(a) 내지 도 4(c)는 도 2에 나타낸 반도체 칩(10)의 제조순서의 일례를 나타내며, 도 5(a) 내지 도 5(d)는 도 1에 나타낸 칩 적층체(11)의 조립순서의 일례를 나타내고 있다.
도 1에 나타낸 반도체 칩(10)을 제조하는 경우, 한쪽 면에 원하는 회로, 예를 들면 메모리 회로가 형성된 복수의 반도체 칩 영역(41)을 가지는 반도체 웨이퍼(40)를 준비한다. 반도체 웨이퍼(40)의 각 반도체 칩 영역(41) 사이에는 다이싱 공정에서 절단되는 영역인 절단영역(42)이 마련되어 있다.
반도체 칩 영역(41)은 한쪽 면(표면)에 복수의 표면 범프(121)가 형성되고, 다른 쪽 면(이면)에 복수의 이면 범프(122)가 형성되며, 각 표면 범프(121)가 관통전극(13)을 통해 대응하는 이면 범프(122)와 접속되어 있다.
표면 범프(121)는, 예를 들면 도 4(a)에 나타낸 것처럼 절연층(43)으로부터 노출되는 전극 패드(44) 상에 형성된 Cu 필러(45)와 해당 Cu 필러(45) 상에 형성된 Ni 도금층(46) 및 Au 도금층(47)에 의해 구성된다. 이면 범프(122)는, 예를 들면 관통전극(13)에 접속된 Cu 필러(48)와 해당 Cu 필러(488) 상에 형성된 Sg/Ag 도금층(49)에 의해 구성된다.
도 3(a) 및 도 4(a)에 나타낸 것처럼, 반도체 칩(10)의 제조공정에서는 먼저 상술한 반도체 웨이퍼(40)의 이면에 다이싱 테이프(50)를 점착 고정한다. 다이싱 테이프(50)는 테이프 기재(51) 및 접착층(52)을 가지며, 해당 접착층(52)으로 반도체 웨이퍼(40)의 각 이면 범프(122)를 메우도록 점착한다.
이어서, 도 3(b) 및 도 4(a)에 나타낸 것처럼 반도체 웨이퍼(40)의 절단영역(42)으로부터 약간 떨어진 반도체 칩 영역(41) 내의 위치에 해당 반도체 칩 영역(41)의 외주를 따라 반도체 웨이퍼(40)의 내부로부터 이면까지 도달하는 개질층(30)을 형성한다. 개질층(30)은 상술한 것처럼, 예를 들면 주지의 스텔스 다이싱 기술을 이용하며, 집광 렌즈(53)에 의해 반도체 칩 영역(41) 내부의 소정의 위치에 레이저광(54)을 집광·조사함으로써 형성하면 된다. 개질층(30)은 절단 영역(42)으로부터 수 ㎛ 정도, 예를 들면 반도체 칩 영역(41)의 단부로부터 내측으로 5㎛ 정도 떨어진 위치에 해당 반도체 칩 영역(41)의 외주를 따라 형성된다. 또한 개질층(30)의 형성 위치는 상기 반도체 칩 영역(41)의 단부로부터 5㎛ 정도 내측으로 한정되지 않으며, 치핑량의 규격치에 따라 적절하게 설정하면 된다.
도 3(c)에 나타낸 것처럼 각 반도체 칩 영역(41)에 개질층(30)을 형성한 반도체 웨이퍼(40)는 도시하지 않은 다이싱 장치가 구비하는 다이싱 블레이드(55)에 의해 절단영역(42)에서 절단(풀컷 절단)함으로써 개개의 반도체 칩(10)으로 분리한다. 이 때 다이싱 테이프(50)의 접착층(52)은 반도체 웨이퍼(40)의 각 이면 범프(122)를 메우도록 두껍게 형성되어 있기 때문에, 반도체 웨이퍼(40)를 절단할 때 비교적 연성인 접착층(52)으로 고정된 해당 반도체 웨이퍼(40)에서는 미동이 생기기 쉽다. 따라서 반도체 칩 영역(41)의 이면이 다이싱 블레이드(55)와 접촉하여 절단된 반도체 칩(10)의 측면, 특히 이면 측에서 치핑이 발생한다.
그러나 제1 실시형태의 반도체 장치에서는 반도체 칩 영역(41)의 외주를 따라 형성된 개질층(30)을 가짐으로써 반도체 칩 영역(41)의 단부가 다이싱 블레이드(55)와 접촉하여 이면 측에서 치핑의 원인이 되는 크랙이 발생하더라도 도 4(b)에 나타낸 것처럼 개질층(30)에서 해당 크랙의 진행이 정지되며, 도 4(c)에 나타낸 것처럼 치핑은 개질층(30)을 따라 발생한다. 그 때문에 치핑량을 개질층(30)의 형성 위치에서 제어할 수 있으며, 반도체 웨이퍼(40)의 반도체 칩 영역(41) 안이자 절단영역(42)으로부터 약간 떨어진 위치에 개질층(30)을 형성하면 치핑량을 작게 할 수 있다.
치핑량을 작게 할 수 있음으로써 반도체 칩(10)의 항절강도의 저하가 억제되며, 반도체 칩의 신뢰성을 확보할 수 있다. 나아가 치핑량을 작게 할 수 있음으로써 반도체 칩(10)의 주변에 범프 전극이 배치되어 있는 경우에는 해당 범프 전극의 결락을 방지할 수 있다.
절단된 반도체 웨이퍼(40)는, 예를 들면 다이싱 테이프(50)에 자외선을 조사함으로써 접착층(52)의 접착력을 저하시킨 후 다이싱 테이프(50)를 픽업함으로써, 도 3(d)에 나타낸 것처럼 외주를 따라 형성된 개질층(30)을 가지는 반도체 칩(30)이 얻어진다.
상술한 특허문헌 2에 기재된 스텔스 다이싱 기술에서는 반도체 웨이퍼에 점착된 신장 가능한 다이싱 테이프를 잡아 늘임으로써 개질층을 기점으로 하여 개개의 반도체 칩을 분리·절단하고 있다. 이 방법에서는 다이싱 테이프의 신장량이 부위에 따라 다른 경우, 예를 들면 신장량이 적은 다이싱 테이프의 주변영역에서 반도체 칩을 양호하게 분리하지 못할 우려가 있다. 또한 신장량이 적은 부위에서는 분리된 반도체 칩들 사이의 틈이 좁아져 개개의 반도체 칩을 양호하게 픽업할 수 없게 될 우려가 있다. 그러나 본 실시형태의 반도체 장치의 제조방법에서는 다이싱 블레이드(55)를 이용하여 반도체 웨이퍼(40)를 절단하기 때문에 분리된 각 반도체 칩(10) 사이에는 절단영역(42)의 폭에 상당하는 틈이 확보된다. 따라서 절단된 반도체 칩(10)을 양호하게 픽업할 수 있다.
절단된 반도체 칩(10)은 주지의 본딩 툴(60)을 이용하여 개별적으로 픽업되며, 소정의 회로가 형성된 한쪽 면을 위로 향하게 하여 도 5(a)에 나타낸 본딩 스테이지(100) 상에 적재된다.
도 5(a)에 나타낸 것처럼 본딩 스테이지스테이지(100) 상에 지지된 1단째의 반도체 칩(10) 상에는 2단째의 반도체 칩(10)이 탑재되며, 1단째의 반도체 칩(10)의 표면 범프(121)와 2단째의 반도체 칩(10)의 이면 범프(122)를 접합함으로써 2단째의 반도체 칩(10)을 1단째의 반도체 칩(10) 상에 접속 고정한다.
표면 범프(121)와 이면 범프(122)의 접합에는, 예를 들면 고온(300℃ 정도)으로 설정된 본딩 툴(60)에 의해 반도체 칩(10)에 소정의 하중을 가하는 열 압착법을 이용하면 된다. 반도체 칩(10)들 간의 접합에는 열 압착법뿐만 아니라 초음파를 인가하면서 압착하는 초음파 압착법 혹은 이들을 병용하는 초음파 열 압착법을 이용할 수도 있다.
2단째의 반도체 칩(10) 상에는 상기와 같은 순서로 3단째의 반도체 칩(10)이 접속 고정되며, 3단째의 반도체 칩(10) 상에는 상기와 같은 순서로 4단째의 반도체 칩(10)이 접속 고정된다(도 5(b)).
이상의 순서로 작성된 복수의 반도체 칩(10)으로 이루어지는 칩 적층체(11)는 스테이지에 부착된 도시하지 않은 도포용 시트 상에 적재되며, 도 5(c)에 나타낸 것처럼 그 단부 근방으로부터 디스펜서(130)를 이용하여 언더필 재료(131)가 공급된다. 공급된 언더필 재료(131)는 적재된 복수의 반도체 칩(10) 주위에 필렛을 형성하면서 반도체 칩(10)들 사이의 틈으로 모세관 현상에 의해 진입하여 반도체 칩(10) 사이의 틈을 메운다.
언더필 재료(131) 공급 후의 칩 적층체(11)는 소정의 온도, 예를 들면 150℃ 정도에서 큐어링(열처리)함으로써 언더필 재료(131)를 열경화시킨다. 그 결과, 도 5(d)에 나타낸 것처럼 칩 적층체(11)의 주위를 덮음과 동시에 반도체 칩(10) 사이의 틈을 메우는 언더필 재료(131)로 이루어지는 제1 밀봉 수지층(14)이 형성된다.
이어서, 제1 실시형태의 반도체 장치(1)의 조립순서에 대하여 도 6을 이용하여 설명한다.
도 6은, 도 1에 나타낸 반도체 장치의 조립순서의 일례를 나타낸 단면도이다. 또한, 도 6(a) 내지 도 6(e)는 복수의 반도체 장치(1)를 일괄적으로 형성하기 위한 조립순서의 일례를 나타내고 있다.
반도체 장치(1)의 조립 시, 먼저 복수의 제품형성부(71)를 구비한 절연기재(70)를 준비한다. 제품형성부(71)는 각각이 반도체 장치(1)의 배선기판(20)이 되는 부위이며, 각 제품형성부(71)에는 소정 패턴의 배선이 형성되고, 각 배선은 접속 패드(21) 및 랜드(23)를 제외하고 솔더 레지스트 막 등의 절연막(73)에 의해 덮여 있다. 이 절연기재(70)의 제품형성부(71) 사이가 각 반도체 장치(1)를 개개로 절단 분리할 때의 다이싱 라인(점선부)이 된다.
절연기재(70)의 각 제품형성부(71)의 한쪽 면에는 칩 적층부(11)와 접속하기 위한 복수의 접속 패드(21)가 형성되며, 다른 쪽 면에는 외부단자가 되는 금속 볼(22)을 접속하기 위한 복수의 랜드(23)가 형성되어 있다. 이들 접속 패드(21)는 소정의 랜드(23)와 배선에 의해 접속된다.
절연기재(70)의 준비가 완료되면 도 6(a)에 나타낸 것처럼 각 제품형성부(71)의 접속 패드(21) 상에 와이어 범프(15)를 형성한다.
와이어 범프(15)는 도시하지 않은 와이어 본딩 장치를 이용하여, 용융하여 선단인 볼 형상이 된 Au나 Cu 등의 금속 와이어 접속 패드(21) 상에, 예를 들면 초음파 열 압착법을 이용하여 접합되며, 그 후 와이어를 잡아 끊음으로써 형성하면 된다.
이어서, 각 제품형성부(26) 상에 각각 절연성 접착부재(24), 예를 들면 NCP를 도시하지 않은 디스펜서를 이용하여 도포한다.
이어서, 칩 적층체(11)를 도시하지 않은 본딩 툴 등으로 흡착 지지하고, 절연기재(70)의 각 제품형성부(26) 상에 각각 탑재하며(도 6(b)), 절연기재(70)의 각 와이어 범프(15)와 칩 적층체(11)의 최하부의 반도체 칩(10)(대략 사다리꼴 형상의 제1 밀봉 수지층(14)의 짧은 변(위쪽 바닥) 측에 배치된 반도체 칩(10))의 표면 범프(121)를, 예를 들면 열 압착법을 이용하여 접합한다. 이 때, 절연기재(70) 상에 도포되어 있던 접착부재(24)가 칩 적층체(11)와 절연기재(70) 사이에 충전되어 절연기재(70)와 칩 적층체(11)가 접착 고정된다.
칩 적층체(11)가 탑재된 절연기재(70)는, 예를 들면 도시하지 않은 트랜스퍼 몰드 장치의 상형과 하형으로 이루어지는 성형금형에 세팅되어 몰드 공정으로 이행한다.
성형금형의 상형에는 복수의 칩 적층체(11)를 일괄적으로 덮는 도시하지 않은 캐비티가 형성되며, 해당 캐비티 안에 절연기재(70) 상에 탑재된 칩 적층체(11)가 수용된다.
이어서 성형금형의 상형에 마련된 캐비티 안에 가열 용융시킨 밀봉수지를 주입하고, 칩 적층체(11) 전체를 덮도록 캐비티 안에 밀봉수지를 충전한다. 밀봉수지로는 예를 들면 에폭시 수지 등의 열경화성 수지를 이용한다.
이어서, 캐비티 안을 밀봉수지로 충전한 상태에서 소정의 온도, 예를 들면 180℃ 정도로 큐어링함으로써 밀봉수지를 열경화시키고, 도 6(c)에 나타낸 것처럼 복수의 제품형성부(71) 상에 탑재된 각 칩 적층체(11)를 일괄적으로 덮는 제2 밀봉 수지층(25)을 형성한다. 나아가 소정의 온도로 베이킹함으로써 밀봉수지(제2 밀봉 수지층(25))를 완전히 경화시킨다.
이어서, 금속 볼 마운트 공정으로 이행하여 도 6(d)에 나타낸 것처럼 절연기재(70)의 다른 쪽 면에 형성된 랜드(23)에 반도체 장치의 외부단자가 되는 도전성 금속 볼(22), 예를 들면 솔더 볼을 접속·고정한다.
금속 볼 마운트 공정에서는, 예를 들면 절연기재(70)의 각 랜드(23)와 위치가 일치하는 복수의 흡착공을 구비하는 마운트 툴을 이용하여 복수의 금속 볼(22)을 흡착 지지하고, 각 금속 볼(22)에 플렉스를 전사한 후 지지된 각 금속 볼(22)을 절연기재(70)의 랜드(23) 상에 일괄적으로 탑재하면 된다.
모든 제품형성부(71)에 대한 금속 볼(22)의 탑재가 완료된 후, 절연기재(70)를 리플로우함으로써 각 금속 볼(22)과 각 랜드(23)를 접속한다.
금속 볼(22)의 접속이 완료되면, 기판 다이싱 공정으로 이행하여 소정의 다이싱 라인에서 개개의 제품형성부(71)를 절단 분리함으로써 배선기판(20) 상에 칩 적층부(11)가 탑재된 반도체 장치(1)를 형성한다.
기판 다이싱 공정에서는 제2 밀봉 수지층(25)에 다이싱 테이프를 접착함으로써 제품형성부(71)를 지지한다. 그리고 도시하지 않은 다이싱 장치가 구비하는 다이싱 블레이드에 의해 소정의 다이싱 라인으로 절단함으로써 도 6(e)에 나타낸 것처럼 각 제품형성부(71)로 분리한다. 절단 분리 후 다이싱 테이프를 제품형성부(17)로부터 벗겨냄으로써 도 1에 나타낸 CoC형 반도체 장치(1)가 얻어진다.
제1 실시형태에 의하면, 반도체 칩(10)의 외주를 따라 형성된 개질층(30)을 구비함으로써, 다이싱 블레이드를 이용하여 반도체 웨이퍼(40)를 절단할 때 반도체 칩(10)의 이면 측에서 치핑의 원인이 되는 크랙이 발생하더라도, 해당 크랙의 진행이 개질층(30)에서 정지한다. 그 때문에 개질층(30)의 형성 위치에서 치핑량을 제어할 수 있으며, 치핑량이 소정의 규격치 이내가 되도록 개질층(30)을 형성하면 절단 시에 반도체 칩(10)의 측면에서 발생하는 치핑량을 작게 할 수 있다.
따라서 절단된 반도체 칩(10)의 항절강도를 양호하게 확보할 수 있으며, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다. 또한 치핑량을 작게 할 수 있음으로써 반도체 칩(10) 주변에 범프 전극이 배치되어 있는 경우에는 해당 범프 전극의 결락을 방지할 수 있다.
(제2 실시형태)
도 7은, 제2 실시형태의 반도체 장치의 일 구성예를 나타낸 단면도이다.
도 7에 나타낸 것처럼, 제2 실시형태의 반도체 장치(2)는 반도체 칩(10)의 외주를 따라 개질층(30)이 이중으로 형성되어 있다는 점에서 제1 실시형태와 다르다. 반도체 장치(2)의 그 밖의 구성 및 제조방법은 제1 실시형태의 반도체 장치(1)와 같기 때문에 그 설명은 생략한다.
제2 실시형태의 반도체 장치(2)에 있어서도 제1 실시형태와 같은 효과가 얻어짐과 동시에 개질층(30)을 이중으로 형성함으로써 치핑량이 커지는 리스크를 제1 실시형태보다 더욱 저감할 수 있다.
(제3 실시형태)
도 8은, 제3 실시형태의 반도체 장치의 일 구성예를 나타낸 단면도이다.
도 8에 나타낸 것처럼, 제3 실시형태의 반도체 장치(3)는 이면 범프(122) 및 관통전극(13)이 형성되어 있지 않은 최상단에 배치된 반도체 칩(10)에도 개질층(30)이 형성되어 있다는 점에서 제1 실시형태와 다르다. 반도체 장치(3)의 그 밖의 구성 및 제조방법은 제1 실시형태의 반도체 장치(1)와 같기 때문에 그 설명은 생략한다.
제1 실시형태에서 나타낸 반도체 칩(10)의 외주를 따라 개질층(30)을 형성하고 다이싱 블레이드로 절단하는 다이싱 기술은 이면 범프(122)가 형성되지 않은 반도체 칩(10)에도 적용할 수 있다. 제1 실시형태에 비해 얇은 접착층(52)을 구비한 다이싱 테이프(50)를 반도체 웨이퍼(40)의 이면에 점착하고 다이싱 블레이드로 절단하여 개별적인 각 반도체 칩(10)으로 분리하는 경우라도, 분리된 반도체 칩(10) 측면에서는 치핑이 발생한다. 본 발명의 제조방법을 적용하여 작성한 반도체 칩(10)은, 이러한 얇은 접착층(52)을 구비한 다이싱 테이프(50)를 이용하는 경우에도 치핑량의 저감에 유효하게 작용한다.
제3 실시형태의 반도체 장치(3)에 있어서도 제1 실시형태와 같은 효과가 얻어짐과 동시에 최상단에 배치되는 이면 범프(122)가 없는 반도체 칩(10)의 치핑량도 저감할 수 있다.
또한, 본 발명은 제1 실시형태 내지 제3 실시형태에서 나타낸 구성이나 방법에 한정되지 않으며, 그 요지를 벗어나지 않는 범위에서 다양한 변경이 가능하다.
예를 들면, 제1 실시형태 내지 제3 실시형태에서는 복수의 반도체 칩(10)을 적층한 칩 적층체(11)를 배선기판(20) 상에 탑재한 CoC형 반도체 장치를 예로 들어 해당 반도체 장치가 구비하는 반도체 칩(10)의 제조방법을 설명하였는데, 본 발명의 제조방법을 적용하여 작성한 반도체 칩(10)은 어떠한 반도체 장치에도 탑재될 수 있다.
또한 제1 실시형태 내지 제3 실시형태에서는 칩 적층체(11)를 배선기판(20) 상에 직접 탑재하는 예로 설명하였는데, 도 9에 나타낸 반도체 장치(4)와 같이 칩 적층체(11)는, 예를 들면 인터페이스 칩, 로직 칩, 인터포저 칩 등 그 밖의 반도체 칩을 통하여 배선기판(20) 상에 탑재될 수도 있다. 나아가 도 9는 배선기판(20) 상에 로직 칩(80)을 통하여 칩 적층체(11)를 탑재하는 예를 나타내고 있다.
또한 제1 실시형태 내지 제3 실시형태에서는 칩 적층체(11)를 구성하는 반도체 칩(10)으로서 메모리 회로가 형성된 메모리 칩을 예로 들어 설명하였는데, 제1 실시형태 내지 제3 실시형태에서 나타낸 반도체 칩(10)의 제조방법은 어떠한 반도체 칩에도 적용될 수 있다. 예를 들면 상기 인터페이스 칩, 로직 칩, 인터포저 칩 등을 실현하는 회로를 형성한 반도체 웨이퍼를 준비하고, 해당 칩 영역의 외주를 따라 개질층(30)을 형성한 후 다이싱 블레이드로 절단·분리할 수도 있다.
또한 제1 실시형태 내지 제3 실시형태에서는 복수(4개)의 반도체 칩(10)으로 이루어지는 칩 적층체(11)를 배선기판(20) 상에 탑재한 반도체 장치를 예시하였는데, 본 발명의 반도체 장치는 그러한 구성에 한정되지 않는다. 예를 들면 칩 적층체(11)는 2개, 3개 혹은 5개 이상의 반도체 칩(10)으로 구성될 수도 있으며, 반도체 장치는 배선기판 상에 1개의 반도체 칩(10)만을 탑재한 구성일 수도 있다.
나아가 제1 실시형태 내지 제3 실시형태에서는 개질층(30)을 반도체 칩(10)의 내부로부터 이면에 도달하도록 형성하는 예를 나타내었는데, 개질층(30)은, 예를 들면 반도체 칩(10)의 이면으로부터 표면까지 도달하도록 형성될 수도 있다. 그 경우 반도체 칩(10)의 측면 전체에서 발생하는 치핑량을 적게 할 수 있다.
1, 2, 3, 4 반도체 장치
10 반도체 칩
11 칩 적층체
121 표면 범프
122 이면 범프
13 관통전극
14 제1 밀봉 수지층
15 와이어 범프
20 배선기판
21 접속 패드
22 금속 볼
23 랜드
24 접착부재
25 제2 밀봉 수지층
30 개질층
40 반도체 웨이퍼
41 반도체 칩 영역
42 절단영역
43 절연층
44 전극 패드
45, 48 Cu 필러
46 Ni 도금층
47 Au 도금층
49 Sn/Ag 도금층
50 다이싱 테이프
51 테이프 기재
52 접착층
53 집광 렌즈
54 레이저광
55 다이싱 블레이드
60 본딩 툴
70 절연기재
71 제품형성부
73 절연막
80 로직 칩
100 본딩 스테이지
130 디스펜서
131 언더필

Claims (10)

  1. 배선기판, 및
    상기 배선기판 상에 탑재되는 반도체 칩을 가지며,
    상기 반도체 칩은,
    외주를 따라 형성되는, 적어도 내부로부터 회로가 형성되지 않은 면까지 도달하는 개질층을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 개질층은,
    광학적 손상부인 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 칩은,
    상기 회로가 형성되지 않은 면에 형성된 범프 전극을 가지는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 칩을 복수 개 가지며,
    상기 복수의 반도체 칩 중 적어도 하나는,
    관통전극, 및
    상기 회로가 형성되는 한쪽 면 및 상기 회로가 형성되지 않은 다른 쪽 면에 각각 형성되는, 상기 관통전극과 접속되는 패드 전극을 구비하며,
    상기 복수의 반도체 칩이 상기 배선기판 상에 적재된 반도체 장치.
  5. 한쪽 면에 원하는 회로가 형성된 복수의 반도체 칩 영역, 및 상기 복수의 반도체 칩 영역 사이에 마련된 절단영역을 가지는 반도체 웨이퍼를 준비하는 공정,
    상기 반도체 칩 영역 안이며, 해당 반도체 칩 영역의 외주를 따라 적어도 내부로부터 상기 회로가 형성되지 않은 다른 쪽 면까지 도달하는 개질층을 형성하는 공정, 및
    상기 반도체 웨이퍼를 상기 절단영역에서 절단함으로써 상기 복수의 반도체 칩 영역 각각으로 분리하는 공정을 가지는 반도체 장치의 제조방법.
  6. 제5항에 있어서,
    상기 개질층을 레이저광을 조사함으로써 형성하는 반도체 장치의 제조방법.
  7. 제5항 또는 제6항에 있어서,
    상기 절단영역을 다이싱 블레이드로 절단하는 반도체 장치의 제조방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 칩 영역의 상기 다른 쪽 면에 범프 전극이 형성된 반도체 장치의 제조방법.
  9. 한쪽 면에 형성되는 회로, 및
    외주를 따라 형성되는, 적어도 내부로부터 상기 회로가 형성되지 않은 다른 쪽 면까지 도달하는 개질층을 가지는 반도체 칩.
  10. 제9항에 있어서,
    상기 회로가 형성되지 않은 다른 쪽 면에 형성된 범프 전극을 가지는 반도체 칩.
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