JP6646329B2 - 低温ポリシリコンアレイ基板の製造方法 - Google Patents
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Description
300 第1ポリシリコン部
400 第2ポリシリコン部
10 基板
21 第1遮光層
22 第2遮光層
30 バッファ層
31 ポリシリコン層
32 フォトレジスト層
33 第1フォトレジスト層
34 第2フォトレジスト層
331 厚膜領域
332 薄膜領域
40 第1ポリシリコン部
41 N型重ドープ領域
42 第1チャネル領域
43 N型軽ドープ領域
51 ゲート電極絶縁層
52 第1ゲート電極
53 層間絶縁層
55 第1ビアホール
61 第1ソース電極
62 第1ドレイン電極
70 平坦層
71 第3ビアホール
80 共通電極
81 不動態化保護層
82 画素電極
85 第4ビアホール
90 第2ポリシリコン部
91 P型重ドープ領域
92 第2チャネル領域
93 第2ゲート電極
95 第2ビアホール
96 第2ソース電極
97 第2ドレイン電極
Claims (16)
- 低温ポリシリコンアレイ基板の製造方法であって、
その手順は、
基板を提供し、前記基板上にNMOS領域とPMOS領域を画定し、前記基板上に第1金属層を堆積し、前記第1金属層にパターニング処理を行い、NMOS領域に位置する第1遮光層及びPMOS領域に位置する第2遮光層を取得する手順1と、
前記第1遮光層と、第2遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってNMOS領域のポリシリコン層にチャネルドープする手順2と、
前記ポリシリコン層上にフォトレジスト層を塗布し、1つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、NMOS領域に位置する第1フォトレジスト層とPMOS領域に位置する第2フォトレジスト層を取得し、前記第1フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側に位置する薄膜領域を備え、前記第2フォトレジスト層の厚みは均等であるとともに、前記第1フォトレジスト層の厚膜領域と前記第2フォトレジスト層の厚みは同じである手順3と、
前記第1フォトレジスト層と第2フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、NMOS領域に位置する第1ポリシリコン部とPMOS領域に位置する第2ポリシリコン部をそれぞれ取得する手順と、
ドライエッチング装置を採用して前記第1フォトレジスト層と第2フォトレジスト層にアッシング処理を行い、前記第1フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第1フォトレジスト層上の真ん中に位置する厚膜領域及び第2フォトレジスト層の厚みを薄くし、残りの第1フォトレジスト層上の厚膜領域と第2フォトレジスト層をマスクとし、前記第1ポリシリコン部の両側にN型重ドープすることで、2つのN型重ドープ領域を取得する手順と、からなり、
さらに、前記製造方法は、
前記第1ポリシリコン部と、第2ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第2金属層を堆積し、前記第2金属層にパターニング処理を行うことで、第1ポリシリコン部と第2ポリシリコン部の上方にそれぞれ対応する第1ゲート電極と第2ゲート電極を取得する手順4と、
前記第1ゲート電極をフォトマスクとし、前記第1ポリシリコン部にN型軽ドープすることで、2つのN型重ドープ領域の内側にそれぞれ位置する2つのN型軽ドープ領域を取得し、前記第1ポリシリコン部上の2つのN型軽ドープ領域の間に位置する領域に第1チャネル領域を形成する手順と、
フォトマスクによって前記第2ポリシリコン部の両側にP型重ドープすることで、2つのP型重ドープ領域を取得し、前記第2ポリシリコン部上の2つのP型重ドープ領域の間に位置する領域に第2チャネル領域を形成する手順5と、
前記第1ゲート電極と、第2ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記N型重ドープ領域の上方に位置する第1ビアホール及び前記P型重ドープ領域の上方に位置する第2ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う手順6と、
前記層間絶縁層上に第3金属層を堆積し、前記第3金属層にパターニング処理を行うことで、第1ソース電極と、第1ドレイン電極と、第2ソース電極と、第2ドレイン電極を取得し、前記第1ソース電極と、第1ドレイン電極は、第1ビアホールによってN型重ドープ領域とそれぞれ互いに接触し、前記第2ソース電極と、第2ドレイン電極は、第2ビアホールによってP型重ドープ領域とそれぞれ互いに接触する手順7と、
前記第1ソース電極と、第1ドレイン電極と、第2ソース電極と、第2ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第
1ドレイン電極上方に位置する第3ビアホールを取得する手順8と、
前記平坦層上に第1透明導電酸化物層を堆積し、前記第1透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する手順9と、
前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第3ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第3ビアホールの底部に位置する不動態化保護層上の第4ビアホールを取得する手順10と、
前記不動態化保護層上に第2透明導電酸化物層を堆積し、前記第2透明導電酸化物層にパターニング処理を行うことで、画素電極を取得し、前記画素電極は、第4ビアホールによって第1ドレイン電極と互いに接触する手順11と、からなり、
前記手順1において、NMOS領域に位置する前記第1遮光層のチャネル方向の幅と、PMOS領域に位置する前記第2遮光層のチャネル方向の幅と、は互い同じであり、
さらに、前記手順3において、前記第1フォトレジスト層の前記厚膜領域は前記第1遮光層の真上にあって、かつ、前記第1フォトレジスト層の前記厚膜領域のチャネル方向の幅は、前記第1遮光層のチャネル方向の幅と同じである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項1に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順2において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項1に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順2において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像し、NMOS領域に位置するフォトレジスト層を除去した後、NMOS領域全体のポリシリコン層にP型軽ドープする
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項1に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順6において、急速熱アニールプロセスを採用して前記層間絶縁層に脱水素処理と活性化処理を行う
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項1に記載の低温ポリシリコンアレイ基板の製造方法において、
前記基板は、ガラス基板であり、前記第1金属層、第2金属層、第3金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの1つまたは複数のスタックの組み合わせであり、前記バッファ層、ゲート電極絶縁層、層間絶縁層、及び不動態化保護層は、酸化シリコン層、窒化シリコン層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層であり、前記平坦層は、有機フォトレジスト材料である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項1に記載の低温ポリシリコンアレイ基板の製造方法において、
前記第1透明導電酸化物層と、第2透明導電酸化物層の材料は、金属酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項6に記載の低温ポリシリコンアレイ基板の製造方法において、
前記金属酸化物は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、またはインジウムゲルマニウム亜鉛酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項1に記載の低温ポリシリコンアレイ基板の製造方法において、
前記N型重ドープ、N型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項3に記載の低温ポリシリコンアレイ基板の製造方法において、
前記P型重ドープ、P型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 低温ポリシリコンアレイ基板の製造方法であって、
その手順は、
基板を提供し、前記基板上にNMOS領域とPMOS領域を画定し、前記基板上に第1金属層を堆積し、前記第1金属層にパターニング処理を行い、NMOS領域に位置する第1遮光層及びPMOS領域に位置する第2遮光層を取得する手順1と、
前記第1遮光層と、第2遮光層と、基板上にバッファ層を形成し、前記バッファ層上にアモルファスシリコン層を堆積し、低温結晶化プロセスを採用して前記アモルファスシリコン層をポリシリコン層に転化させ、フォトマスクによってNMOS領域のポリシリコン層にチャネルドープする手順2と、
前記ポリシリコン層上にフォトレジスト層を塗布し、1つのハーフトーンフォトマスクを採用して前記フォトレジスト層を露光し、現像した後、NMOS領域に位置する第1フォトレジスト層とPMOS領域に位置する第2フォトレジスト層を取得し、前記第1フォトレジスト層は、真ん中の厚膜領域及び厚膜領域の両側に位置する薄膜領域を備え、前記第2フォトレジスト層の厚みは均等であるとともに、前記第1フォトレジスト層の厚膜領域と前記第2フォトレジスト層の厚みは同じである手順3と、
前記第1フォトレジスト層と第2フォトレジスト層を遮蔽物とし、前記ポリシリコン層にエッチングを行い、NMOS領域に位置する第1ポリシリコン部とPMOS領域に位置する第2ポリシリコン部をそれぞれ取得する手順と、
ドライエッチング装置を採用して前記第1フォトレジスト層と第2フォトレジスト層にアッシング処理を行い、前記第1フォトレジスト層上の両側に位置する薄膜領域が完全に除去されるようにすると同時に、前記第1フォトレジスト層上の真ん中に位置する厚膜領域及び第2フォトレジスト層の厚みを薄くし、残りの第1フォトレジスト層上の厚膜領域と第2フォトレジスト層をマスクとし、前記第1ポリシリコン部の両側にN型重ドープすることで、2つのN型重ドープ領域を取得する手順と、からなり、
さらに、前記製造方法は、
前記第1ポリシリコン部と、第2ポリシリコン部と、バッファ層上にゲート電極絶縁層を堆積し、前記ゲート電極絶縁層上に第2金属層を堆積し、前記第2金属層にパターニング処理を行うことで、第1ポリシリコン部と第2ポリシリコン部の上方にそれぞれ対応する第1ゲート電極と第2ゲート電極を取得する手順4と、
前記第1ゲート電極をフォトマスクとし、前記第1ポリシリコン部にN型軽ドープすることで、2つのN型重ドープ領域の内側にそれぞれ位置する2つのN型軽ドープ領域を取得し、前記第1ポリシリコン部上の2つのN型軽ドープ領域の間に位置する領域に第1チャネル領域を形成する手順と、
フォトマスクによって前記第2ポリシリコン部の両側にP型重ドープすることで、2つのP型重ドープ領域を取得し、前記第2ポリシリコン部上の2つのP型重ドープ領域の間に位置する領域に第2チャネル領域を形成する手順5と、
前記第1ゲート電極と、第2ゲート電極と、ゲート電極絶縁層上に層間絶縁層を堆積し、前記層間絶縁層及びゲート電極絶縁層にパターニング処理を行うことで、前記N型重ドープ領域の上方に位置する第1ビアホール及び前記P型重ドープ領域の上方に位置する第2ビアホールを取得した後、前記層間絶縁層に脱水素処理と活性化処理を行う手順6と、
前記層間絶縁層上に第3金属層を堆積し、前記第3金属層にパターニング処理を行うことで、第1ソース電極と、第1ドレイン電極と、第2ソース電極と、第2ドレイン電極を取得し、前記第1ソース電極と、第1ドレイン電極は、第1ビアホールによってN型重ドープ領域とそれぞれ互いに接触し、前記第2ソース電極と、第2ドレイン電極は、第2ビアホールによってP型重ドープ領域とそれぞれ互いに接触する手順7と、
前記第1ソース電極と、第1ドレイン電極と、第2ソース電極と、第2ドレイン電極と、層間絶縁層上に平坦層を形成し、前記平坦層にパターニング処理を行うことで、前記第1ドレイン電極上方に位置する第3ビアホールを取得する手順8と、
前記平坦層上に第1透明導電酸化物層を堆積し、前記第1透明導電酸化物層にパターニング処理を行うことで、共通電極を取得する手順9と、
前記共通電極と、平坦層上に不動態化保護層を堆積し、前記不動態化保護層が前記平坦層上の第3ビアホールを覆った後、前記不動態化保護層にパターニング処理を行うことで、前記第3ビアホールの底部に位置する不動態化保護層上の第4ビアホールを取得する手
順10と、
前記不動態化保護層上に第2透明導電酸化物層を堆積し、前記第2透明導電酸化物層にパターニング処理を行うことで、画素電極を取得し、前記画素電極は、第4ビアホールによって第1ドレイン電極と互いに接触する手順11と、からなり、
そのうち、前記手順2において、前記低温結晶化プロセスは、エキシマレーザアニールまたは金属誘起横方向結晶化であり、
そのうち、前記手順2において、前記チャネルドープの具体的な操作は、前記ポリシリコン層上にフォトレジスト層を塗布し、フォトマスクによってフォトレジスト層を露光し、現像し、NMOS領域に位置するフォトレジスト層を除去した後、NMOS領域全体のポリシリコン層にP型軽ドープするものであり、
さらに、
前記手順1において、NMOS領域に位置する前記第1遮光層のチャネル方向の幅と、PMOS領域に位置する前記第2遮光層のチャネル方向の幅と、は互い同じであり、
さらに、前記手順3において、前記第1フォトレジスト層の前記厚膜領域は前記第1遮光層の真上にあって、かつ、前記第1フォトレジスト層の前記厚膜領域のチャネル方向の幅は、前記第1遮光層のチャネル方向の幅と同じである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項10に記載の低温ポリシリコンアレイ基板の製造方法において、
前記手順6において、急速熱アニールプロセスを採用して前記層間絶縁層に脱水素処理と活性化処理を行う
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項10に記載の低温ポリシリコンアレイ基板の製造方法において、
前記基板は、ガラス基板であり、前記第1金属層、第2金属層、第3金属層の材料は、モリブデン、チタン、アルミニウム、銅のうちの1つまたは複数のスタックの組み合わせであり、前記バッファ層、ゲート電極絶縁層、層間絶縁層、及び不動態化保護層は、酸化シリコン層、窒化シリコン層、または酸化シリコン層と窒化シリコン層が重なり合って構成された複合層であり、前記平坦層は、有機フォトレジスト材料である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項10に記載の低温ポリシリコンアレイ基板の製造方法において、
前記第1透明導電酸化物層と、第2透明導電酸化物層の材料は、金属酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項13に記載の低温ポリシリコンアレイ基板の製造方法において、
前記金属酸化物は、インジウムスズ酸化物、インジウム亜鉛酸化物、アルミニウムスズ酸化物、アルミニウム亜鉛酸化物、またはインジウムゲルマニウム亜鉛酸化物である
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項10に記載の低温ポリシリコンアレイ基板の製造方法において、
前記N型重ドープ、N型軽ドープにおいてドープされたイオンは、リンイオンまたはヒ素イオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。 - 請求項10に記載の低温ポリシリコンアレイ基板の製造方法において、
前記P型重ドープ、P型軽ドープにおいてドープされたイオンは、ホウ素イオンまたはガリウムイオンである
ことを特徴とする低温ポリシリコンアレイ基板の製造方法。
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