JP2009170832A - レイアウトパターンの演算方法、フォトマスク、半導体装置の製造方法、半導体装置、並びに電子機器 - Google Patents

Abstract

【課題】本来、露光光の一部を残すべく配置された半透過パターンとなる狭いライン＆スペースパターンに、例えば別のレイヤに位置するコンタクト領域が重なった場合、電気的には断線と判断されるため、ルール違反として排除されてしまう。即ち、デザインルールチェッカを用いて検証することが困難であるという課題がある。
【解決手段】狭いライン＆スペースパターンを含む領域を第２領域とし、第２領域に隣接する通常パターンとを一つの集合パターンとして扱う。第２パターンを含むマスクを用いた場合、第２の黒領域と白領域とを透過する光強度が平均化されて中間調の光強度を得る正常なパターンとして扱うことができるため、ＤＲＣや、ＬＶＳ、及びＥＲＣ等、ルールチェッカにより処理することが可能となり、バグ発生を抑え、より正確なレイアウトパターンを得ることができる。
【選択図】図１

Description

本発明は、レイアウトパターンの演算方法、フォトマスク、半導体装置の製造方法、半導体装置、並びに電子機器に関する。

薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下ＴＦＴと呼ぶ）を形成する場合に、露光量を調節して一回のフォトリソグラフ工程で複数のレジスト層厚を有する層を形成する方法が用いられている。具体的には、レジストに照射される光の量を調節して、塗布した状態の層厚を保ってレジストを残す領域、全てのレジストを除去する領域、層厚を減じてレジストを残す領域に分けて形成する方法である。このようにレジストを残すためには、各領域毎に露光量を調節する必要がある。

この場合、パターンを有するマスクを用いて露光し、当該パターンを形成し得る寸法下限値を空間分解能として扱う場合、空間分解能よりも狭いパターンを組合わせ、等価的に半透過性を有するフォトマスクを用いる方法が用いられる。より具体的には、空間分解能よりも狭いライン＆スペースパターンを有するフォトマスクが用いられる。以下、この技術を用いた特許文献１〜３の公報番号を以下に示す。また、フォトマスクそのものの構成についてもいくつか知られており、特許文献４の公報番号を以下に示す。

特開２００７−５３３４３号公報 特開平１１−３０７７８０号公報 特開２００２−１３４７５６号公報 特開２００７−１３０５５号公報

通常、ＣＡＤが扱うデータとして、空間分解能未満のパターンは、不良パターンとして認識されるため、ＣＡＤデータのデザインルールチェックを行うことは困難である。また、空間分解能未満のパターンに対して良品パターンとして認識させた場合、今度は本当にルール違反したパターンを見落とす場合が発生する。

また、空間分解能未満のパターンを良品としてルールチェックを用いる場合でも、以下のような問題が発生する。本来、露光光の一部を残すべく配置された半透過パターンとなる狭いライン＆スペースパターンに、例えば別のレイヤに位置するコンタクト領域が重なった場合、電気的には断線と判断されるため、ルール違反として排除されてしまう。即ち、デザインルールチェッカを用いて検証することが困難である。そのため、設計者が典型的なパターンを選択して、目視によるパターンチェックしか行えないという課題が発生する。

この場合、目視判定から外れた領域については、デザインルールチェックが行われず、ルール違反のパターンレイアウトがなされてしまう場合がある。ルール違反のレイアウトがなされた場合、電気的特性に不良が発生するが、電気的特性の不良からパターンレイアウトの不良を探索するためには長い期間を必要とする。特に、静電気対策用回路等、使用頻度が低く、しかも致命的な不良を発生させる部分に不良が発生すると、極めて長期に渡る解析期間が必要になるという問題を有している。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。

［適用例１］本適用例にかかるレイアウトパターンの演算方法であって、前記レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンが配置され、前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱うことを特徴とする。

これによれば、第２パターン中では、レイアウトパターンが空間分解能未満の値をとるように設計されている。そのため、第２パターンを含むマスクを用いた場合、第２の黒領域と白領域とを透過する光強度が平均化されて中間調の光強度を得ることができる。即ち、第２パターンは正常なパターンとして機能している。第２パターンと第１パターンとのＯＲを取ることで、レイアウトパターンを取り扱う際に、第２パターン内に位置する空間分解能未満の値をとる領域や、電気的に切れている領域や、複数に分離している領域を、正常なレイアウトパターンとして認識させることができる。そして、本当に誤っているパターンを抽出することが可能となる。

［適用例２］上記適用例にかかるレイアウトパターンの演算方法であって、前記第２パターンは、ライン＆スペースパターンであることを特徴とする。

上記した適用例によれば、少ないデータ量で上記した中間調の光強度を得ることが可能となる。

［適用例３］上記適用例にかかるレイアウトパターンの演算方法であって、前記第１パターンと前記第２パターンとのＯＲを一つの前記パターンデータとして認識させる工程と、前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ工程）と、を含むことを特徴とする。

上記した適用例によれば、第２パターン内に位置する、正常な機能を果たす断線パターンやルール外寸法と区別して断線パターンやルール外寸法を抽出することができる。

［適用例４］上記適用例にかかるレイアウトパターンの演算方法であって、前記ＤＲＣ工程に加え、前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を含むことを特徴とする。

上記した適用例によれば、第２パターン内に位置する断線パターンやルール外寸法領域を連続パターンと見なしてコンタクトずれや電気的特性の評価が可能となる。

［適用例５］上記適用例にかかるレイアウトパターンの演算方法であって、前記第２の黒領域と前記白領域との比率が１０％以上９０％以下であることを特徴とする。

上記した適用例によれば、露光光量を制御しうるマスクが得られるレイアウトパターンを提供することができる。

［適用例６］上記適用例にかかるレイアウトパターンの演算方法であって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つことを特徴とする。

上記した適用例によれば、ポジレジスト、ネガレジストのいずれにも対処可能となり、レジストの選択肢が広くなる。

［適用例７］本適用例にかかるフォトマスクは、レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンと、前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱い、一つの前記パターンデータとして認識させ、前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ工程）により確認された前記レイアウトパターンを含むことを特徴とする。

これによれば、機械的にレイアウトパターンの検証を行うことが可能となり、確実に不良パターンの発生を抑えられたフォトマスクを提供することが可能となる。

［適用例８］上記適用例にかかるフォトマスクであって、前記ＤＲＣ工程に加え、前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を含むことを特徴とする。

上記した適用例によれば、第２パターン内に位置する断線パターンやルール外寸法領域を連続パターンと見なしてコンタクトずれや電気的特性の評価が可能となる。

［適用例９］上記適用例にかかるフォトマスクであって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つことを特徴とする。

上記した適用例によれば、ポジレジスト、ネガレジストのいずれにも対処可能となり、レジストの選択肢が広くなる。

［適用例１０］本適用例にかかる半導体装置の製造方法は、レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンと、前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱い、一つの前記パターンデータとして認識させ、前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ工程）により確認された前記レイアウトパターンを含むフォトマスクを用い、フォトリソグラフ工程を行うことを特徴とする。

これによれば、機械的にレイアウトパターンの検証を行うことが可能となる。そのため確実に不良パターンの混入が抑えられたフォトマスクが得られる。このフォトマスクを用いてフォトリソグラフ工程を行うことで不良パターンの発生が抑えられた半導体装置の製造方法を提供することが可能となる。

［適用例１１］上記適用例にかかる半導体装置の製造方法であって、前記ＤＲＣ工程に加え、前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を行うことを特徴とする。

上記した適用例によれば、第２パターン内に位置する断線パターンやルール外寸法領域を連続パターンと見なしてコンタクトずれや電気的特性の評価が可能となる。

［適用例１２］上記適用例にかかる導体装置の製造方法であって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つフォトマスクを用いることを特徴とする。

上記した適用例によれば、ポジレジスト、ネガレジストのいずれにも対処可能となり、レジストの選択肢が広くなる。

［適用例１３］本適用例にかかる半導体装置は、レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンと前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱い、一つの前記パターンデータとして認識させ、前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ工程）により確認された前記レイアウトパターンを含むフォトマスクを用い、フォトリソグラフ工程を行うことで製造されることを特徴とする。

これによれば、機械的にレイアウトパターンの検証を行うことが可能となる。そのため確実に不良パターンの混入が抑えられたフォトマスクが得られる。このフォトマスクを用いてフォトリソグラフ工程を行い、製造することで不良パターンの内包が抑えられた半導体装置を提供することが可能となる。

［適用例１４］上記適用例にかかる導体装置であって、前記ＤＲＣ工程に加え、前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を含む前記レイアウトパターンを有する前記フォトマスクを用いて製造されることを特徴とする。

上記した適用例によれば、第２パターン内に位置する断線パターンやルール外寸法領域を連続パターンと見なしてコンタクトずれや電気的特性の評価が可能となる。

［適用例１５］上記適用例にかかる半導体装置であって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つフォトマスクを用いて製造されることを特徴とする。

上記した適用例によれば、ポジレジスト、ネガレジストのいずれにも対処可能となり、レジストの選択肢が広くなる。

［適用例１６］本適用例にかかる電子機器は、上記記載のレイアウトパターンの演算方法を用いて得られるレイアウトパターンを、転写して得られるフォトマスクを用いて製造される半導体装置を含むことを特徴とする。

これによれば、正常なパターンと不良パターンとを分離して演算したレイアウトパターンを有する半導体装置を形成することが可能となり、レイアウトパターンの不良に伴い発生する不良が抑えられた電子機器を提供することが可能となる。

（第１の実施形態：レイアウトパターンの演算方法）
以下、本実施形態にかかるレイアウトパターンの演算方法について、図面を参照して説明する。図１は、本実施形態のレイアウトパターンの演算方法を示すフローチャートである。図２は、図１のフローチャートを説明するために用いるレイアウトパターンの平面図である。図３は、図１に示すフローチャートに従う処理を具現化するコンピュータシステムの概略図である。

まず、図３に示すコンピュータシステムについて説明を行う。コンピュータシステム３０１は、起動プログラム等を格納するＲＯＭメモリ３０２と、レイアウトパターンの検証を行うためのプログラム等を記憶する機能を有するＲＡＭ３０３やハードディスク３０４、ヒューマンインターフェイスとなるキーボード３０５やマウス３０６、ＲＡＭ３０３等と協働してハードディスク３０４に記憶された情報を処理するためのＣＰＵ３０７、情報を表示するディスプレイ３０８、とを含む。以下、図２、図３を説明用の補助図面として用い、図１のフローチャートの流れに沿って、レイアウトパターン２０１（図２参照）の演算方法について説明する。

まず、コンピュータシステム３０１を起動する。具体的には電源を入れる。この処理では、図３に示すＲＯＭメモリ３０２に記憶された起動プログラムに従い、ＣＰＵ３０７や他の部材に所定の起動処理を行わせる。

そして、「ＳＴＡＲＴ」により図１のフローチャートの処理を開始する。この指示は、例えば図３に示すマウス３０６を移動させ、ディスプレイ３０８に表示される、「ＳＴＡＲＴ」領域をクリックすることで伝達される。

次のステップとして、処理すべきパターン、デザインルール、配線パターン、電気的特性データ等の情報を、ディスプレイ３０８に表示させ、キーボード３０５やマウス３０６により選択・入力する。

次のステップとして、第２パターン（露光光の一部を残すべく配置されたパターン）を探索する。この探索は具体的には、パターン内部に位置する黒パターン内部の任意の領域で空間分解能の１／２よりも小さい距離で白領域が存在し、かつ白領域の任意の点から、空間分解能の１／２よりも小さい距離で第２の黒領域が存在しているパターンを探索するものである。より具体的には、図２に示すパターン２０２ａ、パターン２０２ｂの領域を示している。ここでは、一例として少ないデータ量で処理可能なライン＆スペースパターンを用いている。この演算は、図３に示すハードディスク３０４に蓄えられているレイアウトパターンを、ＣＰＵ３０７を介してより高速に処理可能なＲＡＭ３０３に伝達し、ＲＡＭ３０３とＣＰＵ３０７とを協働させることで実行される。

次のステップとして、図２に示す、パターン２０２ａと、パターン２０２ｂとの光透過率を算出する。具体的には、このパターン内部に含まれる黒領域と白領域との比率を計算する。半透過領域を形成する場合、あまりに黒領域と白領域との比率が異なる場合、半透過領域での光量制御による露光が難しくなる。そのため、この比率が１０％以上９０％以下から外れる場合には修正・確認作業を行うことが好ましい。
修正・確認作業を行った状態で、やはり黒領域と白領域との比率に問題があり、継続困難な場合は、処理終了する。なお、意識的にこの制約を外している場合等では、続けて処理を行わせても良い。この動作は図３に示すＲＡＭ３０３とＣＰＵ３０７とを協働させることで行われる。

次のステップとして、第２パターンに属さない、空間分解能以下の孤立パターンを含むパターンを探索する。この演算は、図３に示すＲＡＭ３０３とＣＰＵ３０７とを協働させることで行われる。そして、演算結果をディスプレイ３０８に表示させる。ここで、修正・確認作業を行う。そして、不良と判断される場合には、一旦処理を終了し、再度レイアウトパターンを修正する。

次のステップとして、第１パターンを探索する。第１パターンは、黒領域内部の少なくとも一部に、白領域との距離が、任意の領域で空間分解能の１／２以上となる領域を含み、先に探索した第２パターンの黒領域の少なくとも一部で、空間分解能未満の値を持つ距離に配置されるパターンである。このパターンは、例えば図２のパターン２０３の領域を示している。この演算も、図３に示すＲＡＭ３０３とＣＰＵ３０７とを協働させることで行われる。

次のステップとして、第１パターンと第２パターンとのＯＲを取り、一つのパターン２０４として認識させる。このステップで、図２のパターン２０２ａ、パターン２０２ｂ、パターン２０３は一つの連続したパターンとして認識される。この演算も、図３に示すＲＡＭ３０３とＣＰＵ３０７とを協働させることで行われる。ここでは、３つのパターンのＯＲを取る形態について説明しているが、これは２つのパターンのＯＲになる場合や、４つ以上の領域のＯＲになる場合を含めて処理させる場合にも対応させることができる。

次のステップとして、図２に示すレイアウトパターンに対してＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）を行う。具体的には、図２に示すレイヤ以外のレイヤに対してもデザインルールを満たしているか否かのチェックを行う。この演算は、図３に示すハードディスク３０４に蓄えられている他のレイヤの情報と、デザインルールチェックプログラムとをＲＡＭ３０３に伝達し、ＣＰＵ３０７と協働させることで行われる。この演算で、デザインルールを満たさない領域が探索された場合、ディスプレイ３０８上にその旨出力される。ここで、修正・確認作業を行う。そして、不良と判断される場合には、一旦処理を終了し、再度レイアウトパターンを修正する。

次のステップとして、デザインルールチェックが正常に終了した場合、ＬＶＳ（Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ）チェックを行い、論理・回路設計段階で作られた素子や素子間の接続が、電気的な設計に対して正しく整合しているかを検証する。この場合、第１パターンと第２パターンとを一つのパターン２０４として認識させていることから、断線パターンを有する第２パターン上に位置するコンタクト領域等、重なり方に対する情報を、半透過パターンとして正常に接続されているものと判断して演算させることができる。この演算も同様に、図３に示すハードディスク３０４、ＲＡＭ３０３、ＣＰＵ３０７を用いて行われる。この演算についても、電気的な接続状況が所望の状態になっていない場合には、ディスプレイ３０８にその旨表示される。ここで、修正・確認作業を行う。そして、不良と判断される場合には、一旦処理を終了し、再度レイアウトパターンを修正する。

次のステップとして、ＥＲＣ（Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ）チェックを行い、信号処理や遅延時間が所定の特性を満たすか否かをチェックする。この演算も同様に、図３に示すハードディスク３０４、ＲＡＭ３０３、ＣＰＵ３０７を用いて行われる。この演算についても、電気的な特性が所望の状態になっていない場合には、ディスプレイ３０８にその旨表示される。ここで、修正・確認作業を行う。そして、不良と判断される場合には、一旦処理を終了し、再度レイアウトパターンを修正する。

次のステップとして、図２に示すパターン２０４を元の離散パターンに戻す。この場合、パターン２０４が修正されている場合、その影響を加味して処理を行うことが望ましい。この処理も図３に示すハードディスク３０４、ＲＡＭ３０３、ＣＰＵ３０７を用いて行われる。

これらの処理を終了した後、「ＥＮＤ」信号をディスプレイ３０８に表示させて終了する。

このような処理を行うことで、見かけ上断線パターンを有する半透過パターンを正常なパターンとして認識させ、所望の処理を行うことが可能となる。

（レイアウトパターンの演算方法に対する変形例）
上記した第１の実施形態では、半透過領域の形成にライン＆スペースのパターンを用いたが、これに代えて、このライン＆スペースパターンと直交するライン＆スペースパターンを用いても良い。また、ライン＆スペースパターンに限らず、市松模様や、格子模様、離散パターン等を用いても良く、上記したルールを満たす図形であれば特に制限を受けるものではない。

また、第２パターンを自動検索で形成させずに、別途特殊パターン領域として指定し、以降の処理を行っても良い。この場合、予想外のパターンに適合してエラーを招く可能性を低減することができる。

また、ここで用いたレイアウトパターン２０１は、黒パターンが残るポジレジストを用いる場合に適応するよう処理しているが、ネガレジストを用いる場合には、半透過領域の形成に白黒パターンを反転させたパターンを用いることで対応することができる。また、他のレイヤについてもプロセス条件との関連と対応させて白黒パターンを適宜反転させても良い。

また、ＬＶＳチェックやＥＲＣチェックはレイアウト条件によっては省略可能である。

（第２の実施形態：フォトマスク）
以下、本実施形態について図面を用いて説明する。図４（ａ）は、半透過領域を有するフォトマスク４０１の平面図、そして吹き出しにはその拡大図を示す。図４（ｂ）は（ａ）のＡ−Ａ’線の断面図、そして吹き出しにはその拡大図を示す。フォトマスク４０１は、石英基板４０２とクロムを用いた遮光層４０３により構成されるレチクル４０７と、外枠４０４、ペリクル４０５により構成されている。外枠４０４、ペリクル４０５は、石英基板４０２と遮光層４０３を汚染から守るためのものである。より具体的には、遮光層４０３に焦点を合わせて露光を行う場合、ペリクル４０５は外枠４０４の高さ分だけ焦点位置から離れた領域に存在することになる。そのため、露光工程でペリクル４０５上に異物がついていたとしても、その画像は焦点から外れた領域に存在するため、露光を行う場合に異物は像を結ばず、結果として異物による転写パターンへの影響を避けることができる。ここで、ペリクル４０５は、露光波長に対して無反射コーティングを施されたニトロセルロース等の有機薄膜を用いて形成される。図４の（ａ），（ｂ）での吹き出し部（拡大部）には、半透過領域４０６が配置されている。

次に、フォトマスク４０１を構成するレチクル４０７を形成するための製造工程について説明する。図５（ａ）〜（ｃ）は、レチクル４０７を形成するための工程断面図である。ここでは、微細パターンについての説明を行う都合上、パターンを説明しうる狭い領域に絞って図示を行う。

まず、石英基板４０２を洗浄、乾燥した後、クロムを用いた遮光層前駆体４０３ａを形成する。

次に、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ：電子線）露光用レジスト４０８をスピンコート法等を用いて塗布し、乾燥、固化する。ＥＢ露光用レジスト４０８を構成する物質としては、例えばネガ型の化学増幅型レジスト液を用いることで、小さなＥＢ露光量でＥＢ露光用レジスト４０８の性質を制御することが可能となる。そのため、スループットの高いＥＢ露光処理を行うことが可能となる。

次に、ＥＢ露光を行う。ここで、ＥＢ露光に用いられるデータには、第１の実施形態で行われるように、半透過領域４０６に対応する領域を含めてＤＲＣチェック、ＬＶＳチェック、ＥＲＣチェック等が行われている。そのため、データの確認漏れ等を発生させずに露光工程を行うことができる。ここまでの工程を済ませたものを図５（ａ）に示す。図中、未露光の領域を白抜パターン４０８ａ、露光された領域を黒パターン４０８ｂで示す。ＥＢ露光には、半透過領域４０６を形成するための微細なライン＆スペースパターンが配置されており、ｉ線（水銀ランプの輝線：波長３６５ｎｍ）を用いる場合のライン＆スペースパターンの寸法は０．５μｍ＆１．０μｍ程度のパターン寸法で形成されている。

次に、ＥＢ露光用レジスト４０８を現像し、半透過領域４０６を含む所望のパターンを残してＥＢ露光用レジスト４０８を除去する。ここまでの工程を済ませたものを図５（ｂ）に示す。

次に、遮光層前駆体４０３ａをＥＢ露光用レジスト４０８をマスクとしてエッチングし、遮光層４０３を形成した後、ＥＢ露光用レジスト４０８を剥離する。ここまでの工程を済ませたものを図５（ｃ）として示す。

このフォトマスク４０１は、半透過領域４０６を含めてＤＲＣチェック、ＬＶＳチェック、ＥＲＣチェック等を受けているので、確認漏れに起因する不良発生が抑えられる。そのため、より高い確度を持って半導体ウェハ上に光像を形成しうるフォトマスク４０１を提供することが可能となる。

（第３の実施形態：半導体装置及び半導体装置の製造方法）
以下、本実施形態について図面を用いて説明する。図６（ａ）は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する半導体装置としてのＮ型ＴＦＴ６０１Ｎと、ＬＤＤ構造を有さない、同じく半導体装置としてのＰ型ＴＦＴ６０１Ｐを接続させ、インバータ動作をさせる回路の一例を示す平面図、（ｂ）はＮ型ＴＦＴ６０１Ｎの（ａ）のＡ−Ａ’断面図、（ｃ）はＰ型ＴＦＴ６０１Ｐの（ａ）のＢ−Ｂ’断面図を示すものである。なお、この断面図では、ＴＦＴに接続されるコンタクトや層間絶縁層等については省略している。

図６（ｂ）に示すように、基板６０２上に、バッファ層６１５を介して配置されるＮ型ＴＦＴ６０１Ｎには、ホットキャリアによる特性劣化を抑えるため、ソース・ドレイン領域６０３Ｎとチャネル領域６０４Ｎとの間にＬＤＤ領域６０５を配置してソース・ドレイン領域６０３Ｎにかかる電界強度を分散させている。そして、半導体層６０６（ソース・ドレイン領域６０３Ｎ、チャネル領域６０４Ｎ、ＬＤＤ領域６０５）上にはゲート絶縁層６０７が配置される。そして、ゲート絶縁層６０７を挟んでチャネル領域６０４Ｎと対向する位置には、ゲート電極６０８Ｎが配置され、Ｎ型ＴＦＴ６０１Ｎの導通／遮断を制御している。

基板６０２上に、バッファ層６１５を介して配置されるＰ型ＴＦＴ６０１Ｐでは、ホットキャリアによる特性劣化は生じない。図６（ｃ）に示すように、ホットキャリア発生を抑制すべくＮ型ＴＦＴ６０１Ｎに配置されているＬＤＤ領域６０５は省略される。Ｐ型ＴＦＴ６０１Ｐには、Ｎ型ＴＦＴ６０１Ｎと同様に、ソース・ドレイン領域６０３Ｐ、チャネル領域６０４Ｐを含んでいる。そして、半導体層６０６（ソース・ドレイン領域６０３Ｐ、チャネル領域６０４Ｐ）上にはゲート絶縁層６０７が配置される。そして、ゲート絶縁層６０７を挟んでチャネル領域６０４Ｐと対向する位置には、ゲート電極６０８Ｐが配置され、Ｐ型ＴＦＴ６０１Ｐの導通／遮断を制御している。

そして、図６（ａ）に示すように、Ｎ型ＴＦＴ６０１Ｎのゲート電極６０８ＮとＰ型ＴＦＴ６０１Ｐのゲート電極６０８Ｐとは接続され、コンタクト６１６を介して入力信号を受ける。そして、ソース・ドレイン領域６０３Ｎの一端と、ソース・ドレイン領域６０３Ｐの一端とは、コンタクト６０９ＤＮとコンタクト６０９ＤＰとを介して、金属配線６１０によって電気的に接続されている。そして、コンタクト６１１を介して、次段回路へ電気的信号が送信される。

そして、ソース・ドレイン領域６０３Ｎの他端はコンタクト６１２Ｎを介して金属配線６１４Ｎに電気的に接続される。そして、コンタクト６１３Ｎを介して、電源と接続される。同様に、ソース・ドレイン領域６０３Ｐの他端はコンタクト６１２Ｐを介して金属配線６１４Ｐに電気的に接続される。そして、コンタクト６１３Ｐを介して、接地される。

次に、Ｎ型ＴＦＴ６０１ＮとＰ型ＴＦＴ６０１Ｐの製造方法について説明する。図７（ａ）〜（ｄ）、図８（ａ）〜（ｃ）は、Ｎ型ＴＦＴ６０１ＮとＰ型ＴＦＴ６０１Ｐの製造方法について説明するための工程断面図である。

まず、材質として光透過性を有するガラス等を用いた基板６０２を洗浄する。そしてＳｉＯ₂等の材質を用いたバッファ層６１５を形成して後、アモルファスシリコン層を形成し、レーザーアニール等の処理を行うことでポリシリコンからなる半導体層６０６を形成する。

次に、フォトレジスト層７０３を塗布、乾燥した後、フォトマスク７０４を用いて露光する。図７（ａ）はこの露光工程を行っている状態での工程断面図である。光源としては、水銀ランプのｉ線を用いている。フォトマスク７０４には、空間分解能よりも狭いライン＆スペースパターン、より具体的には、０．５μｍ＆１．０μｍ程度のパターンが配置されている。この領域は半透過領域７０５として機能する。半透過領域７０５は、図６に示すＮ型ＴＦＴ６０１Ｎのソース・ドレイン領域６０３Ｎに対応する領域に配置されている。

フォトマスク７０４は、半透過領域７０５を含めて、ＤＲＣチェック、ＬＶＳチェック、ＥＲＣチェック等が行われている。そのため、データの確認漏れ等の発生は抑えられている。このフォトマスク７０４を用いることで、誤りの発生頻度を低減することができ、より信頼性高くフォトレジスト層７０３を露光することができる。

次に、露光工程終了後、現像を行う。現像後の工程断面図を図７（ｂ）に示す。フォトレジスト層７０３は、図６に示す、Ｎ型ＴＦＴ６０１ＮとＰ型ＴＦＴ６０１Ｐに対応する領域に残される。そして、フォトマスク７０４の半透過領域７０５に対応する領域となるＮ型ＴＦＴ６０１Ｎのソース・ドレイン領域６０３Ｎに対応する領域では、フォトレジスト層７０３の層厚が薄くなっている。具体的には、図６に示すＮ型ＴＦＴ６０１Ｎのチャネル領域６０４Ｎとの間にＬＤＤ領域６０５と、Ｐ型ＴＦＴ６０１Ｐのソース・ドレイン領域６０３Ｐ、チャネル領域６０４Ｐ領域上では１μｍの層厚を有している。一方、Ｎ型ＴＦＴ６０１Ｎのソース・ドレイン領域６０３Ｎでは、２００ｎｍ程度の厚みに制御されている。

次に、燐のイオン注入を行う。加速エネルギーとして、５０ｋｅＶ程度の値を用い、ドーズ量は１×１０¹⁵ｃｍ^-2程度の値を用いている。この加速エネルギーでは、層厚１μｍの領域には燐は到達せず、かつ層厚２００ｎｍの領域は通過し、Ｎ型ＴＦＴ６０１Ｎのソース・ドレイン領域６０３Ｎが形成される。イオン注入工程中の工程断面図を図７（ｃ）に示す。

次に、フォトレジスト層７０３をマスクとして半導体層６０６をエッチングする。塩素系ガスを用いるドライエッチングを行うことで、フォトレジスト層７０３と半導体層６０６（ポリシリコン）とのエッチング選択比を大きくとることができる。そのため、層厚２００ｎｍあれば半導体層６０６をエッチングすることができる。この工程を終了した後の工程断面図を図７（ｄ）に示す。

次に、フォトレジスト層７０３をアッシングにより除去し、ゲート絶縁層６０７を層形成する。ゲート絶縁層６０７は１００ｎｍ程度の厚さを有し、例えばガスとしてＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ₃Ｈ₅）₄）を用い、３５０℃程度の処理温度で層形成することが可能である。

次に、ゲート電極６０８Ｎ，６０８Ｐを形成するために、ＴｉＮ／Ａｌ／Ｔｉの３層構造を有する電極層をスパッタ法を用いて形成する。層厚はそれぞれ１００ｎｍ／４００ｎｍ／５０ｎｍ程度の値を用いることが好適である。電極層形成後、フォトリソグラフ／エッチング工程を用いて、ゲート電極６０８Ｎ，６０８Ｐを形成する。

次に、ゲート電極６０８Ｎ，６０８Ｐをマスクとして、燐のイオン注入を行う。加速エネルギーは５０ｋｅＶ、ドーズ量は１×１０¹³ｃｍ^-2程度の値を用いることで、Ｎ型ＴＦＴ６０１ＮにＬＤＤ領域６０５が形成される。この工程後の構造を図８（ａ）に示す。

次に、Ｎ型ＴＦＴ６０１Ｎ上にフォトレジスト層７０６を形成し、硼素のイオン注入を行う。加速エネルギーは３０ｋｅＶ、ドーズ量は１×１０¹⁵ｃｍ^-2程度を用いる。この工程で、Ｐ型ＴＦＴ６０１Ｐのソース・ドレイン領域６０３Ｐに、Ｎ型ＴＦＴ６０１ＮにＬＤＤ領域６０５を形成すべく注入された燐よりも多量の硼素がイオン注入される。そのため、Ｐ型ＴＦＴ６０１Ｐのソース・ドレイン領域６０３Ｐは高い濃度を有するＰ型の伝導型を示すようになる。イオン注入工程中の工程断面図を図８（ｂ）に示す。

以降、第１層間絶縁層７０７や金属配線層７０９を公知の製造方法を用いて形成し、図８（ｃ）に示すＮ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐを形成することができる。上記した製造方法を用いることで、半透過領域７０５（図７（ａ）参照）にＤＲＣチェック、ＬＶＳチェック、ＥＲＣチェック等を通してマスクパターン誤りチェックを行ったフォトマスク７０４を用いることで、誤り発生が抑制されるＮ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐの製造方法を提供することが可能となる。

（第４の実施形態：電子機器への搭載例）
次に、上記した構造を備えた電子機器について説明する。本実施形態では、Ｎ型ＴＦＴ６０１Ｎ（図６参照）を用いて液晶を駆動し、表示を行う電子機器を対象として説明する都合上、典型的な液晶パネルの断面構造に対して説明した後、具体的な電子機器について例示する。

図９は、液晶層を含む液晶パネルの断面図である。ＴＦＴアレイ基板１００は、ガラス等の透光性材料からなる、透光性を有する基板６０２とその液晶層１０２側表面に形成された画素電極９、Ｎ型ＴＦＴ６０１Ｎ、配向層１１０を主体として構成されている。対向基板１０４はガラス等の透光性材料からなる対向基板本体１０４Ａとその液晶層１０２側表面に形成された共通電極１０８と配向層１１０とを主体として構成されている。

詳細には、ＴＦＴアレイ基板１００において、基板６０２の直上に、シリコン酸化層等からなるバッファ層６１５が形成されている。また、基板６０２の液晶層１０２側表面にはインジウム錫酸化物（ＩＴＯ）等の透明導電性材料からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９の電位を制御するＮ型ＴＦＴ６０１Ｎが設けられている。

バッファ層６１５上には、多結晶シリコンからなる半導体層６０６が所定のパターンで形成されており、この半導体層６０６上に、シリコン酸化層等からなるゲート絶縁層６０７が形成され、このゲート絶縁層６０７上に、ゲート電極６０８Ｎが形成されている。また、半導体層６０６のうち、ゲート絶縁層６０７を介してゲート電極６０８Ｎと対向する領域が、ゲート電極６０８Ｎからの電界によりチャネルが形成されるチャネル領域６０４Ｎとなっている。

また、半導体層６０６において、チャネル領域６０４ＮとＬＤＤ領域６０５を合わせた領域を挟むようにソース・ドレイン領域６０３Ｎが形成されている。そして、ゲート電極６０８Ｎ、ゲート絶縁層６０７、半導体層６０６のソース・ドレイン領域６０３Ｎ、ＬＤＤ領域６０５、チャネル領域６０４Ｎ等により、Ｎ型ＴＦＴ６０１Ｎが構成されている。

本実施形態において、Ｎ型ＴＦＴ６０１Ｎは、ＬＤＤ構造を有するものとなっており、ソース・ドレイン領域６０３Ｎとには、各々、不純物濃度が相対的に高い高濃度領域であるソース・ドレイン領域６０３Ｎと、相対的に低い低濃度領域であるＬＤＤ領域６０５が形成されている。

また、ゲート電極６０８Ｎが形成された基板６０２上には、シリコン酸化層等からなる第１層間絶縁層７０７が形成されており、この第１層間絶縁層７０７上に、データ線６ａ及びソース線６ｂが形成されている。データ線６ａは、第１層間絶縁層７０７に形成されたコンタクトホール９２を介して、半導体層６０６のソース・ドレイン領域６０３Ｎ（ソース側）の一端と電気的に接続されており、ソース線６ｂは、第１層間絶縁層７０７が形成されたコンタクトホール９４を介して、ソース・ドレイン領域６０３Ｎ（ドレイン側）に電気的に接続されている。

また、データ線６ａ、ソース線６ｂが形成された第１層間絶縁層７０７上には、アクリル樹脂等からなる第２層間絶縁層５が形成されている。画素電極９は、第２層間絶縁層５に形成されたコンタクトホール９６を介して、ソース線６ｂに電気的に接続されている。

また、半導体層６０６のソース・ドレイン領域６０３Ｎからの延設部分１ｆに対して、ゲート絶縁層６０７と一体形成された絶縁層を介して容量線３ｂが対向配置されており、これら延設部分１ｆと容量線３ｂにより蓄積容量９８が形成されている。

また、ＴＦＴアレイ基板１００の液晶層１０２側最表面には、液晶層１０２内の液晶分子の配列を制御するための配向層１１０が形成されている。

他方、対向基板１０４においては、対向基板本体１０４Ａの液晶層１０２側表面に、液晶装置に入射した光が、少なくとも、半導体層６０６のチャネル領域６０４Ｎ及びＬＤＤ領域６０５に入射することを防止するための遮光層１０６が形成されている。また、遮光層１０６が形成された対向基板本体１０４Ａ上には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極１０８が形成され、その液晶層１０２側には、液晶層１０２内の液晶分子の配列を制御するための配向層１１０が形成されている。

図１０（ａ）〜（ｃ）は、図６に示すＮ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐを含む電子機器の搭載例について説明するための概略図である。図１０（ａ）に、Ｎ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐを備えたモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ２０００は、Ｎ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐと本体部２０１０を備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。図１０（ｂ）には、Ｎ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐを備えた携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２を備える。図１０（ｃ）に、Ｎ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐを適用した情報携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓの構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１及び電源スイッチ４００２を備える。操作ボタン４００１を操作すると、住所録やスケジュール帳といった各種の情報がＮ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐにより処理される。

なお、Ｎ型ＴＦＴ６０１Ｎ、Ｐ型ＴＦＴ６０１Ｐが搭載される電子機器としては、図１０に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等に適用可能である。

レイアウトパターンの演算方法を示すフローチャート。 フローチャートを説明するために用いるレイアウトパターンの平面図。 フローチャートに従う処理を具現化するコンピュータシステムの概略図。 （ａ）は、半透過領域を有するフォトマスクの平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図。 レチクルを形成するための工程断面図。 （ａ）はＮ型ＴＦＴとＰ型ＴＦＴを用いたインバータの平面図、（ｂ）はＮ型ＴＦＴの（ａ）のＡ−Ａ’断面図、（ｃ）はＰ型ＴＦＴの（ａ）のＢ−Ｂ’断面図。 （ａ）〜（ｄ）は、Ｎ型ＴＦＴとＰ型ＴＦＴの製造方法について説明するための工程断面図。 （ａ）〜（ｃ）は、Ｎ型ＴＦＴとＰ型ＴＦＴの製造方法について説明するための工程断面図。 液晶パネルの断面図。 Ｎ型ＴＦＴ、Ｐ型ＴＦＴを含む電子機器の搭載例について説明するための概略図。

符号の説明

１ｆ…延設部分、３ｂ…容量線、５…第２層間絶縁層、６ａ…データ線、６ｂ…ソース線、９…画素電極、９２…コンタクトホール、９４…コンタクトホール、９６…コンタクトホール、９８…蓄積容量、１０２…液晶層、１０４…対向基板、１０４Ａ…対向基板本体、１０６…遮光層、１０８…共通電極、１１０…配向層、２０１…レイアウトパターン、２０２ａ…パターン、２０２ｂ…パターン、２０３…パターン、２０４…パターン、３０１…コンピュータシステム、３０２…ＲＯＭメモリ、３０３…ＲＡＭ、３０４…ハードディスク、３０５…キーボード、３０６…マウス、３０７…ＣＰＵ、３０８…ディスプレイ、４０１…フォトマスク、４０２…石英基板、４０３…遮光層、４０３ａ…遮光層前駆体、４０４…外枠、４０５…ペリクル、４０６…半透過領域、４０７…レチクル、４０８…ＥＢ露光用レジスト、４０８ａ…白抜パターン、４０８ｂ…黒パターン、６０１Ｎ…Ｎ型ＴＦＴ、６０１Ｐ…Ｐ型ＴＦＴ、６０２…基板、６０３Ｎ…ソース・ドレイン領域、６０３Ｐ…ソース・ドレイン領域、６０４Ｎ…チャネル領域、６０４Ｐ…チャネル領域、６０５…ＬＤＤ領域、６０６…半導体層、６０７…ゲート絶縁層、６０８Ｎ…ゲート電極、６０８Ｐ…ゲート電極、６０９ＤＮ…コンタクト、６０９ＤＰ…コンタクト、６１０…金属配線、６１１…コンタクト、６１２Ｎ…コンタクト、６１２Ｐ…コンタクト、６１３Ｎ…コンタクト、６１３Ｐ…コンタクト、６１４Ｎ…金属配線、６１４Ｐ…金属配線、６１５…バッファ層、６１６…コンタクト、７０３…フォトレジスト層、７０４…フォトマスク、７０５…半透過領域、７０６…フォトレジスト層、７０７…第１層間絶縁層、７０９…金属配線層、２０００…パーソナルコンピュータ、２００１…電源スイッチ、２００２…キーボード、２０１０…本体部、３０００…携帯電話機、３００１…操作ボタン、３００２…スクロールボタン、４０００…情報携帯端末、４００１…操作ボタン、４００２…電源スイッチ。

Claims (16)

1. レイアウトパターンの演算方法であって、前記レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、
   第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、
   前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンが配置され、
   前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱うことを特徴とするレイアウトパターンの演算方法。
2. 請求項１に記載のレイアウトパターンの演算方法であって、前記第２パターンはライン＆スペースパターンであることを特徴とするレイアウトパターンの演算方法。
3. 請求項１又は２に記載のレイアウトパターンの演算方法であって、
   前記第１パターンと前記第２パターンとのＯＲを一つの前記パターンデータとして認識させる工程と、
   前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ工程）と、
   を含むことを特徴とするレイアウトパターンの演算方法。
4. 請求項１から３のいずれか一項に記載のレイアウトパターンの演算方法であって、前記ＤＲＣ工程に加え、
   前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、
   前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を含むことを特徴とするレイアウトパターンの演算方法。
5. 請求項１から４のいずれか一項に記載のレイアウトパターンの演算方法であって、前記第２の黒領域と前記白領域との比率が１０％以上９０％以下であることを特徴とするレイアウトパターンの演算方法。
6. 請求項１から５のいずれか一項に記載のレイアウトパターンの演算方法であって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つことを特徴とするレイアウトパターンの演算方法。
7. レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、
   第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、
   前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンと、
   前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱い、一つの前記パターンデータとして認識させ、
   前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ工程）により確認された前記レイアウトパターンを含むことを特徴とするフォトマスク。
8. 請求項７に記載のフォトマスクであって、前記ＤＲＣ工程に加え、
   前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、
   前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を含むことを特徴とするフォトマスク。
9. 請求項７又は８に記載のフォトマスクであって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つことを特徴とするフォトマスク。
10. レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、
    第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、
    前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンと、
    前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱い、一つの前記パターンデータとして認識させ、
    前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）により確認された前記レイアウトパターンを含むフォトマスクを用い、フォトリソグラフ工程を行うことを特徴とする半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法であって、前記ＤＲＣ工程に加え、
    前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、
    前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を含む前記レイアウトパターンを含むフォトマスクを用い、フォトリソグラフ工程を行うことを特徴とする半導体装置の製造方法。
12. 請求項１０又は１１に記載の半導体装置の製造方法であって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つフォトマスクを用いることを特徴とする半導体装置の製造方法。
13. レイアウトパターンに従うパターンを有するフォトマスクを用いて露光し、当該パターンを形成し得る寸法限界値を空間分解能として扱う場合、
    第１の黒領域を含み、前記第１の黒領域内部の少なくとも一部に、白領域との距離が、任意の領域において前記空間分解能の１／２以上となる領域を含む第１パターンと、
    前記第１パターンとの最短距離が、前記空間分解能未満の値を持つ第２の黒領域を含む第２パターンであって、前記第２パターン内部の任意の領域で、前記空間分解能の１／２よりも小さい距離で前記白領域が存在し、かつ前記白領域の任意の点から、前記空間分解能の１／２よりも小さい距離で前記第２の黒領域が存在している、前記第２パターンと、 前記第１パターンと前記第２パターンとのＯＲを含む領域を一つのパターンデータとして取り扱い、一つの前記パターンデータとして認識させ、
    前記第２パターン内以外での前記レイアウトパターンとデザインルールとの比較検証を行う工程（ＤＲＣ工程：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ工程）により確認された前記レイアウトパターンを含むフォトマスクを用い、フォトリソグラフ工程を行うことで製造されることを特徴とする半導体装置。
14. 請求項１３に記載の半導体装置であって、前記ＤＲＣ工程に加え、
    前記レイアウトパターンが、設計した回路図と一致しているか検証する工程（ＬＶＳ工程：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃ工程）と、
    前記レイアウトパターンが、電気的に稼動するかを検証する工程（ＥＲＣ工程：Ｅｌｅｃｔｒｉｃａｌ Ｒｕｌｅ Ｃｈｅｃｋ工程）の少なくともいずれか片方の工程を含む前記レイアウトパターンを有する前記フォトマスクを用いて製造されることを特徴とする半導体装置。
15. 請求項１３又は１４に記載の半導体装置であって、前記レイアウトパターンをネガ／ポジ反転させたレイアウトパターンを持つフォトマスクを用いて製造されることを特徴とする半導体装置。
16. 請求項１から６のいずれか一項に記載のレイアウトパターンの演算方法を用いて得られるレイアウトパターンを、転写して得られるフォトマスクを用いて製造される半導体装置を含むことを特徴とする電子機器。

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