CN105097552A - 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 - Google Patents

薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 Download PDF

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Abstract

薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置。该薄膜晶体管的制备方法包括在半导体层的图案上形成包括两种不同厚度的光刻胶的第一光刻胶图案；以第一光刻胶图案为阻挡掩模对半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区和漏极重掺杂区的图案；对第一光刻胶图案进行灰化处理，以去除第二厚度光刻胶，并减薄第一厚度光刻胶，形成第二光刻胶图案；再以第二光刻胶图案为阻挡掩模对半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案。本方法可以精确高效地控制源极轻掺杂区和漏极轻掺杂区的关键尺寸，并且减少了工艺步骤，从而可缩短生产时间，降低成本，提高产品质量。

Description

薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
技术领域
本发明的实施例涉及一种薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置。
背景技术
薄膜晶体管(ThinFilmTransistor，TFT)是一种薄膜型的半导体器件，其在显示技术、集成电路技术等领域中被广泛应用。在液晶显示器(LiquidCrystalDisplay，LCD)或有机发光二极管(OrganicLightEmittingDiode，OLED)显示器中，每个像素单元都是由集成在像素单元后面的TFT来驱动，从而可以做到高速度、高亮度、高对比度地显示画面信息。通常，按照TFT半导体膜层的组成，可以将TFT主要分为非晶硅TFT，多晶硅TFT，以及氧化物TFT。
对于LCD和OLED，多晶硅TFT的电子迁移率可达50-200cm2/Vs，因此多晶硅TFT-LCD具有分辨率更高，反应速度更快，开口率高等优点。此外，多晶硅TFT又是发展有源矩阵有机发光二极管面板(ActiveMatrix/OrganicLightEmittingDiode，AMOLED)的技术平台，多晶硅TFT可以采用低工作电压，作为AMOLED面板的驱动背板，可以降低消耗电流。
然而，由于多晶硅TFT的晶格排列整齐，电子在其内部所受的阻抗较小，导致在关闭状态下具有严重的漏电流问题，影响多晶硅TFT的正常使用。为了抑制TFT的漏电流，一般采用在TFT的源、漏极间进行轻掺杂的方式。一方面，可以降低像素开关的关态漏电流。另一方面，可以改善周边设置电路的热电子恶化现象，提高信赖性。但是这样会使得TFT的制备工艺步骤增加，增加生产时间，降低产品良率。并且，由于源极和漏极的轻掺杂区的关键尺寸较难控制，导致产品的均一性降低。
发明内容
本发明至少一实施例提供一种薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置。该薄膜晶体管的制备方法可以精确高效地控制源极轻掺杂区和漏极轻掺杂区的关键尺寸，既可保证生产效率，又可保证产品均一性，解决了漏电流的难题。并且，较通常的工艺减少了工艺步骤，更容易控制因工艺步骤和生产时间增加带来的不良的增加，从而可缩短生产时间，可降低生产成本，提高产品质量。
本发明至少一实施例提供一种薄膜晶体管的制备方法，包括：
在衬底基板上形成半导体层的图案；
在所述半导体层的图案上形成第一光刻胶图案，所述第一光刻胶图案包括第一厚度光刻胶和第二厚度光刻胶，所述第一厚度光刻胶对应所述半导体层的图案中待形成沟道区的区域，所述第二厚度光刻胶对应所述半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域；所述第一厚度光刻胶的厚度大于所述第二厚度光刻胶的厚度；
以所述第一光刻胶图案为阻挡掩模对所述半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区和漏极重掺杂区的图案；
对所述第一光刻胶图案进行灰化处理，以去除所述第二厚度光刻胶，并减薄所述第一厚度光刻胶，形成第二光刻胶图案；
以所述第二光刻胶图案为阻挡掩模对所述半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案；以及
去除所述第二光刻胶图案。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述源极轻掺杂区和所述源极重掺杂区构成薄膜晶体管的源极，所述漏极轻掺杂区和所述漏极重掺杂区构成薄膜晶体管的漏极，所述源极和漏极之间具有间隔以界定所述沟道区。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述第二厚度光刻胶位于所述第一厚度光刻胶的两侧。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，在所述半导体层的图案上还形成层间介电层，其中，在所述层间介电层上形成所述第一光刻胶图案。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，形成所述第一光刻胶图案包括：
形成光刻胶薄膜，采用多色调掩模板对所述光刻胶薄膜进行曝光和显影，形成第一光刻胶图案，所述第一光刻胶图案包括光刻胶完全保留区域和光刻胶半保留区域，其中，所述光刻胶完全保留区域对应所述半导体层的图案中待形成沟道区的区域，所述光刻胶半保留区域对应所述半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述多色调掩模板包括半色调掩模板和灰色调掩模板。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，还包括形成栅极的图案的步骤，其中，所述栅极的图案在形成所述半导体层的图案之前形成。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，还包括形成缓冲层的步骤，其中，所述缓冲层位于所述栅极的图案和所述半导体层的图案之间。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述半导体层的材质包括多晶硅。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，所述重掺杂离子注入工艺和所述轻掺杂离子注入工艺中进行n型掺杂。
例如，在本发明一实施例提供的薄膜晶体管的制备方法中，掺杂离子为磷离子。
本发明至少一实施例还提供一种阵列基板的制备方法，包括上述任一所述的薄膜晶体管的制备方法。
本发明至少一实施例还提供一种阵列基板，采用上述的方法制成。
本发明至少一实施例还提供一种显示装置，包括上述的阵列基板。
例如，在本发明一实施例提供的显示装置中，所述显示装置包括液晶显示装置或有机电致发光二极管显示装置。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1a-图1h为本发明一实施例提供的薄膜晶体管制备方法中在衬底基板上形成栅极的图案、缓冲层、以及半导体层的图案的工艺流程示意图；
图2a-图2f为本发明一实施例提供的薄膜晶体管制备方法中在半导体层的图案中形成源漏重掺杂区、源漏轻掺杂区以及沟道区的图案的工艺流程示意图；
图3a-图3i为本发明一实施例提供的在衬底基板上形成p型TFT和n型TFT的栅极的图案、缓冲层、半导体层的图案以及层间介电层的工艺流程示意图；
图4a-图4d为本发明一实施例提供的在p型TFT的半导体层的图案中形成源漏极以及沟道区的图案的工艺流程示意图；
图5a-图5f为本发明一实施例提供的在n型TFT的半导体层的图案中形成源漏重掺杂区、源漏轻掺杂区以及沟道区的图案的工艺流程示意图；
图6为本发明一实施例提供的阵列基板的剖面示意图；以及
图7为本发明另一实施例提供的阵列基板的剖面示意图。
附图标记：
101-衬底基板；1020-栅极金属薄膜；1021-光刻胶图案；102-栅极；122-栅极；103-缓冲层；1040-半导体薄膜；1041-光刻胶图案；1042-非晶硅薄膜；1043-p型TFT的非晶硅薄膜；1243-n型TFT的非晶硅薄膜；104-p型TFT的半导体层；124-n型TFT的半导体层；105-光刻胶图案；106-p型TFT的源极；126-源极重掺杂区；107-p型TFT的漏极；127-漏极重掺杂区；108-p型TFT的沟道区；128-n型TFT的沟道区；111-第一光刻胶图案；112-第二光刻胶图案；129-源极轻掺杂区；120-漏极轻掺杂区；1296-n型TFT的源极；1207-n型TFT的漏极；131-层间介电层；132-平坦层；133-公共电极；134-绝缘层；135-像素电极；136-接触电极。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本发明至少一实施例提供一种薄膜晶体管的制备方法，包括：
在衬底基板上形成半导体层的图案；
在半导体层的图案上形成第一光刻胶图案，第一光刻胶图案包括第一厚度光刻胶和第二厚度光刻胶，第一厚度光刻胶对应半导体层的图案中待形成沟道区的区域，第二厚度光刻胶对应半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域；第一厚度光刻胶的厚度大于第二厚度光刻胶的厚度；
以第一光刻胶图案为阻挡掩模对半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区和漏极重掺杂区的图案；
对第一光刻胶图案进行灰化处理，以去除第二厚度光刻胶，并减薄第一厚度光刻胶，形成第二光刻胶图案；
以第二光刻胶图案为阻挡掩模对半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案；以及
去除第二光刻胶图案。
源漏极轻掺杂区是为电子运动提供缓冲区的目的区域，是像素区N型薄膜晶体管抑制漏电的关键因素。本发明的实施例提供的薄膜晶体管制备方法通过包括两种不同厚度光刻胶的第一光刻胶图案作为重掺杂工艺的阻挡掩模，并且通过光刻胶灰化工艺来形成第二光刻胶图案来作为轻掺杂工艺的阻挡掩模。既可简单、准确、高效地控制薄膜晶体管各区域(例如，源漏极轻掺杂区和/或源漏极重掺杂区)的关键尺寸(CriticalDimension，CD)，提高产品均一性；还可简化工艺步骤，降低成本。
下面通过例举几个实施例作进一步的说明。
实施例一
本实施例提供一种薄膜晶体管的制备方法。图1a-图1h以及图2a-图2f为本实施例提供的一种薄膜晶体管制备方法的工艺流程示意图。
如图1a所示，提供一衬底基板101，例如，该衬底基板101可以为玻璃基板、石英基板、或其他基板。接着，在衬底基板101上形成一层栅极金属薄膜1020。例如，该栅极金属薄膜1020可采用气相沉积法(ChemicalVaporDeposition，CVD)、磁控溅射法(MegnetronSputtering)或真空蒸镀法形成。例如，该栅极金属薄膜1020的材料包括选自铝，钛，钽，铬，钼，钨化钼中的一种或多种，或上述金属所任意组成的合金中的一种或多种。例如，栅极金属薄膜可为单层或者多层结构。相应地，形成的栅极可为单层或者多层结构。
如图1b所示，在栅极金属薄膜1020上待形成栅极122的对应位置形成光刻胶图案1021。
如图1c所示，利用光刻胶图案1021为掩模对栅极金属薄膜1020进行刻蚀，形成栅极122的图案，并剥离光刻胶图案1021。
如图1d所示，在衬底基板101和栅极122上形成缓冲层103。例如，形成该缓冲层103可以采用化学气相沉积法(CVD)。例如，该缓冲层103的材料包括选自氮化硅(SiNx)，氧化硅(SiOx)，氮氧化硅(SiNxOy)中的一种或多种。
需要说明的是，在本实施例中，该缓冲层103既可以起到屏蔽衬底基板101上的缺陷，避免衬底基板101引起的各种不良的作用，还可以作为栅极122的栅极绝缘层；从而，可减少栅极绝缘层的制备，缩短制备时间，降低产品成本，提高产品质量。
例如，如图1e所示，在衬底基板上形成半导体薄膜1040，例如，该半导体层薄膜的材质为多晶硅(p-Si)。半导体层薄膜的形成过程可包括如下步骤：在缓冲层103上形成非晶硅(a-Si)薄膜。例如，可以采用等离子体增强化学气相沉积法(PlasmaEnhancedChemicalVaporDeposition，PECVD)形成非晶硅(a-Si)薄膜。对非晶硅(a-Si)薄膜进行激光退火工艺使非晶硅(a-Si)转变为多晶硅(p-Si)。例如，该激光刻退火工艺可以采用准分子激光退火工艺(ExcimerLaserAnnealing，ELA)。
如图1f所示，在半导体薄膜1040上待形成半导体层124的对应位置处形成光刻胶图案1041。
如图1g所示，用光刻胶图案1041作为掩模对半导体薄膜1040进行刻蚀，得到岛状的半导体层124的图案，并剥离光刻胶图案1041。例如，半导体层124的图案为多晶硅。
如图1h所示，采用掺杂(Doping)工艺对半导体层124的图案进行阀值电压(thresholdvoltage，Vth)调整。例如，该阀值电压调整的掺杂工艺可以为对半导体层124进行硼离子或磷离子的掺杂注入工艺。
如图2a所示，在半导体层124的图案上形成第一光刻胶图案111，该第一光刻胶图案111包括第一厚度光刻胶1111和第二厚度光刻胶1112，第一厚度光刻胶1111对应半导体层124的图案中待形成沟道区128(图中未示出，请参见图2d)的区域，第二厚度光刻胶1112对应半导体层124的图案中待形成源极轻掺杂区129(图中未示出，请参见图2d)和漏极轻掺杂区120(图中未示出，请参见图2d)的区域。并且，第一厚度光刻胶1111的厚度大于第二厚度光刻胶1112的厚度。例如，第二厚度光刻胶位于第一厚度光刻胶的两侧。
例如，形成该第一光刻胶图案111的步骤包括：在半导体层124的图案上形成一光刻胶薄膜，采用多色调掩模板对光刻胶薄膜进行曝光显影，形成第一光刻胶图案111，该第一光刻胶图案111包括光刻胶完全保留区域和光刻胶半保留区域，其中，光刻胶完全保留区域对应半导体层124中待形成沟道区128的区域，光刻胶半保留区域对应半导体层124中待形成源极轻掺杂区129和漏极轻掺杂区120的区域。半导体层124的图案上除了第一光刻胶图案111外的区域对应待形成的源极重掺杂区126的图案和漏极重掺杂区127的图案。
例如，该多色调掩模板包括半色调掩模板和灰色调掩模板。
如图2b所示，以该第一光刻胶图案111作为阻挡掩模对半导体层124的图案进行n型重掺杂离子注入工艺，形成位于两侧的源极重掺杂区126和漏极重掺杂区127的图案。例如，注入的离子可以为磷离子。
如图2c所示，采用光刻胶灰化工艺(photoresistashing)对第一光刻胶图案111进行灰化处理，以去除第二厚度光刻胶1112并减薄第一厚度光刻胶1111，得到第二光刻胶图案112。第二光刻胶图案112包括对应半导体层124的图案中待形成沟道区128的区域。需要说明的是，经过n型重掺杂离子注入工艺处理后，第一光刻胶图案111的表面发生炭化，在上述灰化工艺中，需去除炭化光刻胶，以避免在后续剥离工艺中炭化光刻胶不易剥离。
如图2d所示，以该第二光刻胶图案112作为阻挡掩模对半导体层124的图案进行n型轻掺杂离子注入工艺，形成源极轻掺杂区129的图案和漏极轻掺杂区120的图案，以及位于该源极轻掺杂区129和漏极轻掺杂区120之间的沟道区128。例如，注入的离子可以为磷离子。
需要说明的是，作为形成源漏轻掺杂区的阻挡掩模的第二光刻胶图案由第一光刻胶图案111灰化而来，不需要额外形成阻挡层的工艺，例如，可节省形成阻挡层的成膜、曝光、显影等步骤，或者可节省形成阻挡层的成膜、曝光、显影、刻蚀等步骤，从而可简化工艺步骤，缩短生产时间，降低成本。另外，因为直接使用第一光刻胶图案111作为阻挡掩模，所以需要掺杂的区域即源极重掺杂区126和漏极重掺杂区127关键尺寸的准确性和均一性比通常技术更好，从而可提高产品的质量。
如图2e所示，经过n型轻掺杂离子注入工艺的第二光刻胶图案112的表面发生炭化，采用光刻胶灰化工艺对炭化的光刻胶进行去除。
需要说明的是，由于第二光刻胶图案112经过n型轻掺杂离子注入工艺后，表面发生炭化，不容易直接剥离，所以需要利用光刻胶灰化工艺将炭化的光刻胶进行去除。例如，炭化的光刻胶进行去除后，可进行光刻胶的剥离。
如图2f所示，去除第二光刻胶图案112。例如，将第二光刻胶图案112采用光刻胶的剥离工艺进行剥离。
例如，如图2f所示，源极轻掺杂区129和源极重掺杂区126构成薄膜晶体管的源极1296，漏极轻掺杂区120和漏极重掺杂区127构成薄膜晶体管的漏极1207，源极1296和漏极1207之间具有间隔以界定沟道区128。
例如，如图2f所示，沟道区128两侧分别为源极轻掺杂区129和漏极轻掺杂区120，源极轻掺杂区129和漏极轻掺杂区120外分别为源极重掺杂区126和漏极重掺杂区127。
本实施例提供的薄膜晶体管的制备方法中，形成包括两种不同厚度光刻胶的第一光刻胶图案作为重掺杂工艺的阻挡掩模，以第一光刻胶图案111灰化后得到的第二光刻胶图案112直接作为阻挡掩模进行n型轻掺杂离子注入工艺，可不用形成额外的阻挡层，可简化工艺步骤，缩短生产时间，降低成本。另外，由于直接使用光刻胶作为阻挡掩模，在上述n型重掺杂离子注入工艺和n型轻掺杂离子注入工艺中形成的源极重掺杂区126、漏极重掺杂区127、源极轻掺杂区129、以及漏极轻掺杂区127的关键尺寸的准确性和均一性比通常技术更好，从而可提高产品的质量。
实施例二
本实施例提供一种薄膜晶体管的制备方法。图3a-图3i、图4a-图4d以及图5a-图5f为本实施例提供的薄膜晶体管制备方法的工艺流程示意图。
如图3a所示，提供一衬底基板101。例如，该衬底基板101可以为玻璃基板、石英基板或其他基板。接着，在衬底基板101上形成一层栅极金属薄膜1020。例如，该栅极金属薄膜1020可采用气相沉积法、磁控溅射法或真空蒸镀法形成。该栅极金属薄膜1020的材料包括选自铝，钛，钽，铬，钼，钨化钼中的一种或多种，或上述金属所任意组成的合金的一种或多种。
如图3b所示，在栅极金属薄膜1020上待形成p型薄膜晶体管的栅极102和n型薄膜晶体管的栅极122的对应位置处形成光刻胶图案1021。
如图3c所示，利用该光刻胶图案1021作为掩模对栅极金属薄膜1020进行刻蚀，形成p型薄膜晶体管的栅极102、n型薄膜晶体管的栅极122的图案，并剥离该光刻胶图案1021。
如图3d所示，在衬底基板101、栅极102和栅极122上形成缓冲层103。例如，形成该缓冲层103可以采用化学气相沉积法(CVD)形成。例如，该缓冲层103的材料包括选自氮化硅(SiNx)，氧化硅(SiOx)，氮氧化硅(SiNxOy)中的一种或多种。
需要说明的是，在本实施例中，缓冲层103既可以起到屏蔽衬底基板101上的缺陷，避免衬底基板101引起的各种不良的作用，还可以作为栅极102和栅极122的栅极绝缘层。从而，可减少栅极绝缘层的制备，可缩短制备时间，降低产品成本，提高产品质量。
例如，如图3e所示，在衬底基板上形成非晶硅(a-Si)薄膜1042。例如，形成该非晶硅(a-Si)薄膜可以采用等离子体增强化学气相沉积法(PECVD)形成。
如图3f所示，在非晶硅(a-Si)薄膜1042上待形成p型薄膜晶体管的半导体层104和n型薄膜晶体管的半导体层124的对应位置处形成半导体层光刻胶图案1041。
如图3g所示，用该半导体层光刻胶图案1041作为掩模对非晶硅(a-Si)薄膜1042进行刻蚀，去除未被光刻胶覆盖的非晶硅(a-Si)薄膜，得到岛状的非晶硅(a-Si)层1043、1243的图案，并剥离该半导体光刻胶图案1041。
如图3h所示，在非晶硅(a-Si)层1043、1243的图案以及缓冲层103上形成层间介电层(InterLayerDielectric，ILD)131。
如图3i所示，对非晶硅(a-Si)层的图案进行准分子激光退火工艺使非晶硅(a-Si)转变为多晶硅(p-Si)，形成半导体层的图案(多晶硅图案)104和124。再对半导体层的图案104和124进行阀值电压调整。形成的层间介电层在激光退火的时候能对非晶硅(a-Si)层进行一定的保护。需要说明的是，也可以先对非晶硅(a-Si)层的图案进行准分子激光退火工艺使非晶硅(a-Si)转变为多晶硅(p-Si)，再对其进行图案化形成半导体层图案(多晶硅图案)，然后进行阀值电压调整，之后再形成层间介电层。例如，可采用掺杂(Doping)工艺对半导体层104、124的图案进行阀值电压(thresholdvoltage，Vth)调整。例如，该阀值电压调整的掺杂(Doping)工艺可以为对半导体层104、124的图案进行硼或磷离子的掺杂注入工艺。
如图4a所示，在层间介电层131上形成用于定义待形成的p型薄膜晶体管的源漏极的光刻胶图案105，该光刻胶图案105包括形成在待形成的p型薄膜晶体管的半导体层104的图案上的部分，该部分只覆盖半导体层104的图案中待形成沟道区108(图中未示出，请参见图4b)的部分；以及形成在待形成的n型薄膜晶体管的半导体层124上的部分，该部分覆盖整个半导体层124的图案。
需要说明的是，该光刻胶图案105中覆盖半导体层124的图案的部分用于保护半导体层124不被后续的p型掺杂离子注入工艺影响。
如图4b所示，以上述光刻胶图案105为阻挡掩模进行p型掺杂离子注入工艺，在半导体层104中形成源极106、漏极107以及位于源极106和漏极107之间的沟道区108。例如，源极106和漏极107之间具有间隔以界定沟道区108。例如，注入的离子可以为硼离子。例如，所述的p型掺杂为p型重掺杂。
需要说明的是，因为直接使用光刻胶图案105作为掩模，所以需要掺杂的区域即源极106和漏极107关键尺寸的准确性和均一性比通常技术更好，从而可提高产品的质量。这样可减少一步刻蚀，可提升产能，节约成本，同时减少整体产品制成的时间而避免随时间增加而造成不良的增加。
如图4c所示，经过p型掺杂离子注入工艺处理的光刻胶图案105的表面发生炭化，采用光刻胶灰化工艺将炭化光刻胶去除，再进行光刻胶的剥离。
需要说明的是，由于光刻胶图案105经过p型掺杂离子注入工艺后，表面发生炭化，不容易直接剥离，所以需要利用光刻胶灰化工艺将炭化的光刻胶进行去除。
如图4d所示，将剩余的光刻胶图案105剥离，上述栅极102、缓冲层103、源极106、漏极107以及沟道区108构成一个p型薄膜晶体管。
如图5a所示，在层间介电层131上形成第一光刻胶图案111，该第一光刻胶图案111包括覆盖待形成的n型薄膜晶体管的半导体层124的图案的部分，该部分包括第一厚度光刻胶1111和第二厚度光刻胶1112，第一厚度光刻胶1111对应半导体层124的图案中待形成沟道区128的图案(图中未示出，请参见图5f)的区域，第二厚度光刻胶1112对应半导体层124的图案中待形成源极轻掺杂区129和漏极轻掺杂区120的区域。并且，第一厚度光刻胶1111的厚度大于第二厚度光刻胶1112的厚度。该第一光刻胶图案111还包括覆盖p型薄膜晶体管的源极106、漏极107以及沟道区108的部分，该部分完全覆盖上述p型薄膜晶体管的源极106、漏极107以及沟道区108，并且该部分的宽度大于源极106、漏极107以及沟道区108(半导体层104)的总宽度。
例如，形成该第一光刻胶111的步骤包括：在半导体层104、124的图案上形成一光刻胶薄膜，采用多色调掩模板对光刻胶薄膜进行曝光显影，形成第一光刻胶图案111，该第一光刻胶图案111包括光刻胶完全保留区域和光刻胶半保留区域，其中，光刻胶完全保留区域对应p型薄膜晶体管源极106、漏极107和沟道区108的区域以及半导体层124的图案中待形成沟道区128的区域，光刻胶半保留区域对应半导体层124的图案中待形成源极轻掺杂区129和漏极轻掺杂区120的区域。例如，对应半导体层124的图案的第一光刻胶图案111中，第二厚度光刻胶位于第一厚度光刻胶的两侧。
例如，该多色调掩模板包括半色调掩模板和灰色调掩模板。
需要说明的是，该第一光刻胶图案111中覆盖源极106、漏极107以及沟道区108的部分用于源极106、漏极107以及沟道区108不被后续的n型重掺杂离子注入工艺影响。
如图5b所示，以该第一光刻胶图案111作为阻挡掩模对半导体层124的图案进行n型重掺杂离子注入工艺，形成位于两侧的源极重掺杂区126和漏极重掺杂区127。例如，注入的离子可以为磷离子。
需要说明的是，因为直接使用第一光刻胶图案111作为阻挡掩模，所以需要掺杂的区域即源极掺杂区126和漏极重掺杂区127的关键尺寸的准确性和均一性比通常技术更好，从而可提高产品的质量。
如图5c所示，采用光刻胶灰化工艺对第一光刻胶图案111进行灰化，去除第二厚度光刻胶1112并减薄第一厚度光刻胶1111，得到第二光刻胶图案112。第二光刻胶图案112包括覆盖p型薄膜晶体管的源极106、漏极107以及沟道区108的部分以及覆盖n型薄膜晶体管的对应半导体层124的图案中待形成沟道区128的区域。经过n型重掺杂离子注入工艺处理的第一光刻胶图案111的表面发生炭化，在上述灰化工艺中，炭化光刻胶同时也被去除。
值得注意的是，由于上述第一光刻胶图案111中覆盖p型薄膜晶体管的部分的宽度大于p型薄膜晶体管的宽度，所以，即使在上述灰化工艺之后，所形成的第二光刻胶图案112仍然可以完全覆盖该p型薄膜晶体管，以达到保护的目的。
如图5d所示，以该第二光刻胶图案112作为阻挡掩模对半导体层124的图案进行n型轻掺杂离子注入工艺，形成源极轻掺杂区129、漏极轻掺杂区120以及位于源极轻掺杂区129和漏极轻掺杂区120之间的沟道区128的图案。例如，注入的离子可以为磷离子。
如图5e所示，经过n型轻掺杂离子注入工艺的第二光刻胶图案112的表面发生炭化，采用光刻胶灰化工艺对炭化的光刻胶进行去除。
需要说明的是，由于第二光刻胶图案112经过n型轻掺杂离子注入工艺后，表面发生炭化，不容易直接剥离，所以需要利用光刻胶灰化工艺将炭化的光刻胶进行去除。
如图5f所示，将剩余的第二光刻胶图案112进行剥离，从而去除第二光刻胶图案112。
需要说明的是，本实施例亦可如实施例1那样，不设置层间介电层。从而，第一光刻胶图案直接形成在半导体层的图案上。
例如，如图5f所示，源极轻掺杂区129和源极重掺杂区126构成薄膜晶体管的源极1296，漏极轻掺杂区120和漏极重掺杂区127构成薄膜晶体管的漏极1207，源极1296和漏极1207之间具有间隔以界定沟道区128。
例如，如图5f所示，沟道区128两侧分别为源极轻掺杂区129和漏极轻掺杂区120，源极轻掺杂区129和漏极轻掺杂区120外分别为源极重掺杂区126和漏极重掺杂区127。
本发明实施例提供的薄膜晶体管的制备方法中，形成包括两种不同厚度光刻胶的第一光刻胶图案作为重掺杂工艺的阻挡掩模，以第一光刻胶图案111灰化后得到的第二光刻胶图案112直接作为阻挡掩模进行n型轻掺杂离子注入工艺，，可不用形成额外的阻挡层，简化工艺步骤，缩短生产时间，降低成本。同时可以形成n型薄膜晶体管和p型薄膜晶体管，并且借助灰化工艺减少至少一次光刻胶图案的制备，可简化制备工艺。另外，由于直接使用光刻胶作为阻挡掩模，在上述p型掺杂离子注入工艺，n型重掺杂离子注入工艺和n型轻掺杂离子注入工艺中形成的源极106、漏极107、源极重掺杂区126、漏极重掺杂区127、源极轻掺杂区129以及漏极轻掺杂区127的关键尺寸的准确性和均一性比通常技术更好，从而可提高产品的质量。
实施例三
本实施例提供一种阵列基板的制备方法，包括实施例一所述的薄膜晶体管的制备方法。薄膜晶体管的制备方法在此不再赘述，请参见之前描述。图6为采用本发明实施例提供的阵列基板的制备方法制备的一种阵列基板的剖面示意图。
例如，如图6所示，本发明实施例提供的阵列基板的制备方法还可包括：在缓冲层103和n型薄膜晶体管上形成平坦层132。在平坦层132上对应显示区的区域形成公共电极133。在平坦层132和公共电极133上形成绝缘层134；在绝缘层134和平坦层132中形成过孔，该过孔贯穿绝缘层134和平坦层132，露出n型薄膜晶体管的漏极重掺杂区127。在绝缘层134上对应显示区的区域形成像素电极135，该像素电极135通过过孔与漏极重掺杂区127电性连接。
例如，该平坦层132可为单层结构或多层结构。
例如，该平坦层132的材料可包括选自氮化硅(SiNx)，氧化硅(SiOx)，氮氧化硅(SiNxOy)中的一种或多种。
例如，该平坦层132可以用等离子体增强化学气相沉积法(PECVD)制作。
例如，该公共电极133和像素电极135的材料可为氧化铟锡(ITO)或铟锌氧化物(IZO)等透明金属氧化物。
例如，该公共电极133和像素电极135可采用磁控溅射工艺制作。
需要说明的是，本发明实施例提供的阵列基板的制备方法中像素电极135和公共电极133的形成顺序可以调换，即公共电极位于像素电极之上。对此不作具体限定。在上的电极例如为狭缝状电极。
实施例四
本发明实施例提供一种阵列基板的制备方法，包括实施例二所述的薄膜晶体管的制备方法。该薄膜晶体管的制备方法在此不再赘述，请参见之前描述。图7为采用本发明实施例提供的阵列基板的制备方法制备的一种阵列基板。
例如，如图7所示，本发明实施例提供的阵列基板的制备方法还包括：在层间介电层131上形成多个过孔，多个过孔分别贯穿该层间介电层131并且暴露p型薄膜晶体管的源极106和漏极107以及n型薄膜晶体管的源极重掺杂区126和漏极重掺杂区127；在上述形成有过孔的层间介电层131上形成金属层，使该金属层填入上述多个过孔，并采用构图工艺形成多个分别与p型薄膜晶体管的源极106和漏极107以及n型薄膜晶体管的源极重掺杂区126和漏极重掺杂区127相连的接触电极136；在上述层间介电层131和多个接触电极136上形成平坦层132。在平坦层132中形成过孔，使该过孔贯穿该平坦层132并暴露与n型薄膜晶体管的漏极重掺杂区127相连的接触电极136；以及形成在平坦层132之上的像素电极135，该像素电极135通过过孔连接与n型薄膜晶体管的漏极重掺杂区127相连的接触电极136。
例如，该平坦层132可为单层结构或多层结构。
例如，该平坦层132的材料可包括选自氮化硅(SiNx)，氧化硅(SiOx)，氮氧化硅(SiNxOy)中的一种或多种。
例如，该平坦层132可以用等离子体增强化学气相沉积法(PECVD)制作。
例如，该像素电极135的材料可为氧化铟锡(ITO)或铟锌氧化物(IZO)等透明金属氧化物。
例如，该像素电极135可采用磁控溅射工艺制作。
需要说明的是，本发明实施例提供的阵列基板的制备方法既可用于制备液晶显示装置的阵列基板，也可以用于制备有机电致发光二极管显示装置的阵列基板。当该阵列基板的制备方法用于制备有机电致发光二极管显示装置的阵列基板时，该像素电极135可以作为有机电致发光二极管显示装置的阳极。
本发明实施例三和四提供的阵列基板的制备方法中，通过底栅设计，将栅极122直接形成在衬底基板101上，减少了栅极绝缘层的制备，从而可缩短生产时间，降低产品成本。另外，本发明实施例三和四提供的阵列基板的制备方法中，利用多色调掩膜工艺形成不同厚度的光刻胶，借助灰化工艺减少至少一次光刻胶图案的制备，可简化制备工艺，降低因制备工艺复杂造成的不良。并且，灰化第一光刻胶图案111后得到的第二光刻胶图案112直接作为阻挡掩模进行n型轻掺杂离子注入工艺，可不用额外形成阻挡层，可简化工艺步骤，缩短生产时间，降低成本。另外，由于直接使用光刻胶作为阻挡掩模，在上述p型掺杂离子注入工艺，n型重掺杂离子注入工艺和n型轻掺杂离子注入工艺中形成的源极106，漏极107，源极重掺杂区126，漏极重掺杂区127，源极轻掺杂区129，以及漏极轻掺杂区127的关键尺寸的准确性和均一性比通常技术更好，从而可提高产品的质量。
实施例五
本发明实施例提供一种阵列基板，采用实施例三或四所述的阵列基板的制备方法制作。本发明实施例提供的阵列基板具有与上述实施例三或四所述阵列基板的制备方法相同的技术效果，在此不再赘述。
实施例六
本发明实施例提供一种显示装置。该显示装置包括液晶显示装置或有机电致发光二极管显示装置。
该显示装置为液晶显示装置的情况下，该显示装置除了包括上述任意一种阵基板之外，还可包括对置基板，和夹设在阵列基板和对置基板之间的液晶层。
该显示装置为有机电致发光二极管显示装置的情况下，该显示装置包括本发明实施例四所述制备方法制备的阵列基板以及设置在阵列基板上的阴极、有机发光层等。本发明实施例提供的显示装置具有与上述实施例三或四所述阵列基板的制备方法相同的技术效果，在此不再赘述。
有以下几点需要说明：
(1)本发明实施例未涉及之处，请参见通常设计。
(2)本发明实施例附图中，只涉及到与本发明实施例涉及到的结构，其他结构可参考通常设计。
(3)为了清晰起见，在用于描述本发明的实施例的附图中，层或区域的厚度被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
(4)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种薄膜晶体管的制备方法，包括：
在衬底基板上形成半导体层的图案；
在所述半导体层的图案上形成第一光刻胶图案，所述第一光刻胶图案包括第一厚度光刻胶和第二厚度光刻胶，所述第一厚度光刻胶对应所述半导体层的图案中待形成沟道区的区域，所述第二厚度光刻胶对应所述半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域；所述第一厚度光刻胶的厚度大于所述第二厚度光刻胶的厚度；
以所述第一光刻胶图案为阻挡掩模对所述半导体层的图案进行重掺杂离子注入工艺，形成源极重掺杂区和漏极重掺杂区的图案；
对所述第一光刻胶图案进行灰化处理，以去除所述第二厚度光刻胶，并减薄所述第一厚度光刻胶，形成第二光刻胶图案；
以所述第二光刻胶图案为阻挡掩模对所述半导体层的图案进行轻掺杂离子注入工艺，形成沟道区、源极轻掺杂区和漏极轻掺杂区的图案；以及
去除所述第二光刻胶图案。
2.根据权利要求1所述的薄膜晶体管的制备方法，其中，所述源极轻掺杂区和所述源极重掺杂区构成薄膜晶体管的源极，所述漏极轻掺杂区和所述漏极重掺杂区构成薄膜晶体管的漏极，所述源极和漏极之间具有间隔以界定所述沟道区。
3.根据权利要求1所述的薄膜晶体管的制备方法，其中，所述第二厚度光刻胶位于所述第一厚度光刻胶的两侧。
4.根据权利要求1所述的薄膜晶体管的制备方法，在所述半导体层的图案上还形成层间介电层，其中，在所述层间介电层上形成所述第一光刻胶图案。
5.根据权利要求1-4任一项所述的薄膜晶体管的制备方法，其中，形成所述第一光刻胶图案包括：
形成光刻胶薄膜，采用多色调掩模板对所述光刻胶薄膜进行曝光和显影，形成第一光刻胶图案，所述第一光刻胶图案包括光刻胶完全保留区域和光刻胶半保留区域，其中，所述光刻胶完全保留区域对应所述半导体层的图案中待形成沟道区的区域，所述光刻胶半保留区域对应所述半导体层的图案中待形成源极轻掺杂区和漏极轻掺杂区的区域。
6.根据权利要求5所述的薄膜晶体管的制备方法，其中，所述多色调掩模板包括半色调掩模板和灰色调掩模板。
7.根据权利要求1-4任一项所述的薄膜晶体管的制备方法，还包括形成栅极的图案的步骤，其中，所述栅极的图案在形成所述半导体层的图案之前形成。
8.根据权利要求7所述的薄膜晶体管的制备方法，还包括形成缓冲层的步骤，其中，所述缓冲层位于所述栅极的图案和所述半导体层的图案之间。
9.根据权利要求1-4任一项所述的薄膜晶体管的制备方法，其中，所述半导体层的材质包括多晶硅。
10.根据权利要求1-4任一项所述的薄膜晶体管的制备方法，其中，所述重掺杂离子注入工艺和所述轻掺杂离子注入工艺中进行n型掺杂。
11.根据权利要求10所述的薄膜晶体管的制备方法，其中，掺杂离子为磷离子。
12.一种阵列基板的制备方法，包括权利要求1-11任一项所述的薄膜晶体管的制备方法。
13.一种阵列基板，采用权利要求12所述的方法制成。
14.一种显示装置，包括权利要求13所述的阵列基板。
15.根据权利要求14所述的显示装置，其中，所述显示装置包括液晶显示装置或有机电致发光二极管显示装置。
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