JP6102564B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、例えば電力変換用機器に用いられる半導体装置及びその製造方法に関する。

従来における半導体素子を用いたインバータ回路として、例えば、特許文献１，２に開示されたものが知られている。これらの特許文献に記載されているインバータ回路用の半導体装置は、出力用のバスバーの上面に上アームの半導体素子を設け、バスバーの下面に下アームの半導体素子を設ける構成である。このため、上アームの半導体素子と下アームの半導体素子とが支持基板により分離される構造であるので、上アームの半導体素子と下アームの半導体素子間の抵抗値が増大するという問題がある。

特開２００４−１４００６８号公報 特開２０１０−２５１６６５号公報

上述したように、従来における半導体装置では、インバータ回路に半導体素子を用いる場合に、上アームの半導体素子と下アームの半導体素子との間に支持基板が設けられるので、抵抗値が大きいという問題があった。

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、上アームに設ける半導体素子と、下アームの半導体素子との間の抵抗値を低減することが可能な半導体装置、及び半導体装置の製造方法を提供することにある。

上記目的を達成するため、本願発明は、第１導電型の半導体基板の主面に形成された第１導電型の第１ドリフト領域と、第１ドリフト領域の、半導体基板とは反対側となる面の少なくとも一部の領域に形成された第２導電型の分離領域と、第１ドリフト領域の、半導体基板とは反対側となる面、或いは分離領域の第１ドリフト領域とは反対側となる面の一部に、直接的、或いは間接的に形成された第１電極を有する。更に、分離領域の、第１ドリフト領域とは反対側となる面の少なくとも一部に形成された第１導電型の接続領域と、接続領域の、分離領域とは反対側となる面に形成された第１導電型の第２ドリフト領域と、第２ドリフト領域の、接続領域とは反対側となる面に形成された第２電極と、半導体基板の、他方の主面に形成された第３電極とを有する。そして、第１電極、第１ドリフト領域、及び第３電極にて第１半導体素子を形成し、第２電極、第２ドリフト領域、及び第１電極により第２半導体素子を形成する。また、第１ドリフト領域、分離領域、接続領域、及び第２ドリフト領域は、同一の半導体材料で形成され、接続領域を第１電極と同電位にする。

本発明によれば、１つの基板上に２つの半導体素子が積層される構造であり、第２半導体素子の下方に第１半導体素子が形成される。また、接続領域と第１電極が同電位となる。従って、２つの半導体素子を個別に製造する場合と比較して、上アームに設ける半導体素子と、下アームの半導体素子との間の抵抗値を低減することが可能となる。

本発明の第１実施形態に係る半導体装置の構成を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第１実施形態に係る半導体装置が搭載されたインバータ装置の構成を示す回路図である。 本発明の第２実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第２実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第２実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第２実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第２実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第４実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第４実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第５実施形態に係る半導体装置の構成を示す断面図である。 本発明の第５実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の構成を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の構成を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置の、製造工程を示す断面図である。 本発明の第６実施形態に係る半導体装置が搭載されたインバータ装置の構成を示す回路図である。 本発明の第７実施形態に係る半導体装置の構成を示す断面図である。 本発明の第８実施形態に係る半導体装置の構成を示す断面図である。 本発明の第９実施形態に係る半導体装置の構成を示す断面図である。

以下、本発明の実施形態を図面に基づいて説明する。なお、以下に示す各実施形態では、Ｎ型を第１導電型、Ｐ型を第２導電型とするが、これらは反対でも良い。また、以下に示す各断面図の縦方向の長さ（図中、上下方向の長さ）は、理解を促進するために誇張して記載している。

［第１実施形態の説明］
図１は、第１実施形態に係る半導体装置１００の構成を示す断面図である。図１において、Ｎ型高濃度の炭化珪素半導体基板１（第１導電型の半導体基板）の表面には、炭化珪素（ＳｉＣ）からなるＮ型低濃度の第１ドリフト領域２が形成されている。また、第１ドリフト領域２の、半導体基板１との接続面と反対側の主面（図中、上側の面）の一部には、Ｐ型の分離領域３（第２導電型の分離領域）が形成されている。また、分離領域３の、第１ドリフト領域２との接続面の反対側となる主面（図中、上側の面）には、Ｎ型高濃度の接続領域４が形成される。

更に、接続領域４の、分離領域３との接続面の反対側となる主面（図中、上側）には、Ｎ型低濃度の第２ドリフト領域５が形成される。

そして、第１ドリフト領域２と、分離領域３と、接続領域４、及び第２ドリフト領域５は、絶縁膜６に覆われている。該絶縁膜６には、第１コンタクトホール１２が形成されている。そして、この第１コンタクトホール１２を介して、第１電極８が設けられている。即ち、第１電極８は、第１ドリフト領域２を２つに区分したとき、一方の領域（図中、右側の領域）に直接的に形成されている。従って、該第１電極８を介して、第１ドリフト領域２と接続領域４が接続されるので、これらは電気的に同電位となる。

更に、絶縁膜６には、第２コンタクトホール１３が形成されており、該第２コンタクトホール１３を介して、第２電極９が設けられている。従って、第２電極９と第２ドリフト領域５が接続されるので、これらは電気的に同電位となる。また、半導体基板１の、他の主面（図中、下側の面）には、第３電極１０が形成されている。なお、上記した第１電極８、第２電極９、及び第３電極１０の材料として、例えばＴｉ，Ｎｉ，Ｍｏ等のメタル材が用いられる。

上記の構造において、第１電極８がアノードとなり、第１ドリフト領域２がカソードとなる第１ダイオード（第１半導体素子）が構成されている。なお、この第１ダイオードは、金属と半導体との接触により構成されるので、ショットキーバリアダイオード（ＳＢＤ）となる。更に、第１電極８は、第１ダイオードのアノード電極となり、第３電極１０は第１ダイオードのカソード電極となる。

また、第２電極９がアノードとなり、第２ドリフト領域５がカソードとなる第２ダイオード（第２半導体素子）が構成されている。なお、第２ダイオードについても前述した第１ダイオードと同様に、金属と半導体との接触により構成されるので、ショットキーバリアダイオードとなる。更に、第２電極９は、第２ダイオードのアノード電極となり、第１電極８は第２ダイオードのカソード電極となる。上記の構成により、図１に示した半導体装置１００は、半導体基板１上に２つのショットキーバリアダイオード（第１ダイオード及び第２ダイオード）が積層している構造となる。

次に、図２〜図１０を用いて、第１実施形態に係る半導体装置を製造する手順について説明する。まず、図２に示す工程において、Ｎ＋型炭化珪素半導体基板１上に、Ｎ−型炭化珪素、Ｐ−型炭化珪素、Ｎ＋型炭化珪素、Ｎ−型炭化珪素を順次にエピタキシャル成長させて、第１ドリフト領域２、分離領域３（第１の工程）、接続領域４（第２の工程）、及び第２ドリフト領域５（第３の工程）を形成する。ここで、炭化珪素（ＳｉＣ）にはいくつかのポリタイプ（結晶多形）が存在し、ここでは代表的な４Ｈとして説明する。

Ｎ＋型炭化珪素半導体基板１は、数十〜数百μｍ程度の厚さを有する。Ｎ−型の第１ドリフト領域２は、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ^−３で、厚さが数μｍ〜数十μｍとして形成される。Ｐ−型の分離領域３は、例えば、不純物濃度が１Ｅ１６〜１Ｅ２０ｃｍ^−３で、厚さが数μｍ〜数十μｍとして形成される。Ｎ＋型の接続領域４は、厚さが数μｍ〜数十μｍとして形成される。Ｎ−型の第２ドリフト領域５は、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ^−３で、厚さが数μｍ〜数十μｍとして形成される。

次に、図３，図４に示す工程において、第２ドリフト領域５、接続領域４、及び分離領域３を選択的に除去する。この工程では、まず、図３に示すように、第２ドリフト領域５上にマスク材１１を形成する。マスク材１１は、一例としてシリコン酸化膜を用いることができ、堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。

次に、マスク材１１の上にレジストをパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクとして、マスク材１１をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。

次に、レジストを酸素プラズマや硫酸等で除去する。この方法で、図３に示すようにマスク材１１をパターンニングして、第２ドリフト領域５、接続領域４、及び分離領域３を一括除去する。除去方法としては、ドライエッチング法を用いることが好適である。次に、マスク材１１を除去する。マスク材１１は、シリコン酸化膜の場合はフッ酸洗浄で除去する。除去後の構造は、図４に示すようになる。この工程によって、第１ドリフト領域２が露出する（図４中、右側の領域）。ここで、図４に示す例では、第１ドリフト領域２は、第２ドリフト領域５、接続領域４、及び分離領域３を一括除去する際のオーバーエッチング量無し、としているが、第１ドリフト領域２はオーバーエッチングによって若干除去されても良い。

次の工程として、図５に示すように、絶縁膜６を堆積する。絶縁膜６の材料として、シリコン窒化膜、サフィア、或いはシリコン酸化膜等が挙げられる。ここでは、一例として、シリコン酸化膜を絶縁膜６として用いる場合について説明する。堆積方法はＣＶＤを用いることが好適である。

絶縁膜６を堆積した後、第３電極１０を形成する。第３電極１０を形成する方法としては、半導体基板１の裏面にメタルを堆積し、合金化させる。一例として、Ｎｉをメタルとして採用し、堆積後１０００℃のアニールを１分間行うことで、ＳｉとＮｉの合金が半導体基板１の裏面に形成される。

次に、図６〜図８に示す工程において、第１電極８と第１ドリフト領域２が接触し、第２電極９と第２ドリフト領域５が接触するように、絶縁膜６に、第１コンタクトホール１２、及び第２コンタクトホール１３を形成する。この工程についても、前述した図３，図４の工程と同様に、マスクによる選択エッチングを行う。この工程で使うマスク材１１としては、レジストが好適である。図６に示すように、まず、絶縁膜６の全面にマスク材１１となるレジストを塗布し、フォトリソグラフィー法を用いてマスク材１１上にレジストをパターニングする。

その後、図７に示すように、等方エッチング法を用いて絶縁膜６を除去する。等方エッチング法としては、例えば、フッ酸を用いたウエットエッチング法が好適である。このエッチングは、接続領域４を一部露出するようにオーバーエッチングを行う（図７では、接続領域４の右側が一部露出している）。次いで、図８に示すように、マスク材１１となるレジストを酸素プラズマや硫酸等で除去する。

次に、図９，図１０に示す工程においては、第１電極８、第２電極９を形成する。この際、第１電極８と第２電極９が同じメタル材料で形成されていることが好適であり、メタルとしては、Ｔｉ、Ｎｉ、Ｍｏ等を用いることができる。ここでは、Ｔｉを用いる場合について説明する。まず、Ｔｉを堆積する。堆積方法は、一例としてＭＯＣＶＤ法好適である。次に、マスクによるＴｉの選択エッチングを行う。マスク材１１としては、レジストが好適であり、パターニング後の形状を図９に示す。次に、Ｔｉの等方エッチングを行う。エッチング方法は塩酸を用いたウエットエッチングでもよい。エッチング後の断面構造を図１０に示す。以上の工程を経て、図１に示した第１実施形態に係る半導体装置１００が完成する。

次に、図１に示す構成の半導体装置における基本的な動作について説明する。図１１は、第１実施形態に係る半導体装置１００を用いて構成される三相インバータ装置を示す回路図である。このインバータ装置は、バッテリＶＢ（例えば、直流４００Ｖ）と、コンデンサＣ１と、合計６個のスイッチ素子Ｑ１〜Ｑ６、及び還流素子ｑ１〜ｑ６にて構成されている。そして、このインバータ装置は、３相のモータ負荷Ｍ１に接続されている。

スイッチ素子Ｑ１〜Ｑ６、及び還流素子ｑ１〜ｑ６はそれぞれ半導体素子で構成される。また、スイッチ素子Ｑ１〜Ｑ６と還流素子ｑ１〜ｑ６はそれぞれ対になっており、バッテリＶＢのプラス側（Ｐ点）と出力側（Ｓ点）間に設けられる素子が上アームであり、バッテリＶＢのマイナス側（Ｎ点）と出力側（Ｓ点）間に設けられる素子が下アームである。そして、上アームと下アームの、一対の還流素子（ダイオード）ｑ１，ｑ２を、図１に示す半導体装置１００により構成することができる。なお、図１１に示す例に限らず、上下アームに配置される２つのダイオード素子の機能を、本実施形態で示す半導体装置１００で実現することができる。

図１に示した半導体装置１００と、図１１に示すインバータ装置を対応させると、図１に示した第１電極８が、図１１に示す出力点（Ｓ点）に対応し、第２電極９が、マイナス側の点（Ｎ点）に対応し、第３電極１０が、プラス側の点（Ｐ点）に対応する。このように、第２電極９と第１電極８との間に形成された第２ダイオード（前述したように、第２電極９がアノード極、第１電極８がカソード極となるショットキーバリアダイオード）は、下アームの還流素子ｑ２に対応する。また、第１電極８と第３電極１０との間に形成された第１ダイオード（上述したように、第１電極８がアノード極、第３電極１０がカソード極となるショットキーバリアダイオード）は、上アームの還流素子ｑ１に対応する。そして、本実施形態の半導体装置１００の、第３電極１０の電位を４００Ｖ（バッテリＶＢの出力電圧）に固定し、第２電極９の電位を０Ｖ（グランド電圧）に固定する。また、第１電極８の出力側の電位はインバータ装置の動作に応じて変化する。

そして、モータ負荷Ｍ１のコイルからの還流電流を、出力側のＳ点（第１電極８）に流そうとすると（モータ負荷Ｍ１からＳ点に向かって流れる電流）、このときＳ点の電位が、マイナス側（Ｎ点）に対して正の電位となる。また、出力側からモータ負荷Ｍ１のコイルに電流が流れる場合には、Ｓ点の電位はマイナス側（Ｎ点）に対して負の電位となる。例えば、第１ダイオード（ｑ１）及び第２ダイオード（ｑ２）のオン電圧をＶｆとして、逆方向の耐圧を６００Ｖとする。そして、モータ負荷Ｍ１からＳ点に電流が流れるとき、Ｓ点の電位が４００Ｖ＋Ｖｆのときに第１ダイオード（ｑ１）がオンして、電流が第１電極８（図１１のＳ点）から第３電極１０（図１１のＰ点）に流れる。つまり、第１ダイオード（ｑ１）に還流電流が流れる。

このとき、第２ダイオード（ｑ２）では、第２電極９（図１１のＮ点）が０Ｖなので、第１電極８（図１１のＳ点）の電位の４００Ｖ＋Ｖｆが耐圧の６００Ｖ以下であれば、第２ダイオード（ｑ２）には電流がほぼ流れない。

一方、Ｓ点からモータ負荷Ｍ１に電流が流れる場合には、Ｓ点の電位が−Ｖｆ以下のときに第２ダイオード（ｑ２）がオンして、電流が第２電極９（Ｎ点）から第１電極８（Ｓ点）に流れ、更にモータ負荷Ｍ１に流れる。つまり、図１１に示すＮ点は０ボルトであるから、Ｓ点が−Ｖｆ以下であれば、第２ダイオード（ｑ２）はオンする。

このとき、第１ダイオード（ｑ１）は、第３電極１０（Ｐ点）の電位が４００Ｖで、第１電極８（Ｓ点）の電位が−Ｖｆの場合には、「４００Ｖ−（−Ｖｆ）」が６００Ｖ以下であれば、第１ダイオード（ｑ１）には電流がほぼ流れない。

ここで、一般的に用いられる整流ダイオードのオン電圧Ｖｆは、４Ｖ以下であるから、上記の２つのダイオード（ｑ１，ｑ２）のうちの一方がオンであれば、他方はオフとなり、同時にオンすることは無い。従って、本実施形態に係る半導体装置１００は、インバータ装置に用いられる上下アームの還流機能を有することになる。

ここで、第１ダイオードの動作時における電流経路には、主として図１に示した第１ドリフト領域２の抵抗（これを、Ｒ２とする）、半導体基板１の抵抗（これを、Ｒ１とする）が存在する。一方、第２ダイオードの動作時における電流経路には、主として第２ドリフト領域５の抵抗（これを、Ｒ５とする）、接続領域４の抵抗（これを、Ｒ４とする）が存在する。

抵抗Ｒ２と抵抗Ｒ５の大きさは、ドリフト領域の厚さと不純物濃度に依存し、これらのドリフト領域の厚さと不純物濃度は耐圧に基づいて決定されるので、耐圧を一定のレベルに保持することを優先させると、ドリフト領域の厚さ、及び不純物濃度を変えることができない。従って、抵抗値も変えることができない。

しかし、図１に示したように、第２ドリフト領域５は、第１ドリフト領域２の一部分となる領域上に形成されている。換言すれば、第１ドリフト領域２の平面視の面積は、第２ドリフト領域５の平面視の面積より大きい。これに対して、第１電極８と第２電極９の面積がほぼ同一であり、電流が電極からドリフト領域に流れるため、ドリフト領域の面積が大きい方が、電流の広がりで、抵抗を低減することができる。その結果、抵抗Ｒ２をＲ５よりも小さくすることができる。つまり、抵抗値を任意に設定することができる。

また、抵抗Ｒ１は、半導体基板１の厚さに依存して決定し、抵抗Ｒ４は、接続領域４の厚さに依存して決定する。ここで、半導体基板１の厚さは製造上基板が歪まないように一般的なＳｉＣ（炭化珪素）半導体装置は、１５０μｍ程度の基板厚さが必要となる。しかし、本実施形態では、接続領域４の厚さは増大させることができるので、これによって、半導体基板１の厚さを低減させることができる。例えば、接続領域４の厚さを５０μｍとすれば、半導体基板１の厚さは１００μｍにすることができる。

従来の場合は、上アームの素子と下アームの素子は別々で製造することで、用いる基板の厚さ両方とも１５０μｍが必要であった。本実施形態では、上アームの半導体基板と下アームの接続領域の厚さは両方とも１５０μｍ以下にできる。これによって、従来より上下アームともオン抵抗を下げられる。また、抵抗Ｒ１については、前述した電流の広がり効果により、抵抗をより一層低減することができる。

更に、前述した特許文献１（特開２００４−１４００６８）では、上アームと下アームの還流素子を接続するために、双方の還流素子を金属板に張り付ける等の方法を用いた。この方法によると、双方の還流素子において、半導体とメタルとが接触する面積が大きくなってしまう。これに起因して、半導体とメタルの接触で発生するコンタクト抵抗、寄生容量、寄生インダクタンスが２つの接触箇所から発生し、素子動作するときのスイッチング損失が増加することになる。これに対して、本実施形態に係る半導体装置１００を用いる場合には、半導体とメタルの接触は１箇所であるため、コンタクト抵抗、寄生容量、寄生インダクタンスを従来と比較して低減することが可能となる。

このようにして、第１実施形態に係る半導体装置１００では、１つの基板上に半導体を積層して２つの半導体素子（第１半導体素子、第２半導体素子）を形成する構造であり、第２半導体素子（第２ダイオード）よりも下方となる位置に第１半導体素子（第１ダイオード）が形成される。また、接続領域４と第１半導体素子の第１電極８が同電位となる。これによって、以下に示す（１）〜（３）に示す利点がある。

（１）１つの支持基板に積層して、２つの半導体素子（第１ダイオード及び第２ダイオード）が製造される。従って、１つの基板を有効利用することができ、基板抵抗を低減することができる。その結果、電力損失を低減することができる。

一般的に、素子製造上ウェハが歪まないように、エピタキシャル層と支持基板のトータル厚さがは約１５０μｍ以上とする必要がある。例えば、エピタキシャル厚が５μｍの素子を別々に製造する場合は、各素子には１４５μｍの厚さの支持基板がないと歪みが生じる。また、１つの基板上に、積層ではなく水平に２つの素子を作る場合でも、各素子が１４５μｍの厚さの支持基板が必要となる。

そして、この支持基板の抵抗成分が素子のオン抵抗に含まれることになるので、損失が大きくなる。第１実施形態では、支持基板が１つで２つの半導体素子を積層すると、２つの半導体素子のエピタキシャル厚を５μｍとした場合には、支持基板厚さが２つの半導体素子の合計で１４０μｍで良い。一例として、接続領域４の厚さを５０μｍとすると、基板の厚さは９０μｍで済む。そして、第１半導体素子と第２半導体素子の基板抵抗は９０μｍの基板部の抵抗と接続部の抵抗となり、それぞれを別々に製造した場合の１４５μｍよりも薄く、基板抵抗を低くできる。その結果、素子の定常損失を低減することができる。

（２）第１半導体素子（第１ダイオード）において、電流の広がりによるエピタキシャル抵抗と基板抵抗の低減効果で、損失の低減に繋がる。第１実施形態に係る半導体装置１００の構造では、第２半導体素子（第２ダイオード）の直下に分離領域３と第１ドリフト領域２を形成するエピタキシャル層で、第１半導体素子の電流経路の幅は、第１半導体素子の幅と第２半導体素子の幅を加算した幅になる。これによって、第１半導体素子に電流が流れるときの電流密度が低減し、電流集中による発熱を低減できる。一般的に、熱によって抵抗が増加するので、発熱を低減することは、オン抵抗の低減に繋がり、素子の定常損失を低減することができる。

（３）出力電極の寄生抵抗、寄生容量、寄生インダクタンスを低減することができ、スイッチング損失を低減することができる。従来における半導体装置では、出力電極用の金属板に２つの素子を貼り付けるので、金属と半導体素子との間に、２回の張り合わせが必要となる。これによって接触時に発生するコンタクト抵抗や、寄生インダクタンス、寄生容量が二重に発生することになる。

第１実施形態に係る半導体装置１００では、第１電極８が出力電極となるので、第１半導体素子と金属電極の１回の接続で済む。このため、メタルと半導体材料の接続面積が小さく、コンタクト抵抗や、寄生インダクタンス、寄生容量が従来より低くなり、素子のスイッチング損失を低減することができる。

また、第１半導体素子と第２半導体素子をダイオードとすることにより、インバータ等の電力変換回路に応用する際の、上下アーム還流素子として利用することができる。

更に、第１半導体素子の第１電極８が分離領域３と接続することで、分離領域３と第１ドリフト領域２間ではＰＮダイオードとして機能を有する。よって、分離領域３を利用することで、追加のＰ型の不純物注入が必要なく、ダイオードを容易に形成でき、コストダウンを図ることができる。また、第１ドリフト領域２のほぼ全域が電流経路となり、大電流を流すことが可能となる。

更に、第１実施形態に係る半導体装置１００の製造方法では、分離領域３を形成する工程（第１の工程）、接続領域を形成する工程（第２の工程）、及び第２ドリフト領域５を形成する工程（第３の工程）として、エピタキシャル成長法を用いているので、イオン注入による結晶へのダメージが小さく信頼性が高い。

また、ＳｉＣの半導体装置において一般的にイオン注入の場合は、注入した不純物の量が全て活性化しない。活性化率は不純物の種類によって異なる。このため、活性化した不純物濃度を調整することが難しい。特に、第２ドリフト領域５の不純物濃度としては、一般的に１Ｅ１６／ｃｍ^３が用いられる。そして、この不純物濃度を、イオン注入により調整することは難しい。このため、電気特性のバラツキが大きく信頼性が低下する。これに対し、本実施形態で示したように、エピタキシャル成長法を用いると、不純物濃度を調整し易いので、信頼性を向上させることができる。

なお、上述した第１実施形態に係る半導体装置１００において、第１電極８と第２電極９を、ポリシリコンとすることも可能である。ポリシリコンとすることにより、該ポリシリコンの不純物濃度でダイオードのオン電圧Ｖｆを調整することができる。また、第１電極８と第２電極９を、Ｍｏ、Ｔｉ、Ａｌ、Ｎｉ等のメタル材料を用いることができ、更には、ＳｉＧｅやＧａＡｓ等の化合物半導体を用いることも可能である。

［第２実施形態の説明］
次に、本発明の第２実施形態について説明する。第２実施形態に係る半導体装置は、図１に示した半導体装置と同様であり、製造時の工程が相違する。以下、第２実施形態に係る半導体装置を製造する手順について、図１２〜図１６を参照して説明する。

炭化珪素にはいくつかのポリタイプ（結晶多形）が存在し、ここでは代表的な４Ｈとして説明する。

まず、図１２に示すように、Ｎ＋型炭化珪素半導体基板１の主面に第１ドリフト領域２を形成する。この工程では、Ｎ＋型炭化珪素半導体基板１上に、Ｎ−型炭化珪素をエピタキシャル成長し、第１ドリフト領域２を形成する。Ｎ＋型炭化珪素半導体基板１は、数十から数百μｍ程度の厚みを有する。Ｎ−型の第１ドリフト領域２は、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ^−３、厚さが数μｍ〜数十μｍとして形成される。

また、図１２とは別の工程で、他のＮ＋型炭化珪素半導体基板５１上に上記と同一の方法を用いて第２ドリフト領域５を形成する。この構成は、後述する図１５に示す工程で使用する。

次いで、図１３に示すように、図１２に示した第１ドリフト領域２の上面に、分離領域３（第１の工程）を形成する。この工程では、第１ドリフト領域２にマスク使用せず、その全面にイオン注入し、分離領域３を形成する。分離領域３は、Ｐ型となるように、一例としてＡｌを不純物として注入する。Ｐ−型の分離領域３は、例えば、不純物濃度が１Ｅ１６〜１Ｅ２０ｃｍ^−３、厚さが数μｍ〜数十μｍとして形成されても良い。

その後、図１４に示すように、接続領域４を形成する（第２の工程）。この工程においては、分離領域３にマスク使用せずに、その全面にイオン注入し、接続領域４を形成する。接続領域４は、Ｎ＋型となるように、窒素やリン等を不純物として注入する。Ｎ＋型の接続領域４は、厚さが数μｍとして形成されても良い。不純物濃度は、１Ｅ１８ｃｍ^−３〜１Ｅ２０ｃｍ^−３とするのが好適である。

次に、図１５に示すようにウェハ接合法によるウェハ接合を行う（第３の工程）。前述の第２ドリフト領域５の露出した主面（上述した、他のＮ＋型炭化珪素半導体基板５１と反対の主面、即ち、図１５に示す第２ドリフト領域５の下方の主面）と、接続領域４の露出した主面（図１５に示す接続領域４の上方の主面）にて、ウェハ接合を行う。その方法として、高真空中で接続領域４と第２ドリフト領域５の接続する面にイオンビームや中性原子ビームを照射し、これにより、ＳｉＣ表面の酸化膜や吸着層が除去され、ＳｉＣが本来持っている空きボンド（活性化された表面）が現れる。そして、活性化された表面どうしを接触させると、２つのＳｉＣが接合される。

次に、図１６に示すように、第２ドリフト領域５を露出させる。この工程では、ＣＭＰ化学機械研磨にて機械的に半導体基板５１（図１５参照）を除去することで、第２ドリフト領域５を露出させる。それ以降は、第１実施形態で示した図３から図１０までに示した工程と同様の工程で、第２実施形態に係る半導体装置１００を形成することができる。

そして、第２実施形態に係る半導体装置１００は、前述した第１実施形態と対比して、分離領域３と接続領域４が、イオン注入によって形成される点で相違する。一般的に、ＳｉＣの半導体製造に要するコストは、半分以上がエピタキシャル成長の工程である。第２実施形態では、第１実施形態と対比してエピタキシャル成長の工程が少なく、低コストで半導体装置を製造することが可能となる。

更に、イオン注入する際にはウェハ全面に注入することで、マスクによる合わせずれが生じない。或いは、マスクを使用する必要が無い。よって、信頼性の向上、及び低コスト化を図ることができる。

即ち、第２実施形態に係る半導体装置の製造方法では、分離領域３と接続領域４をイオン注入で形成する。また、第２ドリフト領域５を、他のＮ＋型炭化珪素半導体基板５１にエピタキシャル成長させる。そして、第２ドリフト領域５と接続領域４をウェハ接合する。その後、他のＮ＋型炭化珪素半導体基板５１をＣＭＰで除去する。これによって、分離領域３と接続領域４の低コストで形成でき、全体のコスト低減を図ることができる。また、分離領域３と接続領域４のイオン注入プロセスは、マスクを使用せず、ウェハ全面に注入することでができるので、マスク、及びその処理工程に要する費用を削減でき、コストを低減できる。また、マスク使用しないことにより、マスク合わせによる合わせずれが生じることを防止でき、信頼性を向上させることができる。

［第３実施形態の説明］
次に、本発明の第３実施形態について説明する。第３実施形態は、前述した第２実施形態と対比して、図１４に示した接続領域４を形成する方法（第２の工程）が相違する。即ち、第３実施形態では、接続領域４の材料をウェハ接合してからＣＭＰ研磨することで、接続領域４を形成している。分離領域３を形成するまでの工程（第１の工程）は、前述した第２実施形態と同様であるので説明を省略する。

第３実施形態の接続領域４を形成する工程（第２の工程）では、Ｎ＋の半導体基板（他の第１導電型の半導体基板）の一方の主面を、分離領域３の露出している主面にウェハ接合する。具体例として、接続領域４を形成する材料がＮ型の不純物を高濃度で注入されたＮ＋ＳｉＣとすると、分離領域３の露出している主面に別の数十μｍ以上のＮ＋ＳｉＣ半導体基板を貼る（ウェハ接合する）。これによって、Ｎ＋ＳｉＣ半導体基板は接続領域４となる。

その方法としては、高真空中で接続領域４と第２ドリフト領域５の接続する面にイオンビームや中性原子ビームを照射し、これにより、ＳｉＣ表面の酸化膜や吸着層が除去され、ＳｉＣが本来持っている空きボンド（活性化された表面）が現れる。そして、活性化された表面どうしを貼り合わせると、接続領域４と分離領域３がウェハ接合される。

次に、ＣＭＰ化学機械研磨法を用いて、接続領域４を設計通りの厚さとなるように研磨する。例えば、接続領域４の厚さを５０μｍにする。それ以降は、前述した第２実施形態で説明した図１４以降の工程と同一の工程であるので、説明を省略する。

このようにして、第３実施形態に係る半導体装置１００では、ウェハ接合で接続領域４を形成するので、接続領域４の深さ設計の自由度が大きくなる。更に、接続領域４の深さが数μｍ以上の場合には、イオン注入を用いる場合と対比して、コストを低減することができる。

即ち、ウェハ接合にて接続領域４を形成する場合は、接続領域４の厚さは自由に調整でき、第１半導体素子と第２半導体素子の支持基板部の厚さを調整できるので、支持基板によって発生する抵抗分の調整が可能になる。例えば、接続領域４を形成する基板をウェハ接合に後にＣＭＰで削ることにより、接続領域４の厚さが調整できる。これによって、接続領域４が発生する抵抗成分も調整できる。また、ＳｉＣの半導体製造プロセスにおいて、ウェハが歪まないための条件は、一般的にはウェハの厚さを１５０μｍ以上とすることである。本実施形態では、半導体基板１、第１ドリフト領域２、分離領域３、接続領域４、及び、第２ドリフト領域５の総厚さを１５０μｍとすれば、半導体装置製造上でウェハ歪みが発生しない。第１半導体装置の支持部は半導体基板１であり、第２半導体装置の支持部は接続領域４であるから、接続領域４と半導体基板１の厚さを調整することで、第１半導体素子、及び第２半導体素子の抵抗成分を調整することができる。

［第４実施形態の説明］
次に、本発明の第４実施形態について説明する。図１７は、第４実施形態に係る半導体装置１０１の構成を示す断面図である。

第４実施形態に係る半導体装置１０１は、前述した第１実施形態と対比して、第１電極８が第１ドリフト領域２と接触しておらず、分離領域３と接している点で相違している。即ち、第１電極８は、第１ドリフト領域２を２つに区分したとき、一方の領域（図中、右側の領域）に間接的に形成されている。それ以外の構成は、前述した第１〜第３実施形態に係る半導体装置１００と同一である。

次に、第４実施形態に係る半導体装置１０１の製造方法について説明する。半導体基板１、第１ドリフト領域２、分離領域３、接続領域４、及び、第２ドリフト領域５を形成する手順については、前述した第１〜第３実施形態に示したいずれかの方法を用いることができる。

次に、前述した図３に示した工程と同様に、エッチング用マスク材１１（図３参照）を形成し、エッチングを行う。エッチングは、第２ドリフト領域５を選択的に除去することにより分離領域３を露出させ（第４の工程）、第１ドリフト領域２に届かないように時間設定して行う。エッチング後、マスク材を除去した形状を、図１８に示す。その後は、前述した図５以降の工程と同様の工程を実施することにより、図１７に示す半導体装置１０１が形成される。

第４実施形態に係る半導体装置１０１の動作は、前述した第１実施形態に係る半導体装置１００の動作とほぼ同様である。相違点としては、第１実施形態に係る半導体装置１００の第１ダイオード（図１の、第１電極８、第１ドリフト領域２、半導体基板１、第３電極１０からなるダイオード）は、第１電極８がアノード領域として機能している。そして、第１電極８は、メタルや基板と異なる材料の半導体材料を用いることができ、ユニポーラ素子として動作することが考えられる。

これに対して、第４実施形態に係る半導体装置１０１では、Ｐ型の分離領域３がアノード領域として機能する。これによって、第４実施形態に係る半導体装置１０１の第１ダイオードは、バイポーラ素子となる。

また、第１実施形態の場合において、第１電極８は一部の第１ドリフト領域２上にのみ形成される。従って、第１ダイオードが動作する際に、第１電極８と該第１電極８に接する第１ドリフト領域２が主な電流経路となる。これに対して、第４実施形態では、分離領域３がアノード領域とされている。そして、図１７に示すように、第４実施形態の構造で示す分離領域３は、第１ドリフト領域２の全域に接している。このため、第１ダイオードの電流経路は、第１ドリフト領域２の全域となる。その結果、前述した第１実施形態と同様の効果を達成できると共に、第１ダイオードが動作するときに、第１実施形態に示した半導体装置１００よりも大きい電流経路を形成することができる。また、設計上の自由度が向上する。

また、第２ドリフト領域５の除去工程（第４の工程）で、分離領域３を露出させ、更に、第１電極８を堆積することにより、ＰＮ型ダイオードを容易に形成できる。従って、コストダウンを図ることができる。

［第５実施形態の説明］
次に、本発明の第５実施形態について説明する。図１９は、第５実施形態に係る半導体装置１０２の構成を示す断面図である。第５実施形態に係る半導体装置１０２は、前述した第４実施形態と対比して、一部の分離領域３に形成されたバッファ層７を有している点で相違する。また、該バッファ層７は、一方の面が第１ドリフト領域２と接し、他方の面が第１電極８に接している。

以下、第５実施形態に係る半導体装置１０２の製造方法について説明する。図１９に示す半導体基板１、第１ドリフト領域２、分離領域３、接続領域４、第２ドリフト領域５を形成する工程は、前述した第１〜第３実施形態のうちのいずれかの方法を採用することができる。

次に、図３に示した工程と同様に、エッチング用マスク材１１を形成し、エッチングを行う。エッチングは分離領域３を露出させ、第１ドリフト領域２に届かないように時間設定して行う。

エッチングした後、露出している分離領域３がＮ型となるように不純物のイオン注入を行う。不純物の注入深さは分離領域３より深くする。即ち、第４の工程後に露出する分離領域３にＮ型（第１導電型）となる不純物を注入する。これによって、バッファ層７が形成される（第５の工程）。例えば、イオン注入は窒素、またはリンを注入する。注入ドーズ量については、分離領域３の不純物濃度よりも濃く注入する。これによって、Ｐ型である分離領域３はＮ型となる。注入深さは分離領域３より深く、第１ドリフト領域２にまで達するのが好適である。

イオン注入後、マスク材の１１を除去する。このときの構造を図２０に示す。この後は前述した図５以降の工程と同様の工程を実施し、図１９に示す如くの断面構造を有する半導体装置１０２を形成することができる。

第５実施形態に係る半導体装置１０２の動作は、前述した第１実施形態に係る半導体装置１００とほぼ同様である。相違点としては、第１実施形態では、第１ダイオードは第１電極８がアノード領域として機能しており、第１電極８のエッジは第１ドリフト領域２に形成されている。従って、第１ダイオードが逆バイアスされるときに第１電極８のエッジ部に電界が集中し易く、耐圧がそれほど高くない。

これに対して、第５実施形態に係る半導体装置１０２では、第１電極８のエッジはバッファ層７と接しており、エッジと接するバッファ層７は分離領域３に形成されている。構造上で分離領域３は、第１電極８のエッジと接し、且つ、エッジより深く位置することになっている。これによって、第１ダイオードに逆バイアスをかける際に、エッジの電界集中がエッジと接する分離領域によって緩和される。従って、第１実施形態と対比して、第１ダイオードの耐圧を高めることができる。

また、第５実施形態に係る半導体装置１０２では、第１半導体素子がユニポーラダイオードである場合に、耐圧を向上させることができる。また、第１半導体素子としての第１ダイオードは、アノード領域とバッファ層との接合面にユニポーラダイオードとして形成される。例えば、アノード領域がメタル材料であればショットキーバリアダイオード（ＳＢＤ）が形成される。しかし、このＳＢＤの耐圧はアノード領域の端部の電界集中によって決められ、アノードの端部をＰ型領域で保護するのが通常の方法である。本実施形態では、バッファ層７がＰ型の分離領域３に形成されるため、アノードの端部が分離領域３によって保護され、端部の電界集中を防ぐことができる。その結果、耐圧を向上させることができる。

また、バッファ層７が露出した分離領域３に第１導電型となるように不純物を注入することで、低コストで形成できる。即ち、一般的には、第１ドリフト領域２を露出させ、次に第１導電型となるバッファ層を堆積する。この方法では、バッファ層が露出する分離領域３の表面が凹形状となり、アノードの端部は分離領域と接することはできない。このため、アノードの端部を分離領域３と接するために再度のエッチングを行う必要があり、コスト増になる。第５実施形態に係る半導体装置１０２では、これを解決できる。

［第６実施形態の説明］
次に、本発明の第６実施形態について説明する。図２１は、第６実施形態に係る半導体装置１０３の構成を示す断面図である。図２１において、Ｎ型高濃度の炭化珪素半導体基板１の表面上には、炭化珪素からなるＮ型低濃度の第１ドリフト領域２が形成されている。

また、第１ドリフト領域２の、半導体基板１の接続面に対して反対側となる主面の一部には、Ｐ型の分離領域３が形成される。更に、分離領域３の、第１ドリフト領域２との接続面と反対側の主面の一部に、Ｎ型高濃度の接続領域４が形成される。

また、接続領域４の、分離領域３との接続面の反対側の主面に、Ｎ型低濃度の第２ドリフト領域５が形成される。更に、分離領域３の他の部分（接続領域４が形成される領域以外の領域）には、Ｎ型の高濃度の第１ソース領域１５が形成される。更に、Ｐ型分離領域３、及び、第１ソース領域１５を貫通するように、第１の溝２３が形成されている。第１の溝２３は、第１ドリフト領域２に至っている。また、第１の溝２３の内面には第１ゲート絶縁膜１８が形成され、該第１ゲート絶縁膜１８を介して、第１の溝２３内に第１ゲート電極１７が形成されている。第１ゲート電極１７は、第１の溝２３の上面に形成された層間絶縁膜６に覆われている。

更に、第１ソース領域１５から分離領域３を貫通するように、高濃度のＰ型第１導電領域１６が形成され、該第１導電領域１６は分離領域３と接して、同電位となる。また、第１導電領域１６は、第１の溝２３の両側にそれぞれ形成される。また、第１ソース領域１５と第１導電領域１６は、第１電極８と接して同電位となり、第１ゲート電極１７とは、層間絶縁膜６によって絶縁される。

また、第２ドリフト領域５に、Ｐ型の第２ウェル領域１４を形成する。第２ウェル領域１４の上面には、高濃度のＮ型第２ソース領域１９が形成される。更に、第２ウェル領域１４及び第２ソース領域１９を貫通するように、第２の溝２４が形成されている。第２の溝２４は、第２ドリフト領域５に達している。また、第２の溝２４の内面には、第２ゲート絶縁膜２２が形成され、該第２ゲート絶縁膜２２を介して第２の溝２４内に第２ゲート電極２１が形成されている。第２ゲート電極２１は、絶縁膜６（層間絶縁膜）に覆われている。

更に、一部が第２ソース領域１９に形成される高濃度のＰ型第２導電領域２０有し、第２導電領域２０は、第２ウェル領域１４と接して同電位となる。また、第２導電領域２０は、第２の溝２４の両側にそれぞれ形成される。

第２ソース領域１９及び第２導電領域２０は、第２電極９と接して同電位となり、第２ゲート電極２１とは、層間絶縁膜６によって絶縁される。また、層間絶縁膜６の下部に第１ゲート絶縁膜１８を除去せずに残した領域もある。これは動作に影響せず、絶縁性を層間絶縁性を高める効果もある。

そして、図２１に示す半導体装置１０３の構造において、第３電極１０、第１ドリフト領域２、分離領域３、第１ソース領域１５、第１電極８、及び第１ゲート電極１７により、第１トランジスタ（第１半導体素子）が構成される。第３電極１０は、第１トランジスタのドレイン電極と見なすことができ、第１ドリフト領域２は、ドレインと見なすことができ、分離領域３は第１チャンネルを形成するウェルと見なすことができる。更に、第１ソース領域１５は、第１トランジスタのソースで、第１電極８はソース電極となり、第１ゲート電極１７は第１トランジスタのゲート電極になる。分離領域３の電位は、第１導電領域１６を介して、第１電極８で調整することができる。

更に、図２１に示す半導体装置１０３の構造において、第１電極８、接続領域４、第２ドリフト領域５、第２ウェル領域１４、第２ソース領域１９、第２ゲート電極２１から、第２トランジスタ（第２半導体素子）が構成される。第１電極８は、第２トランジスタのドレイン電極と見なすことができ、第２ドリフト領域５はドレインと見なすことができ、第２ウェルは第２チャンネルを形成するウェルと見なすことができる。第２ソース領域１９は、第２トランジスタのソースで、第２電極は第２トランジスタのソース電極となる。また、第２ゲート電極２１は第２トランジスタのゲート電極となる。

次に、第６実施形態に係る半導体装置１０３の製造方法について説明する。まず、半導体基板１、第１ドリフト領域２、分離領域３、接続領域４、第２ドリフト領域５を、前述の第１〜第３実施形態にて示したいずれかの方法を用いて形成する。

次に、図２２に示すように、マスクを使用せずに第２ドリフト領域５にＡｌ（アルミニウム）を注入して、Ｐ型の第２ウェル領域１４を形成する。一例として、注入濃度を１Ｅ１６〜１Ｅ１９／ｃｍ^３で、注入深さは０．６μｍ程度が好適である。

次いで、図３に示した工程と同様に、エッチング用のマスク材１１（図３参照）を形成し、エッチングを行う。エッチングは第２ドリフト領域５を選択的に除去して分離領域３を露出させ（第４の工程）、第１ドリフト領域２に届かないように時間設定して行う。このエッチングにより、第２ドリフト領域５が選択的に除去される。エッチング後、マスク材１１を除去した形状を図２３に示す。

その後、図２４に示すように、高濃度のＮ型第１ソース領域１５、及び第２ソース領域１９を形成する。この２つの領域は同時に形成しても良いし、個別に形成してもよい。同時に形成する場合は、形成された両領域の濃度と深さが同じで、個別に形成する場合は、各領域の濃度と深さをそれぞれ異なるように形成できる。設計するデバイスに応じて製造方法を選択できる。

ここでは、同時に形成する場合を例に挙げて説明する。マスクを使用せずに基板全面にＮ型となる不純物を注入する。また、Ｎ型不純物としては窒素を用いることができる。注入後形成される断面構造を、図２４に示す。注入の濃度は、１Ｅ１８〜１Ｅ２０／ｃｍ^３が好適で、深さとしては０．２μｍ程度が好適である。第１ソース領域１５と第２ソース領域１９はそれぞれ分離領域３と第２ウェル領域１４に形成されるので、分離領域３と第２ウェル領域１４より深く注入することは好ましくない。

次いで、高濃度のＰ型第１導電領域１６と第２導電領域２０を形成する。ここでは、双方を同時に形成する場合の例を説明する。第１導電領域１６、及び第２導電領域２０は、マスクでパターニングされた基板に、Ｐ型となる不純物のイオンを注入することにより形成することができる。イオン注入領域をパターニングするために、下記に示す工程により、表面上にマスク材を形成してもよい。

マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、マスク材上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次いで、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクとし、Ｐ型不純物としてはアルミやボロンを用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。

イオン注入後、マスク材を、例えばフッ酸を用いたウェットエッチングによって除去する。次に、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を用いることが好適である。第１導電領域１６、及び第２導電領域２０形成後の断面形状を、図２５に示す。

次に、第１の溝２３、及び第２の溝２４を形成する。第１の溝２３及び第２の溝２４についても、それぞれを同時に形成する方法、及び個別に形成する方法の２つの方法がある。同時形成では、同一の深さのものができ、深さが相違するようにしたい場合には、個別に形成する方法を用いる。ここでは、同時形成する場合を例に挙げて説明する。

まず、第１ソース領域１５と第２ソース領域１９上にマスク材１１（図３参照）を形成する。マスク材としては、前述した図３に示した工程と同様に、パターニングされた絶縁膜を使用することができる。次に、マスク材をマスクとして、図２６に示すように、第１ソース領域１５に第１の溝２３を形成し、第２ソース領域１９に第２の溝２４を形成する。これらの各溝２３，２４を形成する方法としては、ドライエッチング法を用いることが好適である。第１の溝２３、及び第２の溝２４の深さは、分離領域３、及び第２ウェル領域１４の深さより深くする必要がある。そして、第１の溝２３及び第２の溝２４を形成した後に、マスク材を除去する。例えば、マスク材がシリコン酸化膜の場合はフッ酸洗浄で除去する。第１の溝２３、及び第２の溝２４を形成後の断面構造は、図２６に示す通りである。

次に、図２７に示すように、第１ゲート絶縁膜１８と第２ゲート絶縁膜２２を形成する。第１ゲート絶縁膜１８と第２ゲート絶縁膜２２は同時に形成することが好適である。形成方法としては、熱酸化法或いは堆積法を用いることができる。一例として、熱酸化法の場合では、基体を酸素雰囲気中に、温度を１１００℃程度に加熱することで、基体が酸素に触れる全ての部分において、シリコン酸化膜が形成される。第１ゲート絶縁膜１８と第２ゲート絶縁膜２２を形成後、第２ウェル領域１４と分離領域３のゲート絶縁膜界面の界面準位を低減するために、窒素、アルゴン、Ｎ_２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。第１ゲート絶縁膜１８、及び第２ゲート絶縁膜２２を形成後の断面構造を図２７に示す。

次に、第１ゲート電極１７と第２ゲート電極２１を形成する。第１ゲート電極１７と第２ゲート電極２１を同時に形成することが好適で、ここでは同時に形成する方法を説明する。第１ゲート電極１７と第２ゲート電極２１の材料としては、ポリシリコン（図２８の符号２５）を用いることが一般的で、ここではポリシリコンを用いる例について説明する。ポリシリコンの堆積方法としては、減圧ＣＶＤ法を用いることができる。ポリシリコンの堆積厚さは、第１の溝２３、及び第２の溝２４を埋めるように設定する。例えば、第１の溝２３及び第２の溝２４の幅が１μｍの場合は、ポリシリコンの厚さは０．５μｍよりも厚くする。

また、ポリシリコンの堆積後に、９５０℃でＰＯＣｌ3（塩化ホスホリル）中にアニールすることで、Ｎ型のポリシリコンが形成され、第１ゲート電極１７と第２ゲート電極２１に導電性を持たせる。ポリシリコンの堆積後の断面構造を図２８に示す。続いて、ポリシリコンのエッチングを行う。エッチングの方法としては、等方性エッチングが好適であり、第１の溝２３及び第２の溝２４の内部以外のポリシリコンを除去する。エッチングは反応性ガスによるドライエッチングやウェットエッチング等の方法でエッチングすることが可能である。エッチング後の断面構造を図２９に示す。

その後、層間絶縁膜６を形成する。材料はシリコン酸化膜が好適であり、形成方法はＣＶＤ法を用いることができる。層間絶縁膜６を形成した後の断面構造を図３０に示す。

なお、層間絶縁膜６を堆積した後の工程は、前述した第１実施形態と同様であるので、説明を省略する。以上の工程により、図２１に示した第６実施形態に係る半導体装置１０３が完成する。

次に、第６実施形態に係る半導体装置１０３の基本的な動作について説明する。図３１は、第６実施形態に係る半導体装置１０３を用いて構成した３相インバータ装置の構成を示す回路図である。このインバータ装置は、前述した図１１に示したインバータ装置と同一構成であり、バッテリＶＢ（例えば、直流４００Ｖ）と、コンデンサＣ１と、合計６個のスイッチ素子Ｑ１〜Ｑ６、及び還流素子ｑ１〜ｑ６にて構成されている。そして、このインバータ装置は、３相のモータ負荷Ｍ１に接続されている。

スイッチ素子Ｑ１〜Ｑ６、及び還流素子ｑ１〜ｑ６はそれぞれ半導体素子で構成される。また、スイッチ素子Ｑ１〜Ｑ６と還流素子ｑ１〜ｑ６はそれぞれ対になっており、バッテリＶＢのプラス側（Ｐ点）と出力側（Ｓ点）間に設けられる素子が上アームであり、バッテリＶＢのマイナス側（Ｎ点）と出力側（Ｓ点）間に設けられる素子が下アームである。そして、上アームと下アームの、一対のスイッチ素子（トランジスタ）Ｑ１，Ｑ２を、図２１に示す半導体装置１０３により構成することができる。なお、図３１に示す例に限らず、上下アームに配置される２つのトランジスタの機能を、第６実施形態で示す半導体装置で実現することができる。

図２１に示した半導体装置１０３と、図３１に示すインバータ装置を対応させると、図２１に示した第１電極８が、図３１に示す出力点（Ｓ点）に対応し、第２電極９が、マイナス側の点（Ｎ点）に対応し、第３電極１０が、プラス側の点（Ｐ点）に対応する。このように、第２電極９と第１電極８との間に形成された第２トランジスタは、下アームのスイッチ素子Ｑ２に対応し、第１電極８と第３電極１０との間に形成された第１トランジスタは、上アームのスイッチ素子Ｑ１に対応する。

また、上アームのスイッチ素子Ｑ１である第１トランジスタの制御用ゲート電極Ｇ１は、図２１に示す第１ゲート電極１７と同電位であり、下アームのスイッチ素子Ｑ２である第２トランジスタの制御用ゲート電極Ｇ２は、図２１に示す第２ゲート電極２１と同電位である。そして、各制御用ゲート電極Ｇ１、Ｇ２の電位を制御して、第１トランジスタＱ１、及び第２トランジスタＱ２のオン・オフを制御する。また、第１トランジスタＱ１に対して第１ダイオードｑ１が対になり、第２トランジスタＱ２に対して第２ダイオードｑ２が対になっている。第１ダイオードｑ１、及び第２ダイオードｑ２は、還流用に用いられる。

ここで一例として、第１トランジスタＱ１のオン動作について説明する。図２１に示す第３電極１０と、第１ドリフト領域２と、分離領域３と、第１ソース領域１５と、第１電極８、及び第１ゲート電極１７により第１トランジスタが構成される。第１トランジスタは、第１電極８の電位を基準として、第３電極１０に所定の正の電位を印加した状態で第１ゲート電極１７の電位を制御することで、トランジスタとして機能する。即ち、第１ゲート電極１７と第１電極８間の電圧を所定の閾値電圧以上にすると、第１ゲート絶縁膜１８と分離領域３の界面に反転層が形成されるのでオン状態となり、第３電極１０から第１電極８に向けて電流が流れる。

一方、第１ゲート電極１７と第１電極８間の電圧を所定の閾値電圧以下にすると、反転層が消滅しオフ状態となり、電流が遮断される。この際、第３電極１０と第１電極８との間には数百〜数千ボルトの高電圧が印加される。また、第２トランジスタについても前述の第１トランジスタと同様に動作する。第２トランジスタの基準電位は図３１に示すＮ点の電位となる。

図３１に示す３相インバータ装置によりモータ負荷Ｍ１を駆動する場合は、一般的に、１つの相の上アームのスイッチ素子をオンさせ、別の相の下アームのスイッチ素子をオフさせる。これによって一つの電流ループを形成させ、モータ負荷Ｍ１を駆動する。また、インバータ装置の動作上、バッテリのショート（短絡事故）を防止するために、第１トランジスタＱ１と同相の第２トランジスタＱ２を同時にオンすることはない。

以下、第６実施形態に係る半導体装置１０３の動作を、図３１に示すインバータ装置を用いて説明する。図２１に示す第１トランジスタの第１電極８、第３電極１０、第１ゲート電極１７は、図３１のＳ点、Ｐ点、Ｇ１点に対応する。第２トランジスタの第２電極９、第１電極８、第２ゲート電極２１は、Ｎ点、Ｓ点、Ｇ２点に対応する。

まず、Ｓ点からモータ負荷Ｍ１に電流を流す場合の動作について説明する。この場合は第１トランジスタＱ１をオンにして、第２トランジスタＱ２をオフにする。即ち、Ｓ点の電位を基準にして、Ｇ１点の電位を第１トランジスタＱ１の閾値電位より大きくして、第１トランジスタをオンさせる。これと同時にＧ２点の電位を第２トランジスタＱ２の閾値電位より低くし、第２トランジスタＱ２をオフ状態にする。但し、第２トランジスタＱ２の基準電位はＮ点の電位である。これによって、Ｐ点からＳ点に電流が流れ、Ｓ点からモータ負荷Ｍ１に電流が流れる。

次に、モータ負荷Ｍ１からＳ点に電流が流れ込む場合について説明する。この場合は、第１トランジスタＱ１をオフし、第２トランジスタＱ２をオンして、電流ループを構成する。即ち、Ｓ点の電位を第１トランジスタＱ１の基準電位とし、Ｇ１点の電位を第１トランジスタＱ１の閾値電位より小さくし、第１トランジスタＱ１をオフ状態にする。これと同時に、Ｇ２点の電位を第２トランジスタＱ２の閾値電位よりも高くし、第２トランジスタＱ２をオン状態にする。但し、第２トランジスタＱ２の基準電位はＮ点の電位である。これによって、電流がモータ負荷Ｍ１からＳ点に流れ、更にはＳ点からＮ点に流れる。

また、ここで上アームの第１トランジスタＱ１がオンの動作時での電流経路においては、第１ドリフト領域２の抵抗Ｒ２、及び半導体基板１の抵抗Ｒ１が存在する。下アームの第２トランジスタＱ２の動作時での電流経路においては、第２ドリフト領域５の抵抗Ｒ５、接続領域４の抵抗Ｒ４が存在する。ここで、前述したように、抵抗Ｒ２と抵抗Ｒ５の大きさは、ドリフト領域の厚さと不純物濃度に依存し、これらのドリフト領域の厚さと不純物濃度は耐圧に基づいて決定されるので、耐圧を一定のレベルに保持することを優先させると、ドリフト領域の厚さ、及び不純物濃度を変えることができない。従って、抵抗値も変えることができない。

しかし、図２１に示したように、第２ドリフト領域５は、第１ドリフト領域２の一部分となる領域上に形成されている。換言すれば、第１ドリフト領域２の平面視の面積は、第２ドリフト領域５の平面視の面積より大きい。これに対して、第１電極８と第２電極９の面積がほぼ同一であり、電流が電極からドリフト領域に流れるため、ドリフト領域の面積が大きい方が、電流の広がりで抵抗を低減することができる。その結果、抵抗Ｒ２を抵抗Ｒ５よりも小さくすることができる。

このようにして、第６実施形態に係る半導体装置１０３では、前述した第１実施形態と同様に、第１電極８が出力電極（図３１のＳ点）となるので、第１半導体素子と金属電極の１回の接続で済む。このため、メタルと半導体材料の接続面積が小さく、コンタクト抵抗や、寄生インダクタンス、寄生容量が従来より低くなり、素子のスイッチング損失を低減することができる。

また、第１半導体素子、及び第２半導体素子をトランジスタとすることにより、インバータ等の電力変換回路に応用する際の、上下アームスイッチング素子として利用することができる。

更に、第１半導体素子のトランジスタのＰＷＥＬＬ領域は、分離領域３の一部からなっている。分離領域３を利用することでトランジスタを容易に形成でき、コストダウンを図ることができる。

また、第２ドリフト領域５の除去工程（第４の工程）で、分離領域３を露出することにより、第１電極を８堆積することで、ＰＮ型ダイオードを容易に形成できる。従って、コストダウンを図ることができる。

［第７実施形態の説明］
図３２は、本発明の第７実施形態に係る半導体装置１０４の構成を示す断面図である。第７実施形態は、前述した第６実施形態に係る半導体装置１０３（図２１）と対比して、分離領域３の表面の全域において接続領域４が存在し、接続領域４が第６実施形態で示した半導体装置１０３のソース領域として機能する点で相違する。このため、第６実施形態で示した半導体装置１０３に用いられている第１ソース領域１５が使用されていない。また、第１導電領域１６は、接続領域４に形成される。第１の溝２３は、接続領域４、分離領域３を貫通して形成され、第１ドリフト領域２まで達している。

第７実施形態に係る半導体装置１０４の製造方法は、前述した第６実施形態にて示した第２ウェル領域１４を形成した後、イオン注入法を用いて高濃度のＮ型第２ソース領域１９を形成する。この処理では、マスクを使用せずに全面注入するのが良い。また、第２ソース領域１９を形成した後、第２ドリフト領域５をエッチングする工程は、前述した図３に示した工程と同様に、エッチング用マスク材１１を形成して、エッチングを行う。

エッチングは、接続領域４を露出させ（第４の工程）、第１ドリフト領域２に届かないように時間設定して行う。このエッチングでは、第２ドリフト領域５を選択的に除去する。そして、エッチングした後に、マスク材１１を除去する。以降の工程は、前述した第６実施形態と同様であるので、説明を省略する。また、第７実施形態に係る半導体装置１０４の動作についても、前述した第６実施形態と同様であるので、説明を省略する。

また、第７実施形態では、第１半導体素子のトランジスタ（第１トランジスタ）のチャンネルが形成するＰＷＥＬＬ領域は、分離領域３になっている。トランジスタのソースは接続領域４からなる。そして、接続層と分離領域を利用することでトランジスタを容易に形成することができ、コストダウンを図ることができる。また、第１電極８は、接続領域４のみと接続することで同電位とすることができる。

更に、第２ドリフト領域５の除去工程で、接続領域４を露出することにより、接続領域４がトランジスタのソース領域となるため、トランジスタを容易に形成することができ、コストダウンを図ることができる。

［第８実施形態の説明］
図３３は、本発明の第８実施形態に係る半導体装置１０５の構成を示す断面図である。第８実施形態（図３３）と第７実施形態（図３２）の相違点は、第２ドリフト領域５の下に接する接続領域４の厚さが、第１電極８の下に接する接続領域の４の厚さより厚いことである。

第８実施形態に係る半導体装置１０５の製造方法は、前述した第７実施形態と対比して、第２ドリフト領域５のエッチング工程において、接続領域４を露出させ、且つ接続領域４の一部もエッチングされるようにエッチング時間設定する点である。これによって、エッチングされない第２ドリフト領域５の下側に接続する接続領域４は、露出する接続領域４よりも厚くなる。これ以外の工程は第７実施形態と同様であるので説明を省略する。また、第８実施形態に係る半導体装置１０５の動作についても、前述した第７実施形態と同様であるので、説明を省略する。

また、図３３において、第２トランジスタのオン動作時の電流経路は第１電極８から、接続領域４、第２ドリフト領域５、第２電極９の順になる。一方、第１トランジスタのオン動作時の電流経路は、第３電極１０から、第１ドリフト領域２、接続領域４、第１電極８の順になる。このため、接続領域４は２つのトランジスタの経路に存在し、接続領域４が全域に亘って薄い場合には、第２トランジスタの経路にある接続領域４のシート抵抗が大きくなり、損失となる。即ち、第２トランジスタにとっては、接続領域４が厚い方が抵抗が小さくなる。これとは反対に、接続領域４が全域に亘って厚い場合には、第１半導体素子（第１トランジスタ）の経路にある接続領域４の抵抗が大きくなる。第１トランジスタにとっては接続領域が薄い方が抵抗が小さくなる。

即ち、第８実施形態に係る半導体装置１０５では、接続領域４と分離領域３との接触面から、接続領域４と第２ドリフト領域５との接触面までの垂直方向の距離が、接続領域４と分離領域３との接触面から、接続領域４と第１電極８との接触面まで垂直方向の距離より大きい。換言すれば、図３３に示す第１電極８の下端面が接続領域４の上端面よりも下方に入り込んでいる。

つまり、第２トランジスタの電流経路にある接続領域４が厚く、第１トランジスタの電流経路にある接続領域４が薄い構造になっているので、双方のトランジスタのオン動作時の損失を低減できるという効果を発揮する。

［第９実施形態の説明］
次に、本発明の第９実施形態について説明する。図３４は、第９実施形態に係る半導体装置１０６の構成を示す断面図である。第９実施形態に係る半導体装置１０６は、前述した第１実施形態と対比して、第２ドリフト領域５の両側面の少なくとも一部に、Ｐ型の保護領域３１が形成される点で相違している。この半導体装置１０６の製造方法は、Ｐ型保護領域３１以外については、前述した第１実施形態と同様である。また、Ｐ型保護領域３１は、イオン注入法を用いることにより形成することができる。動作についても、前述した第１実施形態と同様である。第１電極８が正の電位で、第２電極９が負の電位の場合、両電極間の電位差はＰ型保護領域３１が存在することにより緩和され、Ｐ型保護領域３１を設けない場合よりも大きくすることができる。

このように、第９実施形態に係る半導体装置１０６は、第２ドリフト領域５の両側にＰ型保護領域３１を形成することにより、接続領域４と第２電極９間の耐圧を向上させることができる。また、第２ドリフト領域５と第１電極８間の絶縁性を高めることができ、信頼性を向上させることができる。また、このＰ型保護領域３１は第１実施形態以外の実施形態で示した半導体装置についても、同様の効果を達成することができる。

以上、本発明の半導体装置及びその製造方法を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

例えば、上述した各実施形態では、半導体基板１として炭化珪素半導体基板を用いる例について説明したが、本発明はこれに限らず、バンドギャップの広い半導体材料、例えば、ＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮ等を用いることができる。

また、第１ゲート電極１７、第２ゲート電極２１として、Ｎ型ポリシリコンを用いる例について説明したが、Ｐ型ポリシリコンを用いても良い。また、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌ等を用いても良い。更に、第１ゲート絶縁膜１８，２２においては、シリコンの酸化膜を用いる例を説明したが、シリコンの窒化膜でも良い。或いは、シリコン酸化膜とシリコン窒化膜の積層でも良い。シリコン窒化膜の場合では、等方性エッチングの場合は１６０℃の熱燐酸による洗浄でエッチングができる。

また、前述した第３実施形態、第４実施形態、第６実施形態では、異種材料アノード領域はメタルを用いて良いし、半導体とメタルの合金でも良いし、それ以外の導体でも良い。メタルの材料の例として、Ｎｉ、Ｔｉ、Ｍｏ等が挙げられる。堆積方法は、電子ビーム蒸着やＭＯＣＶＤ、スパッタ等の方法が考えられる。半導体とメタルの合金としては、ＳｉＮｉ、ＳｉＷ、ＴｉＳｉ等でも良い。堆積方法はスパッタ等を用いることができる。それ以外に、ＴｉＮ、ＴａＮ、ＷＮ等の導体を異種材料アノード領域にできる。

更に、異種材料アノード領域は、ドリフト領域とバンドギャップが異なる半導体材料の場合はポリシリコンを用いて説明したが、Ｇｅ、Ｓｎ、ＧａＡｓ等でも良い。導電性を持たせるにはイオン注入でもよい。注入原子はＮ型の場合は、Ｐ、Ａｓ、Ｓｂ等を用いることができる。Ｐ型の場合は、Ｂ、Ａｌ、Ｇａ等が良い。

本発明は、基板抵抗を低くでき損失を低減することに利用することができる。

１ 半導体基板
２ 第１ドリフト領域
３ 分離領域
４ 接続領域
５ 第２ドリフト領域
６ 絶縁膜
７ バッファ層
８ 第１電極
９ 第２電極
１０ 第３電極
１１ マスク材
１２ 第１コンタクトホール
１３ 第２コンタクトホール
１４ 第２ウェル領域
１５ 第１ソース領域
１６ 第１導電領域
１７ 第１ゲート電極
１８ 第１ゲート絶縁膜
１９ 第２ソース領域
２０ 第２導電領域
２１ 第２ゲート電極
２２ 第２ゲート絶縁膜
２３ 第１の溝
２４ 第２の溝
３１ 保護領域
５１ 半導体基板
１００、１０１、１０２、１０３、１０４、１０５、１０６ 半導体装置

Claims (15)

1. 第１導電型の半導体基板と、
   前記半導体基板の、一方の主面に形成された第１導電型の第１ドリフト領域と、
   前記第１ドリフト領域の、前記半導体基板とは反対側となる面の少なくとも一部の領域に形成された第２導電型の分離領域と、
   前記第１ドリフト領域の、前記半導体基板とは反対側となる面、或いは前記分離領域の前記第１ドリフト領域とは反対側となる面の一部に、直接的、或いは間接的に形成された第１電極と、
   前記分離領域の、前記第１ドリフト領域とは反対側となる面の少なくとも一部に形成された第１導電型の接続領域と、
   前記接続領域の、前記分離領域とは反対側となる面に形成された第１導電型の第２ドリフト領域と、
   前記第２ドリフト領域の、前記接続領域とは反対側となる面に、直接的或いは間接的に形成された第２電極と、
   前記半導体基板の、他方の主面に形成された第３電極と、を有し、
   更に、
   少なくとも前記第１電極、第１ドリフト領域、及び第３電極にて第１半導体素子を形成し、
   少なくとも前記第２電極、第２ドリフト領域、及び第１電極により第２半導体素子を形成し、
   前記第１ドリフト領域、分離領域、接続領域、及び前記第２ドリフト領域は、同一の半導体材料で形成され、前記接続領域を、前記第１電極と同電位にすることを特徴とする半導体装置。
2. 前記第１半導体素子、及び第２半導体素子は、ダイオードであることを特徴とする請求項１に記載の半導体装置。
3. 前記第１電極は、前記分離領域と接して同電位となることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１ドリフト領域と接し、少なくとも一部が前記分離領域に形成される第１導電型のバッファ層を有し、
   前記分離領域は、前記バッファ層と接するアノード領域として機能し、前記第１電極は、前記アノード領域と接して該アノード領域と同電位になることを特徴とする請求項２に記載の半導体装置。
5. 前記第１半導体素子、及び第２半導体素子は、トランジスタであることを特徴とする請求項１に記載の半導体装置。
6. 前記分離領域内に形成される第１導電型の第１ソース領域と、
   少なくとも一部が前記分離領域内に形成される第２導電型の第１導電領域と、
   前記第１ソース領域と前記分離領域を貫通して、前記第１ドリフト領域に至る第１の溝と、
   前記第１の溝の内面に、ゲート絶縁膜を介して形成される第１ゲート電極と、を有し、
   前記第１電極は、前記第１ソース領域、及び前記第１導電領域と接し、
   前記第１ゲート電極と絶縁されること
   を特徴とする請求項５に記載の半導体装置。
7. 前記分離領域と接し、少なくとも一部が前記接続領域に形成される第１導電領域と、
   前記接続領域と前記分離領域を貫通して、前記第１ドリフト領域に至る第１の溝と、
   前記第１の溝の内面に、ゲート絶縁膜を介して形成される第１ゲート電極と、を有し、
   前記第１電極は、前記接続領域、及び前記第１導電領域と接し、
   前記第１ゲート電極と絶縁されること
   を特徴とする請求項５に記載の半導体装置。
8. 前記接続領域と分離領域との接触面から、前記接続領域と第２ドリフト領域との接触面までの垂直方向の距離が、
   前記接続領域と分離領域との接触面から、前記接続領域と第１電極との接触面まで垂直方向の距離より大きいこと
   を特徴とする請求項７に記載の半導体装置。
9. 前記第２ドリフト領域の両側面の少なくとも一部に、第２導電型の保護領域を形成したことを特徴とする請求項１〜請求項８のいずれか１項に記載の半導体装置。
10. 請求項１〜請求項９のいずれか１項に記載の半導体装置を製造する製造方法において、
    前記分離領域を形成する第１の工程と、前記接続領域を形成する第２の工程と、前記第２ドリフト領域を形成する第３の工程と、を有し、
    前記第１の工程〜第３の工程は、エピタキシャル成長法を用いることを特徴とする半導体装置の製造方法。
11. 請求項１〜請求項９のいずれか１項に記載の半導体装置を製造する製造方法において、
    前記分離領域を形成する第１の工程と、前記接続領域を形成する第２の工程と、前記第２ドリフト領域を形成する第３の工程と、を有し、
    前記第１の工程、及び前記第２の工程は、イオン注入法を用い、前記第３の工程は、前記第２ドリフト領域に形成された他の基板とのウェハ接合法を用いること
    を特徴とする半導体装置の製造方法。
12. 請求項１〜請求項９のいずれか１項に記載の半導体装置を製造する製造方法において、
    前記分離領域を形成する第１の工程と、前記接続領域を形成する第２の工程と、前記第２ドリフト領域を形成する第３の工程と、を有し、
    前記第１の工程は、イオン注入法を用い、前記第２の工程は、他の第１導電型の半導体基板とのウェハ接合法を用い、
    前記第３の工程は、前記第２ドリフト領域に形成された他の基板とのウェハ接合法を用いることを特徴とする半導体装置の製造方法。
13. 請求項３〜請求項４、請求項６のいずれか１項に記載の半導体装置を製造する製造方法において、
    前記第２ドリフト領域を選択的に除去する第４の工程を有し、
    前記第４の工程は、前記分離領域を露出させるようにエッチングを行うことを特徴とする半導体装置の製造方法。
14. 請求項７または請求項８に記載の半導体装置を製造する製造方法において、
    前記第２ドリフト領域を選択的に除去する第４の工程を有し、
    前記第４の工程は、前記接続領域を露出させるようにエッチングを行うことを特徴とする半導体装置の製造方法。
15. 請求項４に記載の半導体装置を製造する製造方法において、
    前記第２ドリフト領域を選択的に除去する第４の工程と、前記バッファ層を形成する第５の工程とを有し、
    前記第５の工程は、前記第４の工程の後に露出する前記分離領域に、第１導電型となる不純物を注入することを特徴とする半導体装置の製造方法。

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