JP6617002B2 - 整流器、それを用いたオルタネータおよび電源 - Google Patents

整流器、それを用いたオルタネータおよび電源 Download PDF

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Description

本発明は、自律型の同期整流ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の整流器と、この整流器を用いたオルタネータおよび電源に関する。
自動車にて発電を行うオルタネータには、整流素子としてこれまでダイオードが用いられてきた。ダイオードは安価ではあるが、順方向電圧降下があり、損失が大きい。これに対して、近年はダイオードに代わり、ＭＯＳＦＥＴがオルタネータ用の整流素子として使われ始めている。ＭＯＳＦＥＴを同期整流することにより、順方向電圧降下がなく０Ｖから順方向電流が立ち上がり、損失が少ない整流素子を実現可能である。
オルタネータの同期整流ＭＯＳＦＥＴのオン・オフ制御を行う方法として、ホール素子を用いてモータの位置を検知してＭＯＳＦＥＴの制御を行う方法が知られている。こうしたホール素子等により外部から信号を入力して制御を行う方法を、ここでは外部制御型と呼ぶことにする。外部制御型の同期整流ＭＯＳＦＥＴは、ホール素子等のセンサを用いる必要があり、制御回路にて複雑な制御を行う必要があるために、オルタネータの整流部が高価になってしまう。
特許文献１の要約書の課題には、「漏洩電流をブロックする、トランジスタの制御デバイスを提供する。」と記載されており、解決手段には、「出力制御信号によってトランジスタのゲートを制御するために、トランジスタのドレインに接続されて、全体として第１の接続を形成する第１の入力と、トランジスタのソースに接続されて、全体として第２の接続を形成する第２の入力とを有する増幅デバイス（１５）を備え、さらに、漏洩電流が第１の接続を通って流れることを防止するために、増幅デバイス（１５）の第１の接続に直列に挿入されている少なくとも１つのスイッチング素子（Ｔ１)を有する少なくとも１つの保護デバイスと、トランジスタを制御するためにレギュレーション電圧を発生させ、第１の接続と第２の接続とにおいて、同数の半導体接合が存在するように構成されている発生デバイスとを備えている。バッテリーの充電デバイスに適用可能である。」と記載されている。
特表２００９−５２４４０３号公報
同期整流ＭＯＳＦＥＴのソース・ドレイン間の電圧でＭＯＳＦＥＴのオン・オフを判定するコンパレータには、バイポーラトランジスタで構成されるバイポーラ型とＭＯＳＦＥＴで構成されるＣ−ＭＯＳ（Complementary MOS）型とがある。Ｃ−ＭＯＳ型を使うと、入力オフセット電圧を小さくできないものの、消費電流を小さくできる。コンパレータの消費電流を小さくできれば、制御回路の消費電流が小さくなり、更には制御回路に電源電圧を供給するコンデンサの容量およびサイズを小さくできる。
コンパレータにＣ−ＭＯＳ型を使った場合、コンパレータの入力端子は、コンパレータを構成するＭＯＳＦＥＴのゲートに接続される。コンパレータの２つの入力端子は、コンパレータの内部ではコンパレータを構成するＭＯＳＦＥＴのゲートに接続され、コンパレータの外部では同期整流ＭＯＳＦＥＴのソースとドレインにそれぞれ接続される。同期整流ＭＯＳＦＥＴのドレインにはオルタネータと接続されたバッテリの高電圧が印加され、その高電圧はコンパレータの入力端子が接続されたＭＯＳＦＥＴのゲートに印加されることになる。ＭＯＳＦＥＴのゲートに高電圧が印加されると、ゲート絶縁膜にＨＣＩ（Hot Carrier Injection）、ＴＤＤＢ（Time Dependent Dielectric Breakdown）、ＰＢＴＩ（Positive Bias Temperature Instability）等の劣化現象を引き起こし、ＭＯＳＦＥＴの閾値電圧を変動させうる。
図１６（ａ），（ｂ）は、ＨＣＩでの劣化現象を説明するＭＯＳＦＥＴの断面図である。
図１６（ａ）はバンド間トンネリング(Band To Band Tunneling)で発生した電子のＨＣＩを示している。
Ｐ型ＭＯＳＦＥＴにおいて、ゲートＧに正の高電圧を印加すると、ゲートＧとソースＳの間に印加される高電圧により、ソースＳの拡散層の図中ａで示す領域にてバンド間トンネリングによって電子・正孔対が発生する。このとき、ソースＳの電圧よりも正に大きい電圧が基板Ｂに印加されていると、電子がソースＳと基板Ｂの間で加速しゲートＧの正電圧に引っ張られ、ゲート酸化膜ＳｉＯ2に注入される。ゲート酸化膜ＳｉＯ2にトラップされた電子は、ＭＯＳＦＥＴの閾値電圧を正の方向にシフトさせる。
図１６（ｂ）は、チャネルを流れる電子のＨＣＩを示す。
Ｎ型ＭＯＳＦＥＴにおいてソースSとドレインDの間に高電圧を印加した状態でゲートＧに正の電圧を印加すると、チャネルを流れてドレイン端で加速した電子が、ゲートＧに正の電圧に引っ張られてゲート酸化膜ＳｉＯ2に注入する。ゲート酸化膜ＳｉＯ2にトラップされた電子は、ＭＯＳＦＥＴの閾値電圧を正の方向にシフトさせる。
ＴＤＤＢは、ＭＯＳＦＥＴのゲートＧに高電圧を長時間印加することで生じる。ゲートＧに正の高電圧を印加すると、ゲートＧから基板Ｂへ電子が、基板ＢからゲートＧに正孔がゲート酸化膜中を流れ続け、それによりゲート酸化膜に欠陥が生成される。その欠陥が正孔もしくは電子をトラップすることで、ＭＯＳＦＥＴの閾値電圧を正の方向もしくは負の方向にシフトさせる。基板Ｂに高電圧を印加してゲート酸化膜に高電界が印加された場合にも、同様のＭＯＳＦＥＴの閾値電圧のシフトを生じさせうる。
ＰＢＴＩは、Ｎ型ＭＯＳＦＥＴのゲートＧに正の高電圧を高温で長時間印加することで生じる。正の高電圧を高温で長時間印加し続けると、基板のＳｉとゲート酸化膜の界面およびゲート酸化膜中に電子を捕獲する欠陥が生成され、ＭＯＳＦＥＴの閾値電圧を負の方向にシフトさせる。
以上説明したようにＭＯＳＦＥＴのゲートに正の高電圧を印加することによってＭＯＳＦＥＴの閾値電圧をシフトさせる。コンパレータの入力端子が接続されたＭＯＳＦＥＴの閾値電圧がシフトすると、コンパレータの出力のオン・オフが切り替わる入力電圧がシフトし、同期整流ＭＯＳＦＥＴを適切なタイミングでオン・オフできなくなる。具体的には、コンパレータの出力のオン・オフが切り替わる入力電圧が正の方向にシフトすると、同期整流ＭＯＳＦＥＴがオフするタイミングが遅れ、遅くなり過ぎると逆方向に電圧が掛かってもオンし続けて逆電流が流れてしまう。コンパレータの出力のオン・オフが切り替が切り替わる入力電圧が負の方向にシフトすると、同期整流ＭＯＳＦＥＴがオンするタイミングが遅れ、遅くなり過ぎると大きな整流電流が流れてもオンせず、ＭＯＳＦＥＴが整流をしなくなる。
同期整流ＭＯＳＦＥＴのドレインへの、すなわち、コンパレータの入力端子が接続されたＭＯＳＦＥＴのゲートへの高電圧の印加は、車両が停止しているときだけでなく、車両が動作してオルタネータが整流動作をしているとき、およびダンプロードの逆サージが印加されたときにおいても起こる。
そこで、本発明は、整流動作中、逆サージ印加中、車両停止中のいずれにおいても、同期整流ＭＯＳＦＥＴのドレインに高電圧が印加されても高電圧印加による特性変動を引き起こすことなく正常な整流動作を行うことができる自律型同期整流ＭＯＳＦＥＴの整流器と、この整流装置を用いたオルタネータおよび電源を提供することを課題とする。
前記した課題を解決するため、本発明の整流器は、整流を行う整流ＭＯＳＦＥＴと、 前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、前記制御回路に電源を供給するコンデンサと、を備える。前記制御回路は、前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路とを備える。前記制御回路は、前記コンパレータの第１の入力端子が、前記コンパレータを構成する複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのゲートに接続され、前記第１の所定電圧が前記コンデンサにより供給される電源の電圧を下回ることにより、前記コンパレータを構成するＭＯＳＦＥＴの閾値電圧のシフトに起因する前記整流ＭＯＳＦＥＴのオン・オフのタイミングのシフトを防止する。
その他の手段については、発明を実施するための形態のなかで説明する。
本発明によれば、整流動作中、逆サージ印加中、車両停止中のいずれにおいても、同期整流ＭＯＳＦＥＴのドレインに高電圧が印加されても高電圧印加による特性変動を引き起こすことなく正常な整流動作を行うことができる自律型同期整流ＭＯＳＦＥＴの整流器と、この整流装置を用いたオルタネータおよび電源を提供することが可能である。
第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。 第１実施形態の整流器が備えるコンパレータを示す回路図である。 第１実施形態の整流器が備える遮断制御回路を示す回路図である。 第１実施形態の遮断制御回路の動作を示すグラフである。 第１実施形態における整流器を用いたオルタネータの概略構成を示す回路図である。 第１実施形態における整流動作時の整流器の電圧電流波形を示すグラフである。 第１実施形態における逆サージ印加時の整流器の電圧電流波形を示すグラフである。 第２実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。 第２実施形態の整流器が備える遮断制御回路を示す回路図である。 第２実施形態の遮断制御回路の動作を示すグラフである。 第２実施形態の整流器が備えるゲート駆動回路を示す回路図である。 第３実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。 第３実施形態の整流器が備える遮断制御回路を示す回路図である。 第３実施形態の遮断制御回路の動作を示すグラフである。 整流器を用いた第４実施形態の電源の概略構成を示す回路図である。 ＭＯＳＦＥＴの劣化現象を説明するためのＭＯＳＦＥＴの断面図である。
以降、本発明を実施するための形態を、各図を参照して詳細に説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一又は同様な部分の説明は繰り返さずに適宜省略する。
図１は、第１実施形態における外部２端子の自律型同期整流ＭＯＳＦＥＴの整流器１０８を示す回路図である。
図１に示すように、第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器１０８は、正極側主端子Ｋと負極側主端子Ａの外部の２つの端子と、整流ＭＯＳＦＥＴ１０１と、コンデンサ１０４と、制御回路１０７とを含んで構成されている。制御回路１０７は更に、コンパレータ１０２と、ダイオード１０３と、遮断ＭＯＳＦＥＴ１０５と、遮断制御回路１０６と、抵抗性素子１１２と、キャパシタ１１３と、ツェナーダイオード１２２とを含んで構成されている。
整流ＭＯＳＦＥＴ１０１は、寄生ダイオードを内蔵し、整流を行う。制御回路１０７は、整流ＭＯＳＦＥＴ１０１のドレインを遮断ＭＯＳＦＥＴ１０５を介して非反転入力端子ＩＮ＋（第１の入力端子）に接続し、ソースを反転入力端子ＩＮ−（第２の入力端子）に接続したコンパレータ１０２を含み、コンパレータ１０２の出力で整流ＭＯＳＦＥＴ１０１のオン・オフを制御する。
整流ＭＯＳＦＥＴ１０１は、オルタネータの発電部が発電する大電流を流すため、パワーＭＯＳＦＥＴが使用される。整流ＭＯＳＦＥＴ１０１は、同期整流を行って電流Ｉｄを流すものである。整流ＭＯＳＦＥＴ１０１は、ドレインが正極側主端子Ｋに接続され、ソースが負極側主端子Ａに接続される。これにより整流ＭＯＳＦＥＴ１０１の内蔵ダイオードは、アノードが負極側主端子Ａに接続され、カソードが正極側主端子Ｋに接続される。
整流ＭＯＳＦＥＴ１０１のドレインにはドレイン電圧Ｖｄが印加され、ソースにはソース電圧Ｖｓが印加される。整流ＭＯＳＦＥＴ１０１のドレイン・ソース間には、電圧Ｖｄｓ（＝Ｖｄ−Ｖｓ）が印加され、ゲート・ソース間には、ゲート電圧Ｖｇｓが印加される。
コンパレータ１０２は、非反転入力端子ＩＮ＋が整流ＭＯＳＦＥＴ１０１のドレインに接続され、反転入力端子ＩＮ−が直接に整流ＭＯＳＦＥＴ１０１のソースに接続される。コンパレータ１０２の出力端子ＣＯＵＴは、整流ＭＯＳＦＥＴ１０１のゲート端子に接続される。コンパレータ１０２の出力端子ＣＯＵＴからは、コンパレータ１０２の出力信号が出力される。コンパレータ１０２は、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−の電圧を比較してその大小で出力信号を切り替える回路である。コンパレータ１０２は、負極側主端子Ａのソース電圧Ｖｓと正極側主端子Ｋのドレイン電圧Ｖｄとの比較結果を出力する。コンパレータ１０２の性能は、高精度であることが望ましい。
ダイオード１０３は、正極側主端子Ｋからコンデンサ１０４の正極側端子への向きに接続される。ダイオード１０３に流れる電荷はコンデンサ１０４に蓄積されて、制御回路１０７を駆動する電源となる。
遮断ＭＯＳＦＥＴ１０５は、コンパレータ１０２の非反転入力端子ＩＮ＋と整流ＭＯＳＦＥＴ１０１のドレインとの間に接続し、遮断ＭＯＳＦＥＴ１０５のゲートに電圧Ｖｓｈｕｔが印加されて動作する。遮断ＭＯＳＦＥＴ１０５の接続の向きは、遮断ＭＯＳＦＥＴ１０５の寄生ダイオードのアノードがコンパレータ１０２の非反転入力端子ＩＮ＋側、カソードが整流ＭＯＳＦＥＴ１０１のドレイン側となるようにする。遮断ＭＯＳＦＥＴ１０５がＮ型ＭＯＳＦＥＴである場合は、そのソースがコンパレータ１０２の非反転入力端子ＩＮ＋側、そのドレインが整流ＭＯＳＦＥＴ１０１のドレイン側となるように接続する。このように接続することで、整流ＭＯＳＦＥＴ１０１のドレインの正の高電圧が、寄生ダイオードを介して、コンパレータ１０２の非反転入力端子ＩＮ＋に伝わらないようにしている。
コンパレータ１０２の非反転入力端子ＩＮ＋は、遮断ＭＯＳＦＥＴ１０５以外に抵抗を介さずに整流ＭＯＳＦＥＴ１０１のドレインに接続するとよい。コンパレータ１０２の反転入力端子ＩＮ−は、整流ＭＯＳＦＥＴ１０１のソースに抵抗を介さずに接続するとよい。これにより、抵抗のバラツキや温度依存によるコンパレータ１０２の入力端子の電圧変動を防止可能である。
抵抗性素子１１２は、制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との間に接続される。非反転入力端子ＩＮ＋は、この抵抗性素子１１２によって反転入力端子ＩＮ−に接続されるので、遮断ＭＯＳＦＥＴ１０５によって遮断されているときにフローティング状態となることを抑止可能である。
キャパシタ１１３は、制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との間に接続される。このキャパシタ１１３は、遮断ＭＯＳＦＥＴ１０５が遮断した後のコンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋を保持し、その電圧Ｖｉｎ＋がコンパレータ１０２の反転入力端子ＩＮ−の電圧Ｖｉｎ−を下回ってコンパレータ１０２の出力が反転しないようにする。遮断ＭＯＳＦＥＴ１０５が遮断した後のコンパレータ１０２の非反転入力端子ＩＮ＋の容量が大きい場合、もしくは、整流動作の周期が短い場合には、キャパシタ１１３は必ずしも必要ではない。
遮断制御回路１０６は、コンデンサ電圧入力端子ＶＣＩＮがコンデンサ１０４の正極側端子に接続され、ドレイン電圧入力端子ＶＤＩＮが整流ＭＯＳＦＥＴ１０１のドレインに接続され、グランド端子ＧＮＤが整流ＭＯＳＦＥＴ１０１のソースに接続され、出力端子ＯＵＴが遮断ＭＯＳＦＥＴ１０５のゲートに接続される。グランド端子ＧＮＤを基準とすると、ドレイン電圧入力端子ＶＤＩＮには電圧Ｖｄｓが印加され、コンデンサ電圧入力端子ＶＣＩＮには電圧Ｖｃが印加される。出力端子ＯＵＴの電圧は、電圧Ｖｓｈｕｔである。
遮断制御回路１０６は、遮断ＭＯＳＦＥＴ１０５のオン・オフを制御する。遮断制御回路１０６の端子および配線は、必ずしも上記の通りである必要はなく、遮断制御回路１０６の回路構成によって変わりうる。
ツェナーダイオード１２２は、クランプ回路を構成する。逆サージの発生時に、このツェナーダイオード１２２は、整流ＭＯＳＦＥＴ１０１のドレインとソースの間の電流をバイパスし、この逆サージを吸収することができる。逆サージの発生時の動作は、後記する図７で詳細に説明する。
制御回路１０７は、コンパレータ１０２と、ダイオード１０３と、遮断ＭＯＳＦＥＴ１０５と、整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に遮断する遮断制御回路１０６と、を含んで構成される。制御回路１０７は、単一のシリコンチップで構成し、ワンチップのＩＣ（Integrated Circuit）とすることで、低コスト・底面積・高ノイズ耐性のメリットが得られる。
コンデンサ１０４は、制御回路１０７が駆動するための電源を供給するものである。以下、コンデンサ１０４の両端電圧を、電圧Ｖｃとして記載する。コンデンサ１０４を電源に用いることで、整流器１０８の端子数は２個となり、オルタネータ１４０に用いられる従来の整流ダイオードの端子と互換性を持たせることができる。これにより、従来の整流ダイオードを整流器１０８に置き換えて、オルタネータ１４０の性能を向上することが可能である。
以下、図２を参照して整流器１０８のコンパレータ１０２の回路構成の一例と動作を説明し、図３を参照して整流器１０８の遮断制御回路１０６の回路構成の一例と動作を説明する。
図２は、第１実施形態の整流器１０８が備えるコンパレータ１０２の一例の回路図である。
図２に示すように、コンパレータ１０２は、複数のＭＯＳＦＥＴを含んで構成される。コンパレータ１０２は、定電流回路ＣＣ１と、ＰＭＯＳ１１，１２，１３，１４，１５と、ＮＭＯＳ２１，２２，２３とを備えている。コンパレータ１０２の電源電圧端子ＶＣＣとグランド端子ＧＮＤとの間には電源が供給されて動作する。コンパレータ１０２は、非反転入力端子ＩＮ＋に印加される電圧Ｖｉｎ＋と、反転入力端子ＩＮ−に印加される電圧Ｖｉｎ−とを比較して判定するものである。
ＰＭＯＳ１１，１２，１３は、ミラー回路を構成する。すなわち、ＰＭＯＳ１１，１２，１３のソースは、電源電圧端子ＶＣＣに接続される。ＰＭＯＳ１１，１２，１３のゲートとＰＭＯＳ１１のドレインは、それぞれ接続されて、定電流回路ＣＣ１に接続される。この定電流回路ＣＣ１は、ＰＭＯＳ１１，１２，１３のゲートとＰＭＯＳ１１のドレインの接続ノードからグランド端子ＧＮＤに向けて電流を流すように接続される。
ＰＭＯＳ１２のドレインは、ＰＭＯＳ１４，１５のソースに接続される。ＰＭＯＳ１２，１４，１５のバックゲートは、電源電圧端子ＶＣＣに接続される。ＰＭＯＳ１４のゲートには、反転入力端子ＩＮ−が接続される。ＰＭＯＳ１５のゲートには、非反転入力端子ＩＮ＋が接続される。ＰＭＯＳ１４のドレインは、ＮＭＯＳ２１のドレインと、ＮＭＯＳ２１，２２のゲートに接続される。ＰＭＯＳ１５のドレインは、ＮＭＯＳ２２のドレインと、ＮＭＯＳ２３のゲートに接続される。ＮＭＯＳ２１，２２，２３のソースは、グランド端子ＧＮＤに接続される。
ＰＭＯＳ１３のドレインとＮＭＯＳ２３のドレインとは、出力端子ＣＯＵＴに接続される。この出力端子ＣＯＵＴには、電圧Ｖｃｏｍｐが印加される。
図２に示すコンパレータ１０２の動作を説明する。
コンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より低くなると、ＰＭＯＳ１２に流れる電流のうち、ＰＭＯＳ１５よりもＰＭＯＳ１４に流れる電流が小さくなる。ＮＭＯＳ２１に流れる電流も少なくなってオフする。ＮＭＯＳ２１と同じゲート電圧が印加されるＮＭＯＳ２２もオフし、ＮＭＯＳ２３のゲート電圧が上がってＮＭＯＳ２３がオンする。その結果、出力端子ＣＯＵＴには、Ｌレベルの電圧が出力される。
コンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より高くなると、ＰＭＯＳ１２から流れ込む電流のうち、ＰＭＯＳ１５よりもＰＭＯＳ１４に流れる電流が大きくなる。ＰＭＯＳ１４に流れた電流がＮＭＯＳ２１に流れてオンする。ＮＭＯＳ２１と同じゲート電圧が印加されるＮＭＯＳ２２もオンし、ＮＭＯＳ２３のゲート電圧が下がってＮＭＯＳ２３がオフする。その結果、出力端子ＣＯＵＴには、電源電圧端子ＶＣＣに印加されるＨレベルの電圧が出力される。
図２には、コンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−を、それぞれＰ型ＭＯＳＦＥＴのゲートに入力するコンパレータ回路を示したが、Ｎ型ＭＯＳＦＥＴのゲートに入力するコンパレータ回路を用いてもよい。この場合、コンパレータ１０２の入力にオフセットを設け、コンパレータ１０２の入力が正の電圧のときに整流ＭＯＳＦＥＴ１０１（図１参照）のオンとオフを切り替えられるようにする。
次に、図３は、第１実施形態における整流器１０８の遮断制御回路１０６の一例の回路図である。
図３に示す遮断制御回路１０６の構成を説明する。遮断制御回路１０６は、ＮＭＯＳ２４、定電流回路ＣＣ２を備える。ドレイン電圧入力端子ＶＤＩＮは、ＮＭＯＳ２４のゲートに接続される。コンデンサ電圧入力端子ＶＣＩＮは定電流回路ＣＣ２に接続され、定電流回路ＣＣ２はＮＭＯＳ２４のドレインに接続され、ＮＭＯＳ２４のソースはグランド端子ＧＮＤに接続される。また、出力端子ＯＵＴは、定電流回路ＣＣ２とＮＭＯＳ２４を繋ぐ配線に接続される。ＮＭＯＳ２４がオンすることで遮断ＭＯＳＦＥＴ１０５（図１参照）をオフにし、ＮＭＯＳ２４がオフすることで遮断ＭＯＳＦＥＴ１０５をオンにする。
定電流回路ＣＣ２は、ドレイン電圧入力端子ＶＤＩＮからグランド端子ＧＮＤへ流れる電流を制限して、制御回路１０７の消費電流を低減するためのものである。定電流回路ＣＣ２として、例えば、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いるが、この定電流回路ＣＣ２の代わりに、高抵抗値の抵抗を用いてもよい。以降、遮断制御回路１０６の変形例で用いられる定電流回路ＣＣ３〜ＣＣ６も定電流回路ＣＣ２と同様である。
図４は、第１実施形態の遮断制御回路１０６の動作を示すグラフである。縦軸は電圧Ｖｓｈｕｔを示し、横軸は電圧Ｖｄｓを示している。以下、図３と図４とを参照しつつ、遮断制御回路１０６の動作を説明する。
コンデンサ電圧入力端子ＶＣＩＮには、コンデンサ１０４の電圧Ｖｃが供給されている。ドレイン電圧入力端子ＶＤＩＮの電圧Ｖｄｓが、ＮＭＯＳ２４の閾値電圧Ｖｔｈよりも小さいと、ＮＭＯＳ２４がオフする。出力端子ＯＵＴの電圧Ｖｓｈｕｔは、電圧Ｖｃに等しいＨレベルの電圧となる。
逆にドレイン電圧入力端子ＶＤＩＮの電圧Ｖｄｓが、ＮＭＯＳ２４の閾値電圧Ｖｔｈよりも大きいと、ＮＭＯＳ２４がオンする。出力端子ＯＵＴの電圧Ｖｓｈｕｔは、Ｌレベルの電圧となる。
図５は、自律型の整流器１０８を用いたオルタネータ１４０の概略構成を示す回路図である。
図５に示すように、自律型の同期整流ＭＯＳＦＥＴの整流器１０８を用いたオルタネータ１４０は、回転子コイル１０９および固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕを含んで構成される発電部と、整流回路１３０とを備えている。
発電部は、回転子コイル１０９と、Δ結線された３本の固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕとを含んで構成される。固定子コイル１１０ｗｕ，１１０ｕｖが結線されたノードからＵ相レグ１３１ｕの中点配線が引き出される。固定子コイル１１０ｕｖ，１１０ｖｗが結線されたノードからＶ相レグ１３１ｖの中点配線が引き出される。固定子コイル１１０ｖｗ，１１０ｗｕが結線されたノードからＷ相レグ１３１ｗの中点配線が引き出される。なお、各固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの結線は、Δ結線の代わりにＹ結線としてもよく、限定されない。
整流回路１３０は、Ｕ相レグ１３１ｕとＶ相レグ１３１ｖとＷ相レグ１３１ｗとを含んで構成され、ノードＮｕ，Ｎｖ，Ｎｗ間の三相交流を直流に整流してノードＮｐ，Ｎｎ間（直流端子間）に流すものである。Ｕ相レグ１３１ｕの中点配線のノードＮｕは、ハイサイド側に整流器１０８ｕｈが接続され、ロウサイド側に整流器１０８ｕｌが接続される。Ｖ相レグ１３１ｖの中点配線のノードＮｖは、ハイサイド側に整流器１０８ｖｈが接続され、ロウサイド側に整流器１０８ｖｌが接続される。Ｗ相レグ１３１ｗの中点配線のノードＮｗは、ハイサイド側に整流器１０８ｗｈが接続され、ロウサイド側に整流器１０８ｗｌが接続される。ハイサイド側の整流器１０８ｕｈ，１０８ｖｈ，１０８ｗｈは、直流の正極側のノードＮｐを通してバッテリ１１１（エネルギ蓄積部）の正極側端子が接続される。ロウサイド側の整流器１０８ｕｌ，１０８ｖｌ，１０８ｗｌは、直流の負極側のノードＮｎを通して、バッテリ１１１の負極側端子が接続される。
バッテリ１１１（エネルギ蓄積部）は、例えば車載用バッテリであり、その動作範囲は例えば１０．８Ｖから１４Ｖ程度である。
Ｕ相レグ１３１ｕのハイサイドの整流器１０８ｕｈは、整流ＭＯＳＦＥＴ１０１ｕｈと制御回路１０７ｕｈとコンデンサ１０４ｕｈとを含んで構成される。Ｕ相レグ１３１ｕのロウサイドの整流器１０８ｕｌは、同様に整流ＭＯＳＦＥＴ１０１ｕｌと制御回路１０７ｕｌとコンデンサ１０４ｕｌとを含んで構成される。
Ｖ相レグ１３１ｖのハイサイドの整流器１０８ｖｈは、整流ＭＯＳＦＥＴ１０１ｖｈと制御回路１０７ｖｈとコンデンサ１０４ｖｈとを含んで構成される。Ｖ相レグ１３１ｖのロウサイドの整流器１０８ｖｌは、同様に整流ＭＯＳＦＥＴ１０１ｖｌと制御回路１０７ｖｌとコンデンサ１０４ｖｌとを含んで構成される。
Ｗ相レグ１３１ｗのハイサイドの整流器１０８ｗｈは、整流ＭＯＳＦＥＴ１０１ｗｈと制御回路１０７ｗｈとコンデンサ１０４ｗｈとを含んで構成される。Ｗ相レグ１３１ｗのロウサイドの整流器１０８ｗｌは、同様に整流ＭＯＳＦＥＴ１０１ｗｌと制御回路１０７ｗｌとコンデンサ１０４ｗｌとを含んで構成される。
以下、各整流器１０８ｕｈ〜１０８ｗｌを特に区別しないときには、各実施形態では整流器１０８，１０８Ａ，１０８Ｂと記載する。各制御回路１０７ｕｈ〜１０８ｗｌを特に区別しないときには、各実施形態では制御回路１０７と記載する。各整流ＭＯＳＦＥＴ１０１ｕｈ〜１０１ｗｌを特に区別しないときには、単に整流ＭＯＳＦＥＴ１０１と記載する。各コンデンサ１０４ｕｈ〜１０４ｗｌを特に区別しないときには、単にコンデンサ１０４と記載する。
図６（ａ）〜（ｅ）は、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流器１０８の整流動作時の各部波形を示すグラフである。図６（ａ）〜（ｅ）の横軸は、各グラフに共通する時間を示している。
図６は、Ｕ相レグ１３１ｕ（図５参照）のロウサイドに用いられている整流器１０８ｕｌの電圧および電流の波形を、ロウサイドの整流ＭＯＳＦＥＴ１０１ｕｌがオンしている期間に前後の期間を加えて示してある。以下、整流器１０８ｕｌは、単に整流器１０８と記載している場合がある。整流ＭＯＳＦＥＴ１０１ｕｌは、単に整流ＭＯＳＦＥＴ１０１と記載している場合がある。以下、適宜図５を参照しつつ、各波形を説明する。
図６（ａ）は、整流器１０８の外部２端子間の電圧Ｖｋａ、すなわち、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓを示すグラフである。電圧Ｖｄｓは、コンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との間に印加される電圧と同一であり、更にコンパレータ１０２の非反転入力端子ＩＮ＋とグランド端子ＧＮＤとの間に印加される電圧とも同一である。
図６（ｂ）は、整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄを示すグラフである。このドレイン電流Ｉｄは、整流電流である。
図６（ｃ）は、制御回路１０７の遮断制御回路１０６の出力端子ＯＵＴの電圧Ｖｓｈｕｔを示すグラフである。この電圧Ｖｓｈｕｔが、制御回路１０７の遮断ＭＯＳＦＥＴ１０５のゲートに印加される。
図６（ｄ）は、制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋を示すグラフである。コンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋は、図２に示すコンパレータ１０２の回路においてＰＭＯＳ１５のゲートに印加される電圧である。
図６（ｅ）は、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓを示すグラフである。ゲート電圧Ｖｇｓは、コンパレータ１０２の出力端子ＣＯＵＴの電圧でもある。
図６（ａ）〜（ｅ）には、Ｕ相レグ１３１ｕのロウサイドに用いられている整流器１０８ｕｌの電圧および電流の波形を示したが、Ｕ相レグ１３１ｕのハイサイドに用いられている整流器１０８ｕｈの電圧および電流の波形も、整流素子の負極側主端子Ａを基準にすれば同じ波形になる。Ｖ相レグ１３１ｖやＷ相レグ１３１ｗのロウサイドやハイサイドに用いられている各整流器１０８も同様である。
図６（ａ）〜（ｅ）に基づいて、時刻ｔ６２〜ｔ６８の期間における自律型の同期整流ＭＯＳＦＥＴの整流器１０８の動作を説明する。時刻ｔ６２〜ｔ６８の期間が１周期であり、その前後は同様の動作が繰り返される。
オルタネータ１４０での発電は、固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの中を回転子コイル１０９が回転することで行われる。このとき、各相のコイルには交流電力が発生し、その交流電力によって各相の中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗが周期的に上下する。
中点配線の電圧Ｖｕ，Ｖｖ，Ｖｗは、ロウサイドの整流素子の正極側主端子Ｋの電圧と等しい。バッテリ１１１の負極側端子の電圧は、ロウサイドの整流素子の負極側主端子Ａの電圧と等しい。
まず、時刻ｔ６２では、図６（ａ）に示すように、整流器１０８ｕｌの整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓには負の電圧が印加され、図６（ｂ）に示すように、ロウサイドの整流器１０８ｕｌの整流ＭＯＳＦＥＴ１０１は、オン状態であり整流電流を流している。電圧Ｖｄｓの絶対値が整流ＭＯＳＦＥＴ１０１のオン電圧である。この電圧Ｖｄｓがゲートに印加された遮断制御回路１０６のＮＭＯＳ２４はオフ状態となっており、図６（ｃ）に示すように、遮断制御回路１０６の出力端子ＯＵＴには、コンデンサ１０４に蓄積されたＨレベルの電圧が出力される。遮断ＭＯＳＦＥＴ１０５はオン状態であり、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とは電気的に接続されている。その結果、図６（ａ）と図６（ｄ）に示すように、コンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋は、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓと同じ電圧になる。
この状態において、コンパレータ１０２の非反転入力端子ＩＮ＋には整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄが、コンパレータ１０２の反転入力端子ＩＮ−には整流ＭＯＳＦＥＴ１０１のソース電圧Ｖｓが印加され、整流器１０８ｕｌは自律型の同期整流の動作を行うことができる。この時刻ｔ６２では、電圧Ｖｄｓは負の電圧であるので、図６（ｅ）に示すように、コンパレータ１０２の出力端子ＣＯＵＴ、すなわち整流ＭＯＳＦＥＴ１０１のゲートにはコンデンサ１０４と等しいＨレベルの電圧が出力されていて、整流ＭＯＳＦＥＴ１０１はオンされている。この整流ＭＯＳＦＥＴ１０１の導通による整流により、低損失を実現する。
時刻ｔ６３において、中点配線の電圧Ｖｕ（図５参照）がバッテリ１１１の負極側端子Ｎｎの電圧を上回る。図６（ａ）に示すように、ドレイン・ソース間の電圧Ｖｄｓが正になり、図６（ｂ）に示すように、ドレイン電流Ｉｄが流れなくなる。電圧Ｖｄｓは、正の電圧ではあるが、遮断制御回路１０６のＮＭＯＳ２４の閾値電圧Ｖｔｈを下回るため、ＮＭＯＳ２４はオフ状態のままである。その結果、図６（ｃ）に示すように、遮断制御回路１０６の出力端子ＯＵＴの電圧Ｖｓｈｕｔには、コンデンサ１０４と等しいＨレベルの電圧が出力され続け、遮断ＭＯＳＦＥＴ１０５はオンし続ける。すなわち、コンパレータ１０２の入力端子の接続は、時刻ｔ６２で整流電流を流しているときと同じである。整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓは正の電圧となったため、図６（ｅ）に示すように、コンパレータ１０２の出力端子ＣＯＵＴ、すなわち整流ＭＯＳＦＥＴ１０１のゲートにはＬレベルの電圧が印加され、整流ＭＯＳＦＥＴ１０１はターンオフする。
中点配線の電圧Ｖｕが更に上がり、時刻ｔ６４において、遮断制御回路１０６のＮＭＯＳ２４の閾値電圧Ｖｔｈ以上となる。ＮＭＯＳ２４がターンオンし、図６（ｃ）に示すように、遮断制御回路１０６の出力端子ＯＵＴの電圧Ｖｓｈｕｔは、Ｌレベルの電圧に変わる。遮断ＭＯＳＦＥＴ１０５はターンオフし、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に遮断する。
時刻ｔ６４から時刻ｔ６５の間に、図６（ａ）に示すように、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓは大きくなって高電圧になるが、図６（ｃ）に示すように、コンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋は、時刻ｔ６４で整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の非反転入力端子ＩＮ＋とが遮断されて以降、低い電圧を保持する。これにより、コンパレータ１０２の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋は高電圧にならず、コンパレータ１０２を構成するＰＭＯＳ１５のゲートには、高電圧が印加されない。
中点配線の電圧Ｖｕが更に上がり、時刻ｔ６５において、オルタネータ１４０と接続されるバッテリ１１１のバッテリ電圧ＶＢ以上となる。このとき、ハイサイドの整流器１０８ｕｈの整流ＭＯＳＦＥＴ１０１がオンされて整流電流を流しており、ロウサイドの整流器１０８ｕｌの整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓは、オルタネータ１４０と接続されるバッテリ１１１のバッテリ電圧ＶＢにハイサイドの整流器１０８ｕｈのオン電圧を加えた正の高電圧となる。遮断制御回路１０６のＮＭＯＳ２４はオンしたままであり、遮断制御回路１０６の出力端子ＯＵＴはＬレベルの電圧を出力し続ける。遮断ＭＯＳＦＥＴ１０５はオフされており、整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の非反転入力端子ＩＮ＋とは遮断ＭＯＳＦＥＴ１０５により遮断されている。
続いて、ハイサイドの整流器１０８ｕｈの整流が終わってＵ相レグ１３１ｕの中点配線の電圧Ｖｕが下がる。整流器１０８ｕｌにおいて、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが下がり、時刻ｔ６６において、図６（ａ）に示すように、電圧Ｖｄｓは遮断制御回路１０６のＮＭＯＳ２４の閾値電圧Ｖｔｈを下回る。ＮＭＯＳ２４はターンオフし、図６（ｃ）に示すように、遮断制御回路１０６の出力端子ＯＵＴの電圧Ｖｓｈｕｔは、Ｈレベルの電圧に変わる。遮断ＭＯＳＦＥＴ１０５はターンオンして、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に接続する。この接続により、再びコンパレータ１０２の非反転入力端子ＩＮ＋には整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄが、コンパレータ１０２の反転入力端子ＩＮ−には整流ＭＯＳＦＥＴ１０１のソース電圧Ｖｓが入力された状態になり、整流器１０８ｕｌは自律型の同期整流の動作を行うことができるようになる。
中点配線の電圧Ｖｕは更に下がり、時刻ｔ６７にて、バッテリ１１１の負極側端子の電圧を下回る。コンパレータ１０２の非反転入力端子ＩＮ＋に負の電圧Ｖｄｓが入力され、図６（ｅ）に示すように、コンパレータ１０２の出力端子ＣＯＵＴ、すなわち整流ＭＯＳＦＥＴ１０１のゲートにコンデンサ１０４のＨレベルの電圧が出力され、整流ＭＯＳＦＥＴ１０１がターンオンする。
中点配線の電圧Ｖｕが更に下がると、ロウサイドの整流器１０８ｕｌの整流ＭＯＳＦＥＴ１０１が整流電流を流し、時刻ｔ６８で時刻ｔ６２と同じ状態に戻る。以降、時刻ｔ６２〜ｔ６８の動作が順番に繰り返される。
以上、図６（ａ）〜（ｅ）の整流動作で示すように、第１実施形態における自律同期整流ＭＯＳＦＥＴの整流器１０８は、整流電流を流し終わった後の整流ＭＯＳＦＥＴ１０１のドレインの電圧が高くなる前に、遮断制御回路１０６により遮断ＭＯＳＦＥＴ１０５をオフにして、整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に遮断する。更に整流器１０８は、整流電流を流し始める前の整流ＭＯＳＦＥＴ１０１のドレインの電圧が低くなった後に、遮断制御回路１０６により遮断ＭＯＳＦＥＴ１０５をオンして、整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の非反転入力端子ＩＮ＋とを導通させる。
これにより、整流動作を行うとともに、整流ＭＯＳＦＥＴ１０１のドレインの高電圧がコンパレータ１０２の非反転入力端子ＩＮ＋に、すなわち、コンパレータ１０２の非反転入力端子ＩＮ＋に接続されたＭＯＳＦＥＴのゲートに印加されないようにすることができる。
図７（ａ）〜（ｄ）は、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流器１０８のダンプロードの逆サージを印加したときの各部波形を示すグラフである。ダンプロードの逆サージは、１個の整流器１０８に対して印加している。図７（ａ）〜（ｄ）の縦軸は、図６（ａ）〜（ｄ）の縦軸と同じである。図７（ａ）〜（ｄ）の横軸は、各グラフに共通する時間を示している。
逆サージの吸収は、整流ＭＯＳＦＥＴ１０１と並列に接続したツェナーダイオード１２２で吸収する方法である。しかし、これに限られず、ツェナーダイオード１２２を搭載せずに、整流ＭＯＳＦＥＴ１０１にツェナーダイオードを内蔵させてもよく、また、アクティブクランプ方式を用いて整流ＭＯＳＦＥＴ１０１で吸収する方法等で行ってもよい。

時刻ｔ７０において、整流器１０８の正極側主端子Ｋと負極側主端子Ａとの間に逆サージが印加される。図７（ａ）に示すように、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓは逆サージの電圧が印加されて増加し始める。図７（ｂ）に示すように、電流Ｉｄは未だ流れていない。このとき、遮断制御回路１０６のＮＭＯＳ２４はオフ状態であり、遮断制御回路１０６の出力端子ＯＵＴはコンデンサ１０４のＨレベルの電圧が出力している。図７（ｃ）に示すように、コンデンサ１０４に電荷が残っていない場合は、電圧Ｖｓｈｕｔは０Ｖである。
時刻ｔ７１において、図７（ａ）に示すように、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが、遮断制御回路１０６のＮＭＯＳ２４の閾値電圧Ｖｔｈを上回る。ＮＭＯＳ２４がオン状態となって、図７（ｃ）に示すように、遮断制御回路１０６の出力端子ＯＵＴの電圧ＶｓｈｕｔはＬレベルの電圧に下がる。遮断ＭＯＳＦＥＴ１０５はターンオフし、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に遮断する。
整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが更に大きくなり、時刻ｔ７２から、ツェナーダイオード１２２がバイパスする電圧Ｖｚで、電圧Ｖｄｓがクランプされる（図７（ａ）参照）。なお、アクティブクランプ方式を用いて整流ＭＯＳＦＥＴ１０１でサージを吸収する場合には、アクティブクランプを構成するツェナーダイオードのツェナー電圧と、これと逆方向に接続されるダイオードの順方向電圧降下との和で電圧Ｖｄｓがクランプされる。
ここで、図７（ｂ）に示すように、整流器１０８の２端子間にサージ電流が流れる。このとき、整流ＭＯＳＦＥＴ１０１のドレインには大きなサージ電圧が印加されているが、整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の非反転入力端子ＩＮ＋とは遮断されているため、図７（ｂ）に示すように、コンパレータ１０２の非反転入力端子ＩＮ＋にはサージの高電圧は印加されない。
時刻ｔ７３にてサージの吸収が終わると、図７（ａ）に示すように、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが徐々に下がるが、その後しばらくの間高電圧が保持される。整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが遮断制御回路１０６のＮＭＯＳ２４の閾値電圧Ｖｔｈを下回るまでの間、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とは遮断され続け、コンパレータ１０２の非反転入力端子ＩＮ＋には高電圧は印加されない状態を保つ。
以上、図７のダンプロードの逆サージを印加したときの電圧・電流波形で示したように、第１実施形態における自律同期整流ＭＯＳＦＥＴの整流器１０８では、ダンプロードの逆サージが印加されて整流ＭＯＳＦＥＴ１０１のドレインの電圧が高くなる前に、整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の非反転入力端子ＩＮ＋とを遮断し、整流ＭＯＳＦＥＴ１０１のドレインの電圧が下がるまで、その遮断された状態を保持する。これにより、逆サージが印加されている最中に、整流ＭＯＳＦＥＴ１０１のドレインに印加される逆サージの高電圧がコンパレータ１０２の非反転入力端子ＩＮ＋に、すなわち、コンパレータ１０２の非反転入力端子ＩＮ＋に接続されたＭＯＳＦＥＴのゲートに印加されない。
続いて、第１実施形態における外部２端子の自律同期整流ＭＯＳＦＥＴの整流器１０８を用いたオルタネータ１４０（図５参照）を搭載した車両がエンジンを停止した場合を説明する。車両がエンジンを停止し、オルタネータ１４０を停止しても、このオルタネータ１４０にはバッテリ１１１が電気的に接続され続ける。このため、ロウサイドもしくはハイサイドのいずれかの整流器１０８の正極側主端子Ｋと負極側主端子Ａとの間には、バッテリ１１１のバッテリ電圧ＶＢが印加され続ける。バッテリ電圧ＶＢが印加された整流器１０８において、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓは、遮断制御回路１０６のＮＭＯＳ２４の閾値電圧Ｖｔｈ以上であり、遮断ＭＯＳＦＥＴ１０５はオフしている。よって、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とは遮断されている。遮断ＭＯＳＦＥＴ１０５のドレインには整流ＭＯＳＦＥＴ１０１のドレインの高電圧が印加されるので、遮断ＭＯＳＦＥＴ１０５のドレインからソースに向けてリーク電流が流れるが、そのリーク電流を抵抗性素子１１２が負極側主端子Ａへと流すので、コンパレータ１０２の非反転入力端子ＩＮ＋の電位は上がらない。すなわち、車両が停止しオルタネータ１４０が停止しているときも、整流ＭＯＳＦＥＴ１０１のドレインの高電圧がコンパレータ１０２の非反転入力端子ＩＮ＋に、すなわち、コンパレータ１０２の非反転入力端子ＩＮ＋に接続されたＭＯＳＦＥＴのゲートに印加されない。
以上、整流動作中においても、逆サージ印加中においても、車両停止中においても、コンパレータ１０２の非反転入力端子ＩＮ＋に接続されたＭＯＳＦＥＴのゲートに印加されないようにすることができ、コンパレータ１０２の非反転入力端子ＩＮ＋に接続されたＭＯＳＦＥＴのゲートへの高電圧印加による閾値電圧のシフトを防止できる。その結果、コンパレータ１０２のオン・オフを切り替える電圧がシフトし、整流ＭＯＳＦＥＴ１０１を適切なタイミングでオン・オフできなくなる現象を防止することができる。
次に、図８から図１１を参照して、第２実施形態における整流器１０８Ａを説明する。第２実施形態の整流器１０８Ａは、コンパレータ１０２やゲート駆動回路１１５などの制御回路１０７の各部に供給する電源を遮断して、高電圧印加による特性変動を引き起こすことなく正常に制御回路１０７の各部を動作させる。
図８は、第２実施形態における自律型の同期整流ＭＯＳＦＥＴの整流器を示す回路図である。
第２実施形態の自律型の同期整流ＭＯＳＦＥＴの整流器１０８Ａは、図１に示す第１実施形態における整流器１０８に対し、遮断制御回路１０６にコンデンサ電圧出力端子ＶＣＯＵＴが追加された遮断制御回路１０６Ａを備え、コンパレータ１０２の電源電圧端子ＶＣＣが、遮断制御回路１０６Ａのコンデンサ電圧出力端子ＶＣＯＵＴに接続される。コンデンサ電圧出力端子ＶＣＯＵＴからは、電圧Ｖｃｃが出力される。
更にコンパレータ１０２の後段には、ゲート駆動回路１１５が設けられる。コンパレータ１０２の出力端子ＣＯＵＴがゲート駆動回路１１５の入力端子ＩＮに接続され、ゲート駆動回路１１５の出力端子ＧＯＵＴが整流ＭＯＳＦＥＴ１０１のゲートに接続される。また、遮断制御回路１０６Ａのコンデンサ電圧出力端子ＶＣＯＵＴがゲート駆動回路１１５の電源電圧端子ＶＣＣに接続され、ゲート駆動回路１１５のグランド端子ＧＮＤは、整流器１０８Ａの負極側主端子Ａに接続される。コンパレータ１０２は、第１実施形態のコンパレータ１０２（図２参照）と同じものを用いる。第１実施形態の整流器１０８（図１参照）と同様に、ゲート駆動回路１１５を備えていなくてもよい。その場合には、コンパレータ１０２の出力で整流ＭＯＳＦＥＴ１０１のゲートを駆動することになる。また、第１実施形態の整流器１０８が、ゲート駆動回路１１５（図８参照）を備えていてもよい。
図９は、第２実施形態における整流器１０８Ａの遮断制御回路１０６Ａの一例の回路図である。
図９に示す遮断制御回路１０６Ａの構成を説明する。第１実施形態の遮断制御回路１０６（図３参照）に対し、抵抗Ｒ１，Ｒ４，Ｒ５，Ｒ６、ＰＭＯＳ１７，１８、ＮＭＯＳ２５，２６，２７、ダイオードＤ２，Ｄ３、定電流回路ＣＣ３，ＣＣ４，ＣＣ５、ＣＣ６が追加され、更にコンデンサ電圧出力端子ＶＣＯＵＴを含んで構成される。
先ず、遮断制御回路１０６Ａの出力端子ＯＵＴに係る構成について説明する。
ドレイン電圧入力端子ＶＤＩＮは、抵抗Ｒ１と定電流回路ＣＣ３とＮＭＯＳ２５とを介してグランド端子ＧＮＤに接続され、更に抵抗Ｒ４を介してＮＭＯＳ２４のゲートに接続される。ＮＭＯＳ２４のソースは、ダイオードＤ２を介してグランド端子ＧＮＤに接続され、ＮＭＯＳ２４のドレインは出力端子ＯＵＴに接続される。これにより、ドレイン電圧入力端子ＶＤＩＮの電圧Ｖｄｓが（ＮＭＯＳ２４の閾値電圧Ｖｔｈ＋ダイオードＤ２の順方向電圧降下Ｖｆ）以上のときに、ＮＭＯＳ２４がターンオンする。よって出力端子ＯＵＴの電圧ＶｓｈｕｔをＬレベルとして、遮断ＭＯＳＦＥＴ１０５をオフすることができる。抵抗Ｒ１と定電流回路ＣＣ３との接続ノードは、ＰＭＯＳ１６のゲートに接続される。ＮＭＯＳ２５のゲートはＰＭＯＳ１６のドレインに接続され、ＰＭＯＳ１６とＮＭＯＳ２５とは、ラッチ回路を構成する。これにより、ドレイン電圧入力端子ＶＤＩＮの状態を検知可能とすると共に、ドレイン電圧入力端子ＶＤＩＮとグランド端子ＧＮＤとの間を遮断して消費電流を低減可能である。
コンデンサ電圧入力端子ＶＣＩＮは、ＰＭＯＳ１６と定電流回路ＣＣ２とを介して出力端子ＯＵＴに接続される。出力端子ＯＵＴは、ＮＭＯＳ２４とダイオードＤ２とを介してグランド端子ＧＮＤに接続される。ダイオードＤ２をＮＭＯＳ２４とグランド端子ＧＮＤの間に入れることで、ＮＭＯＳ２４をオンもしくはオフするときの電圧Ｖｄｓの閾値は、ダイオードＤ２の順方向電圧降下Ｖｆだけ大きくなり、電圧Ｖｄｓにノイズが加わったときの誤動作を抑制することができる。
コンデンサ電圧入力端子ＶＣＩＮは更に、ダイオードＤ１とＮＭＯＳ２６と抵抗Ｒ５とを介してＮＭＯＳ２４のゲートに接続される。ＮＭＯＳ２６のゲートは、ＮＭＯＳ２４のドレインかつ出力端子ＯＵＴに接続される。このＮＭＯＳ２６により、出力端子ＯＵＴの電圧ＶｓｈｕｔがＨレベルのときにＮＭＯＳ２４のゲート電圧を持ち上げて、電圧Ｖｄｓに対する電圧Ｖｓｈｕｔの特性にヒステリシスを持たせることができる。
次いで、遮断制御回路１０６Ａのコンデンサ電圧出力端子ＶＣＯＵＴに係る構成について説明する。
ドレイン電圧入力端子ＶＤＩＮは、抵抗Ｒ６と定電流回路ＣＣ４とＮＭＯＳ２７とを介してグランド端子ＧＮＤに接続される。コンデンサ電圧入力端子ＶＣＩＮは、ＰＭＯＳ１７とダイオードＤ３と定電流回路ＣＣ５とを介して、抵抗Ｒ６と定電流回路ＣＣ４との接続ノードに接続され、更にＰＭＯＳ１８を介してコンデンサ電圧出力端子ＶＣＯＵＴに接続される。コンデンサ電圧出力端子ＶＣＯＵＴは、ＮＭＯＳ２７のゲートに接続されると共に、定電流回路ＣＣ６を介してグランド端子ＧＮＤに接続される。ＮＭＯＳ２４のドレインかつ出力端子ＯＵＴは、ＰＭＯＳ１７のゲートに接続される。ＰＭＯＳ１７のドレインは、ＰＭＯＳ１８のゲートに接続される。
図１０（ａ）〜（ｃ）は、第２実施形態の遮断制御回路１０６Ａの動作を示すグラフである。図１０（ａ）は、電圧Ｖｄｓと電圧Ｖｓｈｕｔとの関係を示すグラフである。図１０（ｂ）は、電圧Ｖｄｓと電圧Ｖｃｃとの関係を示すグラフである。図１０（ｃ）は、電圧ＶｄｓとＰＭＯＳ１６の導通状態を示すグラフである。以下、図９と図１０とを参照しつつ、遮断制御回路１０６Ａの動作を説明する。
整流動作中、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが降下する場合を説明する。
《Ｖｄｓ≧Ｖｃ＋Ｖｔｈ２》
最初、電圧Ｖｄｓが、（コンデンサ電圧入力端子ＶＣＩＮの電圧Ｖｃ＋ＰＭＯＳ１６の閾値電圧Ｖｔｈ２）以上であり、ＰＭＯＳ１６とＮＭＯＳ２５とはオフしている（図１０（ｃ）参照）。このとき電圧Ｖｄｓは、（ＮＭＯＳ２４の閾値電圧Ｖｔｈ＋ダイオードＤ２の順方向電圧降下Ｖｆ）以上なので、ＮＭＯＳ２４はオンしている。出力端子ＯＵＴの電圧ＶｓｈｕｔはＬレベルとなる（図１０（ａ）参照）。これにより遮断制御回路１０６Ａは、遮断ＭＯＳＦＥＴ１０５をオフし、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に遮断する。
出力端子ＯＵＴの電圧ＶｓｈｕｔはＬレベルなので、ＮＭＯＳ２５とＮＭＯＳ２６はオフし、ＰＭＯＳ１７はオンしている。ＰＭＯＳ１８のゲートに電圧Ｖｃと等しいＨレベルの電圧が印加され、ＰＭＯＳ１８はオフする。これによりコンデンサ電圧出力端子ＶＣＯＵＴの電圧Ｖｃｃは、Ｌレベルの電圧（図１０（ｂ）参照）となる。よって、コンパレータ１０２の電源電圧端子ＶＣＣには、コンデンサ１０４の電圧Ｖｃが印加されない状態となる。
《Ｖｄｓ＜Ｖｃ＋Ｖｔｈ２》
次に電圧Ｖｄｓが（電圧Ｖｃ＋ＰＭＯＳ１６の閾値電圧Ｖｔｈ２）を下回ると、ＰＭＯＳ１６がターンオンし（図１０（ｃ）参照）、以降はＰＭＯＳ１６のオン状態とＮＭＯＳ２５のオン状態とが保持される。ＰＭＯＳ１６がオンすることで、定電流回路ＣＣ２とＮＭＯＳ２４は、第１実施形態の遮断制御回路１０６（図３参照）と同じ遮断制御の動作が可能となる。ＮＭＯＳ２５はオンしているので、抵抗Ｒ１に電流が流れ、抵抗Ｒ１で電圧低下する。
このとき電圧Ｖｄｓは、（ＮＭＯＳ２４の閾値電圧Ｖｔｈ＋ダイオードＤ２の順方向電圧降下Ｖｆ）以上なので、ＮＭＯＳ２４はオンしており、出力端子ＯＵＴの電圧Ｖｓｈｕｔは引き続きＬレベルとなり（図１０（ａ）参照）、遮断ＭＯＳＦＥＴ１０５をオフする。コンデンサ電圧出力端子ＶＣＯＵＴの電圧Ｖｃｃも、引き続きＬレベルの電圧（図１０（ｂ）参照）となる。
つまりＮＭＯＳ２４がオン状態ならば、ＰＭＯＳ１６のオン・オフにかかわらず、出力端子ＯＵＴの電圧ＶｓｈｕｔはＬレベルの電圧となり、ＮＭＯＳ２６はオフする。ＮＭＯＳ２６がオフしていると、抵抗Ｒ４および抵抗Ｒ５には電流が流れず、抵抗Ｒ４での電圧低下はない。よって、電圧Ｖｄｓが（ＮＭＯＳ２４の閾値電圧Ｖｔｈ＋ダイオードＤ２の順方向電圧降下Ｖｆ）を下回ると、ＮＭＯＳ２４がターンオフする。
《Ｖｄｓ＜Ｖｔｈ＋Ｖｆ》
更に電圧Ｖｄｓが降下して、（ＮＭＯＳ２４の閾値電圧Ｖｔｈ＋ダイオードＤ２の順方向電圧降下Ｖｆ）を下回ると、ＮＭＯＳ２４がターンオフし、出力端子ＯＵＴの電圧ＶｓｈｕｔはＨレベルとなる（図１０（ａ）参照）。これにより遮断制御回路１０６Ａは、遮断ＭＯＳＦＥＴ１０５をオンし、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に接続する。
このＮＭＯＳ２４のターンオフによりＮＭＯＳ２６がターンオンし、抵抗Ｒ５を介してＮＭＯＳ２４のゲートにバイアスを掛ける。これにより、ＮＭＯＳ２４はヒステリシス特性を持つようになる。
更にＮＭＯＳ２４のターンオフによりＰＭＯＳ１７がターンオフし、ＰＭＯＳ１７のターンオフによりＰＭＯＳ１８がターンオンする。ＰＭＯＳ１８のターンオンにより、コンデンサ電圧出力端子ＶＣＯＵＴはコンデンサ電圧入力端子ＶＣＩＮと導通し、電圧Ｖｃｃは電圧Ｖｃと等しいＨレベルの電圧（図１０（ｂ）参照）となる。よってコンパレータ１０２の電源電圧端子ＶＣＣには、コンデンサ１０４の電圧Ｖｃが印加され、コンパレータ１０２は駆動可能な状態となる。
《Ｖｄｓ＜０》
更に電圧Ｖｄｓが下がり負の値になると、コンパレータ１０２が出力を切り替えて整流ＭＯＳＦＥＴ１０１をターンオンし、整流電流を流す。このときＰＭＯＳ１６とＮＭＯＳ２６，２５はオンしており、ＮＭＯＳ２４はオフしている。
以降は、整流動作中に整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが上昇する場合を順に説明する。
《Ｖｄｓ≧０》
電圧Ｖｄｓが上昇し、負から０または正の値になると、コンパレータ１０２が出力を切り替えて整流ＭＯＳＦＥＴ１０１をターンオフする。このとき、ＮＭＯＳ２６はオンしているので、コンデンサ電圧入力端子ＶＣＩＮから抵抗Ｒ４，Ｒ５を通ってドレイン電圧入力端子ＶＤＩＮへ電流が流れ、抵抗Ｒ４による電圧低下が生じる。この電圧低下をヒステリシス電圧Ｖｈとする。
《Ｖｄｓ≧Ｖｔｈ＋Ｖｆ＋Ｖｈ》
更に電圧Ｖｄｓが上昇し、（閾値電圧Ｖｔｈ＋順方向電圧降下Ｖｆ＋ヒステリシス電圧Ｖｈ）以上になると、ＮＭＯＳ２４がターンオンし、出力端子ＯＵＴの電圧Ｖｓｈｕｔは、Ｌレベルとなる（図１０（ａ）参照）。これにより遮断制御回路１０６Ａは、遮断ＭＯＳＦＥＴ１０５をターンオフし、整流ＭＯＳＦＥＴ１０１のドレインと制御回路１０７のコンパレータ１０２の非反転入力端子ＩＮ＋とを電気的に遮断する。
第２実施形態ではヒステリシス電圧Ｖｈにより、コンパレータ１０２の非反転入力端子ＩＮ＋の接続と遮断とを繰り返す振動を抑止することができる。なお、このヒステリシスは、電圧Ｖｄｓの変化が常に急峻である場合には不要である。その場合、第２実施形態の遮断制御回路１０６Ａ（図９参照）からダイオードＤ１、ＮＭＯＳ２６、抵抗Ｒ４，Ｒ５を除いて、この遮断制御回路１０６Ａを簡素に構成することができる。
このＮＭＯＳ２４のターンオンにより、ＮＭＯＳ２６がターンオフし、ＰＭＯＳ１７がターンオンする。ＰＭＯＳ１７のターンオンにより、ＰＭＯＳ１８はターンオフする。ＰＭＯＳ１８のターンオフにより、コンデンサ電圧出力端子ＶＣＯＵＴはコンデンサ電圧入力端子ＶＣＩＮと遮断され、電圧ＶｃｃはＬレベルの電圧（図１０（ｂ）参照）となる。よって、コンパレータ１０２の電源電圧端子ＶＣＣには、コンデンサ１０４の高電圧が印加されない状態となる。
ダイオードＤ２をＮＭＯＳ２４とグランド端子ＧＮＤの間に接続することで、遮断ＭＯＳＦＥＴ１０５をターンオンおよびターンオフするときの電圧Ｖｄｓの閾値を順方向電圧降下Ｖｆだけ大きくすることができる。これにより、ノイズ電圧が加わったときの遮断ＭＯＳＦＥＴ１０５のターンオフの誤動作を起こりにくくすることができる。
また、ノイズ電圧が充分に小さいならば、ダイオードＤ２を除いてもよい。ダイオードＤ２を除くことで、コンパレータの入力非反転入力端子ＩＮ＋に印加される電圧をその分小さくすることができると共に、この遮断制御回路１０６Ａを簡素に構成することができる。
《Ｖｄｓ≧Ｖｃ＋Ｖｔｈ２＋Ｖｒ１》
更に電圧Ｖｄｓが上昇し、（電圧Ｖｃ＋ＰＭＯＳ１６の閾値電圧Ｖｔｈ２＋抵抗Ｒ１の電圧低下Ｖｒ１）以上になると、ＰＭＯＳ１６とＮＭＯＳ２５とがターンオフし（図１０（ｃ）参照）、以降ＰＭＯＳ１６のオフ状態とＮＭＯＳ２５のオフ状態とが保持される。ＰＭＯＳ１６とＮＭＯＳ２５とがオフすると、ドレイン電圧入力端子ＶＤＩＮからグランド端子ＧＮＤに流れる電流と、コンデンサ電圧入力端子ＶＣＩＮからグランド端子ＧＮＤに流れる電流とが抑制できる。コンデンサ電圧入力端子ＶＣＩＮからの電流を抑制できると、制御回路１０７の電源として用いているコンデンサ１０４の電荷の消費を抑え、コンデンサ１０４の容量を小さくすることができ、コンデンサ１０４のコストや実装面積を低減することができる。
コンデンサ電圧入力端子ＶＣＩＮの電圧Ｖｃを１２Ｖ、ＰＭＯＳ１６の閾値電圧Ｖｔｈ２を−１．５Ｖ、ＮＭＯＳ２４の閾値電圧Ｖｔｈを１．５Ｖ、ＰＭＯＳ１６をオフにするときの抵抗Ｒ１の電圧低下Ｖｒ１を０．５Ｖとし、ヒステリシス電圧Ｖｈを考慮しないものとする。整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが降下するときは、電圧Ｖｄｓが１０．５Ｖを下回るとＰＭＯＳ１６がオンし、１．５Ｖを下回るとコンパレータ１０２の非反転入力端子ＩＮ＋の遮断を解除する。整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが上昇するときは、電圧Ｖｄｓが１．５Ｖ以上になるとコンパレータ１０２の非反転入力端子ＩＮ＋を遮断し、電圧Ｖｄｓが１１Ｖ以上になるとＰＭＯＳ１６がオフする。すなわち、コンパレータ１０２の非反転入力端子ＩＮ＋の遮断と接続の動作を妨げることなく、遮断制御回路１０６Ａの消費電流を抑制できる。
以上説明したように、第２実施形態の遮断制御回路１０６Ａ（図９参照）は、ＰＭＯＳ１６とＮＭＯＳ２５から成るラッチ回路、ダイオードＤ１とＮＭＯＳ２６と抵抗Ｒ４，Ｒ５から成るヒステリシス付与回路、ノイズに強くするためのダイオードＤ２を備える。これらの回路や素子は、第１実施形態の遮断制御回路１０６（図２参照）に適用してもよい。
逆サージが整流器１０８Ａの正極側主端子Ｋと負極側主端子Ａとの間に印加された場合を考える。整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが、ＮＭＯＳ２４の閾値電圧ＶｔｈとダイオードＤ２の順方向電圧降下Ｖｆとの和を上回ると、ＮＭＯＳ２４がオンする。このとき出力端子ＯＵＴの電圧Ｖｓｈｕｔは、Ｌレベルの電圧（図１０（ａ）参照）となり、遮断ＭＯＳＦＥＴ１０５が正極側主端子Ｋと非反転入力端子ＩＮ＋とを電気的に遮断する。
ＮＭＯＳ２４がオンするとＰＭＯＳ１７がオンし、ＰＭＯＳ１８のゲートには電圧Ｖｃに等しいＨレベルの電圧が印加され、ＰＭＯＳ１８はオフする。コンデンサ電圧出力端子ＶＣＯＵＴの電圧Ｖｃｃは、Ｌレベルの電圧（図１０（ｂ）参照）となる。
これにより、逆サージの印加中、コンパレータ１０２の電源電圧端子ＶＣＣには、コンデンサ１０４の高電圧が印加されない状態となる。
車両が停止して整流器１０８Ａの正極側主端子Ｋと負極側主端子Ａの間にバッテリ１１１の高電圧が印加され続ける場合を考える。整流器１０８Ａの正極側主端子Ｋと負極側主端子Ａの間にバッテリ１１１の高電圧が印加され続けて十分に時間が経つと整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓとコンデンサ１０４の電圧Ｖｃとは、ほぼ同じになる。この電圧においては、ＰＭＯＳ１６がオフ状態となり、ＰＭＯＳ１６のオフ状態とＮＭＯＳ２５のオフ状態とが保持される。ＰＭＯＳ１６とＮＭＯＳ２５とがオフすると、ドレイン電圧入力端子ＶＤＩＮからグランド端子ＧＮＤに流れる電流と、コンデンサ電圧入力端子ＶＣＩＮからグランド端子ＧＮＤへ流れる電流とを抑制できる。すなわち、車両停止時においても、遮断制御回路１０６Ａが流し続ける消費電流を抑制することができる。これにより、オルタネータを接続するバッテリ１１１の電荷の漏洩を抑えることができる。
更に整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが、ＮＭＯＳ２４の閾値電圧ＶｔｈとダイオードＤ２の順方向電圧降下Ｖｆとの和を上回ると、ＮＭＯＳ２４がオンする。出力端子ＯＵＴの電圧Ｖｓｈｕｔは、Ｌレベルの電圧（図１０（ａ）参照）となり、遮断ＭＯＳＦＥＴ１０５が正極側主端子Ｋと非反転入力端子ＩＮ＋とを電気的に遮断する。
ＮＭＯＳ２４がオンするとＰＭＯＳ１７がオンし、ＰＭＯＳ１８がオフする。コンデンサ電圧出力端子ＶＣＯＵＴの電圧Ｖｃｃは、Ｌレベルの電圧（図１０（ｂ）参照）となる。
これにより、車両停止中、コンパレータ１０２の電源電圧端子ＶＣＣには、コンデンサ１０４の高電圧が印加されない状態となる。
図１１は、第２実施形態の整流器が備えるゲート駆動回路を示す回路図である。
ゲート駆動回路１１５は、ＰＭＯＳ３０ｃ、３２ｃとＮＭＯＳ３１ｃ、３３ｃから成る２段のＣＭＯＳバッファで構成される。ゲート駆動回路１１５により、コンパレータ１０２の出力に基づき、整流ＭＯＳＦＥＴ１０１のゲートをより高速に駆動できる。図１１では、２段のＣＭＯＳバッファの例を示したが、他の段数でも構わない。
第２実施形態の整流器１０８Ａを用いると、整流動作時、逆サージ印加時、車両停車時ともに、整流ＭＯＳＦＥＴ１０１のドレインに高電圧が印加されると、コンパレータ１０２の電源電圧端子ＶＣＣに高電圧が印加されないのに加えて、ゲート駆動回路１１５の電源電圧端子ＶＣＣにも高電圧が印加されない。図１１のゲート駆動回路１１５において、ゲート駆動回路１１５の電源電圧端子ＶＣＣに高電圧が印加されると、ゲート駆動回路１１５を構成する一部のＭＯＳＦＥＴのゲートとソースもしくはゲートと基板の間にその高電圧が印加され、これらのＭＯＳＦＥＴのゲート酸化膜の信頼性を損なうことがある。第２実施形態の整流器１０８Ａを用いて、ゲート駆動回路１１５の電源電圧端子ＶＣＣに高電圧が印加されないようにすることで、ゲート駆動回路１１５を構成するＭＯＳＦＥＴの信頼性を確保することができる。
以上説明したように、図８の整流器１０８Ａおよび図９の遮断制御回路１０６Ａを用いると、整流動作時、逆サージ印加時、車両停車時ともに、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが高電圧になると、第１の実施形態と同様に、整流ＭＯＳＦＥＴ１０１のドレインとコンパレータ１０２の入力非反転入力端子ＩＮ＋とを遮断してコンパレータ１０２の入力非反転入力端子ＩＮ＋に高電圧が印加されないようにするとともに、コンパレータ１０２の電源電圧端子ＶＣＣとコンデンサ１０４とを遮断してコンパレータ１０２の電源電圧端子ＶＣＣにも高電圧が印加されないようにできる。図２のコンパレータ１０２において、コンデンサ１０４に接続される電源電圧端子ＶＣＣに高電圧が印加されると、コンパレータ１０２の入力端子に接続されたＰＭＯＳ１４とＰＭＯＳ１５の基板に高電圧が印加される。これにより、ＰＭＯＳ１４とＰＭＯＳ１５のゲート絶縁膜に電界が掛かって、ＰＭＯＳ１４とＰＭＯＳ１５の閾値電圧をシフトさせうる。コンパレータ１０２の電源電圧端子ＶＣＣの遮断で、コンパレータ１０２を構成するＰＭＯＳ１４とＰＭＯＳ１５の閾値電圧のシフトを防止することができる。これにより、コンパレータ１０２のオン・オフを切り替える電圧がシフトし、整流ＭＯＳＦＥＴ１０１を適切なタイミングでオン・オフできなくなる現象を防止することができる。
次に、図１２から図１４を参照して、第３実施形態における整流器１０８Ｂを説明する。第３実施形態の整流器１０８Ｂは、コンパレータ１０２の非反転入力端子ＩＮ＋と入力反転入力端子ＩＮ−との間に短絡ＭＯＳＦＥＴ１１８を設け、非反転入力端子ＩＮ＋を整流ＭＯＳＦＥＴ１０１のドレインから遮断したのち、非反転入力端子ＩＮ＋を反転入力端子ＩＮ−に電気的に短絡する。これにより抵抗性素子１１２による特性変化を抑止し、かつ非反転入力端子ＩＮ＋のフローティング状態を防ぐことができる。
図１２に示す整流器１０８Ｂは、図８に示す第２実施形態の整流器１０８Ａに対し、遮断制御回路１０６Ａに第２出力端子ＯＵＴ２を備え、コンパレータ１０２の非反転入力端子ＩＮ＋と入力反転入力端子ＩＮ−との間に、ダイオード１１７と短絡ＭＯＳＦＥＴ１１８を直列に接続する。遮断制御回路１０６Ｂの第２出力端子ＯＵＴ２は、短絡ＭＯＳＦＥＴ１１８のゲートに接続される。ここで、第２出力端子ＯＵＴ２の印加電圧を、電圧Ｖｓｈｏｒｔという。
図１３は、第３実施形態の整流器１０８Ｂが備える遮断制御回路１０６Ｂの一例の回路図である。
図１３に示す遮断制御回路１０６Ｂは、図１２に示す遮断制御回路１０６Ａに対し、ＰＭＯＳ１９とＮＭＯＳ２８とが追加されている。ＰＭＯＳ１９とＮＭＯＳ２８とがＣＭＯＳインバータを構成し、このＣＭＯＳインバータの入力側はＰＭＯＳ１６のドレインに接続される。このＣＭＯＳインバータの出力側は、第２出力端子ＯＵＴ２に接続される。
図１４（ａ）〜（ｄ）は、第３実施形態の遮断制御回路１０６Ｂの動作を示すグラフである。図１４（ａ）は、電圧Ｖｄｓと電圧Ｖｓｈｕｔとの関係を示すグラフである。図１４（ｂ）は、電圧Ｖｄｓと電圧Ｖｃｃとの関係を示すグラフである。図１４（ｃ）は、電圧ＶｄｓとＰＭＯＳ１６の導通状態を示すグラフである。図１４（ｄ）は、電圧Ｖｄｓと電圧Ｖｓｈｏｒｔとの関係を示すグラフである。以下、図１３と図１４（ｄ）とを参照しつつ、遮断制御回路１０６Ｂの動作の動作を説明する。なお、図１４（ａ）〜（ｃ）は、図１０（ａ）〜（ｃ）と同様な関係を示すグラフである。
《Ｖｄｓ＜Ｖｃ＋Ｖｔｈ２》
整流動作中、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが降下する場合を説明する。電圧Ｖｄｓが、（電圧Ｖｃ＋ＰＭＯＳ１６の閾値電圧Ｖｔｈ２）を下回り、ＰＭＯＳ１６がターンオンすると、ＰＭＯＳ１９とＮＭＯＳ２８とからなるＣＭＯＳインバータに電圧Ｖｃに等しいＨレベルの電圧が入力され、このＣＭＯＳインバータからＬレベルの電圧が出力される。よって第２出力端子ＯＵＴ２の電圧ＶｓｈｏｒｔはＬレベルの電圧（図１４（ｄ）参照）となり、短絡ＭＯＳＦＥＴ１１８がオフし、コンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とが遮断される。その結果、コンパレータ１０２の非反転入力端子ＩＮ＋には整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄが、コンパレータ１０２の反転入力端子ＩＮ−には整流ＭＯＳＦＥＴ１０１のソース電圧Ｖｓが入力され、整流器１０８ｕｌは自律型の同期整流の動作を行うことができるようになる。
《Ｖｄｓ≧Ｖｃ＋Ｖｔｈ２＋Ｖｒ１》
整流動作中、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが上昇する場合を説明する。電圧Ｖｄｓが（電圧Ｖｃ＋ＰＭＯＳ１６の閾値電圧Ｖｔｈ２＋抵抗Ｒ１による電圧低下Ｖｒ１）以上となり、ＰＭＯＳ１６がターンオフすると、ＰＭＯＳ１９とＮＭＯＳ２８とからなるＣＭＯＳインバータにＬレベルの電圧が入力され、このＣＭＯＳインバータから電圧Ｖｃに等しいＨレベルの電圧が出力される。よって第２出力端子ＯＵＴ２の電圧Ｖｓｈｏｒｔは電圧Ｖｃに等しいＨレベルの電圧（図１４（ｄ）参照）となり、短絡ＭＯＳＦＥＴ１１８がオンし、コンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とが短絡される。その結果、コンパレータ１０２の非反転入力端子ＩＮ＋の電圧が整流ＭＯＳＦＥＴ１０１のソースと同じＬレベルの電圧になり、整流動作時に、コンパレータ１０２の非反転入力端子ＩＮ＋に接続されたＰＭＯＳ１５（図２参照）のゲートに高電圧が印加されない状態となる。
逆サージが整流器１０８の正極側主端子Ｋと負極側主端子Ａとの間に印加された場合、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが（電圧Ｖｃ＋ＰＭＯＳ１６の閾値電圧Ｖｔｈ２＋抵抗Ｒ１による電圧低下Ｖｒ１）以上となると、整流動作時と同じくＰＭＯＳ１６がターンオフする。第２出力端子ＯＵＴ２の電圧Ｖｓｈｏｒｔは、電圧Ｖｃに等しいＨレベルの電圧となり、短絡ＭＯＳＦＥＴ１１８がオンして、コンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とが短絡される。その結果、コンパレータ１０２の非反転入力端子ＩＮ＋の電圧が整流ＭＯＳＦＥＴ１０１のソースと同じＬレベルの電圧となり、逆サージ印加時に、コンパレータ１０２の入力非反転入力端子ＩＮ＋に接続されたＰＭＯＳ１５（図２参照）のゲートに高電圧が印加されない状態となる。
車両が停止して整流器１０８の正極側主端子Ｋと負極側主端子Ａの間にバッテリ１１１の高電圧が長時間印加され続けた場合、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間の電圧Ｖｄｓが（電圧Ｖｃ＋ＰＭＯＳ１６の閾値電圧Ｖｔｈ２＋抵抗Ｒ１による電圧低下Ｖｒ１）以上になると、整流動作時と同じくＰＭＯＳ１６がオフする。第２出力端子ＯＵＴ２の電圧Ｖｓｈｏｒｔは、電圧Ｖｃに等しいＨレベルの電圧となり、短絡ＭＯＳＦＥＴ１１８がオンして、コンパレータ１０２の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とが短絡される。その結果、コンパレータ１０２の非反転入力端子ＩＮ＋の電圧が整流ＭＯＳＦＥＴ１０１のソースと同じＬレベルの電圧となり、逆サージ印加時に、コンパレータ１０２の入力非反転入力端子ＩＮ＋に接続されたＰＭＯＳ１５（図２参照）のゲートに高電圧が印加されない状態となる。
第３の実施形態の整流器１０８では、整流動作時、逆サージ印加時、車両停車時ともに、整流ＭＯＳＦＥＴ１０１のドレインに高電圧が印加されると、短絡ＭＯＳＦＥＴ１１８がオンして、コンパレータ１０２の非反転入力端子ＩＮ＋が反転入力端子ＩＮ−が短絡され、コンパレータ１０２の非反転入力端子ＩＮ＋に高電圧が印加されない状態となる。コンパレータ１０２の非反転入力端子ＩＮ＋に接続されたＰＭＯＳ１５（図２参照）のゲートに高電圧が印加されない状態になり、ＰＭＯＳ１５（図２参照）の閾値電圧のシフトを防止することができる。これにより、コンパレータ１０２のオン・オフを切り替える電圧がシフトし、整流ＭＯＳＦＥＴ１０１を適切なタイミングでオン・オフできなくなる現象を防止することができる。
以上、本発明の整流器１０８をオルタネータに用いる場合を説明したが、本発明の整流器１０８は、電源の整流回路にも用いることができる。
図１５は、自律型の整流器１０８を用いた第４実施形態の電源１５０の概略構成を示す回路図である。
図１５に示すように、自律型の同期整流ＭＯＳＦＥＴの整流器１０８を用いた電源１５０は、第１実施形態のオルタネータ１４０（図５参照）と同様に整流回路１３０を備え、発電部の代わりに三相交流電源１５１に接続され、バッテリ１１１の代わりに平滑コンデンサ１５２と負荷１５３とに接続されている。
三相交流電源１５１は、ノードＮｕ，Ｎｖ，Ｎｗに接続されており、３相交流電圧を印加する。平滑コンデンサ１５２は、整流回路１３０が印加する直流電圧を平滑化する。負荷１５３は、直流電圧が印加されて電力を消費する。
整流器１０８は、例えば第１実施形態の整流器１０８と同様である。この整流器１０８を電源に用いることで、同期整流ＭＯＳＦＥＴのドレインに平滑コンデンサ１５２の高電圧が印加されても、高電圧印加による特性変動を引き起こすことなく、低損失な整流を行うことができる。
なお、電源１５０に用いられるのは第１実施形態の整流器１０８に限られず、第２実施形態の整流器１０８Ａや、第３実施形態の整流器１０８Ｂを用いてもよく、限定されない。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。
１０１ 整流ＭＯＳＦＥＴ
１０２ コンパレータ （判定回路）
１０３，１１７ ダイオード
１０４ コンデンサ
１０５ 遮断ＭＯＳＦＥＴ
１０６，１０６Ａ，１０６Ｂ 遮断制御回路
１０７ 制御回路
１０８，１０８Ａ，１０８Ｂ 整流器
１０９ 回転子コイル
１１０ｕｖ，１１０ｖｗ，１１０ｗｕ 固定子コイル
１１１ バッテリ
１１２ 抵抗性素子
１１３ キャパシタ
１１５ ゲート駆動回路
１１８ 短絡ＭＯＳＦＥＴ
１３０ 整流回路
１４０ オルタネータ
１５０ 電源
１５１ 三相交流電源
１５２ 平滑コンデンサ
１５３ 負荷
１１〜１９ ＰＭＯＳ （Ｐ型ＭＯＳＦＥＴ）
２１〜２８ ＮＭＯＳ （Ｎ型ＭＯＳＦＥＴ）
３０ｃ，３２ｃ ハイ側Ｐ型ＭＯＳＦＥＴ
３１ｃ，３３ｃ ロウ側Ｎ型ＭＯＳＦＥＴ
ＣＣ１〜ＣＣ６ 定電流回路
Ｄ１〜Ｄ３ ダイオード
ＩＮ＋ 非反転入力端子
ＩＮ− 反転入力端子
Ｖｄｓ ドレイン・ソース間の電圧
Ｎｕ，Ｎｖ，Ｎｗ ノード （交流端子）
Ｎｐ，Ｎｎ ノード （直流端子）
Ｋ 正極側主端子 （一対の主端子のうち一方）
Ａ 負極側主端子 （一対の主端子のうち他方）
ＯＵＴ 出力端子
ＣＯＵＴ 出力端子
ＧＯＵＴ 出力端子
ＧＮＤ グランド端子
ＶＣＣ 電源電圧端子
ＶＤＩＮ ドレイン電圧入力端子
ＶＣＩＮ コンデンサ電圧入力端子
ＶＣＯＵＴ コンデンサ電圧出力端子
ＯＵＴ２ 第２出力端子

Claims (9)

  1. 整流を行う整流ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、
    前記制御回路に電源を供給するコンデンサと、
    を備えており、
    前記制御回路は、
    前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路と、を備え、
    前記コンパレータの第１の入力端子が、前記コンパレータを構成する複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのゲートに接続され、前記第１の所定電圧が前記コンデンサにより供給される電源の電圧を下回ることにより、前記コンパレータを構成するＭＯＳＦＥＴの閾値電圧のシフトに起因する前記整流ＭＯＳＦＥＴのオン・オフのタイミングのシフトを防止する、
    ことを特徴とする整流器。
  2. 整流を行う整流ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、
    を備えており、
    前記制御回路は、
    前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路と、を備え、
    前記遮断制御回路は、前記整流ＭＯＳＦＥＴのドレインをゲートに接続したＮ型ＭＯＳＦＥＴを備え、前記Ｎ型ＭＯＳＦＥＴがオンすることで前記遮断ＭＯＳＦＥＴをオフにし、前記Ｎ型ＭＯＳＦＥＴがオフすることで前記遮断ＭＯＳＦＥＴをオンにする、
    ことを特徴とする整流器。
  3. 整流を行う整流ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、
    を備えており、
    前記制御回路は、
    前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路と、
    前記コンパレータの第１の入力端子と第２の入力端子との間に接続されるキャパシタと、を備える、
    ことを特徴とする整流器。
  4. 整流を行う整流ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、
    を備えており、
    前記制御回路は、
    前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路と、
    前記コンパレータの第１の入力端子と前記整流ＭＯＳＦＥＴとのソースとの間を短絡する抵抗と、を備える、
    ことを特徴とする整流器。
  5. 整流を行う整流ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、
    を備えており、
    前記制御回路は、
    前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路と、
    前記コンパレータの第１の入力端子と前記整流ＭＯＳＦＥＴとのソースとの間を短絡する短絡ＭＯＳＦＥＴと、を備え、
    前記遮断制御回路は、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧よりも高い第２の所定電圧以上であるときに前記短絡ＭＯＳＦＥＴをオンにし、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第２の所定電圧未満であるときに前記短絡ＭＯＳＦＥＴをオフにする回路を備える、
    ことを特徴とする整流器。
  6. 整流を行う整流ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、
    前記制御回路に電源を供給するコンデンサと、
    を備えており、
    前記制御回路は、
    前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路と、を備え、
    前記遮断制御回路は、前記整流ＭＯＳＦＥＴのドレインの電圧が所定電圧以上であるときに前記コンデンサの正極の端子と前記コンパレータの電源電圧端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が所定電圧未満であるときに前記コンデンサの正極の端子と前記コンパレータの電源電圧端子との間を電気的に導通させる回路を備える、
    ことを特徴とする整流器。
  7. 整流を行う整流ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインを第１の入力端子に接続し、ソースを第２の入力端子に接続したコンパレータを含み、前記コンパレータの出力で前記整流ＭＯＳＦＥＴのオン・オフを制御する制御回路と、
    前記制御回路に電源を供給するコンデンサと、
    を備えており、
    前記制御回路は、
    前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間に遮断を行う遮断ＭＯＳＦＥＴと、
    前記整流ＭＯＳＦＥＴのドレインの電圧が第１の所定電圧以上であるときに前記遮断ＭＯＳＦＥＴをオフにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が前記第１の所定電圧未満であるときに前記遮断ＭＯＳＦＥＴをオンにして前記整流ＭＯＳＦＥＴのドレインと前記コンパレータの第１の入力端子とを電気的に導通させる遮断制御回路と、
    ゲート駆動回路と、を備え、
    前記遮断制御回路は、前記整流ＭＯＳＦＥＴのドレインの電圧が所定電圧以上であるときに前記コンデンサの正極の端子と前記ゲート駆動回路の電源電圧端子との間を電気的に遮断し、前記整流ＭＯＳＦＥＴのドレインの電圧が所定電圧未満であるときに前記コンデンサの正極の端子と前記ゲート駆動回路の電源電圧端子との間を電気的に導通させる回路を備える、
    ことを特徴とする整流器。
  8. 請求項１ないし請求項７のいずれか１項に記載の整流器を備える、
    ことを特徴とするオルタネータ。
  9. 請求項１ないし請求項７のいずれか１項に記載の整流器を備える、
    ことを特徴とする電源。
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