JP6371053B2 - 整流装置、オルタネータおよび電力変換装置 - Google Patents

Description

本発明は、自律型の同期整流ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の整流装置と、この整流装置を用いたオルタネータおよび電力変換装置に関する。

自動車にて発電を行うオルタネータには、整流素子としてこれまでダイオードが用いられてきた。ダイオードは安価ではあるが、順方向電圧降下があり、損失が大きい。これに対して、近年はダイオードに代わり、ＭＯＳＦＥＴがオルタネータ用の整流素子として使われ始めている。ＭＯＳＦＥＴを同期整流することにより、順方向電圧降下がなく０Ｖから順方向電流が立ち上がり、損失が少ない整流素子を実現可能である。

電源装置は、交流電力の周波数が一定である。よって、電源装置の整流素子としてＭＯＳＦＥＴを用いる場合、クロックに同期させてＭＯＳＦＥＴのオン・オフ制御を行うこともできる。しかし、オルタネータは、コイルで発電される交流電力の周波数が一定ではない。よって、オルタネータの整流素子としてＭＯＳＦＥＴを用いる場合、電源装置等で用いる場合のように単にクロックに同期させるのではなく、その時々の周波数に同期させてＭＯＳＦＥＴのオン・オフ制御を行う必要がある。
そこで、ホール素子を用いてモータの位置を検知してＭＯＳＦＥＴの制御を行う方式が考えられるが、ホール素子を要するため、現状の整流素子をそのまま置き換えることができず、オルタネータを大きく変更しなければならない。

特許文献１の請求項１には、「カソード端子（Ｋ１）、アノード端子（Ａ１）および前記カソード端子と前記アノード端子の間に設けられている電子回路を備え、該電子回路には、逆ダイオード（Inversdiode）（Ｄ６）が組み込まれたＭＯＳトランジスタ（Ｔ１）、コンデンサ（Ｃ１）および差動増幅器（Ｔ２，Ｔ３，Ｒ１，Ｒ２，Ｒ３）が含まれていることを特徴とする、整流器回路。」と記載されている。特許文献１の段落００１８には、「整流器回路のカソード端子Ｋ１の電位が整流器回路のアノード端子Ａ１の電位より正の極性にあり、その電位差がツェナダイオードＤ４によってセットされている値を超過すると、トランジスタＴ４，Ｔ５から成る電流増幅段の入力側の電位が上昇させられる。これによって、ＭＯＳトランジスタＴ１のゲートソース間の電圧も上昇し、ＭＯＳトランジスタＴ１のドレインとソースの間を電流が流れるようになる。」と記載されている。ここでは、特許文献１に記載された方式を自律型と呼ぶことにする。
自律型の同期整流ＭＯＳＦＥＴは、ホール素子等のセンサが不要であり、一般に制御回路も簡単であるために、オルタネータの整流部を安価に構成可能である。

特許文献２の段落００１３には、「ターンオンの遷移期間の前半段階では、電圧駆動型素子のゲート電圧の立ち上がり速度が相対的に高速化され、ターンオンの遷移期間の後半段階では、電圧駆動型素子のゲート電圧の立ち上がり速度が相対的に低速化される。これにより、電圧駆動型素子がターンオンするときのスイッチング特性におけるトレードオフ関係が改善される。」と記載されている。この効果として段落００２９には、「トランジスタＴｒ１がターンオンするときのドレイン電流のサージ及びドレイン電流のリンギング現象が抑えられる。」と記載されている。
特許文献２の課題であるリンギング現象とは、スイッチング素子のオンとオフとの切り替え時に発生する振動のことをいう。リンギングは、高速にスイッチングした際にインダクタや基板の寄生容量などによって発生する現象である。

特表２０１１−５０７４６８号公報 特開２０１２−１４７５９１号公報

上記の自律型の同期整流ＭＯＳＦＥＴには安価に整流素子を提供できるメリットがあるが、ＭＯＳＦＥＴのオン・オフの誤判定を繰り返すチャタリングが起こりやすい、ノイズでＭＯＳＦＥＴのオン・オフの誤動作を起こしやすいという問題がある。

自律型の同期整流ＭＯＳＦＥＴでは、ＭＯＳＦＥＴのソース・ドレイン間の電圧を基にＭＯＳＦＥＴのオン・オフの判定を行い、かつ、整流電流がＭＯＳＦＥＴの内蔵ダイオードにも流れ、ＭＯＳＦＥＴに電流が流れている状態と内蔵ダイオードに電流が流れている状態とが切り替わるときにＭＯＳＦＥＴのソース・ドレイン間の電圧が大きく変動するので、ＭＯＳＦＥＴのオン・オフの誤判定を繰り返すチャタリングが生じてしまう。また、ＭＯＳＦＥＴのソース・ドレイン間の電圧を基にＭＯＳＦＥＴのオン・オフの判定を行うために、ＭＯＳＦＥＴのソースに接続された配線もしくはドレインに接続された配線にノイズがのると、そのノイズでＭＯＳＦＥＴのソース・ドレイン間の電圧が変動し、ＭＯＳＦＥＴがオン・オフの誤動作を起こしてしまう。

オルタネータに自律型の同期整流ＭＯＳＦＥＴを使う場合、広い温度範囲、広い発電交流電力の周波数、広い出力電流、変動するバッテリ電圧という条件で、正しく自律型の制御を行わなければならない。このような広い条件において、同様の自律型の制御を行うことは難しい。また、オルタネータの発電交流電力の周波数は、範囲が広いだけでなく、数十Ｈｚ〜数ｋＨｚ程度と低い。発電交流電力の周波数が低いと、ソース・ドレイン間の電圧の時間変化が遅くなり、オンもしくはオフの切り替えに時間を要してしまうために、上記チャタリングが生じやすい。

なお、特許文献２は、第１実施形態（段落００２９および図３）に記載されているように、「ターンオンの遷移期間の前半段階におけるゲート電圧の立ち上がり速度が相対的に高速化されており、ターンオンの遷移期間の後半段階におけるゲート電圧の立ち上がり速度が相対的に低速化されている。」構成を開示するものである。そのため、例えば仮に、ターンオフの遷移期間を前半・後半共に速いままの構成とすれば、前半と後半とを合わせたターンオンの速度が前半と後半とを合わせたターンオフの速度より遅くなる場合があると考えられることから、一見すると、ＭＯＳＦＥＴのゲートをオフする速度よりオンする速度の方が遅い構成が同文献に開示されているかのように見える。

しかし、特許文献２の課題は、段落００１２に記載されているように、「電圧駆動型素子のターンオン又はターンオフの遷移期間が高速化された場合でも、スイッチング特性におけるトレードオフ関係を改善すること」である。つまり、特許文献２に記載の発明は、スイッチング動作が高速であることを前提としている。上記のトレードオフ関係とは、特許文献２の段落０００６に記載されており、スイッチング損失とサージとの関係およびスイッチング損失とリンギングとの関係のことをいう。ターンオンする速度を遅くすることで改善するサージおよびリンギングは、スイッチングの速度が速い場合に特に課題となるものである。また、特許文献２は、ＭＯＳＦＥＴのソース・ドレイン間の電圧を基にＭＯＳＦＥＴのオン・オフの判定を行う「自律型」を構成要素とした発明を一切開示していない。
一方、本発明が解決するチャタリング抑制は、オルタネータに用いられるときのように、スイッチングの速度が遅い場合に特に課題となるものである。また、本発明が目的とするチャタリング抑制やノイズ印加時の貫通電流の抑止は、自律型の制御を行うことによって生じる解決課題である。したがって、特許文献２に記載の発明は、本発明が目的とするチャタリング抑制や、ノイズ印加時の貫通電流の抑止を解決課題とするものではなく、特許文献２に記載の発明と本願発明とは、根本的に異なる発明であることに留意すべきである。

本発明は、チャタリングを防止し、ノイズ印加時の誤動作で貫通電流が流れることを防止することが可能な自律型の同期整流ＭＯＳＦＥＴの整流装置と、この整流装置を用いたオルタネータおよび電力変換装置を提供することを課題とする。

上記した課題を解決するため、第１の発明の整流装置は、同期整流を行う整流ＭＯＳＦＥＴと、前記整流ＭＯＳＦＥＴの一対の主端子間の電圧を入力し、入力した前記一対の主端子間の電圧に基づいて前記整流ＭＯＳＦＥＴのオン・オフを判定する判定回路と、前記判定回路の判定結果により前記整流ＭＯＳＦＥＴのゲートのオン・オフを行い、前記整流ＭＯＳＦＥＴをオフするときにゲート電圧の降圧に要する時間よりも前記整流ＭＯＳＦＥＴをオンするときにゲート電圧の昇圧に要する時間を長くして、前記判定回路の判定結果がチャタリングした際にフイルタ効果によりゲート電圧の振動を抑制するように構成されるゲート駆動回路とを備える。前記ゲート駆動回路は、ハイ側ＭＯＳＦＥＴおよびロウ側ＭＯＳＦＥＴを備えて、出力が前記整流ＭＯＳＦＥＴのゲートに接続される第１のＣＭＯＳバッファと、出力が前記第１のＣＭＯＳバッファの入力に接続された第２のＣＭＯＳバッファとを含んで構成される。前記整流ＭＯＳＦＥＴをオンするときに前記第１のＣＭＯＳバッファのハイ側ＭＯＳＦＥＴに流れる電流は、前記整流ＭＯＳＦＥＴをオフするときに前記第１のＣＭＯＳバッファのロウ側ＭＯＳＦＥＴに流れる電流よりも小さく、前記整流ＭＯＳＦＥＴをオンするときに前記第２のＣＭＯＳバッファのロウ側ＭＯＳＦＥＴに流れる電流は、前記整流ＭＯＳＦＥＴをオフするときに前記第２のＣＭＯＳバッファのハイ側ＭＯＳＦＥＴに流れる電流よりも小さい。
第２の発明の整流装置は、同期整流を行う整流ＭＯＳＦＥＴと、前記整流ＭＯＳＦＥＴの一対の主端子間の電圧を入力し、入力した前記一対の主端子間の電圧に基づいて前記整流ＭＯＳＦＥＴのオン・オフを判定する判定回路と、前記判定回路の判定結果により前記整流ＭＯＳＦＥＴのゲートのオン・オフを行い、前記整流ＭＯＳＦＥＴをオフするときにゲート電圧の降圧に要する時間よりも前記整流ＭＯＳＦＥＴをオンするときにゲート電圧の昇圧に要する時間を長くして、前記判定回路の判定結果がチャタリングした際にフイルタ効果によりゲート電圧の振動を抑制するように構成されるゲート駆動回路とを備える。
前記ゲート駆動回路は、ハイ側ＭＯＳＦＥＴおよびロウ側ＭＯＳＦＥＴを備えて、出力が前記整流ＭＯＳＦＥＴのゲートに接続される第１のＣＭＯＳバッファを含んで構成される。前記第１のＣＭＯＳバッファは、ハイ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商よりも、ロウ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商の２倍の方が大きくなるように構成される。前記整流ＭＯＳＦＥＴをオンするときに前記第１のＣＭＯＳバッファのハイ側ＭＯＳＦＥＴに流れる電流は、前記整流ＭＯＳＦＥＴをオフするときに前記第１のＣＭＯＳバッファのロウ側ＭＯＳＦＥＴに流れる電流よりも小さい。

第３の発明のオルタネータは、直流端子がバッテリに、交流端子が交流電源に接続されるブリッジ型の整流回路と、前記整流回路のハイサイドおよびロウサイドにそれぞれ接続される前記整流装置とを備える。

第４の発明の電力変換装置は、直流端子がエネルギ蓄積部に、交流端子が交流電源に接続されるブリッジ型の整流回路と、前記整流回路のハイサイドおよびロウサイドにそれぞれ接続される前記整流装置とを備える。
その他の手段については、発明を実施するための形態のなかで説明する。

本発明によれば、チャタリングを防止し、ノイズ印加時の誤動作で貫通電流が流れることを防止する自律型の同期整流ＭＯＳＦＥＴの整流装置と、この整流装置を用いたオルタネータおよび電力変換装置を提供することが可能である。

自律型の整流装置を用いたオルタネータの概略構成を示す回路図である。 第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第１実施形態の変形例の自律型同期整流ＭＯＳＦＥＴの整流装置を示す図である。 第１実施形態における整流装置の各部波形を示すグラフ（その１）である。 第１実施形態における整流装置の各部波形を示すグラフ（その２）である。 第１実施形態における整流装置に流れる貫通電流を示すグラフである。 第１実施形態における整流装置の判定回路の変形例（Ａ），（Ｂ）を示す回路図である。 第１実施形態における整流装置の判定回路の変形例（Ｃ），（Ｄ）を示す回路図である。 第１実施形態における整流装置の変形例（Ｃ）の判定回路のレイアウト図である。 第２実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第３実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第４実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第４実施形態におけるゲートドライバのチャネル長とチャネル幅を示すレイアウト図である。 第４実施形態の変形例の自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第４実施形態の変形例のゲートドライバのチャネル長とチャネル幅を示すレイアウト図である。 自律型の整流装置を用いた電力変換装置の概略構成を示す回路図である。 第１比較例における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第１比較例における整流装置の各部波形を示すグラフ（その１）である。 第１比較例における整流装置の各部波形を示すグラフ（その２）である。 第２比較例における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。 第２比較例における整流装置の各部波形を示すグラフである。

本発明の発明者らは、自律型の同期整流ＭＯＳＦＥＴの整流装置に、ＭＯＳＦＥＴのゲートをオフする速度よりオンする速度の方が遅いという構成を組み込むことによって、チャタリング抑制およびノイズ誤動作防止という効果が得られることを見出したものである。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための各図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は適宜省略する。また、以下の実施形態の説明では、特に必要なとき以外は同一又は同様な部分の説明は繰り返さずに適宜省略する。

図１は、自律型の整流装置を用いたオルタネータの概略構成を示す回路図である。このオルタネータの構成は、比較例および各実施形態において共通する。
図１に示すように、自律型の同期整流ＭＯＳＦＥＴの整流装置１３２を用いたオルタネータ１４０は、回転子コイル１０９および固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕを含んで構成される発電部と、整流回路１３０とを備えている。
発電部は、回転子コイル１０９と、Δ結線された３本の固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕとを含んで構成される。固定子コイル１１０ｗｕ，１１０ｕｖが結線されたノードからＵ相１３１ｕの中点配線が引き出される。固定子コイル１１０ｕｖ，１１０ｖｗが結線されたノードからＶ相１３１ｖの中点配線が引き出される。固定子コイル１１０ｖｗ，１１０ｗｕが結線されたノードからＷ相１３１ｗの中点配線が引き出される。なお、各固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの結線は、Δ結線の代わりにＹ結線としてもよく、限定されない。

整流回路１３０は、Ｕ相１３１ｕとＶ相１３１ｖとＷ相１３１ｗとを含んで構成され、ノードＮｕ，Ｎｖ，Ｎｗ間の三相交流を直流に整流してノードＮｐ，Ｎｎ間（直流端子間）に流すものである。Ｕ相１３１ｕの中点配線のノードＮｕは、ハイサイド側に整流装置１３２ｕｈが接続され、ロウサイド側に整流装置１３２ｕｌが接続される。Ｖ相１３１ｖの中点配線のノードＮｖは、ハイサイド側に整流装置１３２ｖｈが接続され、ロウサイド側に整流装置１３２ｖｌが接続される。Ｗ相１３１ｗの中点配線のノードＮｗは、ハイサイド側に整流装置１３２ｗｈが接続され、ロウサイド側に整流装置１３２ｗｌが接続される。ハイサイド側の整流装置１３２ｕｈ，１３２ｖｈ，１３２ｗｈは、直流の正極側のノードＮｐを通してバッテリ１１１（エネルギ蓄積部）の正極側端子が接続される。ロウサイド側の整流装置１３２ｕｌ，１３２ｖｌ，１３２ｗｌは、直流の負極側のノードＮｎを通して、バッテリ１１１の負極側端子が接続される。
バッテリ１１１（エネルギ蓄積部）は、例えば車載用バッテリであり、その動作範囲は例えば１０．８Ｖから１４Ｖ程度である。

Ｕ相１３１ｕのハイサイドの整流装置１３２ｕｈは、整流ＭＯＳＦＥＴ１０１ｕｈと内蔵ダイオード１０２ｕｈと制御ＩＣ（Integrated Circuit）１０８ｕｈとコンデンサ１０７ｕｈとを含んで構成される。Ｕ相１３１ｕのロウサイドの整流装置１３２ｕｌは、同様に整流ＭＯＳＦＥＴ１０１ｕｌと内蔵ダイオード１０２ｕｌと制御ＩＣ１０８ｕｌとコンデンサ１０７ｕｌとを含んで構成される。
Ｖ相１３１ｖのハイサイドの整流装置１３２ｖｈは、整流ＭＯＳＦＥＴ１０１ｖｈと内蔵ダイオード１０２ｖｈと制御ＩＣ１０８ｖｈとコンデンサ１０７ｖｈとを含んで構成される。Ｖ相１３１ｖのロウサイドの整流装置１３２ｖｌは、同様に整流ＭＯＳＦＥＴ１０１ｖｌと内蔵ダイオード１０２ｖｌと制御ＩＣ１０８ｖｌとコンデンサ１０７ｖｌとを含んで構成される。

Ｗ相１３１ｗのハイサイドの整流装置１３２ｗｈは、整流ＭＯＳＦＥＴ１０１ｗｈと内蔵ダイオード１０２ｗｈと制御ＩＣ１０８ｗｈとコンデンサ１０７ｗｈとを含んで構成される。Ｗ相１３１ｗのロウサイドの整流装置１３２ｗｌは、同様に整流ＭＯＳＦＥＴ１０１ｗｌと内蔵ダイオード１０２ｗｌと制御ＩＣ１０８ｗｌとコンデンサ１０７ｗｌとを含んで構成される。
なお、各相のロウサイドの整流装置１３２ｕｌ，１３２ｖｌ，１３２ｗｌは、外部から制御ＩＣ１０８ｕｌ，１０８ｖｌ，１０８ｗｌへの電源供給が容易なので、コンデンサ１０７ｕｌ，１０７ｖｌ，１０７ｗｌを用いず、外部からの電源供給としてもよい。
以下、各整流装置１３２ｕｈ〜１３２ｗｌを特に区別しないときには、比較例では整流装置１３２ｙ，１３２ｚと記載し、各実施形態では整流装置１３２，１３２ａ〜１３２ｃと記載する。
各制御ＩＣ１０８ｕｈ〜１０８ｗｌを特に区別しないときには、比較例では制御ＩＣ１０８ｙ，１０８ｚと記載し、各実施形態では制御ＩＣ１０８、１０８ａ〜１０８ｃと記載する。
各整流ＭＯＳＦＥＴ１０１ｕｈ〜１０１ｗｌを特に区別しないときには、単に整流ＭＯＳＦＥＴ１０１と記載する。各内蔵ダイオード１０２ｕｈ〜１０２ｗｌを特に区別しないときには、単に内蔵ダイオード１０２と記載する。各コンデンサ１０７ｕｈ〜１０７ｗｌを特に区別しないときには、単にコンデンサ１０７と記載する。

図１７は、第１比較例における自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｙを示す回路図である。
図１７に示すように、整流装置１３２ｙは、整流ＭＯＳＦＥＴ１０１と、整流ＭＯＳＦＥＴ１０１のチップに内蔵される内蔵ダイオード１０２と、判定回路１０３と、ゲート駆動回路１０５ｙと、ダイオード１０６と、コンデンサ１０７とを含んで構成される。整流装置１３２ｙは、負極側主端子ＴＬから正極側主端子ＴＨに電流を流すものである。

整流ＭＯＳＦＥＴ１０１は、オルタネータ１４０の発電部が発電する大電流を流すため、パワーＭＯＳＦＥＴが使用される。整流ＭＯＳＦＥＴ１０１は、同期整流を行うものである。整流ＭＯＳＦＥＴ１０１は、ドレインが正極側主端子ＴＨに接続され、ソースが負極側主端子ＴＬに接続される。これにより整流ＭＯＳＦＥＴ１０１の内蔵ダイオード１０２は、アノードが負極側主端子ＴＬに接続され、カソードが正極側主端子ＴＨに接続される。

判定回路１０３は、非反転入力端子ＩＮ＋が整流ＭＯＳＦＥＴ１０１のドレインに接続され、反転入力端子ＩＮ−が整流ＭＯＳＦＥＴ１０１のソースに接続される。判定回路１０３の出力端子ＯＵＴは、ゲート駆動回路１０５ｙの入力端子に接続される。判定回路１０３の出力端子ＯＵＴからは、比較信号Ｖｃｏｍｐが出力される。判定回路１０３は、一般的な機能を有するコンパレータでよく、非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋と反転入力端子ＩＮ−の電圧Ｖｉｎ−とから比較信号Ｖｃｏｍｐを生成するものである。これにより判定回路１０３は、負極側主端子ＴＬのソース電圧Ｖｓと正極側主端子ＴＨのドレイン電圧Ｖｄとの比較結果を出力する。判定回路１０３は、性能的には高精度ものが望ましい。

ダイオード１０６は、正極側主端子ＴＨからコンデンサ１０７の正極側端子への向きに接続される。コンデンサ１０７の正極側端子は、判定回路１０３とゲート駆動回路１０５ｙの電源電圧端子ＶＣＣに接続されて、直流電力を供給する。
ゲート駆動回路１０５ｙの出力端子は、整流ＭＯＳＦＥＴ１０１のゲートに接続される。ゲート駆動回路１０５ｙは、ゲート電圧Ｖｇｓを出力する。ゲート駆動回路１０５ｙは、ＣＭＯＳ（Complementary MOS）バッファ１６１ｙを含んで構成される。ＣＭＯＳバッファ１６１ｙは、ハイ側Ｐ型ＭＯＳＦＥＴ１５０と、ロウ側Ｎ型ＭＯＳＦＥＴ１５１とが直列接続された回路を含んで構成される。

制御ＩＣ１０８ｙは、判定回路１０３と、ゲート駆動回路１０５ｙと、ダイオード１０６とを含んで構成される。
コンデンサ１０７は、制御ＩＣ１０８ｙが駆動するための電源を供給するものである。コンデンサ１０７を電源に用いることで、整流装置１３２ｙの端子数は２個となり、オルタネータ１４０に用いられる従来の整流ダイオードの端子と互換性を持たせることができる。これにより、従来の整流ダイオードを整流装置１３２ｙに置き換えて、オルタネータ１４０の性能を向上可能である。

図１に示すオルタネータ１４０の各相のハイサイド側は、整流装置１３２ｙの正極側主端子ＴＨが、ノードＮｐを通してバッテリ１１１の正極側端子に接続される。整流装置１３２ｙの負極側主端子ＴＬが、各相の中点配線であるノードＮｕ，Ｎｖ，Ｎｗに接続される。
各相のロウサイド側は、整流装置１３２ｙの正極側主端子ＴＨが、各相の中点配線であるノードＮｕ，Ｎｖ，Ｎｗに接続される。整流装置１３２ｙの負極側主端子ＴＬが、ノードＮｎを通してバッテリ１１１の負極側端子に接続される。

図１８（ａ）〜（ｅ）は、第１比較例における整流装置の各部波形を示すグラフ（その１）である。図１８（ａ）〜（ｅ）の横軸は、各グラフに共通する時間を示している。
図１８は、Ｕ相１３１ｕのロウサイドに用いられている整流装置１３２ｕｌの電圧および電流の波形を、ロウサイドの整流ＭＯＳＦＥＴ１０１ｕｌがオンしている期間に前後の期間を加えて示してある。以下、整流装置１３２ｕｌは、単に整流装置１３２ｙと記載している場合がある。整流ＭＯＳＦＥＴ１０１ｕｌは、単に整流ＭＯＳＦＥＴ１０１と記載している場合がある。
図１８（ａ）は、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓを示すグラフである。ドレイン・ソース間電圧Ｖｄｓは、判定回路１０３の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との間に印加される電圧と同一である。判定回路１０３の非反転入力端子ＩＮ＋は、正極側主端子ＴＨに接続されており、ドレイン電圧Ｖｄが印加される。判定回路１０３の反転入力端子ＩＮ−は、負極側主端子ＴＬに接続されており、ソース電圧Ｖｓが印加される。
図１８（ｂ）は、判定回路１０３が出力する比較信号Ｖｃｏｍｐを示すグラフである。
図１８（ｃ）は、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓを示すグラフである。ゲート電圧Ｖｇｓは、ゲート駆動回路１０５ｙの最終段のＣＭＯＳバッファ１６１ｙの出力電圧でもある。
図１８（ｄ）は、ゲート駆動回路１０５ｙから整流ＭＯＳＦＥＴ１０１のゲートに向けて流れるゲート電流Ｉｇを示すグラフである。
図１８（ｅ）は、整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄを示すグラフである。このドレイン電流Ｉｄは、整流電流である。

図１８（ａ）〜（ｅ）には、Ｕ相１３１ｕのロウサイドに用いられている整流装置１３２ｕｌの電圧および電流の波形を示したが、Ｕ相１３１ｕのハイサイドに用いられている整流装置１３２ｕｈの電圧および電流の波形も、整流素子の負極側主端子ＴＬを基準にすれば同じ波形になる。Ｖ相１３１ｖやＷ相１３１ｗのロウサイドやハイサイドに用いられている各整流装置１３２ｙも同様である。

第１比較例の自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｙを用いた整流回路の電圧および電流の波形を使って、自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｙの整流動作と、その課題を説明する。
第１比較例の自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｙで使われる制御ＩＣ１０８ｙは、最終段のＣＭＯＳバッファ１６１ｙは、チャネル長は同じで、ハイ側Ｐ型ＭＯＳＦＥＴ１５０のチャネル幅がロウ側Ｎ型ＭＯＳＦＥＴ１５１のチャネル幅の２倍であり、両者で飽和電流が同等になるような構成としている。
図１８（ａ）〜（ｅ）と、図１９（ａ）〜（ｅ）とは、整流ＭＯＳＦＥＴ１０１をオフするタイミングが異なる。図１８（ａ）〜（ｅ）は、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄがソース電圧Ｖｓを上回った後で整流ＭＯＳＦＥＴ１０１をオフにした場合を示している。図１９（ａ）〜（ｅ）は、オフのタイミングは早くなって整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄがソース電圧Ｖｓを上回る前に整流ＭＯＳＦＥＴ１０１をオフにした場合の波形である。

図１８（ａ）〜（ｅ）に基づいて、自律型の同期整流ＭＯＳＦＥＴの整流動作を説明する。
オルタネータ１４０での発電は、固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの中を回転子コイル１０９が回転することで行われる。このとき、各相のコイルには交流電力が発生し、その交流電力によって各相の中点配線の電圧が周期的に上下する。

中点配線の電圧は、ロウサイドの整流素子の正極側主端子ＴＨの電圧と等しく、判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋と等しい。
バッテリ１１１の負極側端子の電圧は、ロウサイドの整流素子の負極側主端子ＴＬの電圧と等しく、判定回路１０３の反転入力端子ＩＮ−の電圧Ｖｉｎ−と等しい。
時刻ｔ１１において、中点配線の電圧がバッテリ１１１の負極側端子の電圧を下回る。すなわち、図１８（ａ）に示すように、判定回路１０３の非反転入力端子ＩＮ＋と反転入力端子ＩＮ−との間に印加されたドレイン・ソース間電圧Ｖｄｓが負になる。図１８（ｂ）に示すように、判定回路１０３の比較信号Ｖｃｏｍｐは、ＨレベルからＬレベルへと変化する。
判定回路１０３の比較信号Ｖｃｏｍｐがゲート駆動回路１０５ｙに入力され、ＣＭＯＳバッファ１６１ｙなどを伝わって出力される。これにより、図１８（ｃ）に示すように、ゲート電圧Ｖｇｓは昇圧する。最終段のＣＭＯＳバッファ１６１ｙなどのハイ側Ｐ型ＭＯＳＦＥＴ１５０を通してドレイン電流Ｉｄｈが流れて、図１８（ｄ）に示すように、ゲート電流Ｉｇが正方向に流れる。このゲート電流Ｉｇによって、図１８（ｃ）に示すように、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓは昇圧する。ゲート電圧Ｖｇｓが上がると、整流ＭＯＳＦＥＴ１０１がオン状態になり、図１８（ｅ）に示すように、ドレイン電流Ｉｄが流れて整流が開始される。このあと時刻ｔ１１〜ｔ１２の間、比較信号Ｖｃｏｍｐはチャタリングする。
時刻ｔ１２において、比較信号ＶｃｏｍｐはＬレベルで安定し、チャタリングは終了する。その後、中点配線の電圧は、下降したのち上昇に転じる。

時刻ｔ１３において、中点配線の電圧は、バッテリ１１１の負極側端子の電圧を上回る。判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−を上回る。図１８（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓが負になる。これにより、図１８（ｂ）に示すように、判定回路１０３が出力する比較信号Ｖｃｏｍｐは、ＬレベルからＨレベルへと変化する。
判定回路１０３が出力する比較信号Ｖｃｏｍｐがゲート駆動回路１０５に入力され、ＣＭＯＳバッファ１６１ｙなどを伝わって出力される。これにより、図１８（ｃ）に示すように、ゲート電圧Ｖｇｓは降圧する。最終段のＣＭＯＳバッファ１６１ｙなどのロウ側Ｎ型ＭＯＳＦＥＴ１５１を通してドレイン電流Ｉｄｌが流れ、図１８（ｄ）に示すように、ゲート電流Ｉｇが逆方向に流れる。このゲート電流Ｉｇによって、図１８（ｃ）に示すように、ゲート電圧Ｖｇｓは降圧する。ゲート電圧Ｖｇｓが下がると、整流ＭＯＳＦＥＴ１０１はオフ状態になり、図１８（ｅ）に示すように、ドレイン電流Ｉｄは流れなくなり、当該周期における整流動作が終了する。

続いて、第１比較例の自律型の同期整流ＭＯＳＦＥＴの課題を説明する。
時刻ｔ１１において、整流動作を開始するとき、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄがソース電圧Ｖｓを下回ったのちに、判定回路１０３とゲート駆動回路１０５ｙとが動作する。整流電流であるドレイン電流Ｉｄが流れ始める時点で、整流ＭＯＳＦＥＴ１０１はオフ状態であり、最初に内蔵ダイオード１０２に整流電流が流れる。整流装置１３２ｙのオン電圧は、正極側主端子ＴＨと負極側主端子ＴＬとの間の電圧であり、ここに高抵抗の内蔵ダイオード１０２で決まる大きな電圧が現れる。
その後、制御ＩＣ１０８ｙが動作して整流ＭＯＳＦＥＴ１０１がオン状態になると、整流電流は低抵抗の整流ＭＯＳＦＥＴ１０１を流れる。整流装置１３２ｙのオン電圧は、整流ＭＯＳＦＥＴ１０１の低いオン抵抗で決まる電圧へと急激に小さくなる。整流装置１３２ｙのオン電圧が小さくなるので、再度整流ＭＯＳＦＥＴ１０１がオフする判定基準を満たして整流ＭＯＳＦＥＴ１０１はオフ状態となる。整流ＭＯＳＦＥＴ１０１がオフするので、内蔵ダイオード１０２に電流が流れ、整流装置１３２ｙのオン電圧は内蔵ダイオード１０２で決まる大きな電圧となる。このように、整流装置１３２ｙは、オンとオフの判定を繰り返して、図１８（ａ）〜（ｄ）の時刻ｔ１１〜ｔ１２に示すチャタリングを起こしてしまう。すなわち、図１８（ｂ）に示す判定回路１０３の比較信号ＶｃｏｍｐがＨレベルとＬレベルとを繰り返し、それによって図１８（ｃ）に示す整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが振動する。その結果、図１８（ｄ）に示す整流ＭＯＳＦＥＴ１０１のゲート電流Ｉｇも振動する。
図１８（ａ）に示す整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓも、整流電流が整流ＭＯＳＦＥＴ１０１と内蔵ダイオード１０２を交互に流れるために振動してしまう。

時刻ｔ１３において整流動作を終了するときは、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄがソース電圧Ｖｓを上回ってから判定回路１０３、ゲート駆動回路１０５ｙが動作するので、整流電流が流れ終わってから整流ＭＯＳＦＥＴ１０１がオフする。よって、内蔵ダイオード１０２に電流が流れて整流素子のオン電圧が急増することがなく、時刻ｔ１１〜ｔ１２のようなチャタリングは起こらない。
ただし、オフの判定のタイミングは、温度や発電する交流電力の周波数やバッテリ電圧が変わって早くなることがあり、そのときには、時刻ｔ１１〜ｔ１２に示す整流動作の開始時と同様に、チャタリングが生じてしまう。図１９（ａ）〜（ｅ）は、そのような場合を示すグラフである。

図１９（ａ）〜（ｅ）は、第１比較例における整流装置の各部波形を示すグラフ（その２）である。図１９（ａ）〜（ｅ）の各グラフの縦軸と横軸とは、図１８（ａ）〜（ｅ）の各グラフの縦軸と横軸と同様である。
時刻ｔ２１，ｔ２２の動作は、図１９（ａ）〜（ｅ）に示した時刻ｔ１１，ｔ１２の動作と同様である。
時刻ｔ２３において、整流ＭＯＳＦＥＴ１０１をオフした時点でも、整流電流は、内蔵ダイオード１０２を通って流れ続ける。整流装置１３２ｙのオン電圧は、整流ＭＯＳＦＥＴ１０１の低いオン抵抗で決まる小さな電圧であったのが、内蔵ダイオード１０２で決まる大きな電圧へと急激に変わる。整流装置１３２ｙのオン電圧が大きくなると整流ＭＯＳＦＥＴ１０１がオンする判定基準を満たして整流ＭＯＳＦＥＴ１０１はオン状態となり、整流ＭＯＳＦＥＴ１０１に電流が流れる。整流装置１３２ｙのオン電圧は、整流ＭＯＳＦＥＴ１０１の低いオン抵抗で決まる小さな電圧に変わり、再度整流ＭＯＳＦＥＴ１０１はオフする。このオフとオンの判定を繰り返して、チャタリングが起こる。
時刻ｔ２４において、図１９（ａ）に示すドレイン・ソース間電圧Ｖｄｓが充分大きくなると、整流装置１３２ｙのオン電圧が充分に小さくなり、チャタリングが終了する。

自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｙは、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓによってオン・オフの判定を行う。時刻ｔ２１〜ｔ２２または時刻ｔ２３〜ｔ２４におけるチャタリング現象は、整流電流の流れ先が整流ＭＯＳＦＥＴ１０１と内蔵ダイオード１０２の間で切り替わることによって生じる。
チャタリングによる問題点は、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが振動することにある。整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが振動すると、ゲートの充電に使われる電荷が多くなり、ゲート駆動回路１０５ｙの電源の役割を果たすコンデンサ１０７の電荷を多く消費してしまう。コンデンサ１０７の電荷を消費しすぎて電圧が下がりすぎると、制御ＩＣ１０８ｙが正常に動作しなくなってしまう。整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが振動した場合でも制御ＩＣ１０８ｙを正常に動作させるためには、コンデンサ１０７の容量を大きくする必要があるが、コンデンサ１０７のサイズが大きくなり、価格も高くなってしまう。整流装置１３２ｙを低面積かつ低コストとするためには、コンデンサ１０７を低容量化することが必須であり、チャタリングは許容されない。
チャタリングによるもう１つの問題は、ノイズである。ドレイン・ソース間電圧Ｖｄｓおよびドレイン電流Ｉｄの振動がノイズ源となり、周辺の機器に影響を及ぼすことがある。

図２０は、第２比較例における自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｚを示す回路図である。図１４に示す第１比較例の整流装置１３２ｙと同一の要素には同一の符号を付与している。
図２０に示すように、第２比較例の整流装置１３２ｚは、図１７に示す第１比較例とは異なる制御ＩＣ１０８ｚを含んで構成される。第２比較例の制御ＩＣ１０８ｚは、図１７に示す第１比較例とは異なり、判定回路１０３にヒステリシスが設けられている。
なお、第２比較例の制御ＩＣ１０８ｚは、第１比較例の制御ＩＣ１０８ｙと同様に構成される。第２比較例のＣＭＯＳバッファ１６１ｚは、第１比較例のＣＭＯＳバッファ１６１ｙと同様に構成される。
判定回路１０３の非反転入力端子ＩＮ＋と電源電圧端子ＶＣＣとの間に抵抗１６５が接続されている。判定回路１０３の出力端子ＯＵＴには、ＣＭＯＳインバータ１６４が接続されて、抵抗１６６を通して反転入力端子ＩＮ−にフィードバックされる。反転入力端子ＩＮ−は、抵抗１６７を通して負極側主端子ＴＬに接続される。
ヒステリシス電圧は、抵抗１６６の抵抗値と、この抵抗１６６を流れる電流値によって決定される。抵抗１６５は、オフのタイミングを合わせる判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋をヒステリシス電圧の分だけ持ち上げるために用いられる。

図２１（ａ）〜（ｅ）は、第２比較例における整流装置１３２ｚの各部波形を示すグラフである。図２１（ａ）〜（ｅ）の各グラフの縦軸と横軸とは、図１８（ａ）〜（ｅ）の各グラフの縦軸と横軸と同様である。図２１（ａ）の太い破線は、判定回路１０３の比較電圧を示している。
図２１（ａ）の波形に見られるように、判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−を下回ると、判定回路１０３が整流ＭＯＳＦＥＴ１０１をオンするように判定する。これにより、ヒステリシス電圧の分だけ反転入力端子ＩＮ−の電圧Ｖｉｎ−が昇圧し、比較電圧も昇圧する。
判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−を上回ると、判定回路１０３が整流ＭＯＳＦＥＴ１０１をオフするように判定する。これにより、ヒステリシス電圧の分だけ昇圧させた反転入力端子ＩＮ−の電圧Ｖｉｎ−が降圧し、比較電圧も降圧する。

判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋は、オフのタイミングを合わせるために、ヒステリシス電圧の分だけ昇圧する。判定回路１０３は、整流ＭＯＳＦＥＴ１０１がオンした後に反転入力端子ＩＮ−の電圧Ｖｉｎ−を昇圧することで、オフを抑制してチャタリングを防止する。判定回路１０３は、整流ＭＯＳＦＥＴ１０１がオフした後に反転入力端子ＩＮ−の電圧Ｖｉｎ−を降圧することで、オンを抑制してチャタリングを防止する。
ヒステリシス電圧は、整流動作が終了するオフ時にチャタリングが起きないようにするために、内蔵ダイオード１０２にオン電圧よりも大きくする必要があり、具体的には０．８Ｖ以上に設定する。

第２比較例の整流装置１３２ｚでは、整流動作が終了するとき、整流ＭＯＳＦＥＴ１０１を一旦オフするとオフ状態が継続され、整流ＭＯＳＦＥＴ１０１をオフした後の整流電流は内蔵ダイオード１０２に流れる。整流ＭＯＳＦＥＴ１０１をオフするタイミングが早いと整流のピーク電流の数十％に相当する大電流が流れる場合がある。
整流装置１３２ｚが整流動作を繰り返す度に内蔵ダイオード１０２に大電流が流れる。このような内蔵ダイオード１０２の通電による損失の増大と発熱量の増大が問題となる。
また、第２比較例の整流装置１３２ｚでは、整流動作を開始するとき、ヒステリシス電圧の分だけ整流ＭＯＳＦＥＴ１０１をオンするタイミングが遅れる。そのため、整流ＭＯＳＦＥＴ１０１がオンする前に内蔵ダイオード１０２に大電流が流れると、整流動作の終了時と同じく、内蔵ダイオード１０２の通電による損失の増大と発熱量の増大が問題となりうる。
更に第２比較例の整流装置１３２ｚでは、ノイズ印加時に整流ＭＯＳＦＥＴ１０１がオフ状態になってハイサイドとロウサイドの整流装置１３２ｚに貫通電流が流れるのを防止する効果は得られない。加えて、第２比較例の整流装置１３２ｚでは、一般的にヒステリシスを実現する回路を加えることで回路の消費電流が増え、その分コンデンサ１０７の容量を大きくしなければならない。

図２は、第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。
図２に示すように、第１実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置１３２は、正極側主端子ＴＨと負極側主端子ＴＬの２つの端子と、整流ＭＯＳＦＥＴ１０１と、整流ＭＯＳＦＥＴ１０１のチップに内蔵される内蔵ダイオード１０２と、判定回路１０３と、ゲート駆動回路１０５と、ダイオード１０６と、コンデンサ１０７とを含んで構成されている。

整流ＭＯＳＦＥＴ１０１は、オルタネータ１４０の発電部が発電する大電流を流すため、パワーＭＯＳＦＥＴが使用される。整流ＭＯＳＦＥＴ１０１は、同期整流を行うものである。整流ＭＯＳＦＥＴ１０１は、ドレインが正極側主端子ＴＨに接続され、ソースが負極側主端子ＴＬに接続される。これにより整流ＭＯＳＦＥＴ１０１の内蔵ダイオード１０２は、アノードが負極側主端子ＴＬに接続され、カソードが正極側主端子ＴＨに接続される。
判定回路１０３は、非反転入力端子ＩＮ＋が整流ＭＯＳＦＥＴ１０１のドレインに接続され、反転入力端子ＩＮ−が直接に整流ＭＯＳＦＥＴ１０１のソースに接続される。判定回路１０３の出力端子ＯＵＴは、ゲート駆動回路１０５の入力端子に接続される。判定回路１０３の出力端子ＯＵＴからは、比較信号Ｖｃｏｍｐが出力される。判定回路１０３は、非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とを直接比較して判定した比較信号Ｖｃｏｍｐを生成するものである。判定回路１０３は、負極側主端子ＴＬのソース電圧Ｖｓと正極側主端子ＴＨのドレイン電圧Ｖｄとの比較結果を出力する。判定回路１０３の性能は、高精度であることが望ましい。

ダイオード１０６は、正極側主端子ＴＨからコンデンサ１０７の正極側端子への向きに接続される。コンデンサ１０７の正極側端子は、判定回路１０３とゲート駆動回路１０５ｙの電源電圧端子ＶＣＣに接続されて、直流電力を供給する。

ゲート駆動回路１０５の出力端子は、整流ＭＯＳＦＥＴ１０１のゲートに接続される。ゲート駆動回路１０５は、ゲート電圧Ｖｇｓを出力する。ゲート駆動回路１０５は、１個もしくは複数個のＣＭＯＳバッファを含んで構成される。ここでは、最終段のＣＭＯＳバッファ１６１を図示している。

最終段のＣＭＯＳバッファ１６１（第１のＣＭＯＳバッファ）は、定電流回路１５６とハイ側Ｐ型ＭＯＳＦＥＴ１５０とロウ側Ｎ型ＭＯＳＦＥＴ１５１とが直列接続された回路を含んで構成される。最終段のＣＭＯＳバッファ１６１は、ハイ側Ｐ型ＭＯＳＦＥＴ１５０とロウ側Ｎ型ＭＯＳＦＥＴ１５１とが直列接続され、ハイ側Ｐ型ＭＯＳＦＥＴ１５０と直列に定電流回路１５６を接続する。この定電流回路１５６は、ハイ側Ｐ型ＭＯＳＦＥＴ１５０と直列、かつ、整流ＭＯＳＦＥＴ１０１のゲートをオンするときのドレイン電流Ｉｄｈの経路に接続される。定電流回路１５６は、ハイ側Ｐ型ＭＯＳＦＥＴ１５０のソース側とドレイン側のいずれに接続されてもよい。
ハイ側Ｐ型ＭＯＳＦＥＴ１５０とロウ側Ｎ型ＭＯＳＦＥＴ１５１のチャネル長は同一長に構成され、チャネル幅の比は２対１になるように構成される。

定電流回路１５６が流す電流は、ハイ側Ｐ型ＭＯＳＦＥＴ１５０の飽和電流よりも小さくしてドレイン電流Ｉｄｈを所定割合に制限する。
整流ＭＯＳＦＥＴ１０１をオンするとき、ゲート電流Ｉｇは、定電流回路１５６を通してハイ側Ｐ型ＭＯＳＦＥＴ１５０へと流れる。このゲート電流Ｉｇは、定電流回路１５６によって制限される。整流ＭＯＳＦＥＴ１０１をオフするとき、ゲート電流Ｉｇは、ロウ側Ｎ型ＭＯＳＦＥＴ１５１へと流れる。このゲート電流Ｉｇは、定電流回路１５６によって制限されない。

定電流回路１５６を用いることで、ハイ側Ｐ型ＭＯＳＦＥＴ１５０に流れる電流を、定電流回路１５６の決まった電流値に制限できるので、設計が容易となり、素子バラツキの影響を小さくし、温度依存を小さくすることが可能である。
定電流回路１５６は、例えば、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴ、または、他の定電流部とＭＯＳＦＥＴのゲートを共通に接続したカレントミラー回路等を好適に用いることができる。

判定回路１０３の非反転入力端子ＩＮ＋は、整流ＭＯＳＦＥＴ１０１のドレイン端子に抵抗を介さずに接続する。判定回路１０３の反転入力端子ＩＮ−は、整流ＭＯＳＦＥＴ１０１のソース端子に抵抗を介さずに接続する。これにより、抵抗のバラツキや温度依存による判定回路１０３の入力端子の電圧変動を防止可能である。

制御ＩＣ１０８は、判定回路１０３と、ゲート駆動回路１０５と、ダイオード１０６とを含んで構成され、かつ単一のシリコンチップから成る。このように、ワンチップのＩＣとすることで、低コスト・底面積・高ノイズ耐性のメリットが得られる。
コンデンサ１０７は、制御ＩＣ１０８が駆動するための電源を供給するものである。コンデンサ１０７を電源に用いることで、整流装置１３２の端子数は２個となり、オルタネータ１４０に用いられる従来の整流ダイオードの端子と互換性を持たせることができる。これにより、従来の整流ダイオードを整流装置１３２に置き換えて、オルタネータ１４０の性能を向上可能である。
なお、コンデンサ１０７に代えて、端子を１個追加して、外部電源から制御ＩＣ１０８の電源を供給してもよい。これにより、整流装置１３２に、より安定した電源を供給可能である。

この整流装置１３２がチャタリングを起こすと、判定回路１０３が出力する比較信号Ｖｃｏｍｐや、ゲート駆動回路１０５が出力するゲート電圧Ｖｇｓが振動する。これにより、コンデンサ１０７が蓄えたエネルギ（電荷）を消費してしまい、制御ＩＣ１０８が動作しなくなる虞がある。チャタリングが発生しても、制御ＩＣ１０８に確実に電源を供給するためには、コンデンサ１０７に大容量のものを必要とし、実装面積が増大し、整流装置１３２のコストが増大する。
第１実施形態の整流装置１３２は、チャタリングを防止することによりコンデンサ１０７を小容量にしても、制御ＩＣ１０８に電源を供給することが可能となり、小面積・低コストの整流装置１３２を実現できる。更に、電圧および電流の振動に起因したノイズの発生を抑制可能である。

整流装置１３２は更に、整流ＭＯＳＦＥＴ１０１と並列にサージ吸収用のダイオードを接続してもよい。このように構成することで、整流装置１３２は、サージ吸収機能を備えることができる。

ゲート駆動回路１０５を構成するＣＭＯＳバッファの段数は、複数段の３段程度とするとよい。
図３は、第１実施形態の変形例の自律型同期整流ＭＯＳＦＥＴの整流装置を示す図である。図３に示す第１実施形態の変形例は、図２に示した第１実施形態の自律型の同期整流ＭＯＳＦＥＴの整流装置において、ゲート駆動回路１０５を３段のＣＭＯＳバッファで構成した場合である。
ゲート駆動回路１０５は、最終段のＣＭＯＳバッファ１６１と、１段手前のＣＭＯＳバッファ１６２と、２段手前のＣＭＯＳバッファ１６３とを含んで３段で構成される。ゲート駆動回路１０５は、入力信号を反転して出力するように、３段（奇数段）のＣＭＯＳバッファ１６１〜１６３で構成される。

最終段のＣＭＯＳバッファ１６１（第１のＣＭＯＳバッファ）は、定電流回路１５６とハイ側Ｐ型ＭＯＳＦＥＴ１５０とロウ側Ｎ型ＭＯＳＦＥＴ１５１とが直列接続された回路を含んで構成される。１段手前のＣＭＯＳバッファ１６２（第２のＣＭＯＳバッファ）は、ハイ側Ｐ型ＭＯＳＦＥＴ１５２とロウ側Ｎ型ＭＯＳＦＥＴ１５３とが直列接続された回路を含んで構成される。２段手前のＣＭＯＳバッファ１６３（第３のＣＭＯＳバッファ）は、ハイ側Ｐ型ＭＯＳＦＥＴ１５４とロウ側Ｎ型ＭＯＳＦＥＴ１５５とが直列接続された回路を含んで構成される。

ＣＭＯＳバッファ１６１〜１６３のＭＯＳＦＥＴのチャネル長は、すべて同一長とし、同一ＣＭＯＳバッファ内のハイ側Ｐ型ＭＯＳＦＥＴのチャネル幅とロウ側Ｎ型ＭＯＳＦＥＴのチャネル幅の比は、２対１になるように構成する。
ハイ側Ｐ型ＭＯＳＦＥＴやロウ側Ｎ型ＭＯＳＦＥＴのチャネル幅は、前段側よりも後段側が同じ倍率（例えば４倍）で順次大きくなるように構成する。これにより、各ＣＭＯＳバッファを駆動しやすくなり、ゲート駆動回路１０５の全体の遅延が小さくなる。
例えば、最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０のチャネル幅は１２８ｕｍであり、ロウ側Ｎ型ＭＯＳＦＥＴ１５１のチャネル幅は６４ｕｍである。最終段から１段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５２のチャネル幅は３２ｕｍであり、ロウ側Ｎ型ＭＯＳＦＥＴ１５３のチャネル幅は１６ｕｍである。最終段から２段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５４のチャネル幅は８ｕｍであり、ロウ側Ｎ型ＭＯＳＦＥＴ１５５のチャネル幅は４ｕｍである。

このように構成することで、整流ＭＯＳＦＥＴ１０１がオンするときとオフするときの両方において、ゲート駆動回路１０５の遅延を小さくできる。整流ＭＯＳＦＥＴ１０１をオフするときのゲート駆動回路１０５の遅延を小さくすることで、整流ＭＯＳＦＥＴ１０１がオフするタイミングの温度依存、動作周波数依存を小さくすることができ、オルタネータ１４０で要求される広い範囲の温度、動作周波数で動作できる。
なお、整流装置１３２は、判定回路１０３の非反転入力端子ＩＮ＋を負極側主端子ＴＬに接続し、反転入力端子ＩＮ−を正極側主端子ＴＨに接続してもよい。すなわち、第１実施形態とは逆極性の比較信号Ｖｃｏｍｐを出力するように構成してもよい。この場合には、ゲート駆動回路１０５は、入力信号を反転せずにゲート電圧Ｖｇｓを出力するよう、例えば偶数段のＣＭＯＳバッファを含んで構成される。

図４（ａ）〜（ｅ）は、第１実施形態における整流装置１３２の各部波形を示すグラフ（その１）である。
図５（ａ）〜（ｅ）は、第１実施形態における整流装置１３２の各部波形を示すグラフ（その２）である。
図４（ａ）〜（ｅ）と図５（ａ）〜（ｅ）の各グラフの縦軸と横軸とは、図１８（ａ）〜（ｅ）の各グラフの縦軸と横軸と同様である。
図４（ａ）〜（ｅ）と図５（ａ）〜（ｅ）とは、オフのタイミングが早くなり、整流ＭＯＳＦＥＴ１０１のドレイン電圧Ｖｄがソース電圧Ｖｓを上回る前に、整流ＭＯＳＦＥＴ１０１をオフにした場合の波形である。

以下、図４（ａ）〜（ｅ）を参照して、第１実施形態の自律型の同期整流ＭＯＳＦＥＴを用いた整流装置１３２の動作と効果を確認する。
時刻ｔ３１において、整流装置１３２が整流動作を開始するとき、判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−を下回る。このとき、図４（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓが負になる。
図４（ｂ）に示すように、判定回路１０３の比較信号Ｖｃｏｍｐは、ＨレベルからＬレベルへと変化する。比較信号Ｖｃｏｍｐがゲート駆動回路１０５の中の各ＣＭＯＳバッファ１６３，１６２，１６１を伝わって、図４（ｃ）に示すように、ゲート電圧Ｖｇｓを昇圧する。このとき、最終段のＣＭＯＳバッファ１６１のハイ側Ｐ型ＭＯＳＦＥＴ１５０にドレイン電流Ｉｄｈが流れて、ゲート電流Ｉｇとなる。このゲート電流Ｉｇにより、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが昇圧される。

第１実施形態の整流装置１３２では、最終段のＣＭＯＳバッファ１６１のハイ側Ｐ型ＭＯＳＦＥＴ１５０と直列に、ハイ側Ｐ型ＭＯＳＦＥＴ１５０が流せる電流よりも小さい電流を流す定電流回路１５６が接続されており、整流ＭＯＳＦＥＴ１０１のドレイン電流Ｉｄｈ（ゲート電流Ｉｇ）を制限する。そのため、整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓを昇圧する速度が遅くなり、判定回路１０３の比較信号Ｖｃｏｍｐの振動に追随しなくなる。すなわち、出力の応答性を遅くするフィルタ効果により、ゲート電圧Ｖｇｓの振動を抑制可能である。更に、整流ＭＯＳＦＥＴ１０１と内蔵ダイオード１０２の間での電流の切り替わりも抑制され、図４（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓの振動も抑制される。整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓの振動が抑制されると、図４（ｄ）に示すように、ゲート電流Ｉｇの振動も抑制され、コンデンサ１０７の電荷の不要な消費を減らすことができる。
時刻ｔ３２において、図４（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓが０よりも充分に小さくなる。図４（ｂ）に示すように、比較信号ＶｃｏｍｐがＬレベルで安定し、チャタリングが終了する。

時刻ｔ３３において、整流装置１３２が整流動作を終了するとき、整流ＭＯＳＦＥＴ１０１のオフの判定が早いので、時刻ｔ３１〜ｔ３２の整流動作を開始するときと同様に、比較信号Ｖｃｏｍｐが振動してチャタリングが発生する。しかし、出力の応答性を遅くするフィルタ効果により、ゲート電圧Ｖｇｓの振動を抑制可能である。その結果、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓとゲート電流Ｉｇの振動も抑制でき、コンデンサ１０７の電荷の不要な消費を減らすことができる。
時刻ｔ３４において、図４（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓが０よりも充分に大きくなる。図４（ｂ）に示すように、比較信号ＶｃｏｍｐがＨレベルで安定し、チャタリングが終了する。

続いて、図５（ａ）〜（ｅ）を参照して、本発明の自律型の同期整流ＭＯＳＦＥＴの動作と効果を確認する。
時刻ｔ４１において、整流装置１３２が整流動作を開始するとき、図４の場合と同様に判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−を下回る。図５（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓが負になる。
図５（ｂ）に示すように、判定回路１０３の比較信号ＶｃｏｍｐがＨレベルからＬレベルへと変化する。比較信号Ｖｃｏｍｐがゲート駆動回路１０５の中の各ＣＭＯＳバッファ１６３，１６２，１６１を伝わって、図５（ｃ）に示すように、ゲート電圧Ｖｇｓを昇圧する。このときは、最終段のＣＭＯＳバッファ１６１のハイ側Ｐ型ＭＯＳＦＥＴ１５０に流れるドレイン電流Ｉｄｈが、図５（ｄ）に示すゲート電流Ｉｇとなる。このゲート電流Ｉｇは、ゲート電圧Ｖｇｓを昇圧する。

最終段のＣＭＯＳバッファ１６１のハイ側Ｐ型ＭＯＳＦＥＴ１５０と直列に接続した定電流回路１５６の電流が図４の場合よりも小さいと、図５（ｄ）に示すように、ゲート電流Ｉｇが更に制限され、ゲート電圧Ｖｇｓを昇圧する速度が更に遅くなる。この場合、整流電流が内蔵ダイオード１０２から整流ＭＯＳＦＥＴ１０１に切り替わるのが遅くなり、整流ＭＯＳＦＥＴ１０１に切り替わったときには、より大きな整流電流が流れる。そうすると、切り替わったときの整流ＭＯＳＦＥＴ１０１のオン電圧は大きくなるので、判定回路１０３はオフ判定しにくくなり、チャタリングも起きにくくなる。

時刻ｔ４２〜ｔ４３において、整流装置１３２が整流動作を終了するときの動作は、図４（ａ）〜（ｅ）に示した時刻ｔ３３〜３４の動作と同様である。出力の応答性を遅くするフィルタ効果により、図５（ｃ）に示すように、ゲート電圧Ｖｇｓの振動がより抑制される。図５（ｄ）に示すように、ゲート電流Ｉｇの振動もより抑制される。よって、図５（ａ）に示すように、ドレイン・ソース間電圧Ｖｄｓの振動もより抑制される。

以上、図４および図５を使って説明したように、第１実施形態の整流装置１３２は、整流動作の開始時および終了時のチャタリングを抑制する効果を有する。その結果、コンデンサ１０７の電荷の不要な消費を減らすことができ、小容量のコンデンサで動作させることが可能になり、小面積、低コストの整流装置１３２を実現できる。更に、電圧および電流の振動に起因したノイズの発生を抑制可能である。

オルタネータ１４０で発電される交流電力の周波数は、低い場合で５０Ｈｚ、高い場合でも５ｋＨｚ程度である。オルタネータ１４０で発電される交流電力の相電圧の変化は非常に遅く、整流ＭＯＳＦＥＴ１０１をオンした後に整流電流が徐々に増加する。そのため、整流ＭＯＳＦＥＴ１０１のオンの動作は、過渡的な挙動を示さない。よって、第１実施形態の整流装置１３２において、整流ＭＯＳＦＥＴ１０１をオンするタイミングを遅くしても、オン時のスイッチング損失は小さく、整流の損失は小さい。整流ＭＯＳＦＥＴ１０１をオンするタイミングを遅くすると、整流ＭＯＳＦＥＴ１０１よりも導通損失が大きい内蔵ダイオード１０２に電流が流れる期間が長くなるが、その期間は整流開始の直後であり、そのときの整流電流は小さい。よって、内蔵ダイオード１０２の導通損失が大きくなっても、全体の整流の損失は、ほぼ変わらない。更に、整流電流がピークに達するまでに充分に時間があるので、ゲート電圧Ｖｇｓが充分に上がらずに損失を大きくすることもない。すなわち、オルタネータ１４０に、第１実施形態の自律型の同期整流ＭＯＳＦＥＴの整流装置１３２を用いると、大きなデメリット無しに、チャタリング防止の効果を得ることができる。

第１実施形態の整流装置１３２には、ノイズが印加されたときにハイサイドとロウサイドの整流素子の貫通電流を防止する効果も備える。整流装置１３２は、整流ＭＯＳＦＥＴ１０１のドレイン・ソース間電圧Ｖｄｓで整流ＭＯＳＦＥＴ１０１のオン・オフの判定をする。このとき、判定回路１０３の誤判定により、整流ＭＯＳＦＥＴ１０１が誤動作することがある。具体的には、整流装置１３２の正極側主端子ＴＨや負極側主端子ＴＬにノイズが印加されると、判定回路１０３の比較信号Ｖｃｏｍｐが反転して、整流ＭＯＳＦＥＴ１０１のオンとオフが切り替わることがある。

オン状態の整流ＭＯＳＦＥＴ１０１に誤作動を起こすノイズが印加された場合、整流ＭＯＳＦＥＴ１０１が誤作動を起こしてオフ状態になっている期間、整流ＭＯＳＦＥＴ１０１の内蔵ダイオード１０２に整流電流が流れるために、整流動作に問題は生じない。これに対し、オフ状態の整流ＭＯＳＦＥＴ１０１に誤作動を起こすノイズが印加された場合、他のアームの整流ＭＯＳＦＥＴ１０１がオン状態であったならば、ハイサイドとロウサイドの整流ＭＯＳＦＥＴ１０１を通して、バッテリ１１１の正極側端子から負極側端子へと貫通電流が流れてしまう。このように貫通電流が流れると、バッテリ１１１に充電した電荷が失われて電力損失となるだけでなく、低抵抗のハイサイドとロウサイドの整流ＭＯＳＦＥＴ１０１に大電流が流れて、整流装置１３２が破壊されることがある。オルタネータ１４０の場合、バッテリ１１１の正極側端子と負極側端子の間に接続された様々な機器がノイズを発生させることがあるため、ノイズ対策は重要である。

第１実施形態の整流装置１３２は、整流ＭＯＳＦＥＴ１０１がオンするときにはゲート電圧Ｖｇｓの昇圧に要する時間が長く、整流ＭＯＳＦＥＴ１０１がオフするときにはゲート電圧Ｖｇｓの降圧に要する時間が短い。そのため、オン状態の整流ＭＯＳＦＥＴ１０１に誤動作を引き起こすノイズが入ると、短時間に整流ＭＯＳＦＥＴ１０１がオフ状態になり、ノイズが終わると時間を掛けて整流ＭＯＳＦＥＴ１０１がオン状態に戻る。この整流ＭＯＳＦＥＴ１０１がオフする期間には、整流ＭＯＳＦＥＴ１０１の内蔵ダイオード１０２に整流電流が流れ、整流動作は問題なく行われる。内蔵ダイオード１０２に電流が流れると、整流ＭＯＳＦＥＴ１０１に電流が流れているときと比べて発熱が大きくなるが、この発熱が問題とならないように整流ＭＯＳＦＥＴ１０１のチップや熱抵抗の設計を行う。

一方、オフ状態の整流ＭＯＳＦＥＴ１０１に誤動作を引き起こすノイズが入ると、判定回路１０３がオンの判定をするが、整流ＭＯＳＦＥＴ１０１がオン状態になるのに時間がかかる。整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが整流ＭＯＳＦＥＴ１０１の閾値電圧を越える前にノイズが終わると、判定回路１０３がオフの判定をし、整流ＭＯＳＦＥＴ１０１に整流電流が流れることなく整流ＭＯＳＦＥＴ１０１は短時間にオフ状態に戻る。すなわち、ノイズが加わっている間、整流ＭＯＳＦＥＴ１０１に整流電流が流れないので、ハイサイドとロウサイドとの間の貫通電流を抑止できる。整流ＭＯＳＦＥＴ１０１のオンの速度は、想定されるノイズ印加期間が終わるまでに整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが整流ＭＯＳＦＥＴ１０１の閾値電圧を越えないように設定する。

第１実施形態の自律型の同期整流ＭＯＳＦＥＴの整流装置１３２では、整流ＭＯＳＦＥＴ１０１がオンするときにゲート電圧Ｖｇｓの昇圧に要する時間が長く、整流ＭＯＳＦＥＴ１０１がオフするときにゲート電圧Ｖｇｓの降圧に要する時間が短い。更に、チャタリング中の整流ＭＯＳＦＥＴ１０１と内蔵ダイオード１０２の間での電流の切り替わりを抑制し、ノイズ印加時のハイサイドとロウサイドの整流ＭＯＳＦＥＴ１０１を流れる貫通電流を防止するためには、特に、ロウサイドの整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが下がり始めてから閾値電圧Ｖｔｈに達するまでの時間を長くすることが重要である。同様に、ハイサイドの整流ＭＯＳＦＥＴ１０１のゲート電圧Ｖｇｓが上がり始めてから閾値電圧Ｖｔｈに達するまでの時間を長くすることが重要である。

整流ＭＯＳＦＥＴ１０１がオンするときにゲート電圧Ｖｇｓの降圧に要する時間を、ゲート電圧Ｖｇｓが最大ゲート電圧の９０％となってから閾値電圧Ｖｔｈに達するまでの時間と定義する。整流ＭＯＳＦＥＴ１０１がオフするときにゲート電圧Ｖｇｓの昇圧に要する時間を、ゲート電圧Ｖｇｓが最大ゲート電圧の１０％となってから閾値電圧Ｖｔｈに達するまでの時間と定義する。ここでは、整流ＭＯＳＦＥＴ１０１がオンするときにゲート電圧Ｖｇｓの昇圧に要する時間が、整流ＭＯＳＦＥＴ１０１がオフするときにゲート電圧Ｖｇｓの降圧に要する時間よりも長いことが重要である。

図６（ａ）〜（ｇ）は、第１実施形態の整流装置１３２と、比較例の整流装置１３２ｚに流れる貫通電流を示すグラフである。
図６（ａ）は、Ｕ相１３１ｕの中点配線（ノードＮｕ）の電圧Ｖｕの波形を示すグラフである。
図６（ｂ）は、ハイサイド側の整流装置１３２ｕｈの比較信号ＶｃｏｍｐＨの波形を示すグラフである。
図６（ｃ）は、ハイサイド側の整流装置１３２ｕｈのゲート駆動回路１０５のゲート電圧ＶｇｓＨの波形を示すグラフである。ゲート電圧ＶｇｓＨは、整流ＭＯＳＦＥＴ１０１ｕｈのソース電圧Ｖｓを基準としている。
図６（ｄ）は、ハイサイド側の整流装置１３２ｕｈに流れるドレイン電流ＩｄＨを示すグラフである。

図６（ｅ）は、ロウサイド側の整流装置１３２ｕｌの比較信号ＶｃｏｍｐＬの波形を示すグラフである。
図６（ｆ）は、ロウサイド側の整流装置１３２ｕｌのゲート駆動回路１０５のゲート電圧ＶｇｓＬの波形を示すグラフである。ゲート電圧ＶｇｓＬは、整流ＭＯＳＦＥＴ１０１ｕｌのソース電圧Ｖｓを基準としている。
図６（ｇ）は、ロウサイド側の整流装置１３２ｕｌに流れるドレイン電流ＩｄＬを示すグラフである。
Ｖ相１３１ｖの電圧や電流は、Ｕ相１３１ｕと位相が１２０°シフトした同一波形である。Ｗ相１３１ｗの電圧や電流は、Ｕ相１３１ｕと位相が２４０°シフトした同一波形である。

図１に示したオルタネータ１４０を適宜参照しつつ、各部の電圧と電流による動作を説明する。
オルタネータ１４０において、固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの中を回転子コイル１０９が回転することで発電が行われる。このとき、固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕには、交流電力が発生する。
図６（ａ）に示すように、固定子コイル１１０ｕｖ，１１０ｖｗ，１１０ｗｕの交流電力により、Ｕ相１３１ｕの中点配線（ノードＮｕ）の電圧Ｖｕは、周期的に上下する。整流装置１３２，１３２ｚは、貫通電流を防ぐために、整流の方向とは逆の方向に電流を流さないように動作している。
時刻ｔ６０において、電圧Ｖｕが０Ｖよりも低くなると、同期整流の開始時に整流ＭＯＳＦＥＴ１０１ｕｌをオンに制御する前に、先ず、高抵抗の内蔵ダイオード１０２ｕｌに電流が流れてオン電圧が大きくなる。オン電圧が大きくなるとロウサイド側の整流装置１３２ｕｌの整流ＭＯＳＦＥＴ１０１ｕｌがオンして、同期整流が開始する。すると、低抵抗の整流ＭＯＳＦＥＴ１０１ｕｌに電流が流れてオン電圧が下がる。オン電圧が下がりすぎると、整流ＭＯＳＦＥＴ１０１ｕｌをオフする判定基準に達する。整流ＭＯＳＦＥＴ１０１ｕｌはオフし、同期整流が終了する。これにより、内蔵ダイオード１０２ｕｌに電流が流れてオン電圧が大きくなり、整流ＭＯＳＦＥＴ１０１ｕｌがオンして、再び同期整流が開始する。このように整流ＭＯＳＦＥＴ１０１ｕｌは、電圧Ｖｕが充分に小さくなるまで、オンとオフとを繰り返す。

ここで、時刻ｔ６１〜ｔ６２において、ノイズにより判定回路１０３が誤動作し、図６（ｂ）に示す比較信号ＶｃｏｍｐＨがＬレベルになった場合を考える。図６（ｃ），（ｄ）において、破線は、第１比較例の整流装置１３２ｙ（図１７参照）の動作を示している。それに対して図６（ｃ），（ｄ）の実線は、第１実施形態の整流装置１３２（図２参照）の動作を示している。
図６（ｃ）に示すように、第１比較例の整流装置１３２ｙでは、ノイズが印加されたときに、ゲート電圧ＶｇｓＨが閾値電圧Ｖｔｈを超えて貫通電流が流れる虞がある。それに対して、第１実施形態の整流装置１３２は、ノイズが印加されたときにゲート電圧ＶｇｓＨは緩やかに上昇し、閾値電圧Ｖｔｈを超えない。
図６（ｄ）に示すように、第１比較例の整流装置１３２ｙでは、ノイズが印加されたときには、ドレイン電流ＩｄＨとして、負の大電流である貫通電流が流れやすい。それに対して、第１実施形態の整流装置１３２は、ノイズが印加されたときでもオフを維持し、貫通電流が流れにくいという効果が得られる。

時刻ｔ６３において、電圧Ｖｕが０Ｖよりも高くなると、ロウサイド側の整流装置１３２ｕｌの整流ＭＯＳＦＥＴ１０１ｕｌがオフして、同期整流が終了する。すると、内蔵ダイオード１０２ｕｌに電流が流れてオン電圧が大きくなり、整流ＭＯＳＦＥＴ１０１ｕｌがオンして、再び同期整流が開始する。このように、整流ＭＯＳＦＥＴ１０１ｕｌは、電圧Ｖｕが充分に大きくなるまで、オンとオフとを繰り返す。
時刻ｔ６４〜ｔ６５のハイサイドの動作は、時刻ｔ６０〜ｔ６３のロウサイドの動作と同様である。

以下、図７と図８において整流装置１３２の判定回路１０３の変形例を記載する。
図７（ａ），（ｂ）は、第１実施形態における整流装置１３２の判定回路１０３の変形例（Ａ），（Ｂ）を示す回路図である。
図７（ａ）に示す判定回路１０３ａの構成を説明する。判定回路１０３ａは、ＭＯＳＦＥＴで構成されるコンパレータである。判定回路１０３ａは、定電流回路ＣＣ１と、ＰＭＯＳ１１，１２，１３，１４，１５と、ＮＭＯＳ２１，２２，２３とを備えている。判定回路１０３ａの電源電圧端子ＶＣＣとグランド端子ＧＮＤとの間には電源が供給されて動作する。判定回路１０３ａは、非反転入力端子ＩＮ＋のの電圧Ｖｉｎ＋と反転入力端子ＩＮ−の電圧Ｖｉｎ−とを比較して判定するものである。
ＰＭＯＳ１１，１２，１３は、ミラー回路を構成する。すなわち、ＰＭＯＳ１１，１２，１３のドレインは、電源電圧端子ＶＣＣに接続される。ＰＭＯＳ１１，１２，１３のゲートとＰＭＯＳ１１のソースは、それぞれ接続されて、定電流回路ＣＣ１に接続される。この定電流回路ＣＣ１は、ＰＭＯＳ１１，１２，１３のゲートとＰＭＯＳ１１のソースの接続ノードからグランド端子ＧＮＤに向けて電流を流すように接続される。
ＰＭＯＳ１４，１５のドレインは、ＰＭＯＳ１２のソースに接続される。ＰＭＯＳ１２，１４，１５のバックゲートは、電源電圧端子ＶＣＣに接続される。ＰＭＯＳ１４のゲートは、反転入力端子ＩＮ−が接続される。ＰＭＯＳ１５のゲートは、非反転入力端子ＩＮ＋が接続される。ＰＭＯＳ１４のソースは、ＮＭＯＳ２１のソースと、ＮＭＯＳ２１，２２のゲートに接続される。ＰＭＯＳ１５のソースは、ＮＭＯＳ２２のソースと、ＮＭＯＳ２３のゲートに接続される。ＮＭＯＳ２１，２２，２３のドレインは、グランド端子ＧＮＤに接続される。
ＰＭＯＳ１３のソースとＮＭＯＳ２３のソースとは、出力端子ＯＵＴに接続される。

図７（ａ）に示す判定回路１０３ａの動作を説明する。
定電流回路ＣＣ１がＰＭＯＳ１１を流れる電流を決定する。ＰＭＯＳ１１，１２，１３が作るミラー回路により、ＰＭＯＳ１２，１３には、ＰＭＯＳ１１とのチャネル幅の比に応じた定電流が流れる。ＰＭＯＳ１２に流れる電流は、ＰＭＯＳ１５に流れる電流Ｉｉｎ＋とＰＭＯＳ１４に流れる電流Ｉｉｎ−とに分流する。
判定回路１０３ａの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より低くなると、ＰＭＯＳ１２に流れる電流のうち、ＰＭＯＳ１５よりもＰＭＯＳ１４に流れる電流が小さくなる。ＮＭＯＳ２１に流れる電流も少なくなってオフする。ＮＭＯＳ２１と同じゲート電圧が印加されるＮＭＯＳ２２もオフし、ＮＭＯＳ２３のゲート電圧が上がってＮＭＯＳ２３がオンする。その結果、電流Ｉｏｆｆ＿ｏｕｔが出力端子ＯＵＴからグランド端子ＧＮＤに流れて、出力端子ＯＵＴには、グランド端子ＧＮＤに印加されるＬレベルの電圧が出力される。
判定回路１０３ａの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より高くなると、ＰＭＯＳ１２から流れ込む電流のうち、ＰＭＯＳ１５よりもＰＭＯＳ１４に流れる電流が大きくなる。ＰＭＯＳ１４に流れた電流がＮＭＯＳ２１に流れてオンする。ＮＭＯＳ２１と同じゲート電圧が印加されるＮＭＯＳ２２もオンし、ＮＭＯＳ２３のゲート電圧が下がってＮＭＯＳ２３がオフする。その結果、電流Ｉｏｎ＿ｏｕｔが電源電圧端子ＶＣＣから出力端子ＯＵＴに流れて、出力端子ＯＵＴには、電源電圧端子ＶＣＣに印加されるＨレベルの電圧が出力される。

次に、図７（ａ）に示す判定回路１０３ａの特徴を説明する。
オルタネータ１４０の場合、バッテリ１１１の電圧が変動し、それに伴って判定回路１０３ａの電源となるコンデンサ１０７の電圧が変動してしまう。図７（ａ）に示すように、判定回路１０３ａを定電流回路ＣＣ１で動作させることで、バッテリ１１１の電圧が変動してコンデンサ１０７の電圧が変動しても、判定回路１０３ａの動作は影響を受けない。定電流回路ＣＣ１には、例えば、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いる。定電流回路ＣＣ１をＮ型デプレッションＭＯＳＦＥＴからなるシンプルな構成とすることで、判定回路１０３ａの面積を小さくできる。その結果、実装面積が低減され、整流装置１３２のコストも低減される。定電流回路ＣＣ１は、電流の温度依存を小さくする。Ｎ型デプレッションＭＯＳＦＥＴからなる定電流回路ＣＣ１の場合、定電流回路ＣＣ１の電流の温度依存が小さくなる閾値電圧を持ったＮ型デプレッションＭＯＳＦＥＴを好適に用いることができる。オルタネータ１４０の場合、発熱に耐えるように整流素子は高温でも動作する必要があり、温度依存が小さい定電流回路ＣＣ１を用いることで、オルタネータ１４０に用いる場合に必要な広い温度範囲で、判定回路１０３が同じ判定動作をするように構成できる。定電流回路ＣＣ１の電流値は、ノイズ耐性に問題がない範囲で小さくする。これにより、コンデンサ１０７の容量を小さくでき、実装面積を低減でき、整流装置１３２のコストも低減できる。

判定回路１０３ａは、バイポーラトランジスタではなく、ＭＯＳＦＥＴから成る回路とすることで、コンパレータの消費電流を小さくでき、その結果、コンデンサ１０７の容量を小さく、実装面積も小さく、整流装置１３２のコストも小さくすることが可能である。

図７（ｂ）に示す判定回路１０３ｂの構成を説明する。
判定回路１０３ｂは、定電流回路ＣＣ２〜ＣＣ４と、Ｎ型バイポーラトランジスタＴＲ１，ＴＲ２と、ダイオードＤ１，Ｄ２とを含んで構成される差動増幅回路であり、整流ＭＯＳＦＥＴ１０１のオンとオフの判定を行うものである。
定電流回路ＣＣ２は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ１のコレクタに向けて接続される。定電流回路ＣＣ３は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ１のベースおよびＮ型バイポーラトランジスタＴＲ２のベースの接続ノードに向けて接続される。
定電流回路ＣＣ４は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ２のコレクタに向けて接続される。Ｎ型バイポーラトランジスタＴＲ２のコレクタは、出力端子ＯＵＴに接続される。定電流回路ＣＣ２〜ＣＣ４は、この判定回路１０３ｂに流れる電流を決定する。
ダイオードＤ１は、Ｎ型バイポーラトランジスタＴＲ１のエミッタから非反転入力端子ＩＮ＋に向けて接続される。ダイオードＤ２は、Ｎ型バイポーラトランジスタＴＲ２のエミッタから反転入力端子ＩＮ−およびグランド端子ＧＮＤに向けて接続される。

図７（ｂ）に示す判定回路１０３ｂの動作を説明する。
判定回路１０３ｂの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より低くなると、定電流回路ＣＣ３を流れる電流がＮ型バイポーラトランジスタＴＲ１のベースに流れ、Ｎ型バイポーラトランジスタＴＲ２のベースには流れなくなる。その結果、Ｎ型バイポーラトランジスタＴＲ１がオンに、Ｎ型バイポーラトランジスタＴＲ２がオフ状態になり、出力端子ＯＵＴには電源電圧端子ＶＣＣに印加されているＨレベルの電圧が出力される。定電流回路ＣＣ２を流れる電流は、Ｎ型バイポーラトランジスタＴＲ１のコレクタからエミッタへ流れ、ダイオードＤ１を通って非反転入力端子ＩＮ＋へと抜ける。定電流回路ＣＣ４を流れる電流は、出力端子ＯＵＴへと抜ける。
逆に、判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より高くなると、定電流回路ＣＣ３を流れる電流がＮ型バイポーラトランジスタＴＲ２のベースに流れ、Ｎ型バイポーラトランジスタＴＲ１のベースには流れなくなる。その結果、Ｎ型バイポーラトランジスタＴＲ１がオフに、Ｎ型バイポーラトランジスタＴＲ２がオン状態になり、出力端子ＯＵＴにはグランド端子ＧＮＤのＬレベルの電圧が出力される。定電流回路ＣＣ２には電流が流れなくなり、定電流回路ＣＣ４を流れる電流は、Ｎ型バイポーラトランジスタＴＲ２のコレクタからエミッタへ流れ、ダイオードＤ２を通って反転入力端子ＩＮ−へと抜ける。

図７（ｂ）に示す判定回路１０３ｂの特徴を説明する。
判定回路１０３ｂは、電流が流れる経路を変えることで、オン・オフの判定を行うので、ノイズによる誤動作を起こしにくい。また、判定回路１０３ｂは、電源電圧端子ＶＣＣから非反転入力端子ＩＮ＋へと電流が流れる経路と、電源電圧端子ＶＣＣから反転入力端子ＩＮ−へと電流が流れる経路を対称とすることで、各経路の素子の温度依存を打ち消して、回路全体の温度依存を小さくすることが可能である。
判定回路１０３ｂは更に、定電流回路ＣＣ２〜ＣＣ４を用いることで、バッテリ１１１の電圧が変動しコンデンサ１０７の電圧が変動しても、その影響を受けない。つまり、判定回路１０３ｂは、バッテリ電圧への依存性を小さくすることが可能である。定電流回路ＣＣ２〜ＣＣ４には、例えば、図７（ａ）の定電流回路ＣＣ１と同様に、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いる。
ただし、図７（ｂ）の判定回路１０３ｂは、図７（ａ）のコンパレータのようにＭＯＳＦＥＴではなく、Ｎ型バイポーラトランジスタＴＲ１，ＴＲ２を用いている。Ｎ型バイポーラトランジスタＴＲ１，ＴＲ２の駆動には、所定の電流が必要であり、消費電流が多くなる虞がある。

図８（ｃ），（ｄ）は、第１実施形態における整流装置１３２の判定回路１０３の変形例（Ｃ），（Ｄ）を示す回路図である。
図８（ｃ）に示す判定回路１０３ｃの構成を説明する。図８（ｃ）に示す回路は、１個のＮ型バイポーラトランジスタＴＲ３を用いた判定回路１０３ｃである。
判定回路１０３ｃは、定電流回路ＣＣ５，ＣＣ６と、Ｎ型バイポーラトランジスタＴＲ３と、ダイオードＤ２，Ｄ３とを含んで構成される回路であり、整流ＭＯＳＦＥＴ１０１のオンとオフの判定を行うものである。
定電流回路ＣＣ５は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ３のベースＢおよびダイオードＤ３のアノードＡの接続ノードに向けて接続される。
定電流回路ＣＣ６は、電源電圧端子ＶＣＣからＮ型バイポーラトランジスタＴＲ３のコレクタＣに向けて接続される。Ｎ型バイポーラトランジスタＴＲ３のコレクタＣは、出力端子ＯＵＴに接続される。定電流回路ＣＣ５，ＣＣ６は、この判定回路１０３ｃに流れる電流を決定する。
ダイオードＤ３は、Ｎ型バイポーラトランジスタＴＲ３のベースＢから非反転入力端子ＩＮ＋に向けて接続される。ダイオードＤ２は、Ｎ型バイポーラトランジスタＴＲ２のエミッタＥから反転入力端子ＩＮ−およびグランド端子ＧＮＤに向けて接続される。

図８（ｃ）に示す判定回路１０３ｃの動作を説明する。
判定回路１０３ｃの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−より低くなると、定電流回路ＣＣ５を流れる電流が、Ｎ型バイポーラトランジスタＴＲ３のベースＢには流れなくなり、順方向電流としてダイオードＤ３を通って非反転入力端子ＩＮ＋へ流れる。その結果、Ｎ型バイポーラトランジスタＴＲ３がオフ状態になり、出力端子ＯＵＴには電源電圧端子ＶＣＣに印加されているＨレベルの電圧が出力される。定電流回路ＣＣ６を流れる電流は、出力端子ＯＵＴへ流れる。図２の整流装置１３２において、整流ＭＯＳＦＥＴ１０１は、ゲートにＬレベルの電圧が印加されるので、オフ状態（第１状態）となる、
逆に、判定回路１０３ｃの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−よりも高くなると、定電流回路ＣＣ５を流れる電流がＮ型バイポーラトランジスタＴＲ３のベースＢに流れ、ダイオードＤ３には流れなくなる。その結果、Ｎ型バイポーラトランジスタＴＲ３がオン状態になり、出力端子ＯＵＴにはグランド端子ＧＮＤのＬレベルの電圧が出力される。定電流回路ＣＣ５を流れる電流は、Ｎ型バイポーラトランジスタＴＲ３のコレクタＣからエミッタＥへ流れ、順方向電流としてダイオードＤ３を通って反転入力端子ＩＮ−へ流れる。図２の整流装置１３２において、整流ＭＯＳＦＥＴ１０１は、ゲートにＨレベルの電圧が印加されるので、オン状態（第２状態）となる、
なお、判定回路１０３ｃの非反転入力端子ＩＮ＋と反転入力端子ＩＮ−とが、図２とは逆に接続されている場合、第１状態と第２状態とは、オンとオフとが逆になる。

図８（ｃ）に示す判定回路１０３ｃの特徴を説明する。
図８（ｃ）の判定回路１０３ｃは、図７（ｂ）の判定回路１０３ｂと同様に、電流が流れる経路を変えることでオン・オフの判定を行うので、判定回路１０３ｃがノイズによる誤動作を起こしにくい。
電源電圧端子ＶＣＣから反転入力端子ＩＮ−（グランド端子ＧＮＤ）への第１経路では、Ｎ型バイポーラトランジスタＴＲ３のベースＢのＰ型半導体領域からエミッタＥの高濃度Ｎ型半導体領域へと電流が流れる。電源電圧端子ＶＣＣから非反転入力端子ＩＮ＋への第２経路では、ダイオードＤ３のアノードＡのＰ型半導体領域からカソードＫの高濃度Ｎ型半導体領域へと電流が流れる。両経路ともにＰ型半導体領域から高濃度Ｎ型半導体領域へ電流が流れる。これら半導体領域については、図９で詳細に説明する。
判定回路１０３ｃは、ダイオードＤ３とＮ型バイポーラトランジスタＴＲ３のベースＢ・エミッタＥとを同一に構成する。これにより、第１経路と第２経路の温度依存を同じとすることができる。判定回路１０３ｃは、図７（ｂ）の判定回路１０３ｂと同様に、第１経路と第２経路を構成する各素子の温度依存が打ち消し合って、動作の温度依存を小さくすることが可能である。

更に判定回路１０３ｃは、定電流回路ＣＣ５，ＣＣ６を用いることで、バッテリ１１１の電圧が変動しコンデンサ１０７の電圧が変動しても、その影響を受けない。判定回路１０３ｃは、バッテリ電圧への依存性を小さくすることが可能である。定電流回路ＣＣ５，ＣＣ６には、図７（ａ）の定電流回路ＣＣ１と同様に、ゲートをソースにショートさせたＮ型デプレッションＭＯＳＦＥＴを用いる。
図８（ｃ）の判定回路１０３ｃは、図７（ｂ）の判定回路１０３ｂにおける定電流回路ＣＣ２を通ってＮ型バイポーラトランジスタＴＲ１のコレクタからエミッタへ流れる電流の分だけ、消費電流を減らすことができる。その結果、コンデンサ１０７の容量を小さく、実装面積も小さく、整流装置１３２のコストも小さくすることが可能である。

図８（ｄ）に示す判定回路１０３ｄの構成を説明する。
図８（ｄ）に示す判定回路１０３ｄは、１個のＮ型ＭＯＳＦＥＴ３１を用いている。
判定回路１０３ｄは、定電流回路ＣＣ７と、Ｎ型ＭＯＳＦＥＴ３１とを含んで構成される。定電流回路ＣＣ７は、電源電圧端子ＶＣＣからＮ型ＭＯＳＦＥＴ３１のドレインに向けて接続される。Ｎ型ＭＯＳＦＥＴ３１のドレインは、出力端子ＯＵＴに接続される。Ｎ型ＭＯＳＦＥＴ３１のゲートは、非反転入力端子ＩＮ＋に接続される。Ｎ型ＭＯＳＦＥＴ３１のソースは、反転入力端子ＩＮ−およびグランド端子ＧＮＤに接続される。
定電流回路ＣＣ７は、この判定回路１０３ｄに流れる電流を決定する。

図８（ｄ）に示す判定回路１０３ｄの動作を説明する。
判定回路１０３ｄの非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が、反転入力端子ＩＮ−の電圧Ｖｉｎ−にＮ型ＭＯＳＦＥＴ３１の閾値電圧を加えた電圧より低くなると、Ｎ型ＭＯＳＦＥＴ３１がオフする。Ｎ型ＭＯＳＦＥＴ３１がオフすると、出力端子ＯＵＴには電源電圧端子ＶＣＣに印加されているＨレベルの電圧が出力される。定電流回路ＣＣ７を流れる電流は、出力端子ＯＵＴへと流れる。
逆に、判定回路１０３の非反転入力端子ＩＮ＋の電圧Ｖｉｎ＋が反転入力端子ＩＮ−の電圧Ｖｉｎ−にＮ型ＭＯＳＦＥＴ３１の閾値電圧を加えた電圧より高くなると、Ｎ型ＭＯＳＦＥＴ３１がオンする。Ｎ型ＭＯＳＦＥＴ３１がオンすると、出力端子ＯＵＴにはグランド端子ＧＮＤのＬレベルの電圧が出力される。定電流回路ＣＣ７を流れる電流は、Ｎ型ＭＯＳＦＥＴ３１を通って反転入力端子ＩＮ−へ流れる。

図８（ｄ）に示す判定回路１０３ｄの特徴を説明する。
図８（ｄ）の判定回路１０３ｄは、Ｎ型ＭＯＳＦＥＴ３１の１個のみで構成されているので、回路が簡単であり、消費電流も小さい。回路が簡単であるために、制御ＩＣ１０８の面積を小さくでき、実装面積が低減され、整流装置１３２のコストも低減される。消費電流が小さいので、コンデンサ１０７の容量を小さくでき、実装面積を低減でき、整流装置１３２のコストも低減できる。

図９（ａ）〜（ｃ）は、第１実施形態における整流装置１３２の変形例（Ｃ）である判定回路１０３ｃのレイアウト図である。
図９（ａ）〜（ｃ）に示す各レイアウトのうち、最も濃いハッチング部分は、高濃度Ｎ型シリコン領域４１，４６である。最も薄いハッチング部分は、Ｎ型シリコン領域４５である。中程度の濃さのハッチング部分は、Ｐ型シリコン領域４２，４４である。対角線を有する矩形部分は、絶縁層を貫通する電極（導電体）を示している。破線は、不図示絶縁層の上に構成された導電体を示している。

図９（ａ）は、レイアウトの平面図を示している。
図の左側には、ダイオードＤ３が形成されている。ダイオードＤ３のカソードＫは、高濃度Ｎ型シリコン領域４１で囲われている。高濃度Ｎ型シリコン領域４１は更に、Ｐ型シリコン領域４２で囲われている。このＰ型シリコン領域４２は更に、ダイオードＤ３のアノードＡを囲っている。ダイオードＤ３のカソードＫは、導電体に覆われて非反転入力端子ＩＮ＋（不図示）に接続される。
図の右側には、Ｎ型バイポーラトランジスタＴＲ３が形成されている。Ｎ型バイポーラトランジスタＴＲ３のエミッタＥは、高濃度Ｎ型シリコン領域４３で囲われ、更にＰ型シリコン領域４４で囲われている。このＰ型シリコン領域４４は更に、Ｎ型バイポーラトランジスタＴＲ３のベースＢを囲っている。Ｎ型バイポーラトランジスタＴＲ３のコレクタＣは、高濃度Ｎ型シリコン領域４６で囲われている。この高濃度Ｎ型シリコン領域４６とＰ型シリコン領域４４とは、Ｎ型シリコン領域４５に囲われている。ダイオードＤ３のアノードＡとカソードＫは、Ｎ型バイポーラトランジスタＴＲ３のベースＢとエミッタＥと対称にレイアウトされ、同一に構成される。
ダイオードＤ３のアノードＡとＮ型バイポーラトランジスタＴＲ３のベースＢとは、導電体に覆われて電気的に接続され、更に定電流回路ＣＣ５（不図示）に電気的に接続される。
Ｎ型バイポーラトランジスタＴＲ３のコレクタＣは、導電体に覆われて、定電流回路ＣＣ６および出力端子ＯＵＴ（不図示）に電気的に接続される。

図９（ｂ）は、ダイオードＤ３のＢ１−Ｂ２断面における断面図を示している。
カソードＫは、シリコン酸化膜４７を貫通する電極であり、高濃度Ｎ型シリコン領域４１に接触している。この高濃度Ｎ型シリコン領域４１は、シリコン酸化膜４７の下側に形成されている。高濃度Ｎ型シリコン領域４１の下側には、Ｐ型シリコン領域４２が形成されている。
ダイオードＤ３のアノードＡは、シリコン酸化膜４７を貫通する電極であり、Ｐ型シリコン領域４２に接触している。

図９（ｃ）は、Ｎ型バイポーラトランジスタＴＲ３のＣ１−Ｃ２断面における断面図を示している。
Ｎ型バイポーラトランジスタＴＲ３のエミッタＥは、シリコン酸化膜４７を貫通する電極であり、高濃度Ｎ型シリコン領域４３に接触している。この高濃度Ｎ型シリコン領域４３は、シリコン酸化膜４７の下側に形成されている。高濃度Ｎ型シリコン領域４３の下側には、Ｐ型シリコン領域４４が形成されている。Ｐ型シリコン領域４４の下側には、Ｎ型シリコン領域４５が形成されている。
Ｎ型バイポーラトランジスタＴＲ３のベースＢは、シリコン酸化膜４７を貫通する電極であり、Ｐ型シリコン領域４４に接触している。
Ｎ型バイポーラトランジスタＴＲ３のコレクタＣは、高濃度Ｎ型シリコン領域４６に接触している。この高濃度Ｎ型シリコン領域４６は、シリコン酸化膜４７の下側に形成されている。高濃度Ｎ型シリコン領域４６の下側には、Ｎ型シリコン領域４５が形成されている。
ダイオードＤ３のアノードＡとカソードＫの断面は、Ｎ型バイポーラトランジスタＴＲ３のベースＢとエミッタＥの断面と対称になるように構成される。これにより、各素子の温度依存を打ち消し合って、判定回路１０３ｃの動作の温度依存性を小さくすることが可能である。

図１０は、第２実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ａを示す回路図である。
図１０に示す第２実施形態の整流装置１３２ａは、図２に示した第１実施形態の整流装置１３２とは異なる制御ＩＣ１０８ａを備えている。第２実施形態の制御ＩＣ１０８ａは更に、第１実施形態の制御ＩＣ１０８とは異なるゲート駆動回路１０５ａを備えている。
第２実施形態のゲート駆動回路１０５ａは、第１実施形態のゲート駆動回路１０５とは異なる最終段のＣＭＯＳバッファ１６１ａを備えている。このＣＭＯＳバッファ１６１ａは、ハイ側Ｐ型ＭＯＳＦＥＴ１５０と直列、かつ、整流ＭＯＳＦＥＴ１０１のゲートをオンするときのドレイン電流Ｉｄｈの経路には、抵抗Ｒ１が接続される、抵抗Ｒ１は、ハイ側Ｐ型ＭＯＳＦＥＴ１５０のソース側とドレイン側のいずれに接続されてもよい。第２実施形態の抵抗Ｒ１は、第１実施形態の定電流回路１５６に代わって接続される。
整流ＭＯＳＦＥＴ１０１をオンするとき、ハイ側Ｐ型ＭＯＳＦＥＴ１５０から抵抗Ｒ１へとゲート電流Ｉｇが流れる。このゲート電流Ｉｇは、抵抗Ｒ１によって制限される。
整流ＭＯＳＦＥＴ１０１をオフするとき、整流ＭＯＳＦＥＴ１０１のゲート電流Ｉｇは、ロウ側Ｎ型ＭＯＳＦＥＴ１５１へと流れる。このゲート電流Ｉｇは、抵抗Ｒ１によって制限されない。

第２実施形態の整流装置１３２ａは、第１実施形態の整流装置１３２（図２参照）と同様に、整流ＭＯＳＦＥＴ１０１をオンするときのゲート電流Ｉｇを制限してオンの速度を遅くし、整流ＭＯＳＦＥＴ１０１をオフするときのゲート電流Ｉｇは制限せずにオフの速度を速くする。これによりチャタリングを防止し、ノイズ印加時の貫通電流を防止することが可能である。第１実施形態の整流装置１３２（図２参照）のように、定電流回路１５６を用いた場合と比べて、より簡単な回路でオン時のゲート電流Ｉｇを制限することが可能である。

図１１は、第３実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｂを示す回路図である。
図１１に示す第３実施形態の整流装置１３２ｂは、図２に示した第１実施形態の整流装置１３２とは異なる制御ＩＣ１０８ｂを備えている。第３実施形態の制御ＩＣ１０８ｂは更に、第１実施形態の制御ＩＣ１０８とは異なるゲート駆動回路１０５ｂを備えている。
第３実施形態のゲート駆動回路１０５ｂは、最終段のＣＭＯＳバッファ１６１ｂの出力と整流ＭＯＳＦＥＴ１０１のゲートとの間に、抵抗Ｒ２とダイオード１５７とを並列に接続している。
整流ＭＯＳＦＥＴ１０１をオンするとき、ゲート電流Ｉｇは、ハイ側Ｐ型ＭＯＳＦＥＴ１５０から抵抗Ｒ２を通って整流ＭＯＳＦＥＴ１０１のゲートへと流れる。このゲート電流Ｉｇは、抵抗Ｒ２によって制限される。
整流ＭＯＳＦＥＴ１０１をオフするとき、ゲート電流Ｉｇは、ダイオード１５７を通ってロウ側Ｎ型ＭＯＳＦＥＴ１５１へと逆方向に流れ、抵抗Ｒ２によって制限されない。

第３実施形態の整流装置１３２ｂは、第１実施形態の整流装置１３２（図２参照）と同様に、整流ＭＯＳＦＥＴ１０１をオンするときのゲート電流Ｉｇを制限してオンの速度を遅くし、整流ＭＯＳＦＥＴ１０１をオフするときのゲート電流Ｉｇは制限せずにオフの速度を早くする。これによりチャタリングを防止し、かつ、ノイズ印加時の貫通電流を防止することが可能である。第１実施形態の整流装置１３２（図２参照）のように定電流回路１５６を用いた場合と比べて、第３実施形態では、素子のばらつきの影響や温度依存が大きいが、より簡単な回路でオン時のゲート電流Ｉｇを制限することが可能である。

図１２は、第４実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｃを示す回路図である。
図１２に示す第４実施形態の整流装置１３２ｃは、図２に示した第１実施形態の整流装置１３２とは異なる制御ＩＣ１０８ｃを備えている。第４実施形態の制御ＩＣ１０８ｃは更に、第１実施形態の制御ＩＣ１０８とは異なるゲート駆動回路１０５ｃを備えている。
ゲート駆動回路１０５ｃは、１段または複数段のＣＭＯＳバッファを含んで構成される。ここでは、最終段のＣＭＯＳバッファ１６１ｃを図示している。

最終段のＣＭＯＳバッファ１６１ｃは、ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃとロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃとが直列接続された回路を含んで構成される。
第４実施形態のハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃは、第１実施形態のハイ側Ｐ型ＭＯＳＦＥＴ１５０と比較してチャネル幅Ｗ＿ｈが小さいか、または、チャネル長Ｌ＿ｈが大きい。これにより、整流ＭＯＳＦＥＴ１０１は、オン時のゲート電流Ｉｇを抑えてオンを遅くすることが可能である。一般的にチャネル長Ｌ＿ｈは、チップを製造するプロセスで決まるので、チャネル幅Ｗ＿ｈを小さくするとよい。
すなわち、最終段のＣＭＯＳバッファ１６１ｃは、そのハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅Ｗ＿ｈ、チャネル長Ｌ＿ｈとし、そのロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃのチャネル幅Ｗ＿ｌ、チャネル長Ｌ＿ｌとしたときに、以下の式（１）を満たすように、ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅Ｗ＿ｈを設計する。

第４実施形態の整流装置１３２ｃは、図２に示した第１実施形態の整流装置１３２と同様に、整流ＭＯＳＦＥＴ１０１をオン時のゲート電流Ｉｇを減らしてオンを遅くする。第４実施形態の整流装置１３２ｃは、それに加えて整流ＭＯＳＦＥＴ１０１をオフ時のゲート電流Ｉｇを増やしてオフを速めることができる。これにより更にチャタリングを防止し、ノイズ印加時の貫通電流を防止可能である。
第４実施形態の整流装置１３２ｃは、第１実施形態〜第３実施形態と比較すると、定電流回路１５６や抵抗やダイオードなどが不要であり、より簡単な回路でオン時のゲート電流Ｉｇを減らすことができる。

制御ＩＣ１０８ｃの中の判定回路１０３がオン・オフの判定結果を出力してから、整流ＭＯＳＦＥＴ１０１がオン・オフするまでの時間を十分に短くする、すなわち、ゲート駆動回路１０５ｃの入力から出力までの遅延時間を十分に短くすることで、オルタネータ１４０に求められる広い範囲の温度、動作周波数で動作できる。
ゲート駆動回路１０５ｃの遅延時間は、ゲート駆動回路１０５ｃを構成するＭＯＳＦＥＴの駆動時間で決まり、高温ほど遅延時間が長くなる温度依存を有する。ゲート駆動回路１０５ｃの遅延時間が長いと、整流ＭＯＳＦＥＴ１０１のオン・オフのタイミングが温度で変化する。またゲート駆動回路１０５ｃの遅延時間が長いと、動作周波数が変わり周期が変わったときに整流ＭＯＳＦＥＴ１０１のオン・オフのタイミングが異なり、整流ＭＯＳＦＥＴ１０１のオン・オフのタイミングが動作周波数が変化する。
しかし、整流ＭＯＳＦＥＴ１０１がオンするタイミングが温度や動作周波数に依存して変化しても、内蔵ダイオード１０２に整流電流が流れる期間が変わり、損失が多少変わるだけであり、大きな問題は生じない。

整流ＭＯＳＦＥＴ１０１がオンするタイミングが遅くなるほどチャタリングは起こりにくい条件となる。これに対し、整流ＭＯＳＦＥＴ１０１をオフするタイミングは、遅くなりすぎると大きな逆方向電流が流れてしまい、早くなりすぎると内蔵ダイオード１０２に大電流が流れて整流ＭＯＳＦＥＴ１０１のオン電圧が大きくなりすぎて、チャタリングが起こりやすくなる。したがって、整流ＭＯＳＦＥＴ１０１をオフするタイミングの温度依存、動作周波数依存を小さくすることが重要である。そのためには、整流ＭＯＳＦＥＴ１０１をオフするときのゲート駆動回路１０５の遅延を小さくすればよい。

第４実施形態の整流装置１３２ｃは、ゲート駆動回路１０５ｃの最終段のＣＭＯＳバッファ１６１ｃを構成するハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅Ｗ＿ｈを小さくすることで、最終段のＣＭＯＳバッファ１６１ｃの入力容量が小さくなり、最終段のＣＭＯＳバッファ１６１ｃの遅延が小さくなって、入力オフ時の遅延が小さくなる。したがって、第４実施形態の整流装置１３２ｃは、オルタネータ１４０で要求される広い範囲の温度、動作周波数での動作に適する。

図１３は、第４実施形態におけるゲート駆動回路１０５ｃのチャネル長とチャネル幅を示すレイアウト図である。ここでは、最終段のＣＭＯＳバッファ１６１ｃのレイアウトを図示している。
ゲート駆動回路１０５ｃの最終段ＣＭＯＳバッファ１６１ｃ（図１２参照）を構成するハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃとロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃについて、整流ＭＯＳＦＥＴ１０１がオンするときに駆動するＭＯＳＦＥＴの電流が、整流ＭＯＳＦＥＴ１０１がオフするときに駆動する方のＭＯＳＦＥＴの電流よりも小さくなるように構成する。
ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃは、高濃度Ｐ型シリコン領域５４上に形成されたポリシリコン配線５３ａによって、チャネルが形成される。ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル長Ｌ＿ｈは、ロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃのチャネル長Ｌ＿ｌと同一長である。ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅は、４μｍ幅のチャネルが２本形成されているので、合計８μｍである。
ロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃは、高濃度Ｎ型シリコン領域５２上に形成されたポリシリコン配線５３ｂによって、チャネルが形成される。高濃度Ｎ型シリコン領域５２は、Ｐ型ウェルシリコン領域５１で囲われている。ロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃのチャネル長Ｌ＿ｌは、ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル長Ｌ＿ｈと同一長であり、チャネル幅は、４μｍが１６本形成されているので、合計６４μｍである。

すなわち、最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅Ｗ＿ｈは８μｍであり、ロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃのチャネル幅Ｗ＿ｌは６４μｍである。

第４実施形態のゲート駆動回路１０５ｃは、第１実施形態より最終段のＣＭＯＳバッファ１６１ｃの入力容量（ゲート容量）がその分小さくなり、オフ時の整流ＭＯＳＦＥＴ１０１がオフするときのゲート駆動回路１０５ｃの遅延は従来より更に小さくできる。これにより整流ＭＯＳＦＥＴ１０１をオフするタイミングの温度依存、周波数依存を小さくできる。加えて、最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅が小さくなった分、回路面積を小さくできる。第１実施形態の最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０のチャネル幅は１２８ｕｍである。それに対して、第４実施形態の最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０のチャネル幅は８ｕｍであり、著しく小さくなっている。

図１３では、ｎ型シリコン基板上に回路を形成する場合のレイアウトを示している。これをＳＯＩ（Silicon On Insulator）基板上にＳＯＩ基板上に形成する場合、Ｐ型ＭＯＳＦＥＴやＮ型ＭＯＳＦＥＴは、シリコン酸化膜に囲まれた別の島に形成する。ＳＯＩ基板を用いることで、高温でのラッチアップによる誤動作を防止可能である。

図１４は、第４実施形態の変形例の自律型の同期整流ＭＯＳＦＥＴの整流装置を示す回路図である。第４実施形態の変形例は、図１２に示した第４実施形態における自律型の同期整流ＭＯＳＦＥＴの整流装置１３２ｃにおいて、ゲート駆動回路１０５を３段のＣＭＯＳバッファで構成した場合の回路図である。
図１４に示す第４実施形態の整流装置１３２ｃは、図３に示した第１実施形態の変形例の整流装置１３２とは異なる制御ＩＣ１０８ｃを備えている。第４実施形態の制御ＩＣ１０８ｃは更に、第１実施形態の制御ＩＣ１０８とは異なるゲート駆動回路１０５ｃを備えている。
ゲート駆動回路１０５ｃは、最終段のＣＭＯＳバッファ１６１ｃと、１段手前のＣＭＯＳバッファ１６２ｃと、２段手前のＣＭＯＳバッファ１６３ｃとを含んで３段で構成される。

ゲート駆動回路１０５ｃを複数のＣＭＯＳバッファ１６１ｃ〜１６３ｃで構成する場合、１つのＣＭＯＳバッファを構成するハイ側Ｐ型ＭＯＳＦＥＴとロウ側Ｎ型ＭＯＳＦＥＴのうち、整流ＭＯＳＦＥＴ１０１がオンするときに駆動するＭＯＳＦＥＴの電流が、整流ＭＯＳＦＥＴ１０１がオフするときに駆動する方のＭＯＳＦＥＴの電流よりも小さくなるように構成するとよい。
最終段のＣＭＯＳバッファ１６１ｃは、図１２と同じ構成であり、前記した式（１）を満たすように、ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅Ｗ＿ｈを設計する。

最終段から１段手前前のＣＭＯＳバッファ１６２ｃは、ハイ側Ｐ型ＭＯＳＦＥＴ１５２ｃとロウ側Ｎ型ＭＯＳＦＥＴ１５３ｃとが直列接続された回路を含んで構成される。
図１４に示す第４実施形態のロウ側Ｎ型ＭＯＳＦＥＴ１５３ｃは、図３に示した第１実施形態のロウ側Ｎ型ＭＯＳＦＥＴ１５３と比較してチャネル幅Ｗ＿ｌ２が小さいか、または、チャネル長Ｌ＿ｌ２が大きい。これにより、整流ＭＯＳＦＥＴ１０１は、オン時に最終段から１段手前前のＣＭＯＳバッファ１６２ｃの出力を遅延させ、整流ＭＯＳＦＥＴ１０１のオンを遅くすることできる。一般的にチャネル長Ｌ＿ｌ２は、チップを製造するプロセスで決まるので、チャネル幅Ｗ＿ｌ２を小さくするとよい。
すなわち、最終段の１段手前のＣＭＯＳバッファ１６２ｃは、そのハイ側Ｐ型ＭＯＳＦＥＴ１５２ｃをチャネル幅Ｗ＿ｈ２、チャネル長Ｌ＿ｈ２とし、そのロウ側Ｎ型ＭＯＳＦＥＴ１５３ｃをチャネル幅Ｗ＿ｌ２、チャネル長Ｌ＿ｌ２としたときに、以下の式（２）を満たすように、チャネル幅Ｗ＿ｌ２を設計する。

最終段から２段手前前のＣＭＯＳバッファ１６３ｃは、ハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃとロウ側Ｎ型ＭＯＳＦＥＴ１５５ｃとが直列接続された回路を含んで構成される。
図１４に示す第４実施形態の変形例のハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃは、図３に示した第１実施形態のハイ側Ｐ型ＭＯＳＦＥＴ１５４と比較してチャネル幅Ｗ＿ｈ３が小さいか、または、チャネル長Ｌ＿ｈ３が大きい。これにより、整流ＭＯＳＦＥＴ１０１は、オン時に最終段から２段手前前のＣＭＯＳバッファ１６３ｃの出力を遅延させ、整流ＭＯＳＦＥＴ１０１のオンを遅くすることできる。一般的にチャネル長Ｌ＿ｈ３は、チップを製造するプロセスで決まるので、チャネル幅Ｗ＿ｈ３を小さくするとよい。
最終段の２段手前のＣＭＯＳバッファ１６３ｃは、そのハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃをチャネル幅Ｗ＿ｈ３、チャネル長Ｌ＿ｈ３とし、そのロウ側Ｎ型ＭＯＳＦＥＴ１５５ｃをチャネル幅Ｗ＿ｌ３、チャネル長Ｌ＿ｌ３としたときに、以下の式（３）を満たすように、チャネル幅Ｗ＿ｈ３，Ｗ＿ｌ３を設計する。

図１４に示した第４実施形態の変形例の整流装置１３２ｃは、図１２に示した第４実施形態の整流装置１３２と同様の効果が得られ、加えて、図１５で説明する効果も得ることができる。

図１５は、第４実施形態の変形例におけるゲート駆動回路１０５ｃのチャネル長とチャネル幅を示すレイアウト図である。
ゲート駆動回路１０５ｃを複数のＣＭＯＳバッファ１６１ｃ〜１６３ｃ（図１４参照）で構成する場合、１つのＣＭＯＳバッファを構成するハイ側Ｐ型ＭＯＳＦＥＴとロウ側Ｎ型ＭＯＳＦＥＴのうち、整流ＭＯＳＦＥＴ１０１がオンするときに駆動するＭＯＳＦＥＴの電流が、整流ＭＯＳＦＥＴ１０１がオフするときに駆動する方のＭＯＳＦＥＴの電流よりも小さくなるように構成する。
ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃは、高濃度Ｐ型シリコン領域５４上に形成されたポリシリコン配線５３ａによって、チャネルが形成される。ハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル長Ｌ＿ｈは、他のチャネル長と同一長であり、チャネル幅は、４μｍが２本形成されているので、合計８μｍである。
ロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃは、高濃度Ｎ型シリコン領域５２上に形成されたポリシリコン配線５３ｂによって、チャネルが形成される。高濃度Ｎ型シリコン領域５２は、Ｐ型ウェルシリコン領域５１で囲われている。ロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃのチャネル長Ｌ＿ｌは、他のチャネル長と同一長であり、チャネル幅は、４μｍ幅のチャネルが１６本形成されているので、合計６４μｍである。図１５では、そのうち９本のチャネルを示し、他を省略している。

すなわち、最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０ｃのチャネル幅Ｗ＿ｈは８μｍであり、ロウ側Ｎ型ＭＯＳＦＥＴ１５１ｃのチャネル幅Ｗ＿ｌは６４μｍである。
最終段の１段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５２ｃのチャネル幅Ｗ＿ｈ２は３２μｍであり、４μｍのチャネルが８本形成されている。図１５では、そのうち４本のチャネルを示し、他を省略している。ロウ側Ｎ型ＭＯＳＦＥＴ１５３ｃのチャネル幅Ｗ＿ｌ２は２μｍである。
最終段の２段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃのチャネル幅Ｗ＿ｈ３は２μｍであり、ロウ側Ｎ型ＭＯＳＦＥＴ１５５ｃのチャネル幅Ｗ＿ｌ３は４μｍである。
最終段の１段手前のロウ側Ｎ型ＭＯＳＦＥＴ１５３ｃのチャネル幅Ｗ＿ｌ２を小さくすることで最終段の１段手前のＣＭＯＳバッファ１６２ｃのゲート容量と２段手前のＣＭＯＳバッファ１６３ｃのゲート容量を小さくすることが可能である。最終段の２段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃのチャネル幅Ｗ＿ｈ３を小さくすることで、最終段の１段手前ＣＭＯＳバッファ１６２ｃのゲート容量と２段手前のＣＭＯＳバッファ１６３ｃのゲート容量を小さくすることが可能である。

図１５に示す第４実施形態の変形例のゲート駆動回路１０５ｃは、最終段の１段手前のロウ側Ｎ型ＭＯＳＦＥＴ１５３ｃのチャネル幅Ｗ＿ｌ２および最終段の２段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃのチャネル幅Ｗ＿ｈ３を小さくすることで、オフ時の整流ＭＯＳＦＥＴ１０１がオフするときのゲート駆動回路１０５ｃの遅延は、最終段の１段手前のロウ側Ｎ型ＭＯＳＦＥＴ１５３ｃのチャネル幅Ｗ＿ｌ２および最終段の２段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃのチャネル幅Ｗ＿ｈ３を小さくしなかった場合と比べ、更に小さくできる。これにより整流ＭＯＳＦＥＴ１０１をオフするタイミングの温度依存、周波数依存を小さくできる。加えて、各チャネル幅が小さくなった分、回路面積を小さくできる。
第１実施形態の変形例の最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０のチャネル幅は１２８ｕｍである。それに対して、第４実施形態の最終段のハイ側Ｐ型ＭＯＳＦＥＴ１５０のチャネル幅は８ｕｍであり、著しく小さくなっている。第１実施形態の変形例の最終段の１段手前のロウ側Ｎ型ＭＯＳＦＥＴ１５３のチャネル幅は１６ｕｍである。それに対して、第４実施形態の最終段の１段手前のロウ側Ｎ型ＭＯＳＦＥＴ１５３のチャネル幅は２ｕｍであり、著しく小さくなっている。第１実施形態の変形例の最終段の２段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５４のチャネル幅は８ｕｍである。それに対して、第４実施形態の最終段の１段手前のハイ側Ｐ型ＭＯＳＦＥＴ１５４ｃのチャネル幅は２ｕｍであり、著しく小さくなっている。
第４実施形態のゲート駆動回路１０５ｃは更に、チャネル幅が小さいＭＯＳＦＥＴと、チャネル幅が大きいＭＯＳＦＥＴとが上下（ＰＭＯＳとＮＭＯＳ）に互い違いにレイアウトされている。これにより、詰めあって更に回路面積を小さくし、実装面積とコストを低減できる。
加えて、出力の応答性を遅くするフィルタ効果により、最終段の１段手前のＣＭＯＳバッファ１６２および２段手前のＣＭＯＳバッファ１６３の振動を抑制することが可能となる。

図１４および図１５では、ゲート駆動回路１０５ｃを構成する３段のＣＭＯＳバッファにおいて、１つのＣＭＯＳバッファを構成するハイ側Ｐ型ＭＯＳＦＥＴとロウ側Ｎ型ＭＯＳＦＥＴのうち、整流ＭＯＳＦＥＴ１０１がオンするときに駆動するＭＯＳＦＥＴの電流が、整流ＭＯＳＦＥＴ１０１がオフするときに駆動する方のＭＯＳＦＥＴの電流よりも小さくする構成を説明した。しかし、ゲート駆動回路を構成するＣＭＯＳバッファの段数は３段に限らず、他の段数のＣＭＯＳバッファで構成しても、同様の効果を得ることができる。

図１４および図１５に示した複数段のＣＭＯＳバッファ１６１ｃ〜１６３ｃで構成されるゲート駆動回路１０５ｃは、第１〜第３実施形態にも適用することができ、同様の効果を得ることができる。

以上説明したように、本発明の自律型の同期整流ＭＯＳＦＥＴは、コンデンサ１０７の容量が大きくせず、複雑な回路を用いずにチャタリング防止の効果を得ることができ、合わせて、ノイズ印加時のハイサイドとロウサイドの整流素子の貫通電流も防止可能である。

以上、第１実施形態から第４実施形態の整流装置１３２をオルタネータ１４０の整流回路１３０に用いる場合を示したが、オルタネータ１４０以外の整流回路１３０に用いることもできる。
図１６は、自律型の整流装置１３２を用いた電力変換装置１４１の概略構成を示す回路図である。
図１６は、第５実施形態における自律型の整流装置１３２を用いた電力変換装置１４１の概略構成を示す回路図である。図１に示す第１実施形態のオルタネータ１４０と同一の要素には同一の符号を付与している。
電力変換装置１４１は、交流電源１２２ｕｖ，１２２ｖｗ，１２２ｗｕと、整流回路１３０と、平滑コンデンサ１２３および直流負荷１２４を備えている。
交流電源１２２ｕｖ，１２２ｖｗ，１２２ｗｕは、三相交流を供給する電源である。交流電源１２２ｕｖ，１２２ｖｗ，１２２ｗｕは、Δ接続されている。交流電源１２２ｗｕ，１２２ｕｖは、整流回路１３０のノードＮｕに接続される。交流電源１２２ｕｖ，１２２ｖｗは、整流回路１３０のノードＮｖに接続される。交流電源１２２ｖｗ，１２２ｗｕは、整流回路１３０のノードＮｗに接続される。

整流回路１３０は、三相交流を直流に整流するブリッジ回路であり、図１に示すオルタネータ１４０の整流回路１３０と同様に構成される。整流回路１３０は、直流端子であるノードＮｐ，Ｎｎ間に平滑コンデンサ１２３（エネルギ蓄積部）および直流負荷１２４が並列に接続され、直流電力を供給する。
平滑コンデンサ１２３は、直流電圧を平滑化するコンデンサである。直流負荷１２４は、直流電力を受けて駆動する任意の負荷であり、例えばモータや照明などである。

電力変換装置１４１においても、各実施形態の整流装置１３２，１３２ａ〜１３２ｃを用いることができる。このとき、各整流回路の動作を示す電圧波形と電流波形は、図４（ａ）〜（ｅ）や図５（ａ）〜（ｅ）と同一となる。これにより、チャタリングを防止することができ、ノイズ印加時の貫通電流を防止する効果を得ることができる。

本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。

１０１ 整流ＭＯＳＦＥＴ
１０２ 内蔵ダイオード
１０３ 判定回路
１０５ ゲート駆動回路
１０６ ダイオード
１０７ コンデンサ
１０８ 制御ＩＣ
１０９ 回転子コイル
１１０ｕｖ，１１０ｖｗ，１１０ｗｕ 固定子コイル
１１１ バッテリ
１２２ｕｖ，１２２ｖｗ，１２２ｗｕ 交流電源
１２３ 平滑コンデンサ
１２４ 直流負荷
１３０ 整流回路
１３２ 整流装置
１４０ オルタネータ
１４１ 電力変換装置
１５０，１５０ｃ，１５２ｃ，１５４ｃ ハイ側Ｐ型ＭＯＳＦＥＴ
１５１，１５１ｃ，１５３ｃ，１５５ｃ ロウ側Ｎ型ＭＯＳＦＥＴ
１５６ 定電流回路
１５７ ダイオード
１６１ ＣＭＯＳバッファ （第１のＣＭＯＳバッファ）
１６２ ＣＭＯＳバッファ （第２のＣＭＯＳバッファ）
１６３ ＣＭＯＳバッファ （第３のＣＭＯＳバッファ）
１６４ ＣＭＯＳインバータ
Ｉｄｌ，Ｉｄｈ ドレイン電流
Ｖｃｏｍｐ 比較信号
Ｉｄ ドレイン電流 （整流電流）
Ｉｇ ゲート電流
ＩＮ＋ 非反転入力端子
ＩＮ− 反転入力端子
Ｖｄｓ ドレイン・ソース間電圧
Ｖｇｓ，ＶｇｓＨ，ＶｇｓＬ ゲート電圧
Ｎｕ，Ｎｖ，Ｎｗ ノード （交流端子）
Ｎｐ，Ｎｎ ノード （直流端子）
ＴＨ 正極側主端子 （一対の主端子のうち一方）
ＴＬ 負極側主端子 （一対の主端子のうち他方）
ＣＣ１〜ＣＣ７ 定電流回路
ＴＲ１〜ＴＲ３ Ｎ型バイポーラトランジスタ
Ｄ１〜Ｄ３ ダイオード
３１ Ｎ型ＭＯＳＦＥＴ
ＯＵＴ 出力端子
ＧＮＤ グランド端子
ＶＣＣ 電源電圧端子
Ｖｃｏｍｐ 比較信号

Claims (7)

1. 同期整流を行う整流ＭＯＳＦＥＴと、
   前記整流ＭＯＳＦＥＴの一対の主端子間の電圧を入力し、入力した前記一対の主端子間の電圧に基づいて前記整流ＭＯＳＦＥＴのオン・オフを判定する判定回路と、
   前記判定回路の判定結果により前記整流ＭＯＳＦＥＴのゲートのオン・オフを行い、前記整流ＭＯＳＦＥＴをオフするときにゲート電圧の降圧に要する時間よりも前記整流ＭＯＳＦＥＴをオンするときにゲート電圧の昇圧に要する時間を長くして、前記判定回路の判定結果がチャタリングした際にフイルタ効果によりゲート電圧の振動を抑制するように構成されるゲート駆動回路と、
   を備え、
   前記ゲート駆動回路は、
   ハイ側ＭＯＳＦＥＴおよびロウ側ＭＯＳＦＥＴを備えて、出力が前記整流ＭＯＳＦＥＴのゲートに接続される第１のＣＭＯＳバッファと、出力が前記第１のＣＭＯＳバッファの入力に接続された第２のＣＭＯＳバッファとを含んで構成され、
   前記整流ＭＯＳＦＥＴをオンするときに前記第１のＣＭＯＳバッファのハイ側ＭＯＳＦＥＴに流れる電流は、前記整流ＭＯＳＦＥＴをオフするときに前記第１のＣＭＯＳバッファのロウ側ＭＯＳＦＥＴに流れる電流よりも小さく、
   前記整流ＭＯＳＦＥＴをオンするときに前記第２のＣＭＯＳバッファのロウ側ＭＯＳＦＥＴに流れる電流は、前記整流ＭＯＳＦＥＴをオフするときに前記第２のＣＭＯＳバッファのハイ側ＭＯＳＦＥＴに流れる電流よりも小さい、
   ことを特徴とする整流装置。
2. 前記第２のＣＭＯＳバッファは、ハイ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商よりも、ロウ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商の２倍の方が小さくなるように構成される、
   ことを特徴とする請求項１に記載の整流装置。
3. 前記ゲート駆動回路は、出力が前記第２のＣＭＯＳバッファの入力に接続された第３のＣＭＯＳバッファを備え、
   前記整流ＭＯＳＦＥＴをオンするときに前記第３のＣＭＯＳバッファのハイ側ＭＯＳＦＥＴに流れる電流は、前記整流ＭＯＳＦＥＴをオフするときに前記第３のＣＭＯＳバッファのロウ側ＭＯＳＦＥＴに流れる電流よりも小さい、
   ことを特徴とする請求項１に記載の整流装置。
4. 前記第３のＣＭＯＳバッファは、ハイ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商よりも、ロウ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商の２倍の方が大きくなるように構成される、
   ことを特徴とする請求項３に記載の整流装置。
5. 同期整流を行う整流ＭＯＳＦＥＴと、
   前記整流ＭＯＳＦＥＴの一対の主端子間の電圧を入力し、入力した前記一対の主端子間の電圧に基づいて前記整流ＭＯＳＦＥＴのオン・オフを判定する判定回路と、
   前記判定回路の判定結果により前記整流ＭＯＳＦＥＴのゲートのオン・オフを行い、前記整流ＭＯＳＦＥＴをオフするときにゲート電圧の降圧に要する時間よりも前記整流ＭＯＳＦＥＴをオンするときにゲート電圧の昇圧に要する時間を長くして、前記判定回路の判定結果がチャタリングした際にフイルタ効果によりゲート電圧の振動を抑制するように構成されるゲート駆動回路と、
   を備え、
   前記ゲート駆動回路は、
   ハイ側ＭＯＳＦＥＴおよびロウ側ＭＯＳＦＥＴを備えて、出力が前記整流ＭＯＳＦＥＴのゲートに接続される第１のＣＭＯＳバッファを含んで構成され、
   前記第１のＣＭＯＳバッファは、ハイ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商よりも、ロウ側ＭＯＳＦＥＴのゲート幅をゲート長で除算した商の２倍の方が大きくなるように構成され、
   前記整流ＭＯＳＦＥＴをオンするときに前記第１のＣＭＯＳバッファのハイ側ＭＯＳＦＥＴに流れる電流は、前記整流ＭＯＳＦＥＴをオフするときに前記第１のＣＭＯＳバッファのロウ側ＭＯＳＦＥＴに流れる電流よりも小さい、
   ことを特徴とする整流装置。
6. 直流端子がバッテリに、交流端子が交流電源に接続されるブリッジ型の整流回路と、
   前記整流回路のハイサイドおよびロウサイドにそれぞれ接続される請求項１ないし請求項５のいずれか１項に記載の整流装置と、
   を備えることを特徴とするオルタネータ。
7. 直流端子がエネルギ蓄積部に、交流端子が交流電源に接続されるブリッジ型の整流回路と、
   前記整流回路のハイサイドおよびロウサイドにそれぞれ接続される請求項１ないし請求項５のいずれか１項に記載の整流装置と、
   を備えることを特徴とする電力変換装置。

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