JP6613806B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6613806B2
JP6613806B2 JP2015209389A JP2015209389A JP6613806B2 JP 6613806 B2 JP6613806 B2 JP 6613806B2 JP 2015209389 A JP2015209389 A JP 2015209389A JP 2015209389 A JP2015209389 A JP 2015209389A JP 6613806 B2 JP6613806 B2 JP 6613806B2
Authority
JP
Japan
Prior art keywords
sealing resin
lead terminal
expansion coefficient
linear expansion
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015209389A
Other languages
English (en)
Other versions
JP2017084881A (ja
Inventor
教文 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2015209389A priority Critical patent/JP6613806B2/ja
Priority to DE102016216003.6A priority patent/DE102016216003A1/de
Priority to CN201610786984.XA priority patent/CN106611749B/zh
Priority to US15/254,508 priority patent/US9881846B2/en
Publication of JP2017084881A publication Critical patent/JP2017084881A/ja
Application granted granted Critical
Publication of JP6613806B2 publication Critical patent/JP6613806B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3675Cooling facilitated by shape of device characterised by the shape of the housing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/84801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Dispersion Chemistry (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、半導体装置に関する。
半導体装置は、複数のパワー半導体素子を含み、電力変換装置、または、スイッチング装置として利用されている。例えば、半導体装置は、IGBT(Insulated Gate Bipolar Transistor)を含む半導体素子と、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)を含む半導体素子とが並列接続されて、スイッチング装置として機能することができる。
このような半導体装置は、例えば、IGBTのエミッタ電極と、FWD(Free Wheeling Diode)の表面電極とが、リード端子を用いてはんだを介して接続されている。リード端子は、IGBTのエミッタ電極と、FWDの表面電極とにそれぞれ接合する接合部と、段差部を介して接合部に接続する配線部とにより構成されている。そして、IGBT、FWD等の半導体素子と、リード端子とが封止樹脂により封止されている(例えば、特許文献1参照)。
特開2006−202885号公報
このような半導体装置では、IGBT、FWD等の半導体素子が駆動して発熱すると、リード端子の段差部が熱膨張しようとする。しかし、段差部は封止樹脂により封止されているために、熱膨張が抑制されてしまい、その応力が半導体素子側に向かってしまう。このため、半導体素子の表面電極が損傷を受けて、表面電極にクラックが発生してしまい、半導体装置の特性が低下してしまう。
本発明は、このような点を鑑みてなされたものであり、半導体素子が発熱しても、リード端子の応力による半導体素子の表面電極の損傷を防止できる半導体装置を提供することを目的とする。
本発明の一観点によれば、半導体素子と、絶縁板と、前記絶縁板のおもて面に配置され、前記半導体素子が配置される回路板とを有する積層基板と、前記半導体素子のおもて面の主電極に、Sn−Cu系またはSn−Sb系のはんだを介して設けられたリード端子と、前記半導体素子と前記積層基板と前記リード端子とを封止する封止樹脂と、を有し、前記封止樹脂のヤング率×(前記リード端子の線膨張係数−前記封止樹脂の線膨張係数)の値が50×10以下である、半導体装置が提供される。
開示の技術によれば、半導体装置は、半導体素子の主電極に対するリード端子からの応力を抑制して、特性の低下を抑制することができる。
第1の実施の形態における半導体装置を示す図である。 第1の実施の形態における半導体装置に含まれる半導体素子の主電極を示す図である。 第1の実施の形態における封止樹脂の線膨張係数に対する塑性ひずみ振幅を示すグラフである。 第1の実施の形態におけるヤング率と線膨張係数とに関する指標に対する塑性ひずみ振幅を示すグラフである。 第2の実施の形態における封止樹脂の樹脂厚に対する塑性ひずみ振幅を示すグラフである。 第2の実施の形態におけるヤング率と線膨張係数と樹脂厚とに関する指標に対する塑性ひずみ振幅を示すグラフである。 第3の実施の形態におけるリード端子の高さに対する塑性ひずみ振幅を示すグラフである。 第3の実施の形態におけるヤング率と線膨張係数とリード端子の高さとに関する指標に対する塑性ひずみ振幅を示すグラフである。 第4の実施の形態における半導体装置を示す図である。 第4の実施の形態における半導体装置の積層基板を示す斜視図である。 第4の実施の形態における半導体装置の配線端子及び積層基板を示す断面図である。 第4の実施の形態における半導体装置の要部拡大図である。
以下、実施の形態について図面を用いて説明する。
[第1の実施の形態]
第1の実施の形態の半導体装置について、図1を用いて説明する。
図1は、第1の実施の形態における半導体装置を示す図である。
なお、図1(A)は、半導体装置10の上面図を、図1(B)は、図1(A)における一点鎖線X−Xにおける断面図をそれぞれ表している。また、図1(A)では、封止樹脂18の図示は省略している。
半導体装置10は、冷却器19と、冷却器19上にはんだ11を介して設けられた積層基板12と、積層基板12上にはんだ13aを介して設けられた半導体素子14と、半導体素子14と積層基板12とを電気的に接続するリード端子16とが枠状のケース17内に設けられている。また、半導体装置10では、ケース17内のはんだ11と、積層基板12と、半導体素子14と、リード端子16とが封止樹脂18により封止されている。封止樹脂18の外形は略直方体であり、上面と上面に対向し冷却器19に接する下面を備えている。冷却器19の上面、積層基板12、半導体素子14及び封止樹脂18の上面はほぼ平行となるよう配置されている。
はんだ11は、積層基板12と冷却器19とを熱的、機械的に接続するものである。このようなはんだ11は、高信頼性のために、高強度はんだが望ましく、例えば、Sn(錫)−Sb(アンチモン)系、Sn−Sb−Ag(銀)系が用いられる。
積層基板12は、DCB(Direct Copper Bonding)基板であって、セラミック等の絶縁板12aと、絶縁板12aのおもて面に形成された金属等により構成される回路板12b,12cと、絶縁板12aの裏面に形成された金属板12dとにより構成されている。
半導体素子14は、積層基板12の回路板12b上にはんだ13aを介して設けられている。半導体素子14は、例えば、IGBT、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)、FWD等である。また、半導体素子14は、当該素子内部に、縦方向に形成されたRB(Reverse Blocking)−IGBT、RC(Reverse Conducting)−IGBT等を適用することができる。また、このような半導体素子14のおもて面には、素子の種類に応じて、エミッタ電極、ソース電極、アノード電極等の表面電極(図示を省略)が設けられている。表面電極の詳細については後述する。
はんだ15は、リード端子16と半導体素子14の表面電極とを電気的、熱的に接続するものである。このようなはんだ15は、0.2%耐力が高い場合には、半導体素子14の表面電極に高い応力が発生してしまう。このため、はんだ15は、0.2%耐力が低い比較的柔らかい材質を用いることが望まれる。このようなはんだ15として、例えば、Sn−Cu(銅)系、Sn−Sb系が用いられる。特に、Sn−Sb系は、アンチモンの添加量を0%以上、3%以下程度にすることで、0.2%耐力を低く制御することができる。
リード端子16は、平板状の接合部16a,16eと、接合部16a,16eから垂直上方に立ち上がっている平板状の段差部16b,16dと、段差部16b,16dを接続する平板状の配線部16cと、により構成されている。このようなリード端子16は、導電性を備える、例えば、銅により構成されている。リード端子16は帯状の銅板を折り曲げて製造される。リード端子16は、接合部16aがはんだ15を介して半導体素子14の表面電極に接合されている。また、リード端子16は、接合部16eがはんだ13bを介して積層基板12の回路板12cに接合されている。また、リード端子16では、接合部16aと段差部16bが接続する部分の半導体素子14側が曲面をなしており、接合部16aの段差部16bの下部側の角部に、曲率半径Rが1mmである曲率を有している。リード端子16の接合部16aの角部はこのように曲率を有することで、図1に示されるように、当該角部の下部のはんだ15が厚くなる。このため、当該角部直下の半導体素子14の表面電極に対する応力を抑制して、当該表面電極が受ける損傷を抑制することができるようになる。このようなリード端子16は、その厚さが、例えば、0.5mm以上、1mm以下程度であって、銅、銅合金、アルミニウムやアルミニウム合金等により構成されている。なお、リード端子16は、接合部16aの下面(はんだ15の上面)から、配線部16cの上面までの高さを、リード端子16の高さHとする。
封止樹脂18は、所定の絶縁性を備え、成形性が優れたものが好ましい。このような封止樹脂18は、例えば、エポキシ樹脂、マレイミド樹脂等が用いられる。封止樹脂18は、既述の通り、ケース17内で、積層基板12、半導体素子14等を封止しており、この際の封止樹脂18の下面(冷却器19の上面)から、封止樹脂18の上面までの距離(高さ)を、封止樹脂18の樹脂厚Dとする。図示する例では配線部16cの上面と封止樹脂18の上面はほぼ平行である。
冷却器19は、熱伝導性に優れた、例えば、アルミニウム等により構成されており、内部に空洞が設けられており、複数のフィンを備えている。当該フィンの間は冷媒の通路となっている。このような冷媒としては、例えば、エチレングリコール水溶液、水等の液体媒体を用いることができる。冷媒としては、液体媒体の他に、例えば、空気等の気体媒体も用いることができる。さらには、フロン等のように冷却器19で蒸発させて気化させることで冷却する相変化可能な冷媒を用いることも可能である。
なお、このような半導体装置10では、半導体素子14とリード端子16とを1組に限らず、複数組設けることも可能である。半導体素子14を複数並列に配置することで半導体装置10の定格出力を増加することができる。また、複数の半導体素子14を配置する際には、必要に応じて、異なる種類の半導体素子14を設けることも可能である。
次に、半導体装置10の半導体素子14の表面電極に対するリード端子16の接合について図2を用いて説明する。
図2は、第1の実施の形態における半導体装置に含まれる半導体素子の主電極を示す図である。
なお、図2では、リード端子16の接合部16aの配置位置を破線で表している。
半導体素子14の表面電極20は、電極23a,23bと、電極23a,23bの表面に設けられ、パッド電極24と電気的に接続されるゲートランナー22a,22bと、これらの周囲を取り囲むように設けられたガードリング21と、を含む。
リード端子16は接合部16aと段差部16bが接続する部分の半導体素子14側の両端に角部(頂部)16a1(図中破線円で囲む領域)を備える。リード端子16の接合部16aは、当該接合部16aの段差部16bが形成されている側の角部16a1がゲートランナー22a上ではなく、電極23a,23b上に位置するように、表面電極20に対して配置される。
仮に、当該接合部16aの段差部16bが形成されている側の角部16a1が、ゲートランナー22a上に位置するように、リード端子16が表面電極20に対して配置されると、接合部16aは段差部16bから受ける応力が角部16a1にかかり、角部16a1下のゲートランナー22aに損傷を与えてしまうおそれがある。このため、リード端子16の接合部16aは、当該接合部16aの角部16a1が電極23a,23b上に位置するように、表面電極20に対して配置される。
このような構成を有する半導体装置10は、半導体素子14を駆動した際の発熱により、リード端子16(特に、段差部16b)が膨張しようとする。この際、リード端子16は封止樹脂18により封止されることで押圧されているために、段差部16bは半導体素子14に略垂直で封止樹脂18の上面側(垂直上側)方向に膨張できずに、垂直下側に膨張してしまい、半導体素子14の表面電極が損傷を受けてしまうおそれがある。
そこで、このような半導体装置10において、封止樹脂18において様々なヤング率、線膨張係数を用いた場合に対するパワーサイクル試験の熱応力シミュレーションを行って、半導体素子14の表面電極の塑性ひずみ振幅を算出した。
一般に、塑性ひずみ振幅は、次式(1)のマンソン−コフィン則に従う。
ΔεP×Nf b=C ・・・・・・(1)
但し、ΔεP:塑性ひずみ振幅、Nf:疲労寿命、b,C:材料による定数
式(1)によれば、疲労寿命を延ばすためには、塑性ひずみ振幅を小さくすることが必要となることが分かる。
したがって、半導体素子14の表面電極の疲労寿命を延ばすためにも、半導体素子14の表面電極の塑性ひずみ振幅を小さくすることが望まれる。
なお、熱応力シミュレーションでは、半導体素子14の表面電極は、Al−Si(シリコン)材料により構成され、その厚さは5μmの場合が適用されている。さらに、このような表面電極上には、4.5μmの厚さのニッケルメッキが施されている。
はんだ15は、既述の通り、0.2%耐力が低い材質を用いることが望まれる。このようなはんだ15として、Sn−0.7Cuを用いて150μm程度の厚さとする。
リード端子16は、その厚さは0.5mmであって、銅(具体的には、C1020−1/2H:線膨張係数は16.7×10-6/℃)により構成されている。
また、熱応力シミュレーションで行われるパワーサイクル試験では、半導体素子14の温度を1秒間で25℃から175℃まで上昇させ、その後、9秒間かけて25℃まで降下させて1サイクルとし、その際の塑性ひずみ振幅を算出する。
次に、このような熱応力シミュレーションにおいて、様々なヤング率、線膨張係数の封止樹脂18が用いられた場合の半導体素子14の表面電極の塑性ひずみ振幅について、図3を用いて説明する。
図3は、第1の実施の形態における封止樹脂の線膨張係数に対する塑性ひずみ振幅を示すグラフである。
なお、図3の横軸は、封止樹脂18の線膨張係数(×10 −6 /℃)を、図3の縦軸は、半導体素子14の表面電極の塑性ひずみ振幅(%)をそれぞれ表している。
また、図3のグラフにおいて、丸印(〇)は、封止樹脂18のヤング率が5.1×109Pa、四角印(□)は、封止樹脂18のヤング率が9.7×109Pa、三角印(△)は、封止樹脂18のヤング率が19.6×109Paの場合をそれぞれ表している。
なお、封止樹脂18のヤング率、線膨張係数は、温度が25℃の場合を適用している。
図3のグラフによれば、ヤング率が5.1×10Paの場合(丸印)には、封止樹脂18の線膨張係数が7.5×10 −6 /℃、13.4×10 −6 /℃、17.6×10 −6 /℃と増加するに連れて、塑性ひずみ振幅は、1.2%、0.97%、0.76%と減少している。
また、ヤング率が9.7×10Paの場合(四角印)には、封止樹脂18の線膨張係数が7.5×10 −6 /℃、13.4×10 −6 /℃、17.6×10 −6 /℃と増加するに連れて、塑性ひずみ振幅は、1.65%、1.23%、0.93%と減少している。
さらに、ヤング率が19.6×10Paの場合(三角印)には、封止樹脂18の線膨張係数が7.5×10 −6 /℃、13.4×10 −6 /℃、17.6×10 −6 /℃と増加するに連れて、塑性ひずみ振幅は、2.09%、1.45%、1.06%と減少している。
このように、図3のグラフによれば、塑性ひずみ振幅は、封止樹脂18の線膨張係数が大きい程、また、封止樹脂18のヤング率が小さい程、低下する傾向があることが分かる。
すなわち、線膨張係数が大きく、ヤング率が小さい封止樹脂18では、リード端子16を封止して押圧する封止樹脂18が、熱膨張しようとするリード端子16(段差部16b)と共に膨張していることが考えられる。つまり、封止樹脂18の線膨張係数が、リード端子16の線膨張係数に近くなることで、リード端子16(段差部16b)が封止樹脂18と共に熱膨張することが考えられる。さらに、封止樹脂18のヤング率が小さいことから、封止樹脂18は、熱膨張しようとするリード端子16(段差部16b)に対する押圧力が小さいことが考えられる。このため、線膨張係数が大きく、また、ヤング率が小さい封止樹脂18を選択することで、熱膨張しようとするリード端子16(段差部16b)の垂直上方への膨張変化への妨げが抑制されるようになる。これにより、リード端子16(段差部16b)による半導体素子14の表面電極への損傷が低減されて、半導体素子14の表面電極の塑性ひずみ振幅が低減されるようになる。
このような点を鑑みると、半導体素子14の表面電極の塑性ひずみ振幅は、次の指標に関係することが考えられる。
(封止樹脂18のヤング率)×{(リード端子16の線膨張係数)−(封止樹脂18の線膨張係数)} ・・・・・・指標(A)
そこで、半導体素子14の表面電極の塑性ひずみ振幅が、上記の指標(A)に応じて変化する場合について、図4を用いて説明する。
図4は、第1の実施の形態におけるヤング率と線膨張係数とに関する指標に対する塑性ひずみ振幅を示すグラフである。
なお、図4の横軸は、「封止樹脂18のヤング率×{リード端子16の線膨張係数(16.7×10-6)−封止樹脂18の線膨張係数}×(103Pa/℃)」を表し、図4の縦軸は、半導体素子14の表面電極の塑性ひずみ振幅(%)を表している。
また、「封止樹脂18のヤング率×{リード端子16の線膨張係数(16.7×10-6)−封止樹脂18の線膨張係数}」には、図3の各ヤング率の場合における各封止樹脂18の線膨張係数(丸印、四角印、三角印)をそれぞれ入力したものである。
さらに、図4では、封止樹脂18の樹脂厚Dが10.9mm、リード端子16の高さHが3.4mmの場合とする。
この図4のグラフによれば、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」が略0から増加するに連れて、塑性ひずみ振幅も増加していることが分かる。一方、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」が略0から減少するに連れて、塑性ひずみ振幅は増加していることが分かる。
また、上記シミュレーション結果を実験結果と比較したところ、半導体素子14の表面電極において、略5万サイクルの疲労寿命に対する当該表面電極の塑性ひずみ振幅は1.25%程度であることが分かった。このため、半導体素子14の表面電極の塑性ひずみ振幅は1.25%以下であることが望ましい。
図4のグラフにおいて、塑性ひずみ振幅が1.25%以下であって、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」の最大値は、46.8×103である。なお、この場合の封止樹脂18のヤング率は、5.1×109Pa、封止樹脂18の線膨張係数は、7.5×10-6/℃である。
同様に、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」の最小値は−17.6×103である。さらには、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」がマイナスである3点の外挿線(近似直線)から判断すると、塑性ひずみ振幅が1.25%以下になるには、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」が−26×103(Pa/℃)以上である必要がある。
したがって、半導体素子14の表面電極の塑性ひずみ振幅を小さく(1.25%以下に)するためには、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」が少なくとも−26×103(Pa/℃)以上、かつ、50×103(Pa/℃)以下であることが必要である。
このような条件が満たされるように、封止樹脂18のヤング率は、5.1×109Pa以上、19.6×109Pa以下、かつ、封止樹脂18の線膨張係数は、7.5×10-6/℃以上、17.6×10-6/℃以下の範囲の中から選択される。なお、封止樹脂18のヤング率は、封止樹脂18内に添加するシリカ等により構成されるフィラーの添加量に比例して増加する。このため、封止樹脂18のヤング率を低下させたい場合には、封止樹脂18に対するフィラーの添加量を減らすことが望まれる。
上記半導体装置10では、半導体素子14と、絶縁板12aと、絶縁板12aのおもて面に配置され、半導体素子14が配置される回路板12bとを有する積層基板12と、半導体素子14のおもて面の主電極にはんだ15を介して設けられたリード端子16と、半導体素子14と積層基板12とリード端子16とを封止する封止樹脂18と、を備え、封止樹脂18のヤング率×(リード端子16の線膨張係数−封止樹脂18の線膨張係数)の値が−26×103(Pa/℃)以上、かつ、50×103(Pa/℃)以下である。
このような半導体装置10では、封止樹脂18のヤング率×(リード端子16の線膨張係数−封止樹脂18の線膨張係数)の値が−26×103(Pa/℃)以上、かつ、50×103(Pa/℃)以下となるように、封止樹脂18のヤング率と線膨張係数とを選択することで、熱膨張しようとするリード端子16の垂直上方への膨張変化への妨げが抑制されるようになる。これにより、リード端子16による半導体素子14の表面電極への損傷が低減されて、半導体素子14の表面電極の塑性ひずみ振幅が低減される。この結果、半導体装置10の特性の低下が抑制されるようになる。
[第2の実施の形態]
第2の実施の形態では、第1の実施の形態の図4のグラフの結果に対して、封止樹脂18の樹脂厚Dを考慮した場合について説明する。
まず、封止樹脂18の樹脂厚Dに対する塑性ひずみ振幅について図5を用いて説明する。
図5は、第2の実施の形態における封止樹脂の樹脂厚に対する塑性ひずみ振幅を示すグラフである。
なお、図5の横軸は、封止樹脂18の樹脂厚D(mm)を表し、図5の縦軸は、半導体素子14の表面電極の塑性ひずみ振幅(%)を表している。
また、図5では、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」が31.9×103(Pa/℃)の場合であって、リード端子16の高さHが、3.4mmの場合である。
図5のグラフによれば、封止樹脂18の樹脂厚Dが厚くなるにしたがって、半導体素子14の塑性ひずみ振幅が増加することが分かる。これは、封止樹脂18の樹脂厚Dが増加することで、リード端子16上の封止樹脂18の体積が増加することにより、リード端子16に対する封止樹脂18から押圧力も増加することが考えられる。リード端子16に対する封止樹脂18からの押圧力が増加すると、リード端子16からの半導体素子14の表面電極に対する押圧力も増加して、当該表面電極に対して損傷を与えてしまうことが考えられる。これにより、封止樹脂18の樹脂厚Dが厚くなるにしたがって、半導体素子14の塑性ひずみ振幅が増加することが考えられる。
そこで、上記指標(A)に対して、封止樹脂18の樹脂厚Dも考慮すると、半導体素子14の表面電極の塑性ひずみ振幅は、次の指標(B)に関係することが考えられる。
(封止樹脂18のヤング率)×{(リード端子16の線膨張係数)−(封止樹脂18の線膨張係数)}×(封止樹脂18の樹脂厚D) ・・・・・・指標(B)
次いで、半導体素子14の表面電極の塑性ひずみ振幅が、上記の指標(B)に応じて変化する場合について、図6を用いて説明する。
図6は、第2の実施の形態におけるヤング率と線膨張係数と樹脂厚とに関する指標に対する塑性ひずみ振幅を示すグラフである。
なお、図6の横軸は、「封止樹脂18のヤング率×{リード端子16の線膨張係数(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚)×(103Pa・mm/℃)」を表し、図6の縦軸は、半導体素子14の表面電極の塑性ひずみ振幅(%)を表している。
また、図6のグラフは、図4に示したグラフの各点の値に、図5に示した封止樹脂18の樹脂厚(6mm(丸印(〇))、8mm(四角印(□))、10.9mm(三角印(△))をそれぞれ乗じたものである。
さらに、図6では、リード端子16の高さHが3.4mmの場合である。
この図6のグラフによれば、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚)」が略0から増加するに連れて、塑性ひずみ振幅も増加していることが分かる。一方、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚)」が略0から減少するに連れて、塑性ひずみ振幅は増加していることが分かる。
また、図4のグラフの場合と同様に、塑性ひずみ振幅が1.25%以下であって、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚D)」の最小値は−191.6×103であり、最大値は、509.2×103である。なお、最小値の場合の封止樹脂18のヤング率は、19.6×109Pa、封止樹脂18の線膨張係数は、17.6×10-6/℃、封止樹脂18の樹脂厚Dは、10.9mmである。最大値の場合の封止樹脂18のヤング率は、5.1×109Pa、封止樹脂18の線膨張係数は、7.5×10-6/℃、封止樹脂18の樹脂厚Dは、10.9mmである。さらに、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚D)」がマイナスである9点の外挿線から判断すると、塑性ひずみ振幅が1.25%以下にするには、「「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚D)」が−255×103(Pa・mm/℃)以上である必要がある。
したがって、半導体素子14の表面電極の塑性ひずみ振幅を小さく(1.25%以下に)するためには、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚)」が少なくとも−255×103(Pa・mm/℃)以上、かつ、515×103(Pa・mm/℃)以下であることが必要である。
このような条件が満たされるように、封止樹脂18のヤング率は、5.1×109Pa以上、19.6×109Pa以下、かつ、封止樹脂18の線膨張係数は、7.5×10-6/℃以上、17.6×10-6/℃以下、かつ、封止樹脂18の樹脂厚は、6mm以上、10.9mm以下の範囲の中から選択される。
上記半導体装置10では、半導体素子14と、絶縁板12aと、絶縁板12aのおもて面に配置され、半導体素子14が配置される回路板12bとを有する積層基板12と、半導体素子14のおもて面の主電極にはんだ15を介して設けられたリード端子16と、半導体素子14と積層基板12とリード端子16とを封止する封止樹脂18と、を備え、封止樹脂18のヤング率×(リード端子16の線膨張係数−封止樹脂18の線膨張係数)×封止樹脂18の樹脂厚Dの値が−255×103(Pa・mm/℃)以上、かつ、515×103以下である。
このような半導体装置10では、封止樹脂18のヤング率×(リード端子16の線膨張係数−封止樹脂18の線膨張係数)×封止樹脂18の樹脂厚の値が−255×103(Pa・mm/℃)以上、かつ、515×103以下となるように、封止樹脂18のヤング率と線膨張係数と封止樹脂18の樹脂厚Dを選択することで、熱膨張しようとするリード端子16の垂直上側への膨張変化への妨げが抑制されるようになる。これにより、リード端子16による半導体素子14の表面電極への損傷が低減され、半導体素子14の表面電極の塑性ひずみ振幅が低減される。この結果、半導体装置10の特性の低下が抑制されるようになる。
[第3の実施の形態]
第3の実施の形態では、第1の実施の形態の図4のグラフの結果に対して、リード端子16の高さHを考慮した場合について説明する。
まず、リード端子16の高さHに対する塑性ひずみ振幅について図7を用いて説明する。
図7は、第3の実施の形態におけるリード端子の高さに対する塑性ひずみ振幅を示すグラフである。
なお、図7の横軸は、リード端子16の高さH(mm)を表し、図7の縦軸は、半導体素子14の表面電極の塑性ひずみ振幅(%)を表している。
また、図7では、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}」が31.9×103(Pa/℃)の場合であって、封止樹脂18の樹脂厚Dが10.9mmの場合である。
図7のグラフによれば、リード端子16の高さHが大きくなるにしたがって、半導体素子14の塑性ひずみ振幅が増加することが分かる。これは、リード端子16の高さHが高くなることで、リード端子16の熱膨張が大きくなるため、半導体素子14の表面電極に向かう押圧力が増加し、当該表面電極に対して損傷を与えてしまうことが考えられる。これにより、リード端子16の高さHが高くなるにしたがって、半導体素子14の塑性ひずみ振幅が増加することが考えられる。
そこで、上記指標(A)に対して、リード端子16の高さHを考慮すると、半導体素子14の表面電極の塑性ひずみ振幅は、次の指標(C)に関係することが考えられる。
(封止樹脂18のヤング率)×{(リード端子16の線膨張係数)−(封止樹脂18の線膨張係数)}×(リード端子16の高さH) ・・・・・・指標(C)
次いで、半導体素子14の表面電極の塑性ひずみ振幅が、上記の指標(C)に応じて変化する場合について、図8を用いて説明する。
図8は、第3の実施の形態におけるヤング率と線膨張係数とリード端子の高さとに関する指標に対する塑性ひずみ振幅を示すグラフである。
なお、図8の横軸は、「封止樹脂18のヤング率×{リード端子16の線膨張係数(16.7×10-6)−封止樹脂18の線膨張係数}×(リード端子16の高さ)×(103Pa・mm/℃)」を表し、図8の縦軸は、半導体素子14の表面電極の塑性ひずみ振幅(%)を表している。
また、図8のグラフは、図4に示したグラフの各点の値に、図7に示したリード端子16の高さ(2mm(丸印(〇))、3.4mm(四角印(□))、5mm(三角印(△))をそれぞれ乗じたものである。
さらに、図8では、封止樹脂18の樹脂厚Dは10.9mmである。
図8のグラフによれば、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚)×(リード端子16の高さH)」が略0から増加するに連れて、塑性ひずみ振幅も増加していることが分かる。一方、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(リード端子16の高さH)」が略0から減少するに連れて、塑性ひずみ振幅は増加していることが分かる。
また、図4のグラフの場合と同様に、塑性ひずみ振幅が1.25%以下であって、「封止樹脂18の「ヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(リード端子16の高さ)」の最小値は−88.2×103で、最大値は、159.4×103である。なお、最小値の場合の封止樹脂18のヤング率は、19.6×109Pa、封止樹脂18の線膨張係数は、17.6×10-6/℃、リード端子16の高さHは、3.4mmであり、最大値の場合の封止樹脂18のヤング率は、5.1×109Pa、封止樹脂18の線膨張係数は、7.5×10-6/℃、リード端子16の高さHは、3.4mmである。さらに、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚)×(リード端子16の高さH)」がマイナスである9点の外挿線から判断すると、塑性ひずみ振幅が1.25%以下にするには、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(封止樹脂18の樹脂厚)×(リード端子16の高さH)」が−93×103(Pa・mm/℃)以上である必要がある。
したがって、半導体素子14の表面電極の塑性ひずみ振幅を小さく(1.25%以下に)するためには、「封止樹脂18のヤング率×{(16.7×10-6)−封止樹脂18の線膨張係数}×(リード端子16の高さH)」が少なくとも−93×103(Pa・mm/℃)以上、かつ、159.5×103(Pa・mm/℃)以下であることが必要である。
このような条件が満たされるように、封止樹脂18のヤング率は、5.1×109Pa以上、19.6×109Pa以下、かつ、封止樹脂18の線膨張係数は、7.5×10-6/℃以上、17.6×10-6/℃以下、かつ、リード端子16の高さHは、2mm以上、5mm以下の範囲の中から選択される。
上記半導体装置10では、半導体素子14と、絶縁板12aと、絶縁板12aのおもて面に配置され、半導体素子14が配置される回路板12bとを有する積層基板12と、半導体素子14のおもて面の主電極にはんだ15を介して設けられたリード端子16と、半導体素子14と積層基板12とリード端子16とを封止する封止樹脂18と、を備え、封止樹脂18のヤング率×(リード端子16の線膨張係数−封止樹脂18の線膨張係数)×リード端子16の高さHの値が−93×103(Pa・mm/℃)以上、かつ、159.5×103(Pa・mm/℃)以下である。
このような半導体装置10では、封止樹脂18のヤング率×(リード端子16の線膨張係数−封止樹脂18の線膨張係数)×リード端子16の高さHの値が−93×103(Pa・mm/℃)以上、かつ、159.5×103(Pa・mm/℃)以下となるように、封止樹脂18のヤング率と線膨張係数とリード端子16の高さHを選択することで、熱膨張しようとするリード端子16の垂直上側への膨張変化への妨げが抑制されるようになる。これにより、リード端子16による半導体素子14の表面電極への損傷が低減されて、半導体素子14の表面電極の塑性ひずみ振幅が低減される。この結果、半導体装置10の特性の低下が抑制されるようになる。
[第4の実施の形態]
第4の実施の形態では、半導体素子の表面電極上のリード端子(第4の実施の形態ではジャンパー端子)を、第1〜第3の実施の形態で説明したように選択された封止樹脂で封止する具体例について説明する。
まず、第4の実施の形態の半導体装置の一例について図9を用いて説明する。
図9は、第4の実施の形態における半導体装置を示す図である。
半導体装置100は、ケース110と、ケース110の収納部112a,112b,112cにそれぞれ収納された積層基板140とを含む。
半導体装置100は、P端子113a,113b,113cに正極が、N端子114a,114b,114cに負極がそれぞれ接続されて、各制御端子121,131に制御信号が印加されて、U端子115a、V端子115b、W端子115cから制御信号に応じた出力が得られるものである。
なお、配線端子116,117,118については後述する。
さらに、積層基板140について、図10を用いて説明する。
図10は、第4の実施の形態における半導体装置の積層基板を示す斜視図である。
積層基板140は、絶縁板141の下面に銅等により構成された放熱板(図示を省略)と、絶縁板141の上面に銅箔等により構成された回路板142a,142bとがそれぞれ配置されている。
回路板142a上には、例えば、銅により構成された導電端子143aが図中下側に配置され、半導体素子144a,144b,144c(のコレクタ電極側)がはんだを介して一列に配置されている。さらに、一列に配置された半導体素子144a,144b,144cの各エミッタ電極にジャンパー端子145aがはんだを介して配置されて、半導体素子144a,144b,144cの各エミッタ電極が電気的に接続されている。
回路板142b上には、例えば、銅により構成された導電端子143bが図中上側、すなわち導電端子143aの反対側に配置され、半導体素子146a,146b,146c(のコレクタ電極側)がはんだを介して一列に配置されている。さらに、一列に配置された半導体素子146a,146b,146cの各エミッタ電極にジャンパー端子145bがはんだを介して配置されて、半導体素子146a,146b,146cの各エミッタ電極が電気的に接続されている。
図示した例では、半導体素子144a,144b,144cが電気的に並列接続され、また、半導体素子146a,146b,146cが電気的に並列接続されている。これらの半導体素子の数は、半導体装置の容量に応じて増減し得る。
また、平板部145aaと平板部145baは、樹脂プレート147を挟んでずれて配置されている。
さらに、図9の半導体装置100に対する一点鎖線X−Xにおける断面図について、図11及び図12を用いて説明する。
図11は、第4の実施の形態における半導体装置の配線端子及び積層基板を示す断面図である。
図12は、第4の実施の形態における半導体装置の要部拡大図である。
配線端子116は、底面部116aと、側面部116bと、側面部116cとを有する。底面部116aは、図9,10,12に示すように一端の裏面側(図中下面)でU端子115a、V端子115b、W端子115cの一端と、導電端子143bとに接合され、他端がプリント基板119a,119bに平行に、配線端子118の手前まで延伸する。
ジャンパー端子145a(145b)は、接合部145ab(145bb)と、平板部(板部材)145aa(145ba)と、平板部145aa(145ba)と接合部145ab(145bb)とを接続する配線部145ac(145bc)とを有する。配線部145ac(145bc)は接合部145ab(145bb)に略平行な部分と、接合部145ab(145bb)と略垂直に接続する段差部を含む。
また、底面部116aは、図11に示すようにジャンパー端子145aの配線部145acに下側(図中下面)を支持される。また、底面部116aは、配線部145acから突き出ており、底面部116aの突き出た部分と、接合部145abとの間には隙間が設けられている。そして、底面部116aの突き出た部分には、図12に示すような図中上面から下面側まで貫通する貫通孔116dが形成されている。このように底面部116aの突き出た部分に貫通孔116dを設けることで、半導体装置100は、樹脂で封止する際に、貫通孔116dに樹脂を入り込ませて樹脂の密着性を高め、樹脂を剥離し難くすることができる。
側面部116bは、図9,11,12に示すように底面部116aの配線端子117と対向する辺に底面部116aからL字状に起立(底面部116aと直交)するように設けられた面である。そして、側面部116bは、図9,11,12に示すように後述する側面部117bと平行に配置され、ジャンパー端子145a(の平板部145aa)と接合され、ジャンパー端子145aと電気的に接続する。
例えば、側面部116bは、平板部145aaの上端側(積層基板140と対向する側)で平板部145aaと接合する。このように、側面部116bを平板部145aaの上端側で接合することで、接合部分を各半導体素子から遠ざけることができる。これにより、半導体装置100は、配線端子116の膨張等による各半導体素子や積層基板140に伝わる応力を弱くし、各半導体素子や積層基板140のクラックや破損を抑制し、半導体装置100の信頼性を向上させることができる。
また、側面部116cは、図9,12に示すように底面部116aの配線端子117と対向する辺に、底面部116aからL字状に起立(底面部116aと直交)するように設けられた面であり、配線端子117の側面部117cと平行に配置される。側面部116b,116cの厚さは、例えば、1.0mm〜1.5mmである。
配線端子117は、底面部117aと、側面部117bと、側面部117cとを有する。底面部117aは、図9,11,12に示すように一端の裏面側(図中下面)でN端子114a,114b,114cの一端と接合され、他端がプリント基板119a,119bに平行に配線端子116の手前まで延伸する。
また、底面部117aは、図11に示すようにジャンパー端子145bの配線部145bcに下側(図中下面)を支持される。また、底面部117aは、配線部145acから突き出ており、底面部117aの突き出た部分と、接合部145bbとの間には隙間が設けられている。そして、底面部117aの突き出た部分には、図12に示すような図中上面から下面側まで貫通する貫通孔117dが形成されている。このように底面部117aの突き出た部分に貫通孔117dを設けることで、半導体装置100は、樹脂で封止する際に、貫通孔117dに樹脂を入り込ませて樹脂の密着性を高め、樹脂を剥離し難くすることができる。
側面部117bは、図9,11,12に示すように底面部117aの配線端子116、及び配線端子118と対向する辺に底面部117aからL字状に起立(底面部117aと直交)するように設けられた面である。そして、側面部117bは、図9,11,12に示すように後述する側面部116b,118bと平行に配置され、ジャンパー端子145b(の平板部145ba)と接合され、ジャンパー端子145bと電気的に接続する。
例えば、側面部117bは、平板部145baの上端側(積層基板140と対向する側)で平板部145baと接合する。このように、側面部117bを平板部145baの上端側で接合することで、接合部分を各半導体素子から遠ざけることができる。これにより、半導体装置100は、配線端子117の膨張等による各半導体素子や積層基板140に伝わる応力を弱くし、各半導体素子や積層基板140のクラックや破損を抑制し、半導体装置100の信頼性を向上させることができる。
また、側面部117cは、図9,12に示すように底面部117aの配線端子116と対向する辺に底面部117aからL字状に起立(底面部117aと直交)するように設けられた面であり、配線端子116の側面部116cと平行に配置される。側面部117b,117cの厚さは、例えば、1.0mm〜1.5mmである。
このように側面部116bと側面部117bとは、平行に配置された平板部145aa、樹脂プレート147、平板部145baとを挟んで平行に配置される。
すなわち、半導体装置100では、電気的に接続した側面部117b及び平板部145baと、電気的に接続した側面部116b及び平板部145aaとが、樹脂プレート147を挟んで平行に配置されている。また、半導体装置100では、側面部116cと、側面部117cとが平行に配置されている。また、半導体装置100では、側面部117bと、側面部118bとが平行に配置されている。
このような構成を有する半導体装置100において、ケース110の収納部112a,112b,112cにそれぞれ収納されている積層基板140と、プリント基板119a,119bと、配線端子116,117,118とを封止樹脂で封止する。
この時の封止樹脂は、例えば、第1〜第3の実施の形態で説明したように、封止樹脂のヤング率×(ジャンパー端子の線膨張係数−封止樹脂の線膨張係数)の値が−26×103(Pa/℃)以上、かつ、50×103(Pa/℃)以下、封止樹脂のヤング率×(ジャンパー端子の線膨張係数−封止樹脂の線膨張係数)×封止樹脂の樹脂厚の値が−255×103(Pa・mm/℃)以上、かつ、515×103(Pa・mm/℃)以下、封止樹脂のヤング率×(ジャンパー端子の線膨張係数−封止樹脂の線膨張係数)×ジャンパー端子の高さの値が−93×103(Pa・mm/℃)以上、かつ、159.5×103(Pa・mm/℃)以下となるように選択する。
これにより、熱膨張しようとするジャンパー端子の垂直上側への膨張変化への妨げが抑制されるようになる。これにより、ジャンパー端子による半導体素子の表面電極への損傷が低減されて、半導体素子の表面電極の塑性ひずみ振幅が低減される。この結果、半導体装置100の特性の低下が抑制されるようになる。
10 半導体装置
11,13a,13b,15 はんだ
12 積層基板
12a 絶縁板
12b,12c 回路板
12d 金属板
14 半導体素子
16 リード端子
16a,16e 接合部
16b,16d 段差部
16c 配線部
17 ケース
18 封止樹脂
19 冷却器

Claims (10)

  1. 半導体素子と、
    絶縁板と、前記絶縁板のおもて面に配置され、前記半導体素子が配置される回路板とを有する積層基板と、
    前記半導体素子のおもて面の主電極に、Sn−Cu系またはSn−Sb系のはんだを介して設けられたリード端子と、
    前記半導体素子と前記積層基板と前記リード端子とを封止する封止樹脂と、
    を有し、
    前記封止樹脂のヤング率×(前記リード端子の線膨張係数−前記封止樹脂の線膨張係数)の値が−26×10(Pa/℃)以上、かつ、50×10(Pa/℃)以下である、
    半導体装置。
  2. 前記封止樹脂は、少なくとも、前記積層基板の前記半導体素子が配置されているおもて面の反対側の裏面から前記半導体素子及び前記リード端子が配置されている側に、前記積層基板と前記半導体素子と前記リード端子とを封止し、
    前記封止樹脂のヤング率×(前記リード端子の線膨張係数−前記封止樹脂の線膨張係数)×前記封止樹脂の高さの値が−255×10(Pa・mm/℃)以上、かつ、515×10(Pa・mm/℃)以下である、
    請求項1記載の半導体装置。
  3. 前記封止樹脂の高さは、6mm以上、かつ、11mm以下である、
    請求項2記載の半導体装置。
  4. 前記封止樹脂のヤング率×(前記リード端子の線膨張係数−前記封止樹脂の線膨張係数)×前記リード端子の高さの値が−93×10(Pa・mm/℃)以上、かつ、159.5×10(Pa・mm/℃)以下である、
    請求項1記載の半導体装置。
  5. 前記リード端子の前記半導体素子からの高さは、2mm以上、かつ、5mm以下である、
    請求項4記載の半導体装置。
  6. 前記封止樹脂のヤング率は、5.1×10Pa以上、かつ、19.6×10Pa以下であり、
    前記封止樹脂の線膨張係数は、7.5×10−6/℃以上、かつ、17.6×10−6/℃以下である、
    請求項1乃至5のいずれかに記載の半導体装置。
  7. 前記リード端子は、銅により構成されている、
    請求項1乃至6のいずれかに記載の半導体装置。
  8. 前記リード端子は、前記半導体素子の前記主電極に前記主電極に平行に設けられる平板状の接合部と、前記接合部の端部から、垂直に立ち上がっている段差部と、
    を有する請求項1乃至7のいずれかに記載の半導体装置。
  9. 前記リード端子の前記接合部の前記段差部下側の角部は曲率が設けられている、
    請求項8記載の半導体装置。
  10. 前記はんだがSn−Sb系である場合、添加量が0%より多く、3%以下のアンチモンが添加されている、
    請求項1記載の半導体装置。
JP2015209389A 2015-10-23 2015-10-23 半導体装置 Active JP6613806B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015209389A JP6613806B2 (ja) 2015-10-23 2015-10-23 半導体装置
DE102016216003.6A DE102016216003A1 (de) 2015-10-23 2016-08-25 Halbleitervorrichtung
CN201610786984.XA CN106611749B (zh) 2015-10-23 2016-08-31 半导体装置
US15/254,508 US9881846B2 (en) 2015-10-23 2016-09-01 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015209389A JP6613806B2 (ja) 2015-10-23 2015-10-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2017084881A JP2017084881A (ja) 2017-05-18
JP6613806B2 true JP6613806B2 (ja) 2019-12-04

Family

ID=58490402

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015209389A Active JP6613806B2 (ja) 2015-10-23 2015-10-23 半導体装置

Country Status (4)

Country Link
US (1) US9881846B2 (ja)
JP (1) JP6613806B2 (ja)
CN (1) CN106611749B (ja)
DE (1) DE102016216003A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7027751B2 (ja) * 2017-09-15 2022-03-02 富士電機株式会社 半導体モジュール
WO2019116457A1 (ja) * 2017-12-13 2019-06-20 三菱電機株式会社 半導体装置及び電力変換装置
US11735541B2 (en) * 2018-06-28 2023-08-22 Murata Manufacturing Co., Ltd. Semiconductor device with protective protrusion
US11387210B2 (en) 2019-03-15 2022-07-12 Fuji Electric Co., Ltd. Semiconductor module and manufacturing method therefor
JP2020155765A (ja) * 2019-03-15 2020-09-24 富士電機株式会社 半導体モジュールおよび製造方法
JP7126609B2 (ja) * 2019-04-09 2022-08-26 三菱電機株式会社 パワー半導体モジュール及び電力変換装置
WO2021075220A1 (ja) * 2019-10-15 2021-04-22 富士電機株式会社 半導体モジュール
JP7419781B2 (ja) 2019-12-10 2024-01-23 富士電機株式会社 半導体モジュール
CN117099191A (zh) * 2021-10-22 2023-11-21 富士电机株式会社 半导体模块和半导体模块的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63170961U (en) * 1986-12-04 1988-11-07 Fuji Electric Co Let Semiconductor element
JPH05218454A (ja) 1992-01-20 1993-08-27 Nec Corp 半導体装置
US5956231A (en) * 1994-10-07 1999-09-21 Hitachi, Ltd. Semiconductor device having power semiconductor elements
CN1146988C (zh) * 1997-12-08 2004-04-21 东芝株式会社 半导体功率器件的封装及其组装方法
JP3975181B2 (ja) * 2003-06-11 2007-09-12 三菱電機株式会社 電力用半導体装置
JP2006179732A (ja) * 2004-12-24 2006-07-06 Hitachi Ltd 半導体パワーモジュール
JP4499577B2 (ja) 2005-01-19 2010-07-07 三菱電機株式会社 半導体装置
JP4760585B2 (ja) * 2006-07-18 2011-08-31 三菱電機株式会社 電力用半導体装置
DE102006045939B4 (de) * 2006-09-28 2021-06-02 Infineon Technologies Ag Leistungshalbleitermodul mit verbesserter Temperaturwechselstabilität
JP4442609B2 (ja) 2007-01-18 2010-03-31 富士電機システムズ株式会社 半導体装置およびその製造方法
KR101493865B1 (ko) * 2007-11-16 2015-02-17 페어차일드코리아반도체 주식회사 구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법
EP2549534B1 (en) * 2010-03-16 2019-07-03 Fuji Electric Co., Ltd. Semiconductor device
JP2013016629A (ja) * 2011-07-04 2013-01-24 Mitsubishi Electric Corp 半導体モジュール
JP2015115471A (ja) * 2013-12-12 2015-06-22 三菱電機株式会社 電力用半導体装置

Also Published As

Publication number Publication date
CN106611749A (zh) 2017-05-03
JP2017084881A (ja) 2017-05-18
US9881846B2 (en) 2018-01-30
CN106611749B (zh) 2021-05-07
DE102016216003A1 (de) 2017-04-27
US20170117201A1 (en) 2017-04-27

Similar Documents

Publication Publication Date Title
JP6613806B2 (ja) 半導体装置
JP6217756B2 (ja) 半導体モジュール
JP4450230B2 (ja) 半導体装置
US10461012B2 (en) Semiconductor module with reinforcing board
JP2013219267A (ja) パワーモジュール
JP4989552B2 (ja) 電子部品
JP6149938B2 (ja) 半導体モジュール
JP2007012831A (ja) パワー半導体装置
JP6391527B2 (ja) パワー半導体モジュール
JP2015142018A (ja) 電力用半導体装置
KR101734712B1 (ko) 파워모듈
US10497586B2 (en) Semiconductor device and a method of manufacturing the same
JP2015090965A (ja) 半導体装置
JP2018098282A (ja) 半導体装置
JP4458028B2 (ja) 半導体装置
US10373919B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2014013878A (ja) 電子装置
JP7027751B2 (ja) 半導体モジュール
JP2013113638A (ja) 半導体装置
JP2012238749A (ja) 半導体装置
JP2010093287A (ja) パワー半導体モジュール
JP5602703B2 (ja) パワー半導体モジュール
JP2015149363A (ja) 半導体モジュール
JP2016134547A (ja) 半導体装置
WO2014045711A1 (ja) 半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190423

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190620

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20190620

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191021

R150 Certificate of patent or registration of utility model

Ref document number: 6613806

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250