JP6555759B2 - 構造化されたｌｄｐｃのコーディング方法、デコーディング方法、コーディング装置及びデコーディング装置 - Google Patents

構造化されたｌｄｐｃのコーディング方法、デコーディング方法、コーディング装置及びデコーディング装置 Download PDF

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Description

本発明はデジタル通信システムに関し、特に構造化されたＬＤＰＣのコーディング方法、デコーディング方法、コーディング装置及びデコーディング装置に関する。
無線デジタル通信の発展及び各種の高速率、バースト性が強いサビースの出現に伴って、人間は誤り訂正コーディング技術に対してますます高い要求を求め、図１は典型的なデジタル通信システムである。低密度パリティ検査コード（Low Density Parity Check Codes、ＬＤＰＣ）は非常に疎らであるパリティ検査行列又は二部グラフで定義できるような線形ブロックコードであり、最初にGallagerによって発見されたため、Gallagerコードと呼ばれる。数十年の沈黙を経た後に、コンピュータのハードウェアと関連理論の発展に伴って、MacKayとNealにより改めて見出され、且つシャノン限界に近い性能を有することが証明された。最も新しい研究から分かるように、ＬＤＰＣは低いデコーディング複雑さ、線形時間でコーディングできる、シャノン限界に近い性能、並列デコーディングでき、及び長いコード長の条件でTurboコードより優れたという特徴を有する。
ＬＤＰＣコードはスパース検査行列に基づく線形ブロックコードであり、検査行列のスパース（sparse）性を利用したからこそ、低い複雑さのコーディング及びデコーディングを実現できることによって、ＬＤＰＣを実用化させる。不規則なコード（irregular codes）とはパリティ検査行列の行重みと列重みが完全に異なる低密度パリティ検査コードを指し、且つパリティ検査行列の情報ビット部分の列重みも異なる。正規コード（regular codes）とはパリティ検査行列の行重みと列重みが完全に同じである低密度パリティ検査コード、或いはパリティ検査行列では検査ビット部分が対応的に固定の構造を保持する際に情報ビット部分の行重みと列重みが完全に同じである低密度パリティ検査コードを指す。関連の文献では、正規コードにおける第二種の低密度パリティ検査コードが半正規コード（semi-regular codes）と呼ばれる人間もいる。基本行列の次数分布とパリティ検査行列の次数分布が一致である。
Figure 0006555759
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具体的に実現する際に、上記直接方法又はRicharson方法又はその他の方法を採用して演算し、Ｎ−ＭビットのソースデータからＮビットのコードワードを取得するコーディング機能を完成することができる。実際に、該エンコーダはソフトウェア又はハードウェアを使用して式におけるスパース行列の乗算と加算演算を実現し、単位行列及びその巡回シフト行列に基づくＬＤＰＣに対して、スパース行列の乗算演算は複数のｚビット（ｚが拡張係数である）の巡回シフトレジスタと複数のｚビットの加算器からなり、スパース行列の加算演算は上記の複数のｚビットの加算器により完成され、該複数のｚビットの巡回シフトレジスタと複数のｚビットの加算器はハードウェア回路により実現できるＬＤＰＣエンコーダを構造化する。
ＬＤＰＣのデコーディング
ＬＤＰＣパリティ検査行列の図形表示形式が二部グラフである。二部グラフとパリティ検査行列の間に一々対応する関係があり、１つのＭ×Ｎのパリティ検査行列ＨはＮビットを有する各コードワードがＭ個のパリティ検査セットを満たす制約を定義する。１つの二部グラフはＮ個の変数ノードとＭ個のパリティ検査ノードを含む。ｍ番目の検査はｎ番目のビット位に関し、即ちＨにおけるｍ行ｎ列の要素Ｈｍは、ｎ＝１である際に、検査ノードｍと変数ノードｎを接続する接続線が１本ある。二部グラフでは、いずれの同類のノードの間にいずれも接続しなく、且つ二部グラフにおける総辺数は検査行列における非零要素の個数に等しい。
ＬＤＰＣのメッセージパッシングデコーディング（Message Passing）アルゴリズムは確率伝搬（belief-propagation 、ＢＰ）アルゴリズムとも呼ばれ、仮に変数ノードが互いに独立であり、ショートリングの存在は必然に独立性の仮設を破壊し、デコーディング性能を顕著に低下させる。実際的に、ＬＤＰＣパリティ検査行列に対応する二部グラフの最短リングの長さが長いほど、即ちgirth値が大きいほど、変数ノードからの情報が自体に伝達する正のフィードバック情報が小さくなり、デコーディング性能も良くなる。検査行列Ｈのgirthと基本行列Ｈｂの間に関連が存在し、数学的推論とコンピューターシミュレーションの検証によって、関連の結論を有する。
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本発明の実施例は従来のコーディング及びデエンコーダ効率が低下する問題を解決する構造化されたＬＤＰＣのコーディング方法、デコーディング方法、コーディング装置及びデコーディング装置を提供する。
構造化されたＬＤＰＣのコーディング方法であって、
コーディングに使用されるＭｂ×Ｎｂ基本行列を確定し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂ以下の正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるステップと、
前記基本行列及びその対応的な拡張係数ｚに基づいて、(Ｎｂ−Ｍｂ)×ｚビットのソースデータからＮｂ×ｚビットのコードワードを取得するＬＤＰＣコーディング演算を完成し、ｚは１以上の正の整数であるステップと、を含む。
好ましくは、Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１である。
好ましくは、第１発明に記載の方法によれば、Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
好ましくは、前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である。
好ましくは、Ｋ２の取る値は、
１、２、３、４、５、６、７、８、９、１０、１１、１２の任意の１つである。
構造化されたＬＤＰＣのデコーディング方法であって、
デコーディングに使用されるＭｂ×Ｎｂ基本行列を確定し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂ以下の正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは前記基本行列に対応する拡張係数ｚの１つの乗算係数であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるステップと、
前記基本行列及び対応的な拡張係数ｚに基づいて、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成し、ｚは１以上の正の整数であるステップと、を含む。
好ましくは、Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１である。
好ましくは、Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
好ましくは、前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である。
好ましくは、前記基本行列と対応的な拡張係数に基づいて、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成することは、
奇数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の１つの要素に対応するエッジ情報のみを更新することと、
偶数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の他の１つの要素に対応するエッジ情報のみを更新することとを含み、
前記エッジ情報がパリティノードから変数ノードまでの情報であるレイヤード確率伝搬ＢＰアルゴリズム或いは修正した最小和アルゴリズムを採用して、前記基本行列を行更新するステップと、
前記エッジ情報を使用してコードワード対数尤度比を計算し、且つ硬判定し、正確であるか否かをテストし、正確であると正確なコードワードを出力し、間違うとデコーディング処理し続けるステップと、を含む。
構造化されたＬＤＰＣのコーディング装置であって、
コーディングに使用されるＭｂ×Ｎｂ基本行列を少なくとも記憶し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂ以下の正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるように設定される基本行列記憶モジュールと、
前記基本行列及びその対応的な拡張係数ｚを確定し、(Ｎｂ−Ｍｂ)×ｚビットのソースデータからＮｂ×ｚビットのコードワードを取得するＬＤＰＣコーディング演算を完成し、ｚは１以上の正の整数であるように設定されるコーディング演算モジュールと、を含む。
好ましくは、Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１である。
好ましくは、Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
好ましくは、前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である。
好ましくは、Ｋ２の取る値は、
１、２、３、４、５、６、７、８、９、１０、１１、１２の任意の１つである。
構造化された低密度パリティ検査コードＬＤＰＣのデコーディング装置であって、
デコーディングに使用されるＭｂ×Ｎｂ基本行列を少なくとも記憶し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂ以下の正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるように設定される基本行列記憶モジュールと、
前記基本行列と対応的な拡張係数ｚを確定し、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成し、ｚは１以上の正の整数であるように設定されるデコーディング演算モジュールと、を含む。
好ましくは、Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１である。
好ましくは、Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
好ましくは、前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１。
好ましくは、前記デコーディング演算モジュールは、
レイヤード確率伝搬ＢＰアルゴリズム或いは修正した最小和アルゴリズムを採用して、前記基本行列を行更新することが、
奇数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の１つの要素に対応するエッジ情報のみを更新することと、
偶数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の他の１つの要素に対応するエッジ情報のみを更新することとを含み、
前記エッジ情報がパリティノードから変数ノードまでの情報であるように設定される基本行列の行更新ユニットと、
前記エッジ情報を使用してコードワード対数尤度比を計算し、且つ硬判定し、正確であるか否かをテストし、正確であると正確なコードワードを出力し、間違うとデコーディング処理し続けるように設定されるデコーディング判決ユニットと、を含む。
本発明の実施例は、コンピュータプログラムを更に提供し、プログラム指令を含み、当該プログラム指令がコーディング装置によって実行される際に、該コーディング装置に上記コーディング方法を実行させることができる。
本発明の実施例は、コンピュータプログラムを更に提供し、プログラム指令を含み、当該プログラム指令がデコーディング装置によって実行される際に、該デコーディング装置に上記デコーディングの方法を実行させることができる。
本発明の実施例は、上記のいずれかのコンピュータプログラムを載せているキャリアを更に提供する。
本発明の実施例は構造化されたＬＤＰＣコードのコーディング方法、デコーディング方法、コーディング装置及びデコーディング装置を提供し、コーディング又はデコーディングに使用されるＫ０個の上下に隣接するペアを含む基本行列を確定し、前記基本行列及びその対応的な拡張係数に基づいて、コーディング又はデコーディングを完成することによって、高いパイプライン速度のＬＤＰＣコーディング及びデコーディングを実現し、従来のエンコーダ及びデエンコーダ効率が低下する問題を解決する。
図１は、デジタル通信システムを示すモジュール図である。 図２は、本発明の実施例１によるＬＤＰＣコードのエンコーダの構造を示す模式図である。 図３は、本発明の実施例１に使用された基本行列を示す模式図である。 図４は、本発明の実施例２によるＬＤＰＣコードのデエンコーダの構造を示す模式図である。 図５は、本発明の実施例２に使用された基本行列を示す模式図である。 図６は、本発明の実施例２による従来のレイヤードデコーディングのパイプラインを示す模式図である。 図７は、本発明の実施例２による本発明レイヤードデコーディングのパイプラインを示す模式図である。 図８は、本発明の実施例３による構造化されたＬＤＰＣコードのコーディング方法を示すフローチャートである。 図９は、本発明の実施例４による構造化されたＬＤＰＣコードのデコーディング方法を示すフローチャートである。 図１０は、本発明の実施例５による構造化されたＬＤＰＣコードのコーディング装置の構造を示す模式図である。 図１１は、本発明の実施例５による構造化されたＬＤＰＣコードのデコーディング装置の構造を示す示意図である。
従来の構造化されたＬＤＰＣに対して、現在に最も人気のあるレイヤードデコーディングを使用すると、対数尤度比情報の読み書きは構造化されたＬＤＰＣのパイプラインの配列に影響を及ぼす。具体的に、高いコードレートである場合に、普通の構造化されたＬＤＰＣ構造に対して、デエンコーダは基本行列の１行の行更新処理を完成したことを待つ必要があり、その後に、やっと次のレベルのパイプラインを開始することができ、１つのレベルのパイプラインが非常に長いと、デエンコーダの効率を大幅に低下させる。
しかしながら、基本行列の可能な組み合わせ方式の数が非常に大きくて、従来の技術において待ち時間を減少する実行可能な方法がなく、このような要求を満たす基本行列を取得することができない。
上記の問題を解決するために、本発明の実施例は構造化されたＬＤＰＣのコーディング方法、デコーディング方法、コーディング装置及びデコーディング装置を提供する。本発明の実施例は実用性の点から、同一のコードレートの多種のコード長さに対して、同一の基本行列を使用し、通常に最大のコード長さに対応して生成され、同時に異なるコード長さである際に該基本行列を修正して、生成されたエンコーダ及びデエンコーダをコード長さが可変である場合に適用させることができる。しかし、本発明はこれに制限されず、コード長さのそれぞれに対して１つの基本行列を採用する方式にも適用できる。
以下、図面を参照して本発明の実施例を詳細に説明する。なお、矛盾が生じない場合に、本出願における実施例及び実施例における特徴を互いに任意に組み合わせることができる。
実施例１
本発明の実施例はデジタル通信において構造化された低密度パリティ検査コードＬＤＰＣのコーディング装置を提供し、その構造は図２に示すように、少なくともプロセッサ２０２とメモリー２０１を含む。
前記メモリー２０１は、コーディングに使用されたＫ０個の上下に隣接するペアを有する基本行列とパラメータを少なくとも記憶するように設定される。
各基本行列Ｈｂに対して、異なる上下に隣接するペアはＫ０個であると、Ｋ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上行隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂ以下の正の整数である。
好ましくは、Ｋ２が３以上であると、任意の隣接する２行（ｘ１行と(ｘ１＋１) ｍｏｄ Ｍｂ行）に対して最も多く３つの第二種類の隣接するペアを有し、ｘ１とｘ２の取る値は０〜Ｍｂ−１である。
上下に隣接するペアを各基本行列Ｈｂにおける非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合、即ち基本行列のある列において２つの隣接する非零正方行列に対応する要素からなる集合に定義し、最後の一行が第一行に隣接することを定義し、最後の一行を第一行の前の一行に定義する。第一種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアに定義し、第二種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアに定義する。
基本行列Ｈｂの第ｊ列の非零正方行列に対応する全ての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である。なお、本発明はこのような方式に制限されず、最後の要素が０であってもよいし、任意の要素が０であってもよい。これらの方式をいずれも、レイヤードデコーディングを採用すると、巡回シフト逆ネットワークを使用しなくてもよく、ルーティングオーバーヘッドを顕著に減少して、有益な効果を取得することができることを確保できる。
前記プロセッサ２０２は、前記基本行列と拡張係数ｚを確定し、(Ｎｂ−Ｍｂ)×ｚビットのソースデータからＮｂ×ｚビットのコードワードを取得するＬＤＰＣコーディング演算を完成するように設定される。
ｈｂｉｊは１つの基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、第ｊ列の列重みとはＨｂの第ｊ列の非零正方行列に対応する全ての要素の個数を指し、ｉはＨｂの行インデックスであり、ｊはＨｂの列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１、ｚは拡張係数であり、ｚは１以上の正の整数であり、
好ましくは、Ｋ２の典型的な取る値は、１、２、３、…、１２の中の１つである。
好ましくは、Ｑの典型的な取る値は、２、３、４、５、６、７及び８の中の１つである。
以下、より具体的な例を例示し、以上の叙述した要求に符合する基本行列Ｈｂを図３に示す。
図３に示す基本行列に対して、パラメータについて、該行列に対応するコードレートを３／４とし、行列行数をＭｂ＝４とし、行列列数をＮｂ＝１６、Ｑ＝２、Ｋ２＝４、Ｋ０＝４７、Ｋ１＝４３、ａ＝０、ｂ＝１とする。該基本行列に対応する拡張係数はｚ＝４２である。拡張係数ｚ＝４２＝２＊３＊７であるため、Ｑ＝２は拡張係数ｚの乗算係数であることを満たす。
図３に示す基本行列Ｈｂに対して、異なる上下に隣接するペアはＫ０＝４７個であると、Ｋ１＝４３個の第一種類の上下に隣接するペアとＫ２＝３個の第二種類の上行隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は２４より大きい正の整数であり、Ｋ２は８より小さい正の整数であることを満たすことは言うまでもない。
第一種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ ２ ＝ ０の上下に隣接するペアとして定義し、図３の点線ブロックに示すように、１列の最も上の半分の点線ブロックと最も下の半分の点線ブロックとは１つの完全な点線ブロックを構成し、第二種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ ２ ＝ １の上下に隣接するペアとして定義し、図３の実線ブロックに示す。
以上で例示した行列において、最も上のは列インデックスであり、最も左のは行インデックスであり、Ａ部分行列はシステムビット部分行列であり、Ｂ部分は検査ビット部分行列であり、行列の中の値が−１の要素はｚ×ｚ全０正方行列に対応し、値が−１ではない要素はｚ×ｚ非零正方行列に対応し、該非零正方行列は単位正方行列が対応的な値を巡回シフトした行列である。
以上に叙述した特徴に基づいて、上下に隣接するペアは基本行列のある列における２つの隣接する非零正方行列に対応する要素からなる集合であり、具体的に図における矩形ブロック内の２要素に示す。点線ブロックは第一種類の上下に隣接するペアであり、ａ＝０に対応し、実線ブロックは第二種類の上下に隣接するペアであり、ｂ＝１に対応する。
これから分かるように、４個の第二種類の上下に隣接するペアが存在し、以上の基本検査行列において隣接する２行に対して２つ以上の第二種類の上下に隣接するペアが存在しなく、例えば、第０と第１行に対して、１つだけがあり、第１と第２行に対して、１つだけがあり、第２と第３行に対して、２つがあり、第３行と第０行に対して、ない。
なお、基本行列Ｈｂの全ての列において最初に非零正方行列に対応する要素はいずれも０である。この時、巡回シフトネットワークは巡回シフト差値のみを完成すればよく、例えば第一列に対して、巡回シフトネットワークは３０−０、２０−３０、３６−２０、０−３６のシフトのみを実現すればよく、一番目の基本行列に対応する対数尤度比情報は一回の完全なＬＤＰＣ反復を完成した後に順序位置に戻されば、硬判定でき、正確であると出力し、間違うと、反復し続ける。この時、本発明の実施例の行列構造を有するＬＤＰＣレイヤードデエンコーダは巡回シフト逆ネットワークを必要せず、従来の手段と比べて、ルーティングが半分になる。
Figure 0006555759
本発明の実施例は提出した基本行列の構造によって情報ビットをＬＤＰＣコーディングして、ＬＤＰＣコードワードを生成でき、このようなＬＤＰＣコードワードが変調等のモジュールを通した後にチャンネルに送信し、受信端が信号を受信した後に復調等の処理を行い、受信したＬＤＰＣコードワードを生成し、受信したＬＤＰＣコードワードをＬＤＰＣデエンコーダに送信する。このように、ＬＤＰＣコードワードはデコーディングのパイプライン速度を向上させる効果を確保でき、即ちデエンコーダ処理速度を向上させる効果を確保できる。これは効果的にＬＤＰＣの効率を向上させ、デコーディング速度を加速する。本発明の実施例が提出した基本行列の構造は逆巡回シフトネットワーク（書き込み記憶用）を使用しないのを許可することによってネットワーク交換を減少させ、同様に、ハードウェアの複雑さを更に減少することができる。
実施例２
本発明の実施例はデジタル通信において構造化された低密度パリティ検査コードＬＤＰＣのデコーディング装置を提供し、その構造は図４に示すように、プロセッサ４０２とメモリー４０１を少なくとも含む。
前記メモリー４０１は、コーディングに使用されるＫ０個の上下に隣接するペアを有する基本行列とパラメータを少なくとも記憶するように設定される。前記の基本行列は以下の特徴を含む。
各基本行列Ｈｂに対して、異なる上下に隣接するペアはＫ０個であると、Ｋ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上行隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は１以上且つ２＊Ｍｂ以下の正の整数である。
好ましくは、Ｋ２が３以上であると、任意の隣接する２行（ｘ１行と(ｘ１＋１) ｍｏｄ Ｍｂ行）に対して最も多く３つの第二種類の隣接するペアを有し、ｘ１とｘ２の取る値は０〜Ｍｂ−１である。
上下に隣接するペアを各基本行列Ｈｂにおける非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) mod Ｍｂ）ｊ｝からなる集合、即ち基本行列のある列において２つの隣接する非零正方行列に対応する要素からなる集合に定義し、最後の一行が第一行に隣接することを定義し、最後の一行を第一行の前の一行に定義する。第一種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアに定義し、第二種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアに定義する。
基本行列Ｈｂの第ｊ列の非零正方行列に対応する全ての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である。
前記プロセッサ４０２は、前記基本行列と拡張係数ｚに基づいて、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成するように設定される。
ｈｂｉｊは１つの基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０〜Ｑ−１の間の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、第ｊ列の列重みとはＨｂの第ｊ列の非零正方行列に対応する全ての要素の個数を指し、ｉはＨｂの行インデックスであり、ｊはＨｂの列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１、ｚは拡張係数であり、ｚは１以上の正の整数であり、
好ましくは、Ｋ２の典型的な取る値は、１、２、３、…、１２の中の１つである。
好ましくは、Ｑの典型的な取る値は、２、３、４、５、６、７及び８の中の１つである。
以下、より具体的な例を例示し、以上の叙述した要求に符合する基本行列Ｈｂを図５に示す。
図５に示す基本行列に対して、パラメータについて、該行列に対応するコードレートを３／４とし、行列行数をＭｂ＝４とし、行列列数をＮｂ＝１６、Ｑ＝２、Ｋ２＝４、Ｋ０＝４７、Ｋ１＝４３、ａ＝０、ｂ＝１とする。該基本行列に対応する拡張係数はｚ＝４２である。拡張係数ｚ＝４２＝２＊３＊７であるため、Ｑ＝２は拡張係数ｚの乗算係数であることを満たす。
図５に示す基本行列Ｈｂに対して、異なる上下に隣接するペアはＫ０＝４７個であると、Ｋ１＝４３個の第一種類の上下に隣接するペアとＫ２＝３個の第二種類の上行隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は２４より大きい正の整数であり、Ｋ２は８より小さい正の整数であることを満たすことは言うまでもない。
第一種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ ２ ＝ ０の上下に隣接するペアとして定義し、図の点線ブロックに示すように、１列の最も上の半分の点線ブロックと最も下の半分の点線ブロックとは１つの完全な点線ブロックを構成し、第二種類の上下に隣接するペアを（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ ２ ＝ １の上下に隣接するペアとして定義し、図５の実線ブロックに示す。
以上で例示した行列において、最も上のは列インデックスであり、最も左のは行インデックスであり、Ａ部分行列はシステムビット部分行列であり、Ｂ部分は検査ビット部分行列であり、行列の中の値が−１の要素はｚ×ｚ全０正方行列に対応し、値が−１ではない要素はｚ×ｚ非零正方行列に対応し、該非零正方行列は単位正方行列が対応的な値を巡回シフトした行列である。
以上に叙述した特徴に基づいて、上下に隣接するペアは基本行列のある列における２つの隣接する非零正方行列に対応する要素からなる集合であり、具体的に図５における矩形ブロック内の２要素に示す。点線ブロックは第一種類の上下に隣接するペアであり、ａ＝０に対応し、実線ブロックは第二種類の上下に隣接するペアであり、ｂ＝１に対応する。
これから分かるように、４個の第二種類の上下に隣接するペアが存在し、以上の基本検査行列において隣接する２行に対して２つ以上の第二種類の上下に隣接するペアが存在しなく、例えば、第０と第１行に対して、１つだけがあり、第１と第２行に対して、１つだけがあり、第２と第３行に対して、２つがあり、第３行と第０行に対して、ない。
なお、基本行列Ｈｂの全ての列において最初に非零正方行列に対応する要素はいずれも０である。この時、巡回シフトネットワークは巡回シフト差値のみを完成すればよく、例えば第一列に対して、巡回シフトネットワークは３０−０、２０−３０、３６−２０、０−３６のシフトのみを実現すればよく、一番目の基本行列に対応する対数尤度比情報は一回の完全なＬＤＰＣ反復を完成した後に順序位置に戻されば、硬判定でき、正確であると出力し、間違うと、反復し続ける。この時、本発明の実施例の行列構造を有するＬＤＰＣレイヤードデエンコーダは巡回シフト逆ネットワークを必要せず、従来の手段と比べて、ルーティングが半分になる。更に、前記のプロセッサのデコーディングにはレイヤードＢＰアルゴリズム或いは修正した最小和アルゴリズムを使用し、基本行列を行更新し、奇数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の１つの要素に対応するエッジ情報のみ（パリティノードから変数ノードまでの情報）を更新し、偶数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の他の１つの要素に対応するエッジ情報のみ（パリティノードから変数ノードまでの情報）を更新する。
以下、本発明の実施例のコード構造がデコーディングに対する有益な効果を説明する。
仮にデエンコーダの並列性をparallel＝２１とし、コードワードビットシーケンスｚｆ＝４２ビット毎に１つの対数尤度比ＬＬＲの記憶があると、１６個のＬＬＲの記憶を有し、各記憶が１つの基本行列の列に対応する。各ＬＬＲ記憶に対して、wordnum＝ｚｆ／parallel＝２個のワード(word)を含み、１つのワードに基本行列の１列に対応する４２個のビットにおける奇数ビットが記憶され、他の１つのワードに偶数ビットが記憶される。ｚｆは拡張係数である。
デエンコーダはデコーディングする際に、各レイヤーlayernum（０からデコーディングに許可した最大のレイヤー）に対して、下記の式によってパリティ検査行列Ｈの２１行を選択して更新する。
rowind ＝ RowindHb＊zf＋
mod(layernummod,wordnum):wordnum:(RowindHb+1)＊zf-1;
layernummod ＝ mod(layernum,Totallayers)、RowindHb ＝ fix(layernummod ＊ parallel/zf); Totallayers ＝ Mb*zf/parallel ＝ ８;
レイヤードデエンコーダは第１時間ｔ０で０、２、…、４０行を行更新して、第１レイヤーのレイヤードデコーディングを完成し、デエンコーダは第２時間で１、３、…、４１行を行更新して、第２レイヤーのレイヤードデコーディングを完成し、デエンコーダは第３時間ｔ２で４２、４４、…、８２行を行更新して、第３レイヤーのレイヤードデコーディングを完成し、デエンコーダは第４時間ｔ３で４３、４５、…、８３行を行更新して、第４レイヤーのレイヤードデコーディングを完成し、デエンコーダは第５時間ｔ４で８４、８６、…、１２４行を行更新して、第５レイヤーのレイヤードデコーディングを完成し、デエンコーダは第６時間ｔ５で８５、８７、…、１２５行を行更新して、第６レイヤーのレイヤードデコーディングを完成し、デエンコーダは第７時間ｔ６で１２６、１２８、…、１６６行を行更新して、第７レイヤーのレイヤードデコーディングを完成し、デエンコーダは第８時間ｔ７で１２７、１２９、…、１６７行を行更新して、第８レイヤーのレイヤードデコーディングを完成し、そして、ＬＤＰＣコードの一回の完全なデコーディングを完成し、収束しないと、デコーディングが成功する或いはデコーディングが失敗して且つ最大の許可回数に達するまで、上記の過程を繰り返すことができる。
従来のデエンコーダに対して、第２レイヤーのデコーディングパイプラインを完全に完成したことを待つ必要があり、その後に、やっと第３レイヤーのレイヤードデコーディングを開始することができ、ここで長い待ち時間が存在する。同様に、第４レイヤーのデコーディングパイプラインを完全に完成したことを待つ必要があり、その後に、やっと第５レイヤーのレイヤードデコーディングを開始することができ、ここで長い待ち時間が存在する。同様に、第６レイヤーのデコーディングパイプラインを完全に完成したことを待つ必要があり、その後に、やっと第７レイヤーのレイヤードデコーディングを開始することができ、ここで長い待ち時間が存在する。同様に、第６レイヤーのデコーディングパイプラインを完全に完成したことを待つ必要があり、その後に、やっと第７レイヤーのレイヤードデコーディングを開始することができ、ここで長い待ち時間が存在する。このように、これらの待ち時間によってＬＤＰＣのパイプラインに大きな遅延を発生し、レイヤードＬＤＰＣコードデコーディングの速度を大幅に低下させる。図１０に示すように、仮に各レイヤーＬＤＰＣに対して、１つのクロックで読み、１つのクロックで処理し、１つのクロックで書き、各クロックがＴ時間をかかり、完全なＬＤＰＣデコーディングの完成に１６＊Ｔ個の時間を必要とする。
我々の設計はレイヤーを越える場合に前のパイプラインに使用されたwordが必ず次のパイプラインに使用されたwordと異なることを避け、且つ少量の衝突がある場所に対してタイムシェアリング処理を行い、図１１に示すように、１３＊Ｔ個の時間だけを必要とし、実際に全体から見るとＬＤＰＣデコーディングの１６＊Ｔ個の時間毎に４＊Ｔ個の時間を節約することができ、
本発明の実施例に対して、並列性に対して７を選択でき、６個のwordがあり、まず奇数wordを処理した後に偶数wordを処理し、図４と図５に類似する配列を行うと、全体から見るとＬＤＰＣに３２＊Ｔ個の時間を必要とし、本発明のデコーディングは１２＊Ｔ個の時間を節約することができる。効果がより明らかである。
本発明の実施例に対して、並列性を４２まで拡張でき、０、２、…、４０行と４２、４４、…、８２を同時にデコーディングでき、これらの行が同じアドレスのデータを必要とするためである。また、パイプラインを配列してもよく、簡単なレイヤードデコーディングアルゴリズムではないが、時間の節約効果がより明らかである。
本発明の実施例に対して、並列性を８４まで拡張でき、０、２、…、４０行と４２、４４、…、８２と８４、８６、…、１２４と１２６、１２８、…、１６６行を同時にデコーディングでき、これらの行が同じアドレスのデータを必要とするためである。また、パイプラインを配列してもよく、簡単なレイヤードデコーディングアルゴリズムではないが、時間の節約効果がより明らかである。
したがって、本発明の実施例の構造は非常に高い或いは比較的柔軟な並列性をサポートでき、超高速デコーディングに適合することを満たし、Gbpsのデコーディング需要を達成する。本実施例は提出した基本行列の構造によって情報ビットをＬＤＰＣデコーディングして、ＬＤＰＣデエンコーダはＬＤＰＣコードワードを受信する。このように、ＬＤＰＣデエンコーダはデコーディングのパイプライン速度を向上させる効果を確保し、即ちデエンコーダ処理速度を向上させる効果を確保する。これは効果的にＬＤＰＣコードの効率を向上させ、デコーディング速度を加速する。本発明の実施例が提出した基本行列の構造は逆巡回シフトネットワーク（書き込み記憶用）を使用しないのを許可することによってネットワーク交換を減少させ、同様に、ハードウェアの複雑さを更に減少することができる。
実施例３
本発明の実施例は構造化されたＬＤＰＣコードのコーディング方法を提供し、該方法を使用してＬＤＰＣコーディングを完成するフローは図８に示すように、以下のステップを含む。
ステップ８０１、コーディングに使用されるＫ０個の上下に隣接するペアを含む基本行列を確定する。
本ステップにおいて、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列に対して、Ｋ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂ以下の正の整数であり、上下に隣接するペアは各基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、第ｊ列の列重みとは前記基本行列の第ｊ列の非零正方行列に対応する全ての要素の個数を指し、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１である。
Ｋ２が３以上であると、任意の隣接する２行（ｘ１行と(ｘ１＋１) ｍｏｄ Ｍｂ行）に対して最も多く３つの第二種類の隣接するペアを有し、行インデックスｘ１の取る値が０〜Ｍｂ−１である。
Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である。
Ｋ２の取る値は、
１、２、３、４、５、６、７、８、９、１０、１１、１２の任意の１つである。
ステップ８０２、前記基本行列及びその対応的な拡張係数に基づいて、(Ｎｂ−Ｍｂ)×ｚビットのソースデータからＮｂ×ｚビットのコードワードを取得するＬＤＰＣコーディング演算を完成する。
ｚは拡張係数であり、１以上の正の整数である。
実施例４
本発明の実施例は構造化されたＬＤＰＣコードのコーディング方法を提供して、該方法を使用してＬＰＤＣコーディングを完成するフローは図９に示すように、以下のステップを含む。
ステップ９０１、デコーディングに使用されるＫ０個の上下に隣接するペアを含む基本行列を確定する。
前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列に対して、Ｋ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は１以上且つ２＊Ｍｂ以下の正の整数であり、
上下に隣接するペアは各基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、第ｊ列の列重みとは前記基本行列の第ｊ列の非零正方行列に対応する全ての要素の個数を指し、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１である。
Ｋ２が３以上であると、任意の隣接する２行（ｘ１行と(ｘ１＋１) ｍｏｄ Ｍｂ行）に対して最も多く３つの第二種類の隣接するペアを有する。ｘ１の取る値が０〜Ｍｂ−１である。
Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である。
ステップ９０２、前記基本行列と対応的な拡張係数に基づいて、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成する。
ｚは拡張係数であり、１以上の正の整数である。
本ステップは、具体的に、
1、レイヤードＢＰアルゴリズム或いは修正した最小和アルゴリズムを採用して、前記基本行列を行更新することは、
奇数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の１つの要素に対応するエッジ情報のみを更新することと、
偶数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の他の１つの要素に対応するエッジ情報のみを更新することとを含み、
前記エッジ情報はパリティノードから変数ノードまでの情報である。
2、前記エッジ情報を使用してコードワード対数尤度比を計算し、且つ硬判定し、正確であるか否かをテストし、正確であると正確なコードワードを出力し、間違うとデコーディング処理し続ける。
実施例５
本発明の実施例は構造化されたＬＤＰＣコードのコーディング装置を提供し、その構造は図１０に示すように、
コーディングに使用されるＫ０個の上下に隣接するペアを含む基本行列を確定し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列に対して、Ｋ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂ以下の正の整数であり、上下に隣接するペアは各基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、即ち基本行列のある列における非零正方行列に対応する２つの隣接する要素からなる集合であり、最後の一行が第一行に隣接することに定義し、最後の一行を第一行の前の一行に定義し、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、第ｊ列の列重みとは前記基本行列の第ｊ列の非零正方行列に対応する全ての要素の個数を指し、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるように設定される基本行列記憶モジュール１００１と、
前記基本行列及びその対応的な拡張係数に基づいて、(Ｎｂ−Ｍｂ)×ｚビットのソースデータからＮｂ×ｚビットのコードワードを取得するＬＤＰＣコーディング演算を完成し、ｚは拡張係数であり、１以上の正の整数であるように設定されるコーディング演算モジュール１００２と、を含む。
好ましくは、Ｋ２が３以上であると、任意の隣接する２行（ｘ１行と(ｘ１＋１) ｍｏｄ Ｍｂ行）に対して最も多く３つの第二種類の隣接するペアを有し、行インデックスｘ１の取る値が０〜Ｍｂ−１である。
好ましくは、Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
好ましくは、前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１。
好ましくは、Ｋ２の取る値は、
１、２、３、４、５、６、７、８、９、１０、１１、１２の任意の１つである。
本発明の実施例は、構造化されたＬＤＰＣコードのデコーディング装置を更に提供し、その構造は図１１に示すように、
デコーディングに使用されるＫ０個の上下に隣接するペアを含む基本行列を確定し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列に対して、Ｋ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを有し、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は１以上２＊Ｍｂ以下の正の整数であり、
上下に隣接するペアは各基本行列における非零正方行列に対応する２つの要素｛ｈｂｉｊ，ｈｂ（ｉ＋１ ｍｏｄ Ｍｂ）ｊ｝からなる集合であり、即ち前記基本行列のある列における非零正方行列に対応する２つの隣接する要素からなる集合であり、最後の一行が第一行に隣接することに定義し、最後の一行を第一行の前の一行に定義し、
前記第一種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
前記第二種類の上下に隣接するペアは（ｈｂｉｊ−ｈｂ（(ｉ＋１) ｍｏｄ Ｍｂ）ｊ） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
ｈｂｉｊは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０〜Ｑ−１の間の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、第ｊ列の列重みとは前記基本行列の第ｊ列の非零正方行列に対応する全ての要素の個数を指し、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるように設定され基本行列記憶モジュール１１０１と、
前記基本行列と対応的な拡張係数に基づいて、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成し、ｚは拡張係数であり、ｚは１以上の正の整数であるように設定されるデコーディング演算モジュール１１０２と、を含む。
好ましくは、Ｋ２が３以上であると、任意の隣接する２行（ｘ１行と(ｘ１＋１) ｍｏｄ Ｍｂ行）に対して最も多く３つの第二種類の隣接するペアを有する。ｘ１の取る値が０〜Ｍｂ−１である。
好ましくは、Ｑの取る値は、
２、３、４、５、６、７、８の任意の１つである。
好ましくは、前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬｊ個であり、上から下まで一番目の要素が０であり、Ｌｊは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１。
好ましくは、前記デコーディング演算モジュール１１０２は、
レイヤードＢＰアルゴリズム或いは修正した最小和アルゴリズムを採用して、前記基本行列を行更新することが、
奇数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の１つの要素に対応するエッジ情報のみを更新することと、
偶数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の他の１つの要素に対応するエッジ情報のみを更新することとを含み、
前記エッジ情報がパリティノードから変数ノードまでの情報であるように設定される基本行列の行更新ユニット１１０２１と、
前記エッジ情報を使用してコードワード対数尤度比を計算し、且つ硬判定し、正確であるか否かをテストし、正確であると正確なコードワードを出力し、間違うとデコーディング処理し続けるように設定されるデコーディング判決ユニット１１０２２と、を含む。
本発明の実施例は構造化されたＬＤＰＣコードのコーディング方法、デコーディング方法、コーディング装置及びデコーディング装置を提供する。コーディング又はデコーディングに使用されるＫ０個の上下に隣接するペアを含む基本行列を確定し、前記基本行列及びその対応的な拡張係数に基づいて、コーディング又はデコーディングを完成することによって、高いパイプライン速度のＬＤＰＣコーディング及びデコーディングを実現し、従来のエンコーダ及びデエンコーダの効率が低下する問題を解決する。本発明の実施例が設計した行列に特定なデコーディングアルゴリズムを組み合わせて、革命的にデエンコーダの効率を向上させることができ、超高速低複雑さのＬＤＰＣコードの発展及び応用に対して意義が非常に大きい。本発明の実施例による技術案はデジタル通信システムにおけるデータ伝送の誤り訂正コーディング技術に応用でき、効率を向上させる或いは複雑さを減少するＬＤＰＣコードを取得し、特に超高速のシーンに適合する。
当業者は、上記実施例の全部又は一部のステップはコンピュータプログラムプロセスで実現することができ、前記コンピュータプログラムはコンピュータ可読記憶媒体に記憶されることができ、前記コンピュータプログラムは対応するハードウェアプラットフォーム（例えばシステム、デバイス、装置、機器等）で実行し、実行する際、方法の実施例のステップの１つ又はその組み合わせを含むことを理解することができる。
選択可能に、上記実施例の全部又は一部のステップは集積回路を使用して実現することもでき、これらのステップはそれぞれ一つ一つの集積回路モジュールに製造されるか、又はそれらの中の複数のモジュール又はステップを単一の集積回路モジュールに製造して実現することができる。このように、本発明は任意の特定のハードウェアとソフトウェアの組合せに限定されない。
上記実施例における各装置／機能モジュール／機能ユニットは汎用の計算装置を採用して実現することができ、それらは単一の計算装置に集積されてもよいし、複数の計算装置からなるネットワークに分布されてもよい。
上記実施例における各装置／機能モジュール／機能ユニットはソフトウェア機能モジュールで実現するとともに独立な製品として販売又は使用される場合、１つのコンピュータ読み取り可能な記憶媒体に記憶することができる。上記のコンピュータ読み取り可能な記憶媒体は読み取り専用メモリー、磁気ディスク又はＣＤ等であってよい。
当業者の誰でも、本発明に開示された技術範囲内において、簡単に考えられる変更又は置き換えは、いずれも本発明の保護範囲に属すべきである。このため、本発明の保護範囲は請求の範囲に記載の保護範囲を標準とすべきである。
本発明の実施例を構造化されたＬＤＰＣコードのコーディング及びデコーディングに適用することによって、高いパイプライン速度のＬＤＰＣコーディング及びデコーディングを実現する。

Claims (15)

  1. コーディングに使用されるＭｂ×Ｎｂ基本行列を確定し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂよりも小さい正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂij，ｈｂ((i+1) mod Mb)j｝からなる集合であり、
    前記第一種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
    前記第二種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
    ｈｂijは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、ａ＝０、ｂ＝１、Ｑ＝２であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるステップと、
    前記基本行列及びその対応的な拡張係数ｚに基づいて、(Ｎｂ−Ｍｂ)×ｚビットのソースデータからＮｂ×ｚビットのコードワードを取得するＬＤＰＣコーディング演算を完成し、ｚは２以上の正の整数であるステップと、を含む構造化された低密度パリティ検査ＬＤＰＣのコーディング方法。
  2. Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１である請求項１に記載の方法。
  3. 前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬj個であり、上から下まで一番目の要素が０であり、Ｌjは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である請求項１に記載の方法。
  4. Ｋ２の取る値は、
    １、２、３、４、５、６、７、８、９、１０、１１、１２の任意の１つである請求項１に記載の方法。
  5. デコーディングに使用されるＭｂ×Ｎｂ基本行列を確定し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂよりも小さい正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂij，ｈｂ((i+1) mod Mb)j｝からなる集合であり、
    前記第一種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
    前記第二種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
    ｈｂijは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは前記基本行列に対応する拡張係数ｚの１つの乗算係数であり、ａ＝０、ｂ＝１、Ｑ＝２であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるステップと、
    前記基本行列及び対応的な拡張係数ｚに基づいて、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成し、ｚは２以上の正の整数であるステップと、を含む構造化された低密度パリティ検査コードＬＤＰＣのデコーディング方法。
  6. Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１であり、
    前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬj個であり、上から下まで一番目の要素が０であり、Ｌjは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１である請求項５に記載の方法。
  7. 前記基本行列と対応的な拡張係数に基づいて、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成することは、
    奇数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の１つの要素に対応するエッジ情報のみを更新することと、
    偶数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の他の１つの要素に対応するエッジ情報のみを更新することとを含み、
    前記エッジ情報がパリティノードから変数ノードまでの情報であるレイヤード確率伝搬ＢＰアルゴリズム或いは修正した最小和アルゴリズムを採用して、前記基本行列を行更新するステップと、
    前記エッジ情報を使用してコードワード対数尤度比を計算し、且つ硬判定し、正確であるか否かをテストし、正確であると正確なコードワードを出力し、間違うとデコーディング処理し続けるステップと、を含む請求項５に記載の方法。
  8. コーディングに使用されるＭｂ×Ｎｂ基本行列を少なくとも記憶し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂよりも小さい正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂij，ｈｂ((i+1) mod Mb)j]からなる集合であり、
    前記第一種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
    前記第二種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
    ｈｂijは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、ａ＝０、ｂ＝１、Ｑ＝２であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるように設定される基本行列記憶モジュールと、
    前記基本行列及びその対応的な拡張係数ｚを確定し、(Ｎｂ−Ｍｂ)×ｚビットのソースデータからＮｂ×ｚビットのコードワードを取得するＬＤＰＣコーディング演算を完成し、ｚは２以上の正の整数であるように設定されるコーディング演算モジュールと、を含む構造化された低密度パリティ検査コードＬＤＰＣのコーディング装置。
  9. Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１であり、
    前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬj個であり、上から下まで一番目の要素が０であり、Ｌjは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１であり、
    Ｋ２の取る値は、
    １、２、３、３、５、６、７、８、９、１０、１１、１２の任意の１つである請求項８に記載の装置。
  10. デコーディングに使用されるＭｂ×Ｎｂ基本行列を少なくとも記憶し、前記基本行列はシステムビットに対応するＭｂ×(Ｎｂ−Ｍｂ)のブロックＡと検査ビットに対応するＭｂ×ＭｂのブロックＢを含み、前記基本行列はＫ０個の上下に隣接するペアを含み、前記Ｋ０個の上下に隣接するペアはＫ１個の第一種類の上下に隣接するペアとＫ２個の第二種類の上下に隣接するペアを含み、Ｋ０＝Ｋ１＋Ｋ２であり、Ｋ０は６＊Ｍｂ以上の正の整数であり、Ｋ２は０以上且つ２＊Ｍｂよりも小さい正の整数であり、前記上下に隣接するペアは前記基本行列における非零正方行列に対応する２つの要素｛ｈｂij，ｈｂ((i+1) mod Mb)j｝からなる集合であり、
    前記第一種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ａのコングルーエンス上下に隣接するペアであり、
    前記第二種類の上下に隣接するペアは（ｈｂij−ｈｂ((i+1) mod Mb)j） ｍｏｄ Ｑ ＝ ｂのコングルーエンス上下に隣接するペアであり、
    ｈｂijは前記基本行列の第ｉ行とｊ列の要素を示し、ａとｂが等しくなく、ａとｂは０以上Ｑ−１以下の整数であり、Ｑは拡張係数ｚの１つの乗算係数であり、ａ＝０、ｂ＝１、Ｑ＝２であり、ｉは前記基本行列の行インデックスであり、ｊは前記基本行列の列インデックスであり、ｉ＝０，１，…，Ｍｂ−１、ｊ＝０，１，…，Ｎｂ−１であるように設定される基本行列記憶モジュールと、
    前記基本行列と対応的な拡張係数ｚを確定し、Ｎｂ×ｚビットのコードワードから(Ｎｂ−Ｍｂ)×ｚビットの情報データを取得するＬＤＰＣデコーディング演算を完成し、ｚは２以上の正の整数であるように設定されるデコーディング演算モジュールと、を含む構造化された低密度パリティ検査コードＬＤＰＣのデコーディング装置。
  11. Ｋ２が３以上であると、任意の第ｘ１行と第(ｘ１＋１) ｍｏｄ Ｍｂ行に対して、最も多く３つの第二種類の隣接するペアがあり、ｘ１＝０，１，…，Ｍｂ−１であり、
    前記基本行列の第ｊ列の非零正方行列に対応するすべての要素はＬj個であり、上から下まで一番目の要素が０であり、Ｌjは１以上の正の整数であり、ｊ＝０，１，…，Ｎｂ−１であり、
    前記デコーディング演算モジュールは、
    レイヤード確率伝搬ＢＰアルゴリズム或いは修正した最小和アルゴリズムを採用して、前記基本行列を行更新することが、
    奇数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の１つの要素に対応するエッジ情報のみを更新することと、
    偶数回反復する場合に、第二種類の隣接するペア以外の要素に対応するエッジ情報を更新する以外、各第二種類の隣接するペアの中の他の１つの要素に対応するエッジ情報のみを更新することとを含み、
    前記エッジ情報がパリティノードから変数ノードまでの情報であるように設定される基本行列の行更新ユニットと、
    前記エッジ情報を使用してコードワード対数尤度比を計算し、且つ硬判定し、正確であるか否かをテストし、正確であると正確なコードワードを出力し、間違うとデコーディング処理し続けるように設定されるデコーディング判決ユニットと、を含む請求項１０に記載の装置。
  12. プログラム指令を含み、当該プログラム指令がコーディング装置によって実行される際に、該コーディング装置が請求項１−４のいずれか一項に記載の方法を実行させることができるコンピュータ読み取り可能な記録媒体に記憶されるコンピュータプログラム。
  13. 請求項１２に記載のコンピュータプログラムを載せているコンピュータ読み取り可能な記録媒体。
  14. プログラム指令を含み、当該プログラム指令がデコーディング装置によって実行される際に、該デコーディング装置が請求項５−７のいずれか一項に記載の方法を実行させることができるコンピュータ読み取り可能な記録媒体に記憶されるコンピュータプログラム。
  15. 請求項１４に記載のコンピュータプログラムを載せているコンピュータ読み取り可能な記録媒体。
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