JP6537322B2 - 電源装置及び画像形成装置 - Google Patents
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Description
まず、以下の実施例との比較のために、従来のスイッチング電源装置の回路構成と動作について、図6を用いて説明する。図6は、フライバック方式のスイッチング電源装置の回路構成を示す回路図である。図6において、商用交流電源Vac10より入力された交流電圧は、ダイオードブリッジ11を介して全波整流され、一次電解コンデンサ101により平滑化され、一次電解コンデンサ101には概ね一定の直流電圧Vhが充電される。そして、電源IC103の起動端子(以下、VH端子という)103hに直流電圧Vhが供給され、電源IC103が起動される。電源IC103は、スイッチング動作を行うスイッチング素子である電界効果トランジスタ(FET)105(以下、「FET105」という)のオン、オフ状態を制御するICである。絶縁トランス104(以下、トランス104という)には、巻数Npの一次巻線104p、巻数Nsの二次巻線104sの他に、巻数Nhの補助巻線104hが巻回されている。二次巻線104sは、一次巻線104pとは巻回方向が逆方向(いわゆるフライバック結合)となるよう構成され、補助巻線104hも、同様に一次巻線104pとは巻回方向が逆方向となるよう構成されている。
次に、図6の電源装置の重負荷時における動作について、図7を用いて説明する。図7(i)は電源IC103のOUT端子電圧、図7(ii)はFET105のドレインソース間電圧Vds、図7(iii)はFET105のドレイン電流Idをそれぞれ示す。図7(iv)は電源IC103のフィードバック(以下、FBとする)端子電圧Vfb、図7(v)は電源IC103のIS端子電圧Vis、図7(vi)は電源IC103のBTM端子電圧Vnhを示す。横軸は時間を示し、t10、t12、t14、t16、t18、t20、t22、t24、t26は期間を示し、t11、t13、t15、t17、t19、t21、t23、t25は時間タイミング(以下、タイミングという)を示す。
次に、電源IC103の動作について説明する。まず、図8に示す重負荷時における電源IC103の動作について、図6に示す電源IC103の内部ブロック図、及び図8を参照しながら説明する。
次に、スイッチング電源装置の中負荷時、即ち、前述した重負荷時に比べて負荷が小さいときの動作について説明する。図9(a)は、電源装置の中負荷時の連続的な動作状態を示す図であり、図9(a)(i)〜図9(a)(iii)は図8(i)〜図8(iii)に対応しているため、重複する説明を省略する。また、横軸において、t101、t103、t105、t107、t109、t111は期間を示し、t100、t102、t104、t106、t108、t110、t112は時間タイミング(以下、タイミングという)を示している。中負荷時の動作状態を示す図9(a)では、重負荷時の図8の状態に対して、FET105のスイッチングパルスが停止する期間(例えば期間t101、t105、t109)が存在する。
次に、軽負荷時の動作について説明する。昨今、電子機器の待機電力の低減が強く求められており、電源装置においては、軽負荷時の消費電力が待機電力に相当する。図9(b)(i)〜図9(b)(iii)は、電源装置の軽負荷時の連続的な動作状態を示す図であり、図8(i)〜図8(iii)と対応しているため、重複する説明は省略する。尚、横軸において、t201、t203、t205、t207、t209は期間を示し、t200、t202、t204、t206、t208、t210は時間タイミング(以下、タイミングという)を示している。
Fbst_mid>Fbst_low (1)
次に、出力負荷条件とFET105のパルス幅及びスイッチング回数の関係について説明する。前述したように、軽負荷時において消費電力を低減させるには、FET105のスイッチング周波数を低下させることに加えて、スイッチング回数を減らすことも重要である。なぜなら、FET105のスイッチング回数が多くなると、FET105のオン時、オフ時に発生するスイッチング損失が増加し、消費電力を増加させてしまうためである。
Sbst_nm>Sbst_nl (2)
Snh>Snm>Snl (3)
PWh_Max≒PWm_Max>PWl_Max (4)
前述したように、電源装置において軽負荷時のみならず、中負荷時においても消費電力を低減させるためには、FET105のオン時のパルス幅を大きくし、スイッチング回数を減らすことが求められる。また、電源IC103は、IS端子103iに入力されたIS端子電圧VisとFB端子103fに入力されたFB端子電圧Vfbを、パルス幅決定部302の比較部302cにより比較し、その結果に基づいて、FET105のオン時間を決定している。スイッチング電源装置では、中負荷時のスイッチング動作から重負荷時のスイッチング動作に移行する直前の負荷領域では、負荷電流が比較的大きいにもかかわらず、バースト動作を行っているため出力リプルが大きくなる。すなわち、中負荷から重負荷への動作状態の移行期間において、出力リプルが大きくなる。
上述したバースト動作では、軽負荷時及び中負荷時に出力電圧のリプルが発生することが知られている。このリプルを低減させるためには、スイッチング素子(例えば電界効果トランジスタ等)をターンオンするときのスイッチングパルスのオン(ON)のパルス幅を制限する制御を行うことが有効である。以下、スイッチング素子のオンのパルス幅に制限を設けたスイッチング電源装置(以下、パルス幅制限電源装置ともいう)の回路構成及び動作について説明する。
図10は、パルス幅制限電源装置の回路構成を示す回路図であり、前述した図6のスイッチング電源装置と同様の回路構成については、同じ符号を付して説明を省略する。図10に示すパルス幅制限電源装置は、図6で説明したスイッチング電源装置に、制限手段であるパルス幅制限部305と基準電圧306を追加した構成となっている。パルス幅制限部305は、スイッチング素子であるFET105の駆動パルス時間、即ち、FET105がオンしている時間であるパルス信号のオン幅を決定する。また、基準電圧306は、スイッチング素子FET105の駆動パルス時間の上限を制限する判断に用いられる。
基準電圧306>基準電圧304 (5)
パルス幅制限電源装置の特徴は中負荷時の動作にあり、中負荷時の場合の動作について図11の動作波形と対応づけて説明する。図11はパルス幅制限電源装置の中負荷時の連続的な動作状態を表した図である。図11(i)は、パルス幅制限電源装置から負荷に流れる負荷電流の電流波形、図11(ii)は出力電圧Voutの電圧波形、図11(iii)はFB端子電圧Vfbの電圧波形を示す。図11(iv)はFET105のオン状態を示すスイッチングパルスの波形を示し、いずれも横軸は時間を示す。尚、図中の基準電圧304、基準電圧306は、電源IC103のパルス幅制限部305に入力される基準電圧304、基準電圧306を示している。また、横軸において、t300、t302、t304、t306、t308は期間を示し、t301、t303、t305、t307、t309、t310、t311、t312は時間タイミング(以下、タイミングという)を示している。
次に、パルス幅制限電源装置の軽負荷時の動作について説明する。パルス幅制限電源装置では、バースト動作において、パルス幅制限部305によってFET105をオンするスイッチングパルスのパルス幅制限を行っている。このようなパルス幅制限を行うと、スイッチング回数が増加し、消費電力の低減を求められるような軽負荷時において、消費電力の増加が懸念される。パルス幅制限電源装置では、そのような実情を鑑みて、パルス幅制限によって決定されるパルス幅は、パルス制限が行われない軽負荷時のパルス幅よりも大きくなるように設定している。すなわち、パルス幅制限によって決定される最大パルス幅をPLSlim、軽負荷時にFB端子電圧VfbとIS端子電圧Visを比較して決定されるパルス幅をPLSlowとすると、以下の式(6)に示す関係が成り立つ。これにより、軽負荷時の消費電力を一般的なスイッチング電源装置と同程度にすることができる。
PLSlim>PLSlow (6)
以上のように、パルス幅制限電源装置では、パルス幅制限部305及び基準電圧306を追加することにより、軽負荷時の消費電力を増加させることなく、中負荷時の出力リプルを低減することができる。
しかし、図10のパルス幅制限電源装置においては、負荷電流が急激に変動した場合、変動後の電流値によっては出力電圧のリプル電圧が大きくなってしまう可能性がある。以下、図12を用いて詳細に説明する。図12はパルス幅制限電源装置において、急激な負荷変動が発生した場合の動作波形を示しており、図12(i)〜図12(iv)は図11(i)〜図11(iv)に対応しているため、同様の説明を省略する。尚、横軸において、t401、t403、t407は期間を示し、t400、t402、t404、t405、t408は時間タイミング(以下、タイミングという)を示している。まず、タイミングt400において負荷電流が増加すると、二次側における必要な消費電力に対し、十分な電力供給ができないため、FB端子電圧Vfbが基準電圧306まで上昇する(期間t401)。タイミングt402でFB端子電圧Vfbが基準電圧306を上回ると、パルス幅制限部305は、タイマ305cによるパルス幅のカウントを停止することでパルス幅の制限を解除する。これにより、電源IC103は、IS端子電圧Visが上昇し、FB端子電圧Vfbよりもわずかに大きくなった時点まで、FET105をオンする。
図1に、実施例1のスイッチング電源装置を示す。前述した図10で説明したパルス幅制限電源装置と同様の構成については、同じ符号を付して説明を省略する。本実施例は、図10で説明したスイッチング電源装置に対して、制御手段であるパルス幅制限禁止時間生成部305e(以下、単に生成部305eとする)を追加した構成である。生成部305eは、基準電圧304とパルス幅制限判定部305aとの間に接続されている。具体的には、生成部305eには基準電圧304が入力されており、生成部305eは所定の電圧をパルス幅制限判定部305aに出力する。また、生成部305eには、パルス幅制限判定部305aから出力される信号が入力されている。更に、生成部305eは、タイマ305cを用いて時間の計測を行うことができる。
本実施例のスイッチング電源装置の動作について、図2の動作波形と対応づけて説明する。図2(i)は負荷電流の電流波形、図2(ii)は出力電圧Voutの電圧波形、図2(iii)は電源IC103のFB端子電圧Vfbの電圧波形をそれぞれ示す図である。図2(iv)は、生成部305eからパルス幅制限判断部305aに出力された電圧の電圧波形、図2(v)は、スイッチング素子105を駆動する際のスイッチングパルスの波形をそれぞれ示す図である。いずれも横軸は時間を示す。また、横軸において、t501、t503は期間を示し、t500、t502、t504、t505、t506、t507は時間タイミング(以下、タイミングという)を示している。
図3に、実施例2のスイッチング電源装置を示す。従来例及び実施例1のスイッチング電源装置と同様の構成については、同じ符号を付して説明を省略する。本実施例と実施例1との相違点は、図1で説明した実施例1のスイッチング電源装置に対して、制御手段であるパルス幅制限解除禁止時間生成部305f(以下、単に生成部305fとする)を追加していることである。生成部305fは、基準電圧306とパルス幅制限判定部305aとの間に接続されている。具体的には、生成部305fには基準電圧306が入力されており、生成部305fは所定の電圧をパルス幅制限判定部305aに出力する。また、生成部305fには、パルス幅制限判定部305aから出力される信号が入力されている。更に、生成部305fは、タイマ305cを用いて時間の計測を行うことができる。
所定の電圧Va>基準電圧306・・・(7)
本実施例におけるスイッチング電源装置の動作について図4の動作波形と対応づけて説明する。尚、図4(i)〜図4(v)は図2(i)〜図2(v)に対応しており、図2の説明と重複する説明は省略する。また、横軸において、t601、t604、t605は期間を示し、t600、t602、t603、t606、t607、t608は時間タイミング(以下、タイミングという)を示している。まず、タイミングt600で負荷電流が減少すると、二次側における消費電力に対して、供給する電力が過剰になってしまう。このため、FB端子電圧Vfbが基準電圧304まで低下する(期間t601)。
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図5に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ300は、静電潜像が形成される像担持体としての感光ドラム311、感光ドラム311を一様に帯電する帯電部317(帯電手段)、感光ドラム311に形成された静電潜像をトナーで現像する現像部312(現像手段)を備えている。そして、感光ドラム311に現像されたトナー像をカセット316から供給された記録材としてのシート(不図示)に転写部318(転写手段)によって転写して、シートに転写したトナー像を定着器314で定着してトレイ315に排出する。この感光ドラム311、帯電部317、現像部312、転写部318が画像形成部である。また、レーザビームプリンタ300は、実施例1、2で説明した電源装置400を備えている。尚、実施例1、2の電源装置400を適用可能な画像形成装置は、図5に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム311上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
105 FET
109 フォトカプラ
305 パルス幅制限部
305e パルス幅制限禁止時間生成部
Claims (10)
- 一次側と二次側が絶縁されたトランスと、
前記トランスの一次側に流れる電流をオン、オフするスイッチング動作を行うためのスイッチング素子と、
前記トランスの二次側の出力電圧に応じたフィードバック電圧を前記トランスの一次側にフィードバックするフィードバック手段と、
前記フィードバック手段によりフィードバックされた前記フィードバック電圧に基づいて、前記スイッチング素子をオンするパルス信号のオン幅を制限する制限手段と、
を備える電源装置であって、
前記制限手段により前記オン幅が制限された第一の状態から前記オン幅の制限が解除された第二の状態に遷移した場合に、前記第二の状態を第一の時間維持するように制御する制御手段を備えることを特徴とする電源装置。 - 前記第一の時間とは、前記フィードバック電圧が第一の電圧よりも高い第二の電圧を超えたタイミングから前記フィードバック電圧が前記第一の電圧よりも低くなり、その後、前記第一の電圧よりを超えた所定の電圧になるまでの時間であることを特徴とする請求項1に記載の電源装置。
- 前記制御手段は、前記第二の状態から前記第一の状態に遷移した場合に、前記第一の状態を第二の時間維持するように制御することを特徴とする請求項2に記載の電源装置。
- 前記第二の時間とは、前記フィードバック電圧が前記第一の電圧よりも低くなり、その後、前記第二の電圧を超えてから前記第二の電圧よりも小さい所定の電圧になるまでの時間であることを特徴とする請求項3に記載の電源装置。
- 前記制限手段は、前記フィードバック電圧が第一の電圧よりも低くなってから、前記第一の電圧よりも高い第二の電圧よりも高くなるまで、前記オン幅を制限することを特徴とする請求項1乃至4のいずれか1項に記載の電源装置。
- 前記制限手段は、前記フィードバック電圧が前記第二の電圧よりも高くなってから、前記第一の電圧よりも低くなるまで、前記オン幅の制限を解除することを特徴とする請求項5に記載の電源装置。
- 前記トランスの一次側に流れる電流に応じた電圧を検出する検出手段を備え、
前記制御手段は、前記第二の状態において、前記フィードバック電圧と前記検出手段により検出された電圧とに基づいて、前記オン幅を制御することを特徴とする請求項6に記載の電源装置。 - 前記制御手段は、前記フィードバック電圧が前記第一の電圧よりも低い場合には、前記スイッチング素子のスイッチング動作を停止させることを特徴とする請求項5乃至7のいずれか1項に記載の電源装置。
- 前記トランスは、補助巻線を有し、
前記制御手段は、前記補助巻線に誘起された電圧に応じた電圧が立ち下がりで且つ0となったタイミングに応じて、前記スイッチング素子をオンすることを特徴とする請求項1乃至8のいずれか1項に記載の電源装置。 - 記録材に画像を形成するための画像形成手段と、
前記画像形成手段に電力を供給する請求項1乃至9のいずれか1項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
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