JP2016192878A - 電源装置及び画像形成装置 - Google Patents

Abstract

【課題】軽負荷及び中負荷時にスイッチング素子のオン時のパルス幅を制限するスイッチング電源装置において、負荷電流の変動に起因して発生するリプル電圧の増大を抑制すること。【解決手段】トランス１０４と、トランス１０４の一次側に流れる電流をオン、オフするスイッチング動作を行うためのＦＥＴ１０５と、トランス１０４の二次側の出力電圧に応じたフィードバック電圧をトランス１０４の一次側にフィードバックするフォトカプラ１０９と、フォトカプラ１０９によりフィードバックされたフィードバック電圧に基づいて、ＦＥＴ１０５をオンするパルス信号のオン幅を制限するパルス幅制限部３０５と、を備える電源装置であって、パルス幅制限部３０５によりオン幅が制限された第一の状態からオン幅の制限が解除された第二の状態に遷移した場合に、第二の状態を第一の時間維持するように制御するパルス幅制限禁止時間生成部３０５ｅを備える。【選択図】図１

Description

本発明は、電源装置及び画像形成装置に関し、特に、中負荷状態及び軽負荷状態において、スイッチング動作を一定期間停止させるバーストモードを備えたスイッチング電源装置に関する。

電子機器の低圧電源としてＩＣを用いて出力電圧を制御するスイッチング電源装置が知られている。近年、電子機器の動作待機時における消費電力を一層低減する流れがあり、スイッチング電源装置そのものの消費電力も低減することが求められている。スイッチング電源装置の消費電力を低減する構成として、例えば、特許文献１のような構成が提案されている。従来のスイッチング電源装置では、出力側の負荷状態によってフィードバック端子の電圧レベルを可変にして、軽負荷時にスイッチング電源装置のオン期間を短くすることでオフ期間を長くするようにスイッチング動作を制御している。以降、このようなスイッチング動作をバースト動作という。スイッチング電源装置の動作状態には、重負荷状態、中負荷状態、軽負荷状態があるが、中負荷状態で消費電力を低減するために、バースト動作を行うことが有効である。図６に、各負荷状態における一般的なスイッチング電源装置の構成を示す。また、図７は図６に示すスイッチング電源装置の重負荷時の動作波形を示す図、図８は図６に示すスイッチング電源装置の重負荷時の動作状態を示す図である。図９（ａ）は、図６に示すスイッチング電源装置の中負荷時の動作状態を示す図、図９（ｂ）は、図６に示すスイッチング電源装置の軽負荷時の動作状態を示す図である。尚、これらの詳細な説明は後述する。

図６のスイッチング電源装置では、スイッチング電源装置の動作状態が中負荷状態であるとき（図９（ａ））、ＦＥＴ１０５のスイッチング動作を強制的に停止する制御、即ち、バースト動作が行われている。これにより、ＦＥＴ１０５のスイッチングによる損失を低減して、機器の消費電力を低減することができる。しかし、中負荷時にバースト動作を行った際に、出力電圧のリプル電圧が大きくなってしまうおそれがある。このため、図１０に示すパルス幅制限電源装置が提案されている（例えば、特許文献２参照）。図１０のパルス幅制限電源装置の動作波形を図１１に示す。尚、図１０、図１１の詳細は後述する。図１０に示すパルス幅制限電源装置では、パルス幅制限部３０５及び基準電圧３０６を追加することにより、軽負荷時の消費電力を増加させることなく、中負荷時の出力電圧のリプル電圧を低減することができる。

特開２００８−２４５４１９号公報 特開２０１４−２２５１３１号公報

しかし、図１０に示すパルス幅制限電源装置では、負荷電流が急激に変動した場合、変動後の電流値によっては出力電圧のリプル電圧が大きくなってしまう可能性がある。図１２に負荷電流が急激に変動した場合の動作波形を示す。尚、図１２の詳細は後述する。図１０のパルス幅制限電源装置では、収束電圧Ｖｆｂ＿ｆが基準電圧３０４に近くなるような負荷電流は、スイッチング電源装置の出力容量に関わらず必ず存在する。このため、収束電圧Ｖｆｂ＿ｆが基準電圧３０４に近くなるような負荷電流とならないように、電源装置が適用される装置側で対応する必要があり、装置の設計が複雑になってしまうおそれがある。

本発明は、このような状況のもとでなされたもので、軽負荷及び中負荷時にスイッチング素子のオン時のパルス幅を制限するスイッチング電源装置において、負荷電流の変動に起因して発生するリプル電圧の増大を抑制することを目的とする。

上述した課題を解決するために、本発明は、以下の構成を備える。

（１）一次側と二次側が絶縁されたトランスと、前記トランスの一次側に流れる電流をオン、オフするスイッチング動作を行うためのスイッチング素子と、前記トランスの二次側の出力電圧に応じたフィードバック電圧を前記トランスの一次側にフィードバックするフィードバック手段と、前記フィードバック手段によりフィードバックされた前記フィードバック電圧に基づいて、前記スイッチング素子をオンするパルス信号のオン幅を制限する制限手段と、を備える電源装置であって、前記制限手段により前記オン幅が制限された第一の状態から前記オン幅の制限が解除された第二の状態に遷移した場合に、前記第二の状態を第一の時間維持するように制御する制御手段を備えることを特徴とする電源装置。

（２）記録材に画像を形成するための画像形成手段と、前記画像形成手段に電力を供給する前記（１）に記載の電源装置と、を備えることを特徴とする画像形成装置。

本発明によれば、軽負荷及び中負荷時にスイッチング素子のオン時のパルス幅を制限するスイッチング電源装置において、負荷電流の変動に起因して発生するリプル電圧の増大を抑制することができる。

実施例１のスイッチング電源装置の構成を示す図 実施例１のスイッチング電源装置の動作波形を示す図 実施例２のスイッチング電源装置の構成を示す図 実施例２のスイッチング電源装置の動作波形を示す図 実施例３の画像形成装置の構成を示す図 従来例のスイッチング電源装置の構成を示す図 従来例のスイッチング電源装置の動作波形を示す図 従来例のスイッチング電源装置の重負荷時の状態を示す図 従来例のスイッチング電源装置の中負荷時、軽負荷時の状態を示す図 従来例のパルス幅制限電源装置の構成を示す図 従来例のパルス幅制限電源装置の動作波形を示す図 従来例のパルス幅制限電源装置の負荷変動時の動作波形を示す図

以下、本発明を実施するための最良の形態を、実施例により詳しく説明する。

［電源装置の概要］
まず、以下の実施例との比較のために、従来のスイッチング電源装置の回路構成と動作について、図６を用いて説明する。図６は、フライバック方式のスイッチング電源装置の回路構成を示す回路図である。図６において、商用交流電源Ｖａｃ１０より入力された交流電圧は、ダイオードブリッジ１１を介して全波整流され、一次電解コンデンサ１０１により平滑化され、一次電解コンデンサ１０１には概ね一定の直流電圧Ｖｈが充電される。そして、電源ＩＣ１０３の起動端子（以下、ＶＨ端子という）１０３ｈに直流電圧Ｖｈが供給され、電源ＩＣ１０３が起動される。電源ＩＣ１０３は、スイッチング動作を行うスイッチング素子である電界効果トランジスタ（ＦＥＴ）１０５（以下、「ＦＥＴ１０５」という）のオン、オフ状態を制御するＩＣである。絶縁トランス１０４（以下、トランス１０４という）には、巻数Ｎｐの一次巻線１０４ｐ、巻数Ｎｓの二次巻線１０４ｓの他に、巻数Ｎｈの補助巻線１０４ｈが巻回されている。二次巻線１０４ｓは、一次巻線１０４ｐとは巻回方向が逆方向（いわゆるフライバック結合）となるよう構成され、補助巻線１０４ｈも、同様に一次巻線１０４ｐとは巻回方向が逆方向となるよう構成されている。

電源ＩＣ１０３は、ＶＣＣ（１０３ｃ）、ＧＮＤ（１０３ｇ）、ＯＵＴ（１０３ｏ）、ＶＨ（１０３ｈ）、ＩＳ（１０３ｉ）、ＦＢ（１０３ｆ）、ＢＴＭ（１０３ｂ）の各端子を有している。尚、括弧内の符号は電源ＩＣ１０３の端子を示す符号である。電源入力端子であるＶＣＣ端子１０３ｃには、補助巻線１０４ｈに誘起された電圧Ｖ１０４ｈをダイオード１１１、コンデンサ１１３により整流平滑された直流電圧が、抵抗１１２を介して電源ＩＣ１０３を駆動する電圧として入力される。ＧＮＤ端子１０３ｇには接地電位が入力される。ＯＵＴ端子１０３ｏは、ＦＥＴ１０５のゲート端子に接続され、ハイレベル、ローレベルの出力を行うことにより、ＦＥＴ１０５のオン、オフ状態を制御する。尚、以下ではハイ（Ｈｉｇｈ）レベルをＨレベル、ロー（Ｌｏｗ）レベルをＬレベルという。ＶＨ端子１０３ｈは高電圧端子である。電源装置の起動時などの電源ＩＣ１０３のＶＣＣ端子１０３ｃへの入力電圧が低い場合に、ＶＨ端子１０３ｈに入力された直流電圧Ｖｈにより、電源ＩＣ１０３内部の起動回路３０１から必要な電圧が供給され、電源ＩＣ１０３は、起動時の動作を開始する。電源ＩＣ１０３がＦＥＴ１０５をオン状態からオフ状態にするタイミングは、ＩＳ端子１０３ｉの入力電圧（以下、ＩＳ端子電圧という）ＶｉｓやＦＢ端子１０３ｆの入力電圧（以下、ＦＢ端子電圧という）Ｖｆｂに基づいて決定される。

トランス１０４の二次巻線１０４ｓに誘起された電圧は、整流ダイオード１２１と平滑コンデンサ１２２により、整流、平滑されて、直流の出力電圧Ｖｏｕｔとして出力される。シャントレギュレータ１２７は、トランス１０４の出力電圧Ｖｏｕｔに基づいて、導通・非導通状態となる。シャントレギュレータ１２７のリファレンス（Ｒ）端子には、トランス１０４の二次側の出力電圧Ｖｏｕｔを、抵抗１２３と抵抗１２４とで分圧された電圧が入力される。リファレンス（Ｒ）端子への入力電圧が所定の電圧よりも高ければ、シャントレギュレータ１２７が導通状態となって、Ｋ（カソード）端子から入力された電流がＡ（アノード）端子へと流れ、逆に所定の電圧よりも低ければ、非導通状態となる。シャントレギュレータ１２７が導通状態になると、抵抗１２８を介して、トランス１０４の二次側に設けられたフィードバック手段であるフォトカプラ１０９のＬＥＤを介して電流が流れ、ＬＥＤが発光する。トランス１０４の一次側のフォトカプラ１０９のフォトトランジスタは、フォトカプラ１０９のＬＥＤが発光しているかどうかにより、オン、オフ状態が制御される。そして、電源ＩＣ１０３のＦＢ端子１０３ｆには、フォトカプラ１０９のフォトトランジスタが接続され、トランス１０４の二次側の出力電圧Ｖｏｕｔに比例した電圧であるフィードバック電圧が入力される。

また、電源ＩＣ１０３のＩＳ端子１０３ｉには、トランス１０４の一次巻線１０４ｐに流れる電流により、検出手段である電流検出抵抗１０６の両端に発生した電圧が入力される。電源ＩＣ１０３のＢＴＭ端子１０３ｂには、補助巻線１０４ｈに誘起された電圧Ｖ１０４ｈに応じた電圧（以下、ＢＴＭ端子電圧Ｖｎｈとする）が入力される。電源ＩＣ１０３は、ＢＴＭ端子１０３ｂに入力される電圧からトランス１０４の回生終了を検出し、ＦＥＴ１０５をオフ状態からオン状態にするタイミングを決定する。

［重負荷時の動作］
次に、図６の電源装置の重負荷時における動作について、図７を用いて説明する。図７（ｉ）は電源ＩＣ１０３のＯＵＴ端子電圧、図７（ｉｉ）はＦＥＴ１０５のドレインソース間電圧Ｖｄｓ、図７（ｉｉｉ）はＦＥＴ１０５のドレイン電流Ｉｄをそれぞれ示す。図７（ｉｖ）は電源ＩＣ１０３のフィードバック（以下、ＦＢとする）端子電圧Ｖｆｂ、図７（ｖ）は電源ＩＣ１０３のＩＳ端子電圧Ｖｉｓ、図７（ｖｉ）は電源ＩＣ１０３のＢＴＭ端子電圧Ｖｎｈを示す。横軸は時間を示し、ｔ１０、ｔ１２、ｔ１４、ｔ１６、ｔ１８、ｔ２０、ｔ２２、ｔ２４、ｔ２６は期間を示し、ｔ１１、ｔ１３、ｔ１５、ｔ１７、ｔ１９、ｔ２１、ｔ２３、ｔ２５は時間タイミング（以下、タイミングという）を示す。

図６において、商用交流電源Ｖａｃ１０から入力された交流電圧は、ダイオードブリッジ１１によって整流され、一次電解コンデンサ１０１によって平滑化され、概略一定の直流電圧Ｖｈが生成される。一方、電源ＩＣ１０３を起動するためのＶＨ端子１０３ｈに抵抗１０２を介して直流電圧Ｖｈが供給されて、起動回路３０１により電源ＩＣ１０３は起動され、ＦＥＴ１０５をオンする。すると、一次側と二次側が絶縁されたトランス１０４の一次側の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れる（図７（ｉｉｉ）の期間ｔ１０）。期間ｔ１０において、ドレイン電流Ｉｄは、時間の経過と共に直線的に上昇していく。ドレイン電流Ｉｄは、電流検出抵抗１０６によってＩＳ端子電圧Ｖｉｓに変換され、電源ＩＣ１０３の電流検出用のＩＳ端子１０３ｉに入力される。

一方、電源ＩＣ１０３のＦＢ（フィードバック）端子１０３ｆには、トランス１０４の二次側から一次側に電圧をフィードバックするためのフォトカプラ１０９を介して、フィードバック電圧であるＦＢ端子電圧Ｖｆｂが入力されている。ＦＢ端子電圧Ｖｆｂは、出力電圧Ｖｏｕｔの誤差増幅信号であり、出力電圧Ｖｏｕｔが規定値よりも大きい場合には低下し、出力電圧Ｖｏｕｔが規定値よりも小さい場合には上昇する。電源ＩＣ１０３は、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりも大きくなった時点で、ＦＥＴ１０５をオフする（図７（ｉｖ）、図７（ｖ）のタイミングｔ１１）。ＦＥＴ１０５がオフされると、ドレイン電流Ｉｄは瞬時に０となる。すると、ＦＥＴ１０５のドレイン端子−ソース端子間電圧Ｖｄｓは上昇し、概ね一定の電圧となる（図７（ｉｉ）の期間ｔ１２）。

ＦＥＴ１０５がオフされて以降（図７（ｉ）の期間ｔ１２）は、二次巻線１０４ｓ及び補助巻線１０４ｈには正のパルス電圧が誘起される。二次巻線１０４ｓに誘起されたパルス電圧は、整流ダイオード１２１及び平滑コンデンサ１２２によって整流平滑され、概ね一定の出力電圧Ｖｏｕｔとなる。

二次巻線１０４ｓにパルス電圧が誘起されている期間、二次巻線１０４ｓに流れる電流Ｉｆは直線的に減少し、やがて０になる。すると、ＦＥＴ１０５のドレイン端子−ソース端子間電圧Ｖｄｓは下降を始める。尚、ＦＥＴ１０５のドレイン端子−ソース端子間電圧Ｖｄｓは、補助巻線１０４ｈの端子電圧Ｖ１０４ｈと相似形となる。電源ＩＣ１０３のＢＴＭ端子１０３ｂには、補助巻線１０４ｈの端子電圧Ｖ１０４ｈに応じたＢＴＭ端子電圧Ｖｎｈが供給されている。電源ＩＣ１０３は、ＢＴＭ端子電圧Ｖｎｈが立ち下がりエッジで、且つ、０ボルトとなったことを検出し、ＦＥＴ１０５をオンする（図７（ｉ）のタイミングｔ１３）。図７のタイミングｔ１３で、再びＦＥＴ１０５がオンされると、再度、トランス１０４の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れ、期間ｔ１４以降、期間ｔ１０、ｔ１２における動作が繰り返される。

図８は、図６の電源装置の重負荷時の連続的な動作状態を表した図である。より詳細には、図８（ｉ）は出力電圧Ｖｏｕｔ、図８（ｉｉ）は電源ＩＣ１０３のＦＢ端子電圧Ｖｆｂ、図８（ｉｉｉ）はスイッチングパルス（電源ＩＣ１０３のＯＵＴ端子１０３ｏから出力されるパルス信号）を示し、横軸はいずれも時間を示す。尚、図中の基準電圧３０４は、後述する電源ＩＣ１０３の負荷状態判断部３０３の基準電圧３０４を示している。上述した動作によって、重負荷時は図８に示すように、ＦＥＴ１０５が連続発振するので、スイッチングパルスが連続的に出力され、ＦＢ端子電圧Ｖｆｂが基準電圧３０４を超えた状態、及び出力電圧Ｖｏｕｔが規定値に維持された状態が継続される。

［電源ＩＣの動作概要］
次に、電源ＩＣ１０３の動作について説明する。まず、図８に示す重負荷時における電源ＩＣ１０３の動作について、図６に示す電源ＩＣ１０３の内部ブロック図、及び図８を参照しながら説明する。

図６において、ＩＳ端子１０３ｉに入力されたＩＳ端子電圧Ｖｉｓと、ＦＢ端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂは、ＦＥＴ１０５の駆動時間を決定するためのパルス幅決定部３０２の比較部３０２ｃにて比較される。図７に示すように、ＦＥＴ１０５がオンしている状態では、ＦＢ端子電圧Ｖｆｂ＞ＩＳ端子電圧Ｖｉｓなので、比較部３０２ｃはＬレベルを出力する。そのため、パルス幅決定部３０２後段に設けられた、スイッチング制御手段であるセット・リセット・フリップフロップ３１０（以下、単にＦＦ３１０という）のリセット（Ｒ）端子（以下、Ｒ端子という）の入力はＬレベルとなる。その結果、ＦＦ３１０のＱ端子の出力（以下、Ｑ出力という）は、それまでの出力状態であるＨレベルを維持する。Ｑ端子は、電源ＩＣ１０３のＯＵＴ端子１０３ｏに接続されており、Ｑ出力は、ＦＥＴ１０５のゲート電圧ＶｇとしてＦＥＴ１０５にゲート抵抗１０７を介して入力され、ＦＥＴ１０５はオン状態を維持する（図７（ｉ）の期間ｔ１０）。

ＦＥＴ１０５のドレイン電流Ｉｄの上昇に伴い、ＩＳ端子電圧Ｖｉｓが上昇してＦＢ端子電圧Ｖｆｂよりもわずかに高くなった時点（図７（ｉｖ）、（ｖ）のタイミングｔ１１）で、パルス幅決定部３０２の比較部３０２ｃの出力はＬレベルからＨレベルとなる。その結果、ＦＦ３１０のＲ端子にＨレベルの信号が入力されるため、ＦＦ３１０はリセットされ、Ｑ出力はＨレベルからＬレベルとなり、ＯＵＴ端子１０３ｏからの出力はＬレベルとなり、ＦＥＴ１０５はオフする（図７（ｉ）のタイミングｔ１１）。

その後、二次巻線１０４ｓに流れる電流Ｉｆが減少し０になると、補助巻線１０４ｈの端子電圧Ｖ１０４ｈは下降して負電圧となる。補助巻線１０４ｈの端子電圧Ｖ１０４ｈに応じた電圧は、ＢＴＭ端子電圧ＶｎｈとしてＢＴＭ端子１０３ｂに入力されている。ＢＴＭ端子電圧Ｖｎｈが立ち下がりエッジで、且つ、０ボルトとなったとき（図７（ｖｉ）のタイミングｔ１３）、電源ＩＣ１０３のボトム検知回路３０７の出力は、それまでのＬレベルからＨレベルに反転し、その後Ｈレベルが維持される。

ボトム検知回路３０７から出力されたＨレベルは、論理積回路（以下、ＡＮＤ回路という）３０９の一方の入力端子に入力される。ＡＮＤ回路３０９の他方の入力端子には、負荷状態判断部３０３の出力が入力される。負荷状態判断部３０３は、後述するように、ＦＢ端子電圧Ｖｆｂと基準電圧３０４を比較し、ＦＢ端子電圧Ｖｆｂの方が高ければＨレベルを出力し、ＦＢ端子電圧Ｖｆｂの方が低ければＬレベルを出力する。図８に示すように、重負荷時にはＦＢ端子電圧Ｖｆｂは基準電圧３０４よりも高いため、負荷状態判断部３０３の出力は常にＨレベルとなり、その結果、ＡＮＤ回路３０９の出力はＨレベルとなる。ＦＦ３１０のセット（Ｓ）端子（以下、Ｓ端子という）にＨレベルの信号が入力されることにより、ＦＦ３１０はセットされ、Ｑ端子の出力はＨレベルとなる。その結果、ＯＵＴ端子１０３ｏからＨレベルが出力され、ＦＥＴ１０５はオンする（図７（ｉ）の期間ｔ１４）。ボトム検知回路３０７の出力は、パルス幅決定部３０２の比較部３０２ｃの出力がＨレベルとなったとき、すなわち、ＩＳ端子電圧ＶｉｓがＦＢ端子電圧Ｖｆｂよりもわずかに高くなったときにリセットされ、Ｌレベルとなる（図７のタイミングｔ１５）。

［中負荷時の動作概要］
次に、スイッチング電源装置の中負荷時、即ち、前述した重負荷時に比べて負荷が小さいときの動作について説明する。図９（ａ）は、電源装置の中負荷時の連続的な動作状態を示す図であり、図９（ａ）（ｉ）〜図９（ａ）（ｉｉｉ）は図８（ｉ）〜図８（ｉｉｉ）に対応しているため、重複する説明を省略する。また、横軸において、ｔ１０１、ｔ１０３、ｔ１０５、ｔ１０７、ｔ１０９、ｔ１１１は期間を示し、ｔ１００、ｔ１０２、ｔ１０４、ｔ１０６、ｔ１０８、ｔ１１０、ｔ１１２は時間タイミング（以下、タイミングという）を示している。中負荷時の動作状態を示す図９（ａ）では、重負荷時の図８の状態に対して、ＦＥＴ１０５のスイッチングパルスが停止する期間（例えば期間ｔ１０１、ｔ１０５、ｔ１０９）が存在する。

図９（ａ）に示すような中負荷時の場合、図７の期間ｔ１０、ｔ１２の動作を繰り返すと、トランス１０４を介して二次側に供給される電力は、二次側で消費する電力よりも大きくなってしまう。そのため、ＦＢ端子電圧Ｖｆｂは基準電圧３０４を下回ってしまい（図９（ａ）の期間ｔ１０５等）、電源ＩＣ１０３の負荷状態判断部３０３の出力はＬレベルとなる。負荷状態判断部３０３の出力はＡＮＤ回路３０９に入力されており、負荷状態判断部３０３の出力がＬレベルである間は、ボトム検知回路３０７の出力レベルによらず、ＡＮＤ回路３０９の出力はＬレベルとなり、ＦＦ３１０のＱ出力はＬレベルを維持する。そのため、ＯＵＴ端子１０３ｏからはＬレベルの信号が出力され、ＦＥＴ１０５はオフ状態を継続する（図９（ａ）の期間ｔ１０５等）。このとき、期間ｔ１０５においては、トランス１０４を介した二次側への電力供給は、一時的に停止している。

ＦＥＴ１０５がオフ状態を継続しているときに、二次巻線１０４ｓに流れる電流Ｉｆが０となった時点で、ボトム検知回路３０７のＡＮＤ回路３０９への出力はＨレベルとなる（図７のタイミングｔ１３）。トランス１０４の二次側への電力供給を一時的に停止しているため、ＦＢ端子電圧Ｖｆｂは緩やかに上昇する。そして、ＦＢ端子電圧Ｖｆｂがスイッチングパルスの停止電圧である基準電圧３０４を超えたときに、負荷状態判断部３０３の出力はＬレベルからＨレベルとなる（図９（ａ）のタイミングｔ１０６）。これにより、ＡＮＤ回路３０９の出力はＨレベルとなり、Ｓ端子への入力がＨレベルになることにより、ＦＦ３１０のＱ出力はＨレベルとなる。また、この時点で、ＦＥＴ１０５はオフ状態を継続しているため、ＦＢ端子電圧ＶｆｂとＩＳ端子電圧Ｖｉｓの関係はＶｆｂ＞Ｖｉｓとなっている。ところが、ＦＦ３１０のＱ出力がＨレベルとなることにより、ＯＵＴ端子１０３ｏからの出力はＨレベルとなり、その結果、ＦＥＴ１０５はオンする。そして、再びＦＢ端子電圧Ｖｆｂがスイッチングパルスの停止電圧である基準電圧３０４より低くなるまで、期間ｔ１０、ｔ１２（図７）のスイッチング動作が繰り返される（図９（ａ）の期間ｔ１０７）。以上のように、中負荷時には、ＦＥＴ１０５のスイッチング動作を強制的に停止する制御（いわゆるバースト動作）が行われている。これにより、ＦＥＴ１０５のスイッチングによる損失を低減し、機器の消費電力を低減することができる。

［軽負荷時の動作］
次に、軽負荷時の動作について説明する。昨今、電子機器の待機電力の低減が強く求められており、電源装置においては、軽負荷時の消費電力が待機電力に相当する。図９（ｂ）（ｉ）〜図９（ｂ）（ｉｉｉ）は、電源装置の軽負荷時の連続的な動作状態を示す図であり、図８（ｉ）〜図８（ｉｉｉ）と対応しているため、重複する説明は省略する。尚、横軸において、ｔ２０１、ｔ２０３、ｔ２０５、ｔ２０７、ｔ２０９は期間を示し、ｔ２００、ｔ２０２、ｔ２０４、ｔ２０６、ｔ２０８、ｔ２１０は時間タイミング（以下、タイミングという）を示している。

図９（ｂ）に示す軽負荷時においては、期間ｔ２０３のようなＦＥＴ１０５が強制的にオフされる期間（時間幅）が、図９（ａ）で示した中負荷時の期間ｔ１０５の期間（時間幅）よりも長くなる。これは、軽負荷時では、中負荷時と比べてトランス１０４の二次側での負荷電流が小さく、出力電圧の降下が緩やかなためである。また、トランス１０４の二次側の消費電力が中負荷時と比べて小さいため、軽負荷時のＦＥＴ１０５をオンしている期間である期間ｔ２０１は、図９（ａ）で示した中負荷時の期間ｔ１０３よりも短い。また、軽負荷時のＦＥＴ１０５の単位時間あたりのオン回数も、中負荷時のオン回数よりも少ない。更に、軽負荷時のＦＥＴ１０５に出力される１パルスの時間も、中負荷時の１パルスの時間よりも短い。期間ｔ１０５と期間ｔ２０３の時間差は、負荷電流によって異なるものの、上述した待機電力相当の負荷状態であれば、期間ｔ１０５＜期間ｔ２０３の関係になる。

以上により、軽負荷時のバースト動作の周波数Ｆｂｓｔ＿ｌｏｗは、中負荷時のバースト動作の周波数Ｆｂｓｔ＿ｍｉｄよりも低下することとなり、ＦＥＴ１０５のスイッチングによる損失を低減して、機器の消費電力を更に低減することができる。したがって、中負荷時のバースト動作の周波数Ｆｂｓｔ＿ｍｉｄと軽負荷時のバースト動作の周波数Ｆｂｓｔ＿ｌｏｗについて、一般に下記の式（１）の関係が成り立つ。
Ｆｂｓｔ＿ｍｉｄ＞Ｆｂｓｔ＿ｌｏｗ （１）

［出力負荷条件、ＦＥＴのパルス幅及びスイッチング回数の関係］
次に、出力負荷条件とＦＥＴ１０５のパルス幅及びスイッチング回数の関係について説明する。前述したように、軽負荷時において消費電力を低減させるには、ＦＥＴ１０５のスイッチング周波数を低下させることに加えて、スイッチング回数を減らすことも重要である。なぜなら、ＦＥＴ１０５のスイッチング回数が多くなると、ＦＥＴ１０５のオン時、オフ時に発生するスイッチング損失が増加し、消費電力を増加させてしまうためである。

また、電源ＩＣ１０３はＦＢ端子電圧Ｖｆｂとスイッチングパルスの停止電圧である基準電圧３０４を比較することで、連続したスイッチング回数を決定する。更に、電源ＩＣ１０３は、ＩＳ端子１０３ｉに入力されたＩＳ端子電圧Ｖｉｓと、ＦＢ端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂを比較することで、ＦＥＴ１０５のスイッチングパルスのパルス幅を決定する。すなわち、連続したスイッチング回数は、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなるまで継続されるため、概ね負荷電流が大きいほどスイッチング回数が多くなる。

よって、中負荷時のバースト動作における連続スイッチング回数Ｓｂｓｔ＿ｎｍと軽負荷時のバースト動作における連続スイッチング回数Ｓｂｓｔ＿ｎｌについて、一般に下記の式（２）の関係が成り立つ。
Ｓｂｓｔ＿ｎｍ＞Ｓｂｓｔ＿ｎｌ （２）

また、前述したことから、単位時間当たりのＦＥＴ１０５のスイッチング回数が以下のようになることもわかる。すなわち、重負荷時の連続スイッチング動作における連続スイッチング回数Ｓｎｈ、中負荷時のバースト動作における連続スイッチング回数Ｓｎｍ、軽負荷時のバースト動作における連続スイッチング回数Ｓｎｌについて、下記の式（３）の関係が成り立つ。
Ｓｎｈ＞Ｓｎｍ＞Ｓｎｌ （３）

更に、ＩＳ端子電圧ＶｉｓとＦＢ端子電圧Ｖｆｂの差が大きいほど、ＦＥＴ１０５をオン状態にするスイッチングパルスのオンのパルス幅は長くなり、また負荷電流が大きいほど長くなる。しかし、フィードバックループの応答等の条件によっては、重負荷時と中負荷時における最大パルス幅は等しくなる可能性がある。すなわち、ＦＥＴ１０５のスイッチングパルスの重負荷時の最大パルス幅ＰＷｈ＿Ｍａｘ、中負荷時の最大パルス幅ＰＷｍ＿Ｍａｘ、軽負荷時の最大パルス幅ＰＷｌ＿Ｍａｘについて、一般に下記の式（４）の関係が成り立つ。
ＰＷｈ＿Ｍａｘ≒ＰＷｍ＿Ｍａｘ＞ＰＷｌ＿Ｍａｘ （４）

［出力リプルについての課題］
前述したように、電源装置において軽負荷時のみならず、中負荷時においても消費電力を低減させるためには、ＦＥＴ１０５のオン時のパルス幅を大きくし、スイッチング回数を減らすことが求められる。また、電源ＩＣ１０３は、ＩＳ端子１０３ｉに入力されたＩＳ端子電圧ＶｉｓとＦＢ端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂを、パルス幅決定部３０２の比較部３０２ｃにより比較し、その結果に基づいて、ＦＥＴ１０５のオン時間を決定している。スイッチング電源装置では、中負荷時のスイッチング動作から重負荷時のスイッチング動作に移行する直前の負荷領域では、負荷電流が比較的大きいにもかかわらず、バースト動作を行っているため出力リプルが大きくなる。すなわち、中負荷から重負荷への動作状態の移行期間において、出力リプルが大きくなる。

前述した図９（ａ）に示す中負荷時では、負荷電流が比較的大きいため、ＦＥＴ１０５のオフ期間（バースト動作における強制オフする期間）における出力電圧、及びＦＢ端子電圧の変化も大きい。そのため、比較部３０２ｃで決定されるＦＥＴ１０５のオンのパルス幅も長くなる。ＦＥＴ１０５のオン時のパルス幅が長いと、トランス１０４を介して二次側へ伝達される瞬時電力も大きく、ＦＥＴ１０５のオン期間における出力電圧、及びＦＢ端子電圧Ｖｆｂの変化も大きくなるので、出力電圧のリプル電圧が大きくなってしまう。

また、前述したように、昨今の低消費電力化の流れから、軽負荷時のバースト動作の周波数Ｆｂｓｔ＿ｌｏｗ、及び中負荷時のバースト動作の周波数Ｆｂｓｔ＿ｍｉｄは従来よりも低くなる傾向にある。したがって、バースト動作の周波数Ｆｂｓｔ＿ｍｉｄが低くなると、ＦＥＴ１０５のオフ期間及びＦＥＴ１０５のオン時のパルス幅が長くなり、上述した出力電圧のリプル電圧が大きくなる現象がより顕著に現れる傾向となる。スイッチング電源装置において低消費電力化することと、出力電圧のリプル電圧が大きくなることはトレードオフの関係にあり、低消費電力化を重要視している昨今のスイッチング電源装置では出力電圧のリプル電圧が大きくなる傾向にある。

［パルス幅制限電源装置の概要］
上述したバースト動作では、軽負荷時及び中負荷時に出力電圧のリプルが発生することが知られている。このリプルを低減させるためには、スイッチング素子（例えば電界効果トランジスタ等）をターンオンするときのスイッチングパルスのオン（ＯＮ）のパルス幅を制限する制御を行うことが有効である。以下、スイッチング素子のオンのパルス幅に制限を設けたスイッチング電源装置（以下、パルス幅制限電源装置ともいう）の回路構成及び動作について説明する。

［回路構成］
図１０は、パルス幅制限電源装置の回路構成を示す回路図であり、前述した図６のスイッチング電源装置と同様の回路構成については、同じ符号を付して説明を省略する。図１０に示すパルス幅制限電源装置は、図６で説明したスイッチング電源装置に、制限手段であるパルス幅制限部３０５と基準電圧３０６を追加した構成となっている。パルス幅制限部３０５は、スイッチング素子であるＦＥＴ１０５の駆動パルス時間、即ち、ＦＥＴ１０５がオンしている時間であるパルス信号のオン幅を決定する。また、基準電圧３０６は、スイッチング素子ＦＥＴ１０５の駆動パルス時間の上限を制限する判断に用いられる。

まず、第一の電圧である基準電圧３０４と、第二の電圧である基準電圧３０６の大小関係は、パルス幅制限部３０５にヒステリシス特性を持たせるため、以下の式（５）で示す関係になる。
基準電圧３０６＞基準電圧３０４ （５）

パルス幅制限部３０５は、パルス幅制限判定部３０５ａ、マスク信号生成部３０５ｂ、タイマ３０５ｃ、論理和回路（以下、ＯＲ回路という）３０５ｄで構成されている。そして、パルス幅制限部３０５の出力は、ＦＦ３１０のＲ端子、ボトム検知回路３０７に入力される。パルス幅制限部３０５は（ａ）パルス幅の制限、制限解除の判定、（ｂ）タイマによりＦＦ３１０のＱ出力のＨレベル出力の継続時間測定、（ｃ）（ａ）、（ｂ）により決定されるマスク信号の生成、（ｄ）マスク信号、比較部３０２ｃより最終出力の判定を行う。

まず、（ａ）については、パルス幅制限判定部３０５ａは、ＦＢ端子１０３ｆに入力されたＦＢ端子電圧Ｖｆｂ、基準電圧３０４、基準電圧３０６を比較し、比較結果に基づいてパルス幅の制限、制限解除の判定を行う。具体的には、パルス幅制限判定部３０５ａは、ＦＢ端子電圧Ｖｆｂが基準電圧３０４より低くなると、マスク信号生成部３０５ｂにＨレベルを出力してパルス幅を制限する。一方、ＦＢ端子電圧Ｖｆｂが基準電圧３０６より高くなると、パルス幅制限判定部３０５ａはマスク信号生成部３０５ｂにＬレベルを出力してパルス幅制限を解除する。ＦＢ端子電圧Ｖｆｂが基準電圧３０４より高く、基準電圧３０６よりも低い場合には、パルス幅制限判定部３０５ａは従前の状態を保持する。

（ｂ）については、パルス幅制限判定部３０５ａの出力がＨレベルであるときのみ行われる。すなわち、パルス幅制限判定部３０５ａの出力がＨレベルのときは、ＦＦ３１０のＱ出力がＨレベルになると、マスク信号生成部３０５ｂはタイマ３０５ｃをスタートさせて、ＦＦ３１０のＱ出力がＨレベルを継続している時間の測定を開始する。尚、パルス幅制限判定部３０５ａの出力がＬレベル（パルス幅の制限解除時）、もしくはＦＦ３１０のＱ出力がＬレベル（ＦＥＴ１０５がオフ状態）のときは、時間測定を行わない。

（ｃ）のマスク信号の生成はマスク信号生成部３０５ｂによって行われ、比較部３０２ｃによるＦＢ端子電圧ＶｆｂとＩＳ端子電圧Ｖｉｓとの比較結果を有効（マスク解除状態）とするか、無効（マスク状態）とするかを決定する。ここでは、（ｂ）によるタイマ３０５ｃの値が所定値未満の場合はマスク解除状態とし、マスク信号生成部３０５ｂはＬレベルを出力し、（ｂ）によるタイマ３０５ｃの値が所定値以上の場合はマスク状態として、マスク信号生成部３０５ｂはＨレベルを出力する。

（ｄ）については、パルス幅決定部３０２は、ＦＦ３１０のＲ端子への信号を出力する。ここではＯＲ回路３０５ｄを用いて、（ｃ）によるマスク信号生成部３０５ｂの出力、又は比較部３０２ｃの出力がＨレベル状態のときに、ＯＲ回路３０５ｄはＨレベルを出力する。もし、マスク信号生成部３０５ｂの出力がＨレベルであれば、比較部３０２ｃの出力がＬレベルであっても、ＯＲ回路３０５ｄのＦＦ３１０のＲ端子への出力はＨレベルとなる。このように、パルス幅決定部３０２が上述のような動作を行うことにより、ヒステリシス特性を持ったＦＥＴ１０５のオンのパルス幅の制限動作が行われる。

［中負荷時の動作］
パルス幅制限電源装置の特徴は中負荷時の動作にあり、中負荷時の場合の動作について図１１の動作波形と対応づけて説明する。図１１はパルス幅制限電源装置の中負荷時の連続的な動作状態を表した図である。図１１（ｉ）は、パルス幅制限電源装置から負荷に流れる負荷電流の電流波形、図１１（ｉｉ）は出力電圧Ｖｏｕｔの電圧波形、図１１（ｉｉｉ）はＦＢ端子電圧Ｖｆｂの電圧波形を示す。図１１（ｉｖ）はＦＥＴ１０５のオン状態を示すスイッチングパルスの波形を示し、いずれも横軸は時間を示す。尚、図中の基準電圧３０４、基準電圧３０６は、電源ＩＣ１０３のパルス幅制限部３０５に入力される基準電圧３０４、基準電圧３０６を示している。また、横軸において、ｔ３００、ｔ３０２、ｔ３０４、ｔ３０６、ｔ３０８は期間を示し、ｔ３０１、ｔ３０３、ｔ３０５、ｔ３０７、ｔ３０９、ｔ３１０、ｔ３１１、ｔ３１２は時間タイミング（以下、タイミングという）を示している。

パルス幅制限電源装置では、ＦＦ３１０のＱ出力がＨレベルになると、パルス幅制限部３０５では、タイマ３０５ｃがＦＦ３１０のＱ出力のＨレベル継続時間の測定を開始する。ＦＥＴ１０５がオンすると、図６に示すスイッチング電源装置であれば、電源ＩＣ１０３は、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりもわずかに高くなった時点で、ＦＥＴ１０５をオフする。一方、図１０のパルス幅制限電源装置では、パルス幅制限部３０５において前述した（ａ）〜（ｄ）の動作によって、ＦＥＴ１０５のスイッチングパルスのパルス幅の制限を行っている。そのため、例えばＩＳ端子電圧ＶｉｓがＦＢ端子電圧Ｖｆｂに到達していなくても、前述したＦＦ３１０のＱ出力のＨレベル継続時間を測定しているタイマ３０５ｃのタイマ値が所定値に到達した時点で、パルス幅制限部３０５の出力はＨレベルとなる。これにより、ＦＦ３１０のＲ端子にＨレベルの信号が入力されることにより、ＦＦ３１０のＱ出力はＬレベルとなり、ＦＥＴ１０５はオフされる。

ある中負荷条件において、前述したようにＩＳ端子電圧ＶｉｓがＦＢ端子電圧Ｖｆｂに到達する前にＦＥＴ１０５をオフすると、図６に示すスイッチング電源装置に比べ、瞬時にトランス１０４の二次側に伝える電力は小さくなる。そのため、１バースト周期当たりのＦＥＴ１０５のオン回数が図６に示すスイッチング電源装置よりも多くなる。これは、中負荷時のバースト動作では、１度に供給される瞬時電力を小さくし、スイッチング回数を増やすことで必要な電力を供給していることになる。このように、バースト動作において、パルス幅制限部３０５によってＦＥＴ１０５をオンするスイッチングパルスのパルス幅に制限を設けることで、トランス１０４の二次側に１度に供給する瞬時電力を小さくする。その結果、出力電圧Ｖｏｕｔ、及びＦＢ端子電圧Ｖｆｂの変化も緩やかとなり、出力電圧Ｖｏｕｔのリプル電圧を小さくすることが可能となる。

パルス幅制限電源装置では、バースト動作において、ＦＥＴ１０５をオンするスイッチングパルスのパルス幅の上限を設定しているため、トランス１０４の二次側で必要な電力を十分に供給することができなくなるような負荷条件が存在する。このような場合は中負荷から重負荷に状態が遷移することになる。

図１１において、タイミングｔ３０９以降が中負荷から重負荷に状態が移行する負荷条件を示している。図１１において、タイミングｔ３０９でＦＢ端子電圧Ｖｆｂが基準電圧３０４より高くなっても、上述したようにパルス幅制限部３０５は、ＦＥＴ１０５をオンするスイッチングパルスのパルス幅を制限しながら、ＦＥＴ１０５のスイッチング動作を制御する。その後、タイミングｔ３１０において負荷電流が増加し、出力電圧Ｖｏｕｔが再び低下すると、トランス１０４の二次側において必要な消費電力に対し十分な電力供給ができず、ＦＢ端子電圧Ｖｆｂが基準電圧３０６まで上昇する（タイミングｔ３１１）。ＦＢ端子電圧Ｖｆｂが基準電圧３０６より高くなると、パルス幅制限部３０５はパルス幅の制限を解除する。これにより、電源ＩＣ１０３は、図７に示す重負荷時のスイッチング電源装置の動作波形と同じように、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりもわずかに高くなった時点まで、ＦＥＴ１０５はオンされる（タイミングｔ３１１以降）。

［軽負荷時の動作概要］
次に、パルス幅制限電源装置の軽負荷時の動作について説明する。パルス幅制限電源装置では、バースト動作において、パルス幅制限部３０５によってＦＥＴ１０５をオンするスイッチングパルスのパルス幅制限を行っている。このようなパルス幅制限を行うと、スイッチング回数が増加し、消費電力の低減を求められるような軽負荷時において、消費電力の増加が懸念される。パルス幅制限電源装置では、そのような実情を鑑みて、パルス幅制限によって決定されるパルス幅は、パルス制限が行われない軽負荷時のパルス幅よりも大きくなるように設定している。すなわち、パルス幅制限によって決定される最大パルス幅をＰＬＳｌｉｍ、軽負荷時にＦＢ端子電圧ＶｆｂとＩＳ端子電圧Ｖｉｓを比較して決定されるパルス幅をＰＬＳｌｏｗとすると、以下の式（６）に示す関係が成り立つ。これにより、軽負荷時の消費電力を一般的なスイッチング電源装置と同程度にすることができる。
ＰＬＳｌｉｍ＞ＰＬＳｌｏｗ （６）
以上のように、パルス幅制限電源装置では、パルス幅制限部３０５及び基準電圧３０６を追加することにより、軽負荷時の消費電力を増加させることなく、中負荷時の出力リプルを低減することができる。

［パルス幅制限電源装置の課題］
しかし、図１０のパルス幅制限電源装置においては、負荷電流が急激に変動した場合、変動後の電流値によっては出力電圧のリプル電圧が大きくなってしまう可能性がある。以下、図１２を用いて詳細に説明する。図１２はパルス幅制限電源装置において、急激な負荷変動が発生した場合の動作波形を示しており、図１２（ｉ）〜図１２（ｉｖ）は図１１（ｉ）〜図１１（ｉｖ）に対応しているため、同様の説明を省略する。尚、横軸において、ｔ４０１、ｔ４０３、ｔ４０７は期間を示し、ｔ４００、ｔ４０２、ｔ４０４、ｔ４０５、ｔ４０８は時間タイミング（以下、タイミングという）を示している。まず、タイミングｔ４００において負荷電流が増加すると、二次側における必要な消費電力に対し、十分な電力供給ができないため、ＦＢ端子電圧Ｖｆｂが基準電圧３０６まで上昇する（期間ｔ４０１）。タイミングｔ４０２でＦＢ端子電圧Ｖｆｂが基準電圧３０６を上回ると、パルス幅制限部３０５は、タイマ３０５ｃによるパルス幅のカウントを停止することでパルス幅の制限を解除する。これにより、電源ＩＣ１０３は、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりもわずかに大きくなった時点まで、ＦＥＴ１０５をオンする。

この際、ＦＢ端子電圧Ｖｆｂは、最終的に、次のような電圧値に収束する（図１１のｔ３１２以降）。即ち、負荷電流が増加した後（図１１のタイミングｔ３１０以降）の二次側における消費電力と、トランス１０４を介して供給する電力が、等しくなるように、ＦＥＴ１０５をオンさせたときのパルス幅となるような電圧値に収束する。負荷電流が増加した後のＦＢ端子電圧の収束値を、以下、収束電圧Ｖｆｂ＿ｆとする。しかし、タイミングｔ４００で増加した後の負荷電流が、図１２に示すようにＦＢ端子電圧Ｖｆｂの収束電圧Ｖｆｂ＿ｆが基準電圧３０４に近くなるような電流値となった場合、次のような課題が生じる。即ち、パルス幅制限を解除したタイミングｔ４０２の直後に、二次側における消費電力に対してＦＥＴ１０５のオン時のパルス幅が広くなり過ぎてしまい、供給する電力が過剰になってしまうため、出力電圧にオーバーシュートが発生してしまう（期間ｔ４０３）。

図１２（ｉｉ）に示すように出力電圧値が目標値よりも大きくなると、図１２（ｉｉｉ）に示すようにＦＢ端子電圧Ｖｆｂは低下を始める。しかし、出力電圧Ｖｏｕｔにオーバーシュートが発生している状況では、ＦＢ端子電圧Ｖｆｂが収束電圧Ｖｆｂ＿ｆに達したタイミングｔ４０４でも、出力電圧Ｖｏｕｔが目標電圧よりも大きい状態となっている。このため、ＦＢ端子電圧Ｖｆｂにはアンダーシュートが発生する。

このとき、収束電圧Ｖｆｂ＿ｆが図１２のように基準電圧３０４に近い電圧値であった場合、アンダーシュートによって、タイミングｔ４０５で基準電圧３０４を下回ってしまう。このため、タイミングｔ４０５で再びパルス幅が制限されてしまい（期間ｔ４０７）、以後ｔ４００〜ｔ４０８の動作が繰り返されることになる。この際、出力電圧Ｖｏｕｔには図１２（ｉｉ）に示すように、オーバーシュートとアンダーシュートが繰り返し発生するため、出力電圧Ｖｏｕｔのリプル電圧が大きくなってしまい、必要な電圧精度を満足できなくなるおそれがある。尚、収束電圧Ｖｆｂ＿ｆが基準電圧３０４に近くなるような負荷電流は、スイッチング電源装置の出力容量に関わらず必ず存在する。このため、収束電圧Ｖｆｂ＿ｆが基準電圧３０４に近くなるような負荷電流とならないように、電源が適用される電子機器側で対応する必要があり、装置の設計が複雑になってしまうおそれもある。

［電源装置の回路構成］
図１に、実施例１のスイッチング電源装置を示す。前述した図１０で説明したパルス幅制限電源装置と同様の構成については、同じ符号を付して説明を省略する。本実施例は、図１０で説明したスイッチング電源装置に対して、制御手段であるパルス幅制限禁止時間生成部３０５ｅ（以下、単に生成部３０５ｅとする）を追加した構成である。生成部３０５ｅは、基準電圧３０４とパルス幅制限判定部３０５ａとの間に接続されている。具体的には、生成部３０５ｅには基準電圧３０４が入力されており、生成部３０５ｅは所定の電圧をパルス幅制限判定部３０５ａに出力する。また、生成部３０５ｅには、パルス幅制限判定部３０５ａから出力される信号が入力されている。更に、生成部３０５ｅは、タイマ３０５ｃを用いて時間の計測を行うことができる。

まず、生成部３０５ｅの動作について説明する。生成部３０５ｅは、パルス幅制限判定部３０５ａの出力がＨレベルからＬレベルになると、即ち、パルス幅制限が解除されると、パルス幅制限判定部３０５ａに対して０Ｖを出力する。また、生成部３０５ｅは、タイマ３０５ｃに応じて動作するカウンタ３０５ｇを有しており、パルス幅制限判定部３０５ａの出力がＨレベルからＬレベルになると（パルス幅制限が解除されると）、カウンタ３０５ｇによるカウントを開始する。この際、パルス幅制限判定部３０５ａにはパルス幅を制限する基準電圧として基準電圧３０４ではなく、０Ｖが入力されている。このため、生成部３０５ｅがパルス幅制限判定部３０５ａに０Ｖを出力している間は、ＦＢ端子電圧Ｖｆｂが基準電圧３０４を下回ったとしても、パルス幅は制限されない。このように、本実施例では、生成部３０５ｅは、パルス幅制限判定部３０５ａによりパルス幅が制限された第一の状態からパルス幅の制限が解除された第二の状態に遷移した場合に、パルス幅の制限が解除された第二の状態を第一の時間維持するように制御する。ここで、第一の時間は、後述する図２のタイミングｔ５０２からタイミングｔ５０７までの時間に相当し、カウンタ３０５ｇのカウントによって第一の時間の経過を判断する。

生成部３０５ｅは、カウンタ３０５ｇの値が所定の値となると、基準電圧３０４の電圧をパルス幅制限判定部３０５ａにそのまま出力し、カウンタ３０５ｇの値をクリアする。尚、所定の値は、例えば、負荷電流が変化してからＦＢ端子電圧Ｖｆｂが収束電圧Ｖｆｂ＿ｆに収束するまでの時間に応じた値等、予め決定された値であり、予め不図示の記憶部に記憶されているものとする。生成部３０５ｅが基準電圧３０４をパルス幅制限判定部３０５ａに出力している間は、本実施例のパルス幅制限電源回路は、通常のパルス幅制限電源装置（例えば、図１０）と同様に動作する。

［スイッチング電源装置の動作］
本実施例のスイッチング電源装置の動作について、図２の動作波形と対応づけて説明する。図２（ｉ）は負荷電流の電流波形、図２（ｉｉ）は出力電圧Ｖｏｕｔの電圧波形、図２（ｉｉｉ）は電源ＩＣ１０３のＦＢ端子電圧Ｖｆｂの電圧波形をそれぞれ示す図である。図２（ｉｖ）は、生成部３０５ｅからパルス幅制限判断部３０５ａに出力された電圧の電圧波形、図２（ｖ）は、スイッチング素子１０５を駆動する際のスイッチングパルスの波形をそれぞれ示す図である。いずれも横軸は時間を示す。また、横軸において、ｔ５０１、ｔ５０３は期間を示し、ｔ５００、ｔ５０２、ｔ５０４、ｔ５０５、ｔ５０６、ｔ５０７は時間タイミング（以下、タイミングという）を示している。

まず、タイミングｔ５００において負荷電流が増加すると（図２（ｉ））、十分な電力供給ができなくなるため、ＦＢ端子電圧Ｖｆｂが基準電圧３０６まで上昇する（期間ｔ５０１）。タイミングｔ５０２でＦＢ端子電圧Ｖｆｂが基準電圧３０６を上回ると、パルス幅制限部３０５は、内部のタイマ３０５ｃによるパルス幅のカウントを停止することでパルス幅の制限を解除する。これにより、電源ＩＣ１０３は、図６に示す従来例と同じように、ＩＳ端子電圧Ｖｉｓが上昇し、ＦＢ端子電圧Ｖｆｂよりもわずかに大きくなる時点まで、ＦＥＴ１０５をオンする。

この際、増加後の負荷電流が、収束電圧Ｖｆｂ＿ｆが基準電圧３０４に近くなるような電流値となった場合、パルス幅制限を解除した直後に、出力電圧Ｖｏｕｔのオーバーシュートが発生してしまう。即ち、ＦＥＴ１０５オンのパルス幅が広くなり過ぎてしまい、二次側における消費電力に対して、供給する電力が過剰になってしまうため、出力電圧Ｖｏｕｔにオーバーシュートが発生してしまう（図２（ｉｉ））。出力電圧値が目標値よりも大きくなると、ＦＢ端子電圧Ｖｆｂは低下を始める。出力電圧にオーバーシュートが発生している状況では、ＦＢ端子電圧Ｖｆｂが収束電圧Ｖｆｂ＿ｆに達した時点（タイミングｔ５０４）においても、未だ出力電圧Ｖｏｕｔが目標電圧よりも大きい状態である。このため、ＦＢ端子電圧Ｖｆｂにはアンダーシュートが発生する。このとき、収束電圧Ｖｆｂ＿ｆが図２（ｉｉｉ）に示すように基準電圧３０４に近い電圧値であった場合、ＦＢ端子電圧Ｖｆｂは、アンダーシュートによって、基準電圧３０４を下回ってしまう（タイミングｔ５０５）。

本実施例の生成部３０５ｅは、パルス幅制限判定部３０５ａがＨレベルからＬレベルに遷移すると（タイミングｔ５０２）、カウンタ３０５ｇの値が所定の値になるまでの間、パルス幅制限判定部３０５ａに基準電圧３０４ではなく０Ｖを出力する。タイミングｔ５０５では、図２（ｉｖ）に示すように、生成部３０５ｅの出力が０Ｖであるため、スイッチング動作は停止するが、パルス幅は制限されない。その後、タイミングｔ５０６でＦＢ端子電圧Ｖｆｂが再び基準電圧３０４を上回るため、スイッチング動作が開始される。タイミングｔ５０７で、生成部３０５ｅの出力は０Ｖから基準電圧３０４の電圧となるが、タイミングｔ５０７では、ＦＢ端子電圧Ｖｆｂは基準電圧３０４を上回っているため、引き続きパルス幅は制限されない。

以上説明したように、本実施例によれば、軽負荷及び中負荷時にスイッチング素子のオン時のパルス幅を制限するスイッチング電源装置において、負荷電流の変動に起因して発生するリプル電圧の増大を抑制することができる。即ち、パルス幅制限電源装置が本実施例の生成部３０５ｅを備えることにより、負荷電流が増加した後でも、パルス幅の制限と制限解除を繰り返すことがない。これにより、負荷電流の変動に起因して引き起こされるリプル電圧の増大を抑制することができる。

［回路構成］
図３に、実施例２のスイッチング電源装置を示す。従来例及び実施例１のスイッチング電源装置と同様の構成については、同じ符号を付して説明を省略する。本実施例と実施例１との相違点は、図１で説明した実施例１のスイッチング電源装置に対して、制御手段であるパルス幅制限解除禁止時間生成部３０５ｆ（以下、単に生成部３０５ｆとする）を追加していることである。生成部３０５ｆは、基準電圧３０６とパルス幅制限判定部３０５ａとの間に接続されている。具体的には、生成部３０５ｆには基準電圧３０６が入力されており、生成部３０５ｆは所定の電圧をパルス幅制限判定部３０５ａに出力する。また、生成部３０５ｆには、パルス幅制限判定部３０５ａから出力される信号が入力されている。更に、生成部３０５ｆは、タイマ３０５ｃを用いて時間の計測を行うことができる。

まず、生成部３０５ｆの動作について説明する。生成部３０５ｆはパルス幅制限判定部３０５ａの出力がＬレベルからＨレベルになると、即ち、パルス幅が制限されると、パルス幅制限判定部３０５ａに対して基準電圧３０６ではなく、所定の電圧Ｖａを出力する。また、生成部３０５ｅは、タイマ３０５ｃに応じて動作するカウンタ３０５ｈを有しており、パルス幅制限判定部３０５ａの出力がＬレベルからＨレベルになると、カウンタ３０５ｈによるカウントを開始する。ここで、所定の電圧Ｖａと基準電圧３０６の関係は、後述する図４（ｉｖ）に示されるように、次の式（７）の関係にある。
所定の電圧Ｖａ＞基準電圧３０６・・・（７）

生成部３０５ｆがない場合、ＦＢ端子電圧Ｖｆｂが基準電圧３０６を上回ると、パルス幅の制限が解除される。しかし、本実施例では、生成部３０５ｆが基準電圧３０６よりも大きい所定の電圧Ｖａを出力している間は、ＦＢ端子電圧Ｖｆｂが基準電圧３０６を上回ったとしても、パルス幅の制限が解除されない、即ちパルス幅は制限される。このように、本実施例では、生成部３０５ｆは、パルス幅制限判定部３０５ａによりパルス幅の制限が解除された第二の状態からパルス幅が制限された第一の状態に遷移した場合に、パルス幅が制限された第一の状態を第二の時間維持するように制御する。ここで、第二の時間は、後述する図４のタイミングｔ６０２からタイミングｔ６０８までの時間に相当し、カウンタ３０５ｈのカウントによって第二の時間の経過を判断する。

生成部３０５ｆ内のカウンタ３０５ｈの値が所定の値となると、生成部３０５ｆは基準電圧３０６をパルス幅制限判定部３０５ａにそのまま出力し、カウンタ３０５ｈの値をクリアする。尚、所定の値は、例えば、負荷電流が変化してからＦＢ端子電圧Ｖｆｂが収束電圧Ｖｆｂ＿ｆに収束するまでの時間に応じた値等、予め決定された値であり、予め不図示の記憶部に記憶されているものとする。生成部３０５ｆが基準電圧３０６を出力している間は、実施例１の図１の電源と同様に動作する。

［スイッチング電源装置の動作］
本実施例におけるスイッチング電源装置の動作について図４の動作波形と対応づけて説明する。尚、図４（ｉ）〜図４（ｖ）は図２（ｉ）〜図２（ｖ）に対応しており、図２の説明と重複する説明は省略する。また、横軸において、ｔ６０１、ｔ６０４、ｔ６０５は期間を示し、ｔ６００、ｔ６０２、ｔ６０３、ｔ６０６、ｔ６０７、ｔ６０８は時間タイミング（以下、タイミングという）を示している。まず、タイミングｔ６００で負荷電流が減少すると、二次側における消費電力に対して、供給する電力が過剰になってしまう。このため、ＦＢ端子電圧Ｖｆｂが基準電圧３０４まで低下する（期間ｔ６０１）。

タイミングｔ６０２でＦＢ端子電圧Ｖｆｂが基準電圧３０４を下回ると、電源ＩＣ１０３はスイッチング動作を停止する（区間ｔ６０４）。スイッチング動作が停止すると、電力供給が途絶えるため出力電圧は低下し（図４（ｉｉ））、出力電圧が目標電圧を下回ったタイミングでＦＢ端子電圧Ｖｆｂも上昇に転じる。また、タイミングｔ６０２では、パルス幅制限判定部３０５ａから生成部３０５ｆに入力される信号がＬレベルからＨレベルに変化する。これにより、生成部３０５ｆは、パルス幅制限判定部３０５ａに所定の電圧Ｖａを出力する。その後、タイミングｔ６０３でＦＢ端子電圧Ｖｆｂが再び基準電圧３０４を上回るため、スイッチング動作が開始される。この際、パルス幅制限部３０５によってパルス幅が制限されているため、ＦＢ端子電圧Ｖｆｂが低い間（区間ｔ６０５）は、出力電圧Ｖｏｕｔは依然として低下を続ける。

ＦＢ端子電圧Ｖｆｂの上昇に応じて、パルスの制限幅も広がるため、出力電圧Ｖｏｕｔは上昇に転じる。ここで、図４（ｉ）の減少後の負荷電流は、パルス幅を制限した状態で、ＦＢ端子電圧Ｖｆｂが図４（ｉｉｉ）の収束電圧Ｖｆｂ＿ｆの値になった際に、供給電力と二次側における消費電力が等しくなる。しかし、図４ではアンダーシュートの影響により、ＦＢ端子電圧Ｖｆｂが収束電圧Ｖｆｂ＿ｆの値になるタイミングｔ６０６では、出力電圧Ｖｏｕｔが目標電圧に到達していない。このため、ＦＢ端子電圧Ｖｆｂは上昇を続け、タイミングｔ６０７で基準電圧３０６を超えてしまう。

実施例１の構成では、ＦＢ端子電圧Ｖｆｂが基準電圧３０６を超えた時点で、パルス幅の制限が解除される（図２ タイミングｔ５０２）。このため、ＦＥＴ１０５がオンするパルス幅が広くなり過ぎてしまい、出力電圧Ｖｏｕｔにオーバーシュートが発生する。その後、ＦＢ端子電圧Ｖｆｂが低下するため、電力供給も小さくなるが、図２（ｉ）に示す負荷電流の値は、パルス幅制限を解除した状態では電力供給が過剰となる。このため、ＦＢ端子電圧Ｖｆｂは再び基準電圧３０４を下回るまで低下してしまい、アンダーシュートとなり、出力電圧Ｖｏｕｔにリプル電圧が発生している。

一方、本実施例の構成では、タイミングｔ６０７では、生成部３０５ｆがパルス幅制限判定部３０５ａに対して所定の電圧Ｖａを出力している。このため、ＦＢ端子電圧Ｖｆｂが基準電圧３０６を上回ったとしても、パルス幅制限は解除されず、パルス幅が制限された状態が維持される。タイミングｔ６０８で、生成部３０５ｆの出力は基準電圧３０６の電圧となる。タイミングｔ６０８では、ＦＢ端子電圧Ｖｆｂは基準電圧３０６を下回っており、引き続きパルス幅は制限されるため、ＦＥＴ１０５オンのパルス幅が広くなり過ぎてオーバーシュートが発生することがない。

以上、本実施例によれば、軽負荷及び中負荷時にスイッチング素子のオン時のパルス幅を制限するスイッチング電源装置において、負荷電流の変動に起因して発生するリプル電圧の増大を抑制することができる。特に、本実施例では、負荷電流の減少に起因して引き起こされる出力リプル電圧の増大を抑制することが可能となる。

実施例１、２で説明した電源装置は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２の電源装置が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図５に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ３００は、静電潜像が形成される像担持体としての感光ドラム３１１、感光ドラム３１１を一様に帯電する帯電部３１７（帯電手段）、感光ドラム３１１に形成された静電潜像をトナーで現像する現像部３１２（現像手段）を備えている。そして、感光ドラム３１１に現像されたトナー像をカセット３１６から供給された記録材としてのシート（不図示）に転写部３１８（転写手段）によって転写して、シートに転写したトナー像を定着器３１４で定着してトレイ３１５に排出する。この感光ドラム３１１、帯電部３１７、現像部３１２、転写部３１８が画像形成部である。また、レーザビームプリンタ３００は、実施例１、２で説明した電源装置４００を備えている。尚、実施例１、２の電源装置４００を適用可能な画像形成装置は、図５に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム３１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ３００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ３２０を備えており、実施例１、２に記載の電源装置４００は、例えばコントローラ３２０に電力を供給する。また、実施例１、２に記載の電源装置４００は、感光ドラム３１１を回転するため又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。実施例１の電源装置を適用した画像形成装置では、負荷電流の増加に起因して発生する出力電圧Ｖｏｕｔのリプル電圧を抑制することができる。また、実施例２の電源装置を適用した画像形成装置では、負荷電流の減少に起因して発生する出力電圧Ｖｏｕｔのリプル電圧を抑制することができる。

以上、本実施例によれば、軽負荷及び中負荷時にスイッチング素子のオン時のパルス幅を制限するスイッチング電源装置において、負荷電流の変動に起因して発生するリプル電圧の増大を抑制することができる。

１０４ トランス
１０５ ＦＥＴ
１０９ フォトカプラ
３０５ パルス幅制限部
３０５ｅ パルス幅制限禁止時間生成部

Claims (10)

1. 一次側と二次側が絶縁されたトランスと、
   前記トランスの一次側に流れる電流をオン、オフするスイッチング動作を行うためのスイッチング素子と、
   前記トランスの二次側の出力電圧に応じたフィードバック電圧を前記トランスの一次側にフィードバックするフィードバック手段と、
   前記フィードバック手段によりフィードバックされた前記フィードバック電圧に基づいて、前記スイッチング素子をオンするパルス信号のオン幅を制限する制限手段と、
   を備える電源装置であって、
   前記制限手段により前記オン幅が制限された第一の状態から前記オン幅の制限が解除された第二の状態に遷移した場合に、前記第二の状態を第一の時間維持するように制御する制御手段を備えることを特徴とする電源装置。
2. 前記第一の時間とは、前記フィードバック電圧が第一の電圧よりも高い第二の電圧を超えたタイミングから前記フィードバック電圧が前記第一の電圧よりも低くなり、その後、前記第一の電圧よりを超えた所定の電圧になるまでの時間であることを特徴とする請求項１に記載の電源装置。
3. 前記制御手段は、前記第二の状態から前記第一の状態に遷移した場合に、前記第一の状態を第二の時間維持するように制御することを特徴とする請求項１又は２に記載の電源装置。
4. 前記第二の時間とは、前記フィードバック電圧が前記第一の電圧よりも低くなり、その後、前記第二の電圧を超えてから前記第二の電圧よりも小さい所定の電圧になるまでの時間であることを特徴とする請求項３に記載の電源装置。
5. 前記制限手段は、前記フィードバック電圧が第一の電圧よりも低くなってから、前記第一の電圧よりも高い第二の電圧よりも高くなるまで、前記オン幅を制限することを特徴とする請求項１乃至４のいずれか１項に記載の電源装置。
6. 前記制限手段は、前記フィードバック電圧が前記第二の電圧よりも高くなってから、前記第一の電圧よりも低くなるまで、前記オン幅の制限を解除することを特徴とする請求項５に記載の電源装置。
7. 前記トランスの一次側に流れる電流に応じた電圧を検出する検出手段を備え、
   前記制御手段は、前記第二の状態において、前記フィードバック電圧と前記検出手段により検出された電圧とに基づいて、前記オン幅を制御することを特徴とする請求項６に記載の電源装置。
8. 前記制御手段は、前記フィードバック電圧が前記第一の電圧よりも低い場合には、前記スイッチング素子のスイッチング動作を停止させることを特徴とする請求項５乃至７のいずれか１項に記載の電源装置。
9. 前記トランスは、補助巻線を有し、
   前記制御手段は、前記補助巻線に誘起された電圧に応じた電圧が立ち下がりで且つ０となったタイミングに応じて、前記スイッチング素子をオンすることを特徴とする請求項１乃至８のいずれか１項に記載の電源装置。
10. 記録材に画像を形成するための画像形成手段と、
    前記画像形成手段に電力を供給する請求項１乃至９のいずれか１項に記載の電源装置と、
    を備えることを特徴とする画像形成装置。

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