JP2016197945A - スイッチング電源及び画像形成装置 - Google Patents

Abstract

【課題】 スイッチング電源の省電力化を実現し、且つ、急激な負荷変動が発生した場合の出力電圧の低下を抑制する。【解決手段】 スイッチング電源において、トランスの一次巻線に接続されたスイッチング素子と、トランスの一次側に流れる電流に応じた信号を検出する検出手段と、トランスの二次側の二次巻線から出力される電圧に応じた信号を一次側にフィードバックするフィードバック手段と、フィードバック手段の信号の変化量を検出する変化量検出手段と、フィードバック手段からの信号と基準値を比較し、比較結果に従ってスイッチング素子のオン時間を制限する時間決定部と、を有し、時間決定部は変化量検出手段によって検出した変化量が所定値以上の場合、スイッチング素子のオン時間の制限を解除する。【選択図】 図１

Description

本発明は、スイッチング電源に関し、特に、スイッチング動作を一定期間停止させるバーストモードを備えたスイッチング電源に関する。

電子機器の低圧電源としてＩＣを用いて出力電圧を制御するスイッチング電源が知られている。近年、電子機器の動作が待機している状態における消費電力を一層低減する流れがあり、スイッチング電源そのものの消費電力を低減することが求められている。スイッチング電源の消費電力を低減する構成として、例えば、特許文献１に、スイッチング電源の負荷状態が軽負荷時においてオン期間を短くしてオフ期間を長くするようにスイッチング動作（以下、バースト動作という）を制御する方式が提案されている。

スイッチング電源の動作状態としては、例えば、適用される装置が稼働中の状態である重負荷状態がある。そして、装置が稼働しておらず、消費電力の低減のために、その一部が停止している状態である軽負荷状態、また、いつでも稼働開始できるように待機している状態である中負荷状態がある。この中負荷状態において、従来は連続的なスイッチング動作を行っていた。しかしながら、消費電力を一層低減するためには、バースト動作を行うことが有効である。

特開２００８−２４５４１９号公報

スイッチング電源において中負荷時にバースト動作を行うことは消費電力の低減には有効となるが、バースト動作を行っている間に負荷電流が急激に増加すると、一時的に負荷に電力を十分に供給できなくなる可能性がある。

本発明は、上記課題を解決するためになされたものであり、スイッチング電源の省電力化を実現し、且つ、急激な負荷変動が発生した場合の出力電圧の低下を抑制することを目的とする。

上記の目的を達成するため、本発明のスイッチング電源は、一次側と二次側が絶縁され、前記一次側に一次巻線を有するトランスと、前記一次巻線に接続されたスイッチング素子と、前記トランスの一次側に流れる電流に応じた信号を検出する検出手段と、前記二次側の二次巻線から出力される電圧に応じた信号を前記一次側にフィードバックするフィードバック手段と、前記フィードバック手段の信号の変化量を検出する変化量検出手段と、前記フィードバック手段からの信号と基準値を比較し、比較結果に従って前記スイッチング素子のオン時間を制限する時間決定部と、を有し、前記時間決定部は前記変化量検出手段によって検出した変化量が所定値以上の場合、前記スイッチング素子のオン時間の制限を解除することを特徴とする。

また、本発明の画像形成装置は、画像形成手段と、前記画像形成装置に電力を供給するスイッチング電源とを有し、前記スイッチング電源は、一次側と二次側が絶縁され、前記一次側に一次巻線を有するトランスと、前記一次巻線に接続されたスイッチング素子と、前記トランスの一次側に流れる電流に応じた信号を検出する検出手段と、前記二次側の二次巻線から出力される電圧に応じた信号を前記一次側にフィードバックするフィードバック手段と、前記フィードバック手段の信号の変化量を検出する変化量検出手段と、前記フィードバック手段からの信号と基準値を比較し、比較結果に従って前記スイッチング素子のオン時間を制限する時間決定部と、を有し、前記時間決定部は前記変化量検出手段によって検出した変化量が所定値以上の場合、前記スイッチング素子のオン時間の制限を解除することを特徴とする。

以上説明したように、本発明によれば、スイッチング電源の省電力化を実現し、且つ、急激な負荷変動が発生した場合の出力電圧の低下を抑制することが可能となる。

実施例１のスイッチング電源の構成を示す図 実施例１のスイッチング電源の電源ＩＣ構成詳細図 実施例１のスイッチング電源の動作波形を示す図 実施例２のスイッチング電源の構成を示す図 実施例２のスイッチング電源の電源ＩＣ構成詳細図 実施例２のスイッチング電源の動作波形を示す図 実施例３のスイッチング電源の構成を示す図 実施例３のスイッチング電源の動作波形を示す図 一般的なスイッチング電源の構成を示す図 一般的なスイッチング電源の動作波形を示す図 一般的なスイッチング電源の重負荷、中負荷、軽負荷時の状態を示す図 パルス制限電源の構成を示す図 パルス制限電減の動作波形を示す図 スイッチング電源の適用例を説明する図

以下、図面を用いて本発明の実施形態について説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態で説明されている特徴の組み合わせ全てが発明の解決手段に必須のものとは限らない。

まず、本発明の前提となるスイッチング電源の構成及び動作について説明する。

以下、図９を用いて、各負荷状態における一般的なスイッチング電源の構成と動作について説明する。図９は、一般的なスイッチング電源の構成を表す図であり、図１０は、スイッチング電源の重負荷時のスイッチング動作を表す図であり、図１１（ａ）は、スイッチング電源の重負荷時の連続的な動作状態を表す図である。

図９において、１０は、商用交流電源である。１０から入力された交流電圧はダイオードブリッジ１１によって整流され、一次電解コンデンサ１０１によって平滑化され、概略一定の電圧Ｖｈとなる。一方、これと同時に、電源ＩＣ１０３の起動用のＶＨ端子１０３ｈに抵抗素子１０２を介して電圧が供給されて電源ＩＣはＦＥＴ１０５をオンする。ＦＥＴ１０５がオンすると、一次側と二次側が絶縁された絶縁トランス１０４の一次側の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れる（図１０のｔ１０の期間）。この期間ｔ１０において、スイッチングＦＥＴ１０５に流れる電流Ｉｄは、時間の経過とともに直線的に上昇していく。電流Ｉｄは、電流検出抵抗１０６によって電圧Ｖｉｓに変換され、電源ＩＣ１０３の電流検出用のＩＳ端子１０３ｉに供給される。

一方、電源ＩＣ１０３のフィードバック用ＦＢ端子１０３ｆには、絶縁トランス１０４の二次側から一次側に二次側の電圧に応じた信号をフィードバックするためのフォトカプラ１０９が接続される。そして、電源ＩＣ内部のＶｃｃから抵抗３０８を介して電圧Ｖｆｂが供給されている。Ｖｆｂは、スイッチング電源の出力電圧の誤差増幅信号であり、出力電圧が規定値（基準値）よりも大きい場合には低下し、出力電圧が規定値（基準値）よりも小さい場合には上昇する。電源ＩＣ１０３は、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなった時点で、ＦＥＴ１０５をオフする（図１０のｔ１１のタイミング）。ＦＥＴ１０５がオフされると、Ｉｄは瞬時に零となる。すると、ＦＥＴ１０５のドレインソース間電圧Ｖｄｓは上昇し、概ね一定の電圧Ｖｈ＋Ｖｌとなる（図１０のｔ１２の期間）。

トランスＴ１には、一次巻線１０４ｐの他に、二次巻線１０４ｓおよび補助巻線１０４ｈが巻かれている。１０４ｓおよび１０４ｈは、１０４ｐに対して巻方向を異に構成されている（所謂、フライバック結合と呼ばれる）。ＦＥＴ１０５がオフされて以降（図１０のｔ１２期間）、１０４ｓおよび１０４ｈには正のパルス電圧が誘起される。１０４ｓに誘起されたパルス電圧は、二次整流ダイオード１２１および二次平滑コンデンサ１２２によって整流平滑され、概ね一定の出力電圧Ｖｏｕｔとなる。このとき、ダイオード１２１の順方向電圧をＶｆ１２１とし、一次巻線１０４ｐと二次巻線１０４ｓの巻数をそれぞれＮｐ、Ｎｓとすると、前述の電圧Ｖｌは、Ｖｏｕｔを用いて概ね次式（１）で表される。

一方、１０４ｈに誘起される正のパルス電圧をＶ１０４ｈとするとＶ１０４ｈは、補助巻線１０４ｈの巻数をＮｈとするとＶｏｕｔを用いて概ね次式（２）で表される。

１０４ｓに流れる電流Ｉｆは直線的に減少し、やがて零になる。すると、Ｖｄｓは下降を始める。さて、Ｖｄｓは補助巻線１０４ｈの端子電圧Ｖ１０４ｈと相似形となる。Ｖ１０４ｈは、電源ＩＣ１０３のＢＴＭ端子１０３ｂに供給されている。電源ＩＣ１０３は、Ｖ１０４ｈが立ち下がりエッジで、且つ零となった時刻（図１０のタイミングｔ１３）を検出し、ＦＥＴ１０５をオンする。以降、ｔ１０〜ｔ１３を繰り返す動作となり、図１０の期間ｔ１４で再びＦＥＴ１０５がオンされると、再度、絶縁トランス１０４の一次巻線１０４ｐを介して、ＦＥＴ１０５にドレイン電流Ｉｄが流れはじめる。

このような動作によって重負荷時は図１１（ａ）で示す通り、ＦＥＴ１０５が連続発振するのでスイッチングパルスが連続的に出力され、フィードバック電圧（ＦＢ端子電圧）が基準電圧３０４を超えた状態及び出力電圧が規定値に維持された状態が継続される。

次に、電源ＩＣ１０３の動作について詳細に説明する。

以下、図１１（ａ）の重負荷時における動作時の電源ＩＣ１０３の動作について、図９に示す電源ＩＣ１０３の内部ブロック図及び図１０を参照しながら詳細に説明する。

図９においてＩＳ端子１０３ｉに入力された電圧Ｖｉｓと、ＦＢ端子１０３ｆに入力された電圧Ｖｆｂは、ＦＥＴ１０５の駆動時間を決定するためのパルス幅決定部３０２（時間決定部ともいう）の比較部３０２ｃによって比較される。前述の図１０のとおり、ＦＥＴ１０５がオンしている状態ではＶｆｂ＞Ｖｉｓであり、比較部３０２ｃの出力はＬレベル（Ｌｏｗレベル）である。したがって、パルス幅決定部３０２後段のセット・リセットフリップフロップ３１０のリセット入力はＬレベルであり、３１０のＱ出力は、それまでの出力状態（Ｈレベル：Ｈｉｇｈレベル）を維持する。Ｑ出力は電源ＩＣ１０３のＯＵＴ端子１０３ｏに接続されており、ＦＥＴ１０５のゲート電圧ＶｇとしてＦＥＴ１０５にゲート抵抗１０７を介して供給される。よって、ＦＥＴ１０５はオンを維持する（図１０の期間ｔ１０）。

Ｉｄの上昇に伴い、Ｖｉｓが上昇してＶｆｂよりもわずかに大きくなった時点で、比較部３０２ｃの出力はＨレベルとなる。したがって、フリップフロップ３１０はリセットされ、Ｑ出力はＬレベルとなる。よって、ＯＵＴ端子１０３ｏはＬレベルとなり、ＦＥＴ１０５はオフする（図１０のタイミングｔ１１）。

次に、１０４ｓに流れる電流Ｉｆが減少して零になると、Ｖ１０４ｈは下降して負電圧となる。Ｖ１０４ｈは、ＢＴＭ端子１０３ｂに供給されている。電源ＩＣ１０３内部のボトム検出回路３０７の出力は、Ｖ１０４ｈが立下りエッジで且つ零となった際、それまでのＬｏｗレベル（Ｌレベル）からＨｉｇｈレベル（Ｈレベル）に反転、その後Ｈレベルを維持する。

ボトム検出回路３０７の出力は、論理積回路３０９に入力される。論理積回路３０９の他の入力には、後述のＨレベルが入力されているから、論理積回路３０９の出力はＨレベルとなる。これを受けて、フリップフロップ３１０はセットされ、Ｑ出力はＨレベルとなる。よって、ＯＵＴ端子１０３ｏはＨレベルとなり、ＦＥＴ１０５はオンする（図１０の期間ｔ１４）。

ボトム検出回路３０７の出力は、比較部３０２ｃの出力がＨレベルとなった際、すなわち、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなり、ＦＥＴ１０５がオフされた際にクリアされ、ＨレベルからＬレベルに戻る（ｔ１５）。

次に、スイッチング電源の中負荷時（前述した重負荷時に対して負荷が小さい）の動作を説明する。図１１（ｂ）は、スイッチング電源の中負荷時の動作を示している。図１１（ｂ）は図１１（ａ）の状態に対してスイッチングが停止する期間（連続的にパルスが出力されない期間）が存在する。

図１１（ｂ）のような中負荷の場合、ｔ１０３の期間で図１０のｔ１０〜ｔ１３を繰り返す動作を行うと、絶縁トランス１０４を介して供給した電力よりも、二次側で消費する電力の方が小さい。そのため、Ｖｆｂが基準電圧３０４を下回る（図１１（ｂ）のタイミングｔ１０４）。すると、電源ＩＣ１０３内の負荷状態判断部３０３の出力はＬレベルとなる。３０３の出力は、論理積回路３０９に入力されている。従って、３０３の出力がＬレベルである間は、ボトム検出回路３０７の出力レベルによらず、論理積回路３０９の出力はＬレベルとなり、フリップフロップ３１０のＱ出力は、それまでのＬレベルを継続する。よって、ＯＵＴ端子１０３ｏはＬベルとなり、ＦＥＴ１０５はオフ状態を継続する（図１１（ｂ）の期間ｔ１０５）。このとき、絶縁トランス１０４を介した二次側への電力供給は、一時的に停止している。

ＦＥＴ１０５がオフ状態を継続しているとき、ボトム検出回路３０７の出力は、１０４ｓに流れるＩｆが零となった時点で、Ｈレベルとなる（図１０のｔ１３）。Ｖｆｂは二次側への電力供給を一時的に停止しているため、緩やかに上昇し、パルス停止電圧３０４を超えた際に、負荷状態判断部３０３の出力はＨレベルとなる（図１１（ｂ）のタイミングｔ１０６）。この時点で、フリップフロップ３１０のＱ出力は、Ｈレベルとなる。また、この時点でのＶｆｂとＶｉｓの関係はＦＥＴ１０５がオフ状態を継続しているため、Ｖｆｂ＞Ｖｉｓとなっている。よって、ＯＵＴ端子はＨベルとなり、ＦＥＴ１０５はオンする。そして、再びＶｆｂがパルス停止電圧３０４を下回るまでｔ１０〜ｔ１３（図１０）のスイッチング動作を繰り返す（ｔ１０７）。

以上のように、中負荷時には、ＦＥＴ１０５のスイッチング動作を強制的に停止する制御（所謂、バースト動作と呼ばれる）が行われている。これにより、ＦＥＴ１０５のスイッチングによる損失を低減して機器の消費電力を低減することができる。

次に、軽負荷時の動作について詳細に説明する。昨今、電子機器の待機電力の低減が強く求められている。スイッチング電源においては、軽負荷時の消費電力が、この待機電力に相当する。

図１１（ｃ）は、軽負荷時の動作を示している。軽負荷時においては、期間ｔ２０３の、ＦＥＴ１０５強制オフ時間が、図１１（ｂ）で示した中負荷時の期間ｔ１０５の時間よりも長くなる。これはトランスの二次側での負荷電流が小さく、出力電圧の降下が緩やかなためである。また、二次側での消費電力が小さいため、ＦＥＴ１０５をオンしている期間（期間ｔ２０１、単位時間あたりオン回数、１パルスの時間）は図１１（ｂ）で示したｔ１０３よりも短い。従って、軽負荷時のバースト動作周波数Ｆｂｓｔ＿ｌｏｗは、中負荷時のバースト動作周波数Ｆｂｓｔ＿ｍｉｄよりも低下することとなり、ＦＥＴ１０５のスイッチングによる損失を低減して機器の消費電力をさらに低減することができる。

上述のように、中負荷時のバースト周波数Ｆｂｓｔ＿ｍｉｄ（バースト動作の周波数）軽負荷時のバースト周波数Ｆｂｓｔ＿ｌｏｗ（バースト動作の周波数）には、一般に下式の関係が成り立つ。
Ｆｂｓｔ＿ｍｉｄ＞Ｆｂｓｔ＿ｌｏｗ ・・・（３）

次に、出力負荷条件とＦＥＴ１０５のパルス幅およびスイッチング回数の関係について説明する。上述した、軽負荷時において消費電力を低減させるには、ＦＥＴ１０５のスイッチング周波数を低下させることに加えて、スイッチング回数を減らすことも重要である。なぜならスイッチング回数が多くなると、スイッチングＦＥＴ１０５のオン時、オフ時に発生するスイッチング損失が増加し、消費電力を増加させてしまうためである。

前述したように、電源ＩＣ１０３はフィードバック端子１０３ｆの端子電圧Ｖｆｂと基準電圧３０４を比較することで、連続したスイッチング回数を決定する。また、ＩＳ端子１０３ｉに入力された電圧Ｖｉｓと、フィードバック端子１０３ｆに入力された電圧Ｖｆｂを比較することでスイッチングＦＥＴ１０５のパルス幅を決定する。すなわち、連続したスイッチング回数は、フィードバック端子１０３ｆの端子電圧Ｖｆｂが基準電圧３０４を下回るまで継続されるため、概ね負荷電流が大きいほどスイッチング回数が多くなる。

従って、中負荷時の連続スイッチング回数Ｓｂｓｔ＿ｎｍ（バースト動作内の周波数）と軽負荷時の連続スイッチング回数Ｓｂｓｔ＿ｎｌ（バースト動作内の周波数）には、一般に下式の関係が成り立つ。
Ｓｂｓｔ＿ｎｍ＞Ｓｂｓｔ＿ｎｌ ・・・（４）

なお、前述したことから、単位時間当たりのスイッチング回数が下記のようになることもわかる。
重負荷時の連続スイッチング回数Ｓｎｈ（連続スイッチング動作であり制限無し）
中負荷時の連続スイッチング回数Ｓｎｍ（バースト動作内の周波数）
軽負荷時の連続スイッチング回数Ｓｎｌ（バースト動作内の周波数）
Ｓｎｈ＞Ｓｎｍ＞Ｓｎｌ ・・・（５）

また、スイッチングＦＥＴ１０５のオン時のパルス幅はＶｉｓとＶｆｂの差が大きいほど長くなり、負荷電流が大きいほど長くなる。しかし、前述の（５）式の関係や、フィードバックループの応答等の条件によっては、重負荷時と中負荷時における最大パルス幅は等しくなる可能性がある。すなわち、重負荷時の最大パルス幅ＰＷｈ＿Ｍａｘ、中負荷時の最大パルス幅ＰＷｍ＿Ｍａｘ、軽負荷時の最大パルス幅ＰＷｌ＿Ｍａｘには、一般に下式の関係が成り立つ。
ＰＷｈ＿Ｍａｘ≒ＰＷｍ＿ＭＡＸ＞ＰＷｌ＿ＭＡＸ ・・・（６）

前述したように、スイッチング電源において軽負荷時のみならず中負荷時においても消費電力を低減させるためには、ＦＥＴ１０５のオン時のパルス幅を大きくし、スイッチング回数を減らすことが求められる。また、前述したように電源ＩＣ１０３は、ＩＳ端子１０３ｉに入力された電圧Ｖｉｓと、ＦＢ端子１０３ｆに入力された電圧Ｖｆｂを、パルス幅決定部３０２の比較部３０２ｃによる比較結果に従って、ＦＥＴ１０５のオン時間を決定している。スイッチング電源装置では、中負荷時のスイッチング動作から重負荷時のスイッチング動作に移行する直前の負荷領域で、負荷電流が比較的大きいにも関わらず、バースト動作を行っているため、出力リプルが大きくなる。つまり、重負荷から中負荷への移行期間において、出力リプルが大きくなる。

前述した図１１（ｂ）では中負荷時において、比較的負荷電流が比較的大きいため、ＦＥＴ１０５のオフ期間（バースト動作における強制オフする期間）における出力電圧、およびＦＢ端子電圧の変化も大きい。そのため、比較部３０２ｃで決定するＦＥＴ１０５オン時のパルス幅も長くなる。このパルス幅が長いと、絶縁トランス１０４を介して二次側へ伝達される瞬時電力も大きく、ＦＥＴ１０５のオン期間における出力電圧、およびＦＢ端子１０３ｆ電圧Ｖｆｂの変化も大きくなる。その結果、出力電圧のリプル電圧が大きくなってしまう。

また、前述したように、昨今の低消費電力化の流れから、軽負荷時のバースト動作周波数Ｆｂｓｔ＿ｌｏｗおよび中負荷時のバースト動作周波数Ｆｂｓｔ＿ｍｉｄは従来よりも低くなる傾向にある。バースト動作周波数Ｆｂｓｔ＿ｍｉｄが低くなると、ＦＥＴ１０５のオフ期間及びＦＥＴ１０５のオン時のパルス幅が長くなり、出力電圧のリプルがより顕著に現れる傾向となる。

上記課題を解決するため、バースト動作中はスイッチング素子のオン時のパルス幅に制限を設け、絶縁トランスを介して二次側へ伝達される瞬時電力を小さくする。これにより、スイッチング素子のオン期間における出力電圧、及びフィードバックされる電圧の変化を抑制し、中負荷時の出力リプルを抑制する手法がある。

以下、スイッチング素子のオン時のパルス幅に制限を設けたスイッチング電源（以後、パルス幅制限電源という）の動作について説明する。図１２に、パルス幅制限電源の構成を示す。前述した図９で説明したスイッチング電源と同様の構成については、同じ符号を付して説明を省略する。また、図１３に、パルス幅制限電源の特徴を表す動作波形を示す。図９の構成に対して、電源ＩＣ１０３内部のパルス幅決定部３０２におけるパルス幅制限部３０５と、スイッチング素子の駆動パルス時間の上限を制限する判断に用いる基準電圧３０６を追加した構成である。

まず、第一の基準電圧である基準電圧３０４と第二の基準電圧である基準電圧３０６は以下の関係になる。
基準電圧３０６＞基準電圧３０４ ・・・（７）

これは、パルス幅制限部３０５にヒステリシス特性を持たせるためである。パルス幅制限部３０５は内部にパルス幅制限判定部３０５ａ、マスク信号生成部３０５ｂ、タイマー３０５ｃと論理和回路３０５ｄを構成している。パルス幅制限部３０５の最終出力はフリップフロップ３１０のリセット端子に接続されている。パルス幅制限部３０５の動作は以下のとおりである。
（１）パルス幅の制限／制限解除の判定
（２）タイマー３０２ｃによりフリップフロップ３１０のＱ出力のＨレベル出力継続時間をカウント
（３）（１）、（２）によって決定されるマスク信号
（４）マスク信号、比較部３０２ｃより最終出力の判定
まず、（１）では、ＦＢ端子１０３ｆに入力された電圧Ｖｆｂ、基準電圧３０４、基準電圧３０６がパルス幅制限判定部３０５ａによって比較され、比較結果に従ってパルス幅の制限／制限解除の判定を行う。具体的には、Ｖｆｂが基準電圧３０４を下回るとマスク信号生成部３０５ｂに対してＨレベルを出力してパルス幅を制限し、Ｖｆｂが基準電圧３０６を上回るとマスク信号生成部３０５ｂに対してＬレベルを出力してパルス幅制限を解除する。Ｖｆｂが基準電圧３０４−基準電圧３０６の間にある場合には、前の状態を保持する。このように、パルス幅決定部３０２が上述のような動作を行うことにより、ヒステリシス特性を持ったＦＥＴ１０５オンのパルス幅の制限動作を実現している。

（２）におけるカウントはパルス幅制限判定部３０５ａの出力がＨレベルであるときのみ行う。パルス幅制限判定部３０５ａの出力がＨレベルのときは、フリップフロップ３１０の出力がＨレベルとなると同時に、マスク信号生成部３０５ｂはタイマー３０５ｃによって、フリップフロップ３１０のＱ出力のＨレベル継続時間のカウントを開始する。（１）の結果がパルス幅制限判定部３０５ａの出力、もしくはフリップフロップ３１０のＱ出力がＬレベルのときはカウントしない。

（３）におけるマスク信号はマスク信号生成部３０５ｂによって生成され、比較部３０２ｃの結果を有効（この状態をマスク解除状態とする）とするか無効（この状態をマスク状態とする）とするかを決定する。ここでは、マスク信号生成部３０５ｂは（２）によるタイマーの値が所定値未満の場合はマスク解除状態とし、Ｌレベルを出力する。一方、（２）によるタイマーの値が所定値以上となったことをトリガとして、数百ナノｓｅｃの間、Ｈレベルを出力し、カウンタをクリアする。

（４）では、最終出力であるフリップフロップ３１０への信号を出力する。ここでは論理和回路３０５ｄを用いて、（３）によるマスク信号生成部３０５ｂの出力、または比較部３０２ｃの出力がＨレベル状態のときにＨレベルを出力する。もしマスク信号生成部３０５ｂの出力がＨレベルであれば、比較部３０２ｃの出力がＬレベルであっても、フリップフロップ３１０への信号はＨ出力となる。

ここで、パルス幅制限電源の特徴は、中負荷時の動作にある。中負荷時の場合の動作について、図１３の動作波形と対応づけて説明する。パルス幅制限電源では、フリップフロップ３１０の出力がＨレベルとなると同時に、パルス幅制限部３０５は、パルス幅制限部３０５内のタイマー３０５ｃによって、フリップフロップ３１０のＱ出力のＨレベル継続時間のカウントを開始する。ＦＥＴ１０５がオンすると、図９に示す従来例であれば、電源ＩＣ１０３は、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなった時点で、ＦＥＴ１０５をオフする。一方、パルス幅制限電源では、パルス幅制限部３０５において前述の（１）〜（４）の動作によってパルス幅の制限を行っている。仮にＶｉｓがＶｆｂに到達していなくても、前述した（１）から（４）の動作によりタイマー３０５ｃが所定値に到達した時点でパルス幅制限部３０５の出力はＨレベルとなる。これによりフリップフロップ３１０のＱ出力はＬレベルとなり、ＦＥＴ１０５はオフされる。

ある中負荷条件において、前述したように、ＶｉｓがＶｆｂに到達する前に、ＦＥＴ１０５をオフすると、図９に示す従来例よりも瞬時的に二次側に伝える電力は小さくなる。そのため、１バースト周期あたりのＦＥＴ１０５オン回数が従来の電源よりも多くなる。これは、中負荷時のバースト動作時において、１度に供給する瞬時電力を小さくし、スイッチング回数を増やすことで必要な電力を供給していることになる。

このように、バースト動作において、パルス幅制限部３０５によってＦＥＴ１０５のオンのパルス幅に制限を設ける。これにより、１度に供給する瞬時電力を小さくすると、出力電圧、およびＦＢ端子電圧の変化も緩やかとなり、その結果、出力電圧のリプル電圧を小さくすることが可能となる。また、パルス幅制限電源では、バースト動作において、ＦＥＴ１０５オンのパルス幅の上限を設定しているため、二次側で必要な電力を十分に供給することが出来なくなるような負荷条件が存在する。このような場合は中負荷から重負荷に状態を遷移することになる。

図１３において、タイミングｔ３０９以降は、中負荷から重負荷に移行する負荷条件における説明図である。以下にその詳細を述べる。図１３においてタイミングｔ３０９でフィードバック端子電圧Ｖｆｂが基準電圧３０４を上回ると、パルス幅制限部３０５によってＦＥＴ１０５オンのパルス幅を制限しながらスイッチング動作を繰り返す。その後、ｔ３１０において、負荷電流が増加し、出力電圧が再び低下すると、二次側における必要な消費電力に対し、十分な電力供給が出来ず、Ｖｆｂが基準電圧３０６まで上昇する（タイミングｔ３１１）。

フィードバック端子電圧Ｖｆｂが基準電圧３０６を上回ると、パルス幅制限決定部３０５ａはマスク信号生成部３０５ｂに対してＬレベルを出力してパルス幅制限を解除する。

これにより、電源ＩＣ１０３は、図９に示す従来例と同じように、Ｖｉｓが上昇し、Ｖｆｂよりもわずかに大きくなった時点まで、ＦＥＴ１０５をオンする（ｔ３１１以降）。

次に、軽負荷時の動作について以下に述べる。パルス幅制限電源では、バースト動作において、パルス幅制限部３０５によってＦＥＴ１０５オンのパルス幅制限を行っている。このようなパルス幅制限を行うと、スイッチング回数が増加し、消費電力の低減を求められるような軽負荷時において、消費電力の増加が懸念される。パルス幅制限電源では、そのような実情を鑑みて、パルス幅制限によって決定されるパルス幅は、軽負荷時のパルス幅よりも大きくなるように設定している。すなわち、パルス幅制限によって決定される最大パルス幅をＰＬＳｌｉｍ、軽負荷時にＶｆｂとＶｉｓを比較して決定されるパルス幅をＰＬＳｌｏｗとすると、以下に示す関係にある。これにより、軽負荷時の消費電力を従来例と同程度とすることができる。
ＰＬＳｌｉｍ＞ＰＬＳｌｏｗ ・・・（８）

以上のように、パルス幅制限電源では、パルス幅制限部３０５および基準電圧３０６を追加することにより、軽負荷時の消費電力を増加させることなく、中負荷時の出力リプルを低減することができる。

しかしながら、上記のパルス幅が制限されている状態においては、次に説明するような課題がある。例えば、負荷電流が急激に増加した場合、パルス幅が制限され、絶縁トランスを介して二次側へ伝達される瞬時電力を小さくしているため、一次側から十分に電力供給できない。よって、二次側の必要電力に対して一次側からの電力供給が不足し、出力電圧が低下してしまう。そして、パルス制限が解除されるまではこの出力電圧の低下が継続してしまう。

このとき、電子機器に必要な電圧仕様を満足できない。

以下に、このような負荷電流が急激に増加した場合における対策について以下に本発明の実施例に基づき具体的に説明する。

（実施例１）
図１に、実施例１のスイッチング電源を示す。前述した図９及び図１２で説明したスイッチング電源と同様の構成については、同じ符号を付して説明を省略する。また、図２に実施例１の電源ＩＣ１０３内部のパルス幅制限部３０５の内部回路の詳細図を示す。さらに図３に、実施例１のスイッチング電源の特徴を表す動作波形を示す。

図１に示す本実施例の構成では、図１２で説明したスイッチング電源の電源ＩＣ１０３におけるパルス幅制限部３０５に対して、フィードバック電圧Ｖｆｂの変化量を検出する傾き検出部３０５ｅ（変化量検出手段ともいう）と論理積回路３０５ｆを追加している。以下、図２を用いて傾き検出部３０５ｅの内部回路と論理積回路３０５ｆの動作を説明する。

図２に示すように、傾き検出部３０５ｅは、微分回路３０５ｇと比較器３０５ｈと電源ＩＣのＶｃｃと抵抗３０５ｉ及び抵抗３０６ｊで構成されている。微分回路３０５ｇの入力はフィードバック電圧Ｖｆｂが接続されており、出力は比較器３０５ｈの反転入力端子と接続されている。一方、比較器３０５ｈの非反転入力端子には、基準電圧Ｖｔｈとして電源ＩＣの電源Ｖｃｃを抵抗３０５ｉと３０５ｊで分圧された電圧が入力されている。比較器３０５ｈは微分回路３０５ｇの出力結果と基準電圧Ｖｔｈの比較結果により、微分回路３０５ｇの出力が高くなった場合に論理積回路３０５ｆへＬレベルを出力する。つまり、Ｖｆｂの傾きを検出し、傾きが所定の傾き（閾値）以上となった場合（＝負荷変動が大きい場合）に論理積回路３０５ｆへＬレベルを出力する。傾き検出部３０５ｅは、Ｖｆｂが所定の傾き（閾値）未満の場合（＝負荷変動が小さい場合）はＨレベルを出力する。また、論理積回路３０５ｆは、パルス幅制限判定部３０５ａの出力と傾き検出部３０５ｅの出力が共にＨレベルのときのみＨレベルを出力する。すなわち、傾き検出部３０５ｅがＬレベル（負荷変動が大きい場合）のとき、論理積回路３０５ｆはマスク信号生成部３０５ｂに対してＬレベルを出力してパルス幅制限を解除する。

次に、本実施例の特徴である中負荷から重負荷に急激に負荷が変動した場合の動作について図３を用いて説明する。なお、本実施例における重負荷の連続スイッチング動作、中負荷及び軽負荷時のバースト動作中のパルス幅制限動作は前述した動作と同様であるため説明を省略する。

図３中のｔ４００〜ｔ４１０までは、フィードバック電圧Ｖｆｂの変化量は所定の傾きより小さい（＝負荷変動が小さい）ため、本実施例の構成である傾き検出部３０５ｅはＨレベルのままとなる。よって、パルス幅制限判定部３０５ａの出力状態により、パルス幅が制限された状態で動作するか否か決定する。ここでは、パルス幅を制限しているため、図３のようにパルス幅制限判定部３０５ａはＨレベルとなり、論理積回路３０５ｆもＨレベルとなっている。そして、ｔ４１１の時点で負荷電流が急激に増加すると、二次側における必要な消費電力に対し、十分な電力供給ができないため、Ｖｆｂが上昇する（期間ｔ４１２）。この時、図中の微分回路３０５ｇの出力電圧の値も上昇し、基準電圧Ｖｔｈを超えると、傾き検出部３０５ｅは論理積回路３０５ｆにＬレベルを出力する（タイミングｔ４１３）。一方、Ｖｆｂが基準電圧３０４−基準電圧３０６間にあるため、パルス幅制限判定部３０５ａは前の状態を保持しており、この時点ではＨレベルを出力している。よって論理積回路３０５ｆは、マスク信号生成部３０５ｂに対してＬレベルを出力してパルス幅制限を解除する（ｔ４１３）。これにより、電源ＩＣ１０３は従来技術と同様にＶｉｓがＶｆｂよりもわずかに大きくなった時点でＦＥＴ１０５をオンするように動作し（ｔ４１３以降）、電力を十分に供給できるようになる。

以上のように、Ｖｆｂの傾きを検出することで、負荷電流の急激な増加が起こったとしても、図１３のｔ３１１時点よりも早いタイミングでパルス幅制限を解除して、電力を供給できるようになるため、出力電圧の低下を低減することが可能となる。

また、本実施例ではフィードバック電圧Ｖｆｂの傾きの検出に微分回路を用いた構成で説明をしたが、これは一例であって、Ｖｆｂの変化を検出する回路は微分回路以外の回路や他の手段であっても良い。

（実施例２）
実施例１（図１）の構成において、フィードバック電圧Ｖｆｂの傾きを検出し、負荷が急激に増加した際に、従来の電源よりも早いタイミングでパルス幅制限の解除することで、出力電圧の低下を低減することができることを説明した。ところで、図１のスイッチング電源は、周囲からのノイズ、及び商用電源からのノイズ等によりＦＢ端子にノイズが入ると、出力パルスの乱れが生じてしまう可能性がある。よって、図４に示す電源ＩＣ１０３のＦＢ端子にコンデンサ１１０を接続し、ノイズに対する耐性を向上する構成にする場合がある。ここで、このノイズ対策用のコンデンサ１１０の容量が大きい場合は、負荷の急激な増加時にフィードバック電圧Ｖｆｂの傾き小さくなるため、実施例１の構成ではパルス制限を解除することができないという課題が発生する。

本実施例はこのようなノイズ対策用のコンデンサを使用した場合でも負荷が急激に増加した場合に対応できる電源を提供する構成を特徴とするものである。図４に、実施例２のスイッチング電源を示す。前述した図１、図９及び図１２で説明したスイッチング電源と同様の構成については、同じ符号を付して説明を省略する。また、図５に、実施例２の電源ＩＣ１０３内部のパルス幅制限部３０５の内部回路の詳細図を示す。さらに図６に、実施例２のスイッチング電源の特徴を表す動作波形を示す。

図４の構成では、ＦＢ端子にノイズ対策用のコンデンサ１１０が接続されている。さらに電源ＩＣ３０１に新たにＴＨ端子を設け、実施例１で説明した図２の傾き検出部３０５ｅ内部の基準電圧Ｖｔｈを生成するプルダウン抵抗３０５ｊを、ＴＨ端子を介して電源ＩＣ１０３外部に配置した構成が実施例１（図１）とは異なる。すなわち、本実施例では基準電圧Ｖｔｈを生成するプルダウン抵抗３０５ｊを電源ＩＣ１０３の外部に配置することで、基準電圧Ｖｔｈを可変とすることができる構成が特徴である。

次に、図６に基づき本実施例の動作を説明する。なお実施例１と同様な箇所は説明を省略する。図６における実施例１との違いは、図中のＦＢ端子電圧においてｔ５１１のタイミングで負荷が増加した時の電圧の上昇の度合いである。コンデンサ１１０を追加したことでフィードバック電圧Ｖｆｂの上昇量が実施例１（破線で示す）に比べて小さくなる。また、このフィードバック電圧Ｖｆｂの上昇の度合いが変わるため、図中の微分回路３０５ｇの出力電圧に示す通り、微分回路の出力結果も実施例１（破線で示す）に比べて小さくなる。よって、本実施例においては、傾き検出部３０５ｅにおける比較器３０５ｈの基準電圧Ｖｔｈ２（実施例１のＶｔｈより小さい値）となるように抵抗３０５ｊを変更する。そして、実施例１と同様のタイミングｔ５１３でパルス幅制限が解除されるように定数を調整している。

以上説明したように、電源ＩＣ１０３のＦＢ端子にノイズ対策用のコンデンサ１１０を接続した構成においても、急激に負荷が増加の際にＶｆｂの傾きが変わった場合（小さくなった場合）に、基準電圧Ｖｔｈを小さく変更する。これにより、実施例１と同様のタイミングでパルス幅制限の解除を行うことが可能となる。

（実施例３）
図７に、実施例３のスイッチング電源を示す。前述した図１、図９及び図１２で説明したスイッチング電源と同様の構成については、同じ符号を付して説明を省略する。また図８に、実施例３のスイッチング電源の特徴を表す動作波形を示す。

図７の構成では図１２に説明したスイッチング電源に対して、他の基準電圧３１１を追加し、フィードバック電圧Ｖｆｂと基準電圧３１１をマスク信号生成部３０５ｂに接続した所が異なる。なお、本実施例における各基準電圧は、以下の式（９）の関係になる。
基準電圧３０６＞基準電圧３１１＞基準電圧３０４ ・・・（９）

次に、本実施例におけるマスク信号生成部３０５ｂの動作を説明する。図１２のスイッチング電源において、マスク信号生成部３０５ｂにおけるパルス幅の制限値は、フィードバック電圧Ｖｆｂによらず一定値である。これに対して、本実施例におけるマスク信号生成部３０５ｂは、入力されたフィードバック電圧Ｖｆｂに応じて二つの制限値に切り換える。具体的には、Ｖｆｂと基準電圧３１１を比較する。そしてＶｆｂが他の基準電圧より小さい、すなわちＶｆｂ＜基準電圧３１１のときは、パルス幅の制限値をＰｌｍｔ１（第一の制限値）とする。また、Ｖｆｂが他の基準電圧以上、すなわちＶｆｂ≧基準電圧３１１のときは、パルス幅の制限値をＰｌｍｔ２（第二の制限値）とする。パルス幅の制限値であるＰｌｉｍ１とＰｌｉｍ２は以下の式（１０）の関係になる。
Ｐｌｉｍ１＞Ｐｌｉｍ２ ・・・（１０）

以下に本実施例の特徴的な動作について図８を用いて説明する。図８におけるｔ６００からｔ６１０までは、パルス幅を制限した状態でバースト動作している。そして、ｔ６１１の時点で負荷電流が増加すると、二次側における必要な消費電力に対し、十分な電力供給ができないためＶｆｂが上昇する（期間ｔ６１２）。ｔ６１３の時点でフィードバック電圧Ｖｆｂが基準電圧３１１以上となると、マスク信号生成部３０５ｂは、パルス幅の制限値をＰｌｉｍ１からＰｌｉｍ２へ変更する。よって、スイッチング電源は期間６１２より期間６１４のほうが電力を供給できる状態になり、期間６１４での出力電圧の低下を小さくすることが可能となる。

そして、Ｖｆｂがさらに上昇し、基準電圧３０６を上回ると、パルス幅制限判定部３０５ａはＬレベルを出力し、パルス幅制限を解除する（ｔ６１５）。これにより、電源ＩＣ１０３は従来技術と同様にＶｉｓがＶｆｂよりもわずかに大きくなった時点でＦＥＴ１０５をオンするように動作し（ｔ６１５以降）、期間６１４よりもさらに大きな電力を供給できるようになる。なお、フィードバック電圧Ｖｆｂが基準電圧３１１に達した後に、基準電圧３０６に達する前に負荷電流が減少し、再び基準電圧３１１を下回った場合、マスク信号生成部３０５ｂは、パルス幅の制限値をＰｌｉｍ２からＰｌｉｍ１へ変更する。

以上説明したように、Ｖｆｂに応じてパルス幅の制限値を変化させることで、負荷が急激に増加した場合であっても、出力電圧の低下を低減することが可能となる。

（電源装置の適用例について）
実施例１、２、３で説明したスイッチング電源は、例えば画像形成装置の低圧電源、即ちコントローラ（制御部）やモータ等の駆動部へ電力を供給する電源として適用可能である。以下に、実施例１、２、３のスイッチング電源が適用される画像形成装置の構成を説明する。

［画像形成装置の構成］
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図１４に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ５００は、静電潜像が形成される像担持体としての感光ドラム５１１、感光ドラム５１１を一様に帯電する帯電部５１７（帯電手段）、感光ドラム５１１に形成された静電潜像をトナーで現像する現像部５１２（現像手段）を備えている。そして、感光ドラム５１１に現像されたトナー像をカセット５１６から供給された記録材としてのシート（不図示）に転写部５１８（転写手段）によって転写して、シートに転写したトナー像を定着器５１４で定着してトレイ５１５に排出する。この感光ドラム５１１、帯電部５１７、現像部５１２、転写部５１８が画像形成部である。また、レーザビームプリンタ５００は、実施例１、２で説明した電源装置５５０を備えている。なお、実施例１、２の電源装置５５０を適用可能な画像形成装置は、図４に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム５１１上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。

レーザビームプリンタ５００は、画像形成部による画像形成動作や、シートの搬送動作を制御するコントローラ５２０を備えており、実施例１、２に記載の電源装置５５０は、例えばコントローラ５２０に電力を供給する。また、実施例１、２に記載の電源装置５５０は、感光ドラム５１１を回転するため、又はシートを搬送する各種ローラ等を駆動するためのモータ等の駆動部に電力を供給する。

１０ 商用電源Ｖａｃ
１１ ブリッジダイオード
１０１ 一次平滑コンデンサ
１０２ 起動抵抗
１０３ 電源ＩＣ
１０４ 絶縁トランス
１０５ スイッチングＦＥＴ
１０６、１０７、１０８、１１２、１１４、１２３、１２４、１２５、１２８、３０８ 抵抗素子
１０９ フォトカプラ
１１３、１２２、１２６ コンデンサ
１１１、１２１ ダイオード
１２７ シャントレギュレータ

Claims (10)

1. 一次側と二次側が絶縁され、前記一次側に一次巻線を有するトランスと、
   前記一次巻線に接続されたスイッチング素子と、
   前記トランスの一次側に流れる電流に応じた信号を検出する検出手段と、
   前記二次側の二次巻線から出力される電圧に応じた信号を前記一次側にフィードバックするフィードバック手段と、
   前記フィードバック手段の信号の変化量を検出する変化量検出手段と、
   前記フィードバック手段からの信号と基準値を比較し、比較結果に従って前記スイッチング素子のオン時間を制限する時間決定部と、を有し、
   前記時間決定部は前記変化量検出手段によって検出した変化量が所定値以上の場合、前記スイッチング素子のオン時間の制限を解除することを特徴とするスイッチング電源。
2. 前記時間決定部は、前記検出手段によって検出される信号と、前記フィードバック手段からの信号の比較結果に基づいて前記スイッチング素子のオン時間を決定し、
   前記フィードバック手段からの信号が第一の基準電圧と前記第一の基準電圧よりも大きい第二の基準電圧の間にある場合は前記スイッチング素子のオン時間を制限し、
   前記フィードバック手段からの信号が、前記第二の基準電圧を上回ると、前記スイッチング素子のオン時間の制限を解除することを特徴とする請求項１に記載のスイッチング電源。
3. 前記変化量検出手段は、微分回路であることを特徴とする請求項１または２に記載のスイッチング電源。
4. 前記変化量検出手段は、前記微分回路からの出力電圧と第三の基準電圧の比較結果に基づき前記フィードバック手段からの信号が所定の変化量か否かを判断することを特徴とする請求項３に記載のスイッチング電源。
5. 前記第三の基準電圧の値は外部から設定されることを特徴とする請求項４に記載のスイッチング電源。
6. 前記第三の基準電圧の値を切り換える手段を有することを特徴とする請求項４または５に記載のスイッチング電源。
7. 前記時間決定部は、前記フィードバック手段からの信号と前記第一の基準電圧と前記第二の基準電圧の間の他の基準電圧を比較し、前記フィードバック手段からの信号が前記他の基準電圧より小さい場合は、前記スイッチング素子のオン時間を第一の制限値にし、前記フィードバック手段からの信号が前記他の基準電圧以上の場合は、前記スイッチング素子のオン時間を前記第一の制限値より小さい第二の制限値にすることを特徴とする請求項２乃至６のいずれか１項に記載のスイッチング電源。
8. 記録材に画像を形成する画像形成装置において、
   画像形成手段と、
   前記画像形成装置に電力を供給するスイッチング電源とを有し、
   前記スイッチング電源は、
   一次側と二次側が絶縁され、前記一次側に一次巻線を有するトランスと、
   前記一次巻線に接続されたスイッチング素子と、
   前記トランスの一次側に流れる電流に応じた信号を検出する検出手段と、
   前記二次側の二次巻線から出力される電圧に応じた信号を前記一次側にフィードバックするフィードバック手段と、
   前記フィードバック手段の信号の変化量を検出する変化量検出手段と、
   前記フィードバック手段からの信号と基準値を比較し、比較結果に従って前記スイッチング素子のオン時間を制限する時間決定部と、を有し、
   前記時間決定部は前記変化量検出手段によって検出した変化量が所定値以上の場合、前記スイッチング素子のオン時間の制限を解除する
   ことを特徴とする画像形成装置。
9. 前記画像形成手段の動作を制御するコントローラを有し、
   前記スイッチング電源は前記コントローラに電力を供給することを特徴とする請求項８に記載の画像形成装置。
10. 前記画像形成手段を駆動する駆動手段を有し、
    前記スイッチング電源は前記駆動手段に電力を供給することを特徴とする請求項８または９に記載の画像形成装置。

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