JP6528200B2 - 半導体装置 - Google Patents

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Description

本開示は、炭化珪素を用いた半導体装置に関する。
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化珪素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部またはショットキー接合部における空乏層を薄くしても耐圧を維持することができるという特徴を有している。そこで、ＳｉＣを用いると、デバイスの厚さを小さくすることができ、また、ドーピング濃度を高めることができるので、ＳｉＣは、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
一般に、ＳｉＣを用いた半導体装置は、オフ状態での耐圧を確保するために、終端構造を備えている。一般的に、終端構造は、半導体装置の外周部に設けられている。終端構造としては、電界制限リング（Ｆｉｅｌｄ Ｌｉｍｉｔｅｄ Ｒｉｎｇ：ＦＬＲ）構造、ＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、またはメサ構造等が広く用いられている。ＦＬＲ構造およびＪＴＥ構造は、半導体装置の外周部に設けられた、不純物イオンが注入された領域を有している。一方、メサ構造は、半導体装置の外周部に設けられた段差から構成されている。メサ構造においても段差付近に、不純物イオンが注入された領域が設けられる場合がある。
ＳｉＣを用いたパワー半導体デバイスの素子内部の電界強度は、Ｓｉを用いたパワー半導体デバイスの素子内部の電界強度よりも約１０倍程度大きい。そのため、Ｓｉを用いたパワー半導体デバイスと比較して、ＳｉＣのパワー半導体デバイスの素子周辺部の電界強度がより大きくなる。
特許文献１には、図１２に示すように、炭化珪素層２０３中において間隔をもって配置された複数の同心円状のフローティングガードリング２２０と、フローティングガードリング２２０間で、前記炭化珪素層２０３の表面に隣接する表面電荷補償領域２２２と、炭化珪素層２０３上の窒化珪素層２１０と、窒化珪素層２１０上の有機保護層２１４と、を備えた構造が提案されている。この構造によると、表面電荷補償領域２２２の一部は、窒化珪素層２１０と炭化珪素層２０３との境界面に存在する正電荷によって空乏化することにより、表面電荷補償領域２２２中に空乏領域が形成される。表面電荷補償領域２２２中の空乏領域内の負電荷は、この境界面に存在する正電荷から発生する電気力線を終端する。その結果、図１２に示すデバイスが半導体の表面電荷から受ける影響を緩和することができる。
また、特許文献２には、図１３に示すように、炭化珪素層３０３におけるガードリング領域３１８の主面上に、酸化珪素から構成される絶縁膜３０８と、比誘電率が２０以上である層間絶縁膜３１０と、層間絶縁膜３１０の上に形成された第１の保護絶縁層３１４と、第１の保護絶縁層３１４の上に形成された第２の保護絶縁層３１５と備える構造が開示されている。この構造において、第１の保護絶縁層３１４を構成する材料の線膨張係数が、第２の保護絶縁層３１５を構成する材料の線膨張係数と層間絶縁膜３１０を構成する材料の線膨張係数との間の値である。この構造によると、高い比誘電率を持つ層間絶縁膜３１０がガードリング領域３１８の上に存在することにより、ガードリング領域３１８の表面に電界が集中するのを緩和することができる。また、第１の保護絶縁層３１４により、層間絶縁膜３１０と第２の保護絶縁層３１５との間の熱膨張係数の違いに起因する、応力または歪が発生するのを抑制することができる。
特開２０１３−６２５１８号公報 特許第４７９６６６５号公報
上述の従来技術の半導体装置においては、さらなる信頼性の向上および耐圧の改善が求められていた。
そこで、本開示の一態様は、信頼性の向上および耐圧の改善を実現することができる半導体装置を提供する。
本開示の一態様に係る半導体装置は、主面を有する半導体基板と、前記半導体基板の前記主面上に位置する第１導電型の炭化珪素半導体層と、前記半導体基板の一部および前記炭化珪素半導体層の一部を含む半導体素子領域と、前記半導体基板の他の一部および前記炭化珪素半導体層の他の一部を含み、前記半導体基板の前記主面に垂直な方向からみて、前記半導体素子領域を囲むように前記炭化珪素半導体層内に配置された第２導電型のリング状領域を含む終端構造を有する終端領域と、前記終端領域において、前記炭化珪素半導体層の一部に接するように配置された第１の絶縁膜と、前記第１の絶縁膜よりも大きい比誘電率を有し、前記終端領域において、前記リング状領域の一部に接するように配置された第２の絶縁膜と、を備える。
なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラム、または記録媒体で実現されてもよく、システム、装置、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
本開示の一態様に係る半導体装置は、信頼性の向上および耐圧の改善を実現することができる。
（ａ）は、本開示の半導体装置の第１の実施形態を模式的に示す平面図であり、（ｂ）は終端領域を模式的に示す断面図である。 （ａ）は本開示の第１の実施形態における終端領域を表面からみた模式図であり、（ｂ）は、第１の実施形態の変形例を示す図である。 （ａ）および（ｂ）は、２次元ＴＣＡＤシミュレーションに用いた４Ｈ−ＳｉＣ半導体モデルの終端構造を模式的に示す断面図である。 図３（ａ）に示す構造のうち横軸が８０μｍから１４０μｍまでの領域の電界強度を示す図である。 図３（ｂ）に示す構造のうち横軸が８０μｍから１４０μｍまでの領域の電界強度を示す図である。 （ａ）は、本開示の半導体装置の第２の実施形態を模式的に示す断面図であり、（ｂ）は、平面図である。 （ａ）から（ｄ）は、本開示の半導体装置の第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）から（ｄ）は、本開示の半導体装置の第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）から（ｃ）は、本開示の半導体装置の第２の実施形態における半導体装置の製造工程を示す断面図である。 （ａ）および（ｂ）は、本開示の半導体装置の第２の実施形態における半導体装置の製造工程を示す断面図である。 本開示の半導体装置の変形例を示す断面図である。 特許文献１に開示される、従来の半導体装置を示す断面図である。 特許文献２に開示される、従来の半導体装置を示す断面図である。
本願発明者は特許文献１、２に開示された半導体装置を詳細に検討した。本願発明者の検討によれば、特許文献１に開示された半導体装置においては、窒化珪素層２１０と炭化珪素層２０３とが終端領域全体で接しており、材料間の熱膨張係数の差に起因する、応力および歪が発生する可能性があることが分かった。このような応力および歪によって有機保護層２１４等にクラックが発生する可能性もある。また、特許文献１には、炭化珪素層２０３と窒化珪素層２１０との間に酸化珪素層を備える構造も提案されている。この構造では、酸化珪素が炭化珪素よりも比誘電率が低いことにより、酸化珪素層中に高い電界強度がかかるため、高電界による耐湿信頼性の低下が生じる可能性がある。
また、特許文献２に開示された半導体装置においては、炭化珪素層３０３と層間絶縁膜３１０との間にある酸化珪素から構成される絶縁膜３０８に電界が集中し、高電界による耐湿信頼性の低下が生じる可能性がある。
本願発明者は、半導体装置に用いられる材料間の応力を抑制しつつ、絶縁膜における電界強度を緩和することにより所望の耐圧を確保できる、新規な半導体装置を想到した。本開示の半導体装置の概要は以下のとおりである。
本開示の半導体装置は、主面を有する半導体基板と、前記半導体基板の前記主面上に位置する第１導電型の炭化珪素半導体層と、前記半導体基板の一部および前記炭化珪素半導体層の一部を含む半導体素子領域と、前記半導体基板の他の一部および前記炭化珪素半導体層の他の一部を含み、前記半導体基板の前記主面に垂直な方向からみて、前記半導体素子領域を囲むように前記炭化珪素半導体層内に配置された第２導電型のリング状領域を含む終端構造を有する終端領域と、前記終端領域において、前記炭化珪素半導体層の一部に接するように配置された第１の絶縁膜と、前記第１の絶縁膜よりも大きい比誘電率を有し、前記終端領域において、前記リング状領域の一部に接するように配置された第２の絶縁膜と、を備える。
前記第２の絶縁膜は、前記終端領域において、前記第１の絶縁膜上に位置する部分と前記炭化珪素半導体層に接する部分とを含んでいてもよい。
前記終端構造は、複数の前記リング状領域を含み、前記第２の絶縁膜は、前記複数のリング状領域のうち、前記半導体素子領域から最も近くに配置されたリング状領域の一部に接していてもよい。
前記第２の絶縁膜は、前記半導体基板の前記主面に垂直な断面において、前記リング状領域と前記炭化珪素半導体層との２つの境界のうち、前記半導体素子領域から遠い方の境界と接するように、前記リング状領域および前記炭化珪素半導体層と接していてもよい。
前記第２の絶縁膜は、前記半導体基板の前記主面に垂直な断面において、前記複数のリング状領域の各々と前記炭化珪素半導体層との２つの境界のうち、前記半導体素子領域から遠い方の境界を含むように、前記複数のリング状領域の各々および前記炭化珪素半導体層と接していてもよい。
前記第２の絶縁膜は、窒化珪素を含む絶縁材料から構成されていてもよい。
前記第１の絶縁膜は、酸化珪素を含む絶縁材料から構成されていてもよい。
前記終端構造は電界制限リング構造であってもよい。
前記半導体装置は、前記半導体素子領域に位置するダイオードをさらに含んでいてもよい。
前記半導体装置は、前記半導体素子領域に位置する電界効果トランジスタをさらに含んでいてもよい。本開示の一態様に係る半導体装置によると、第１の絶縁膜よりも比誘電率が大きい第２の絶縁膜がリング領域に接することにより、終端領域の炭化珪素半導体層表面に接する絶縁膜に電界が集中するのを緩和することができる。その結果、半導体装置の耐湿信頼性を改善し、かつ所望の耐圧を得ることができる。また、第２の絶縁膜と炭化珪素層との接触面が終端領域の一部に限られることで、炭化珪素半導体層と第２の絶縁膜との間の熱膨張係数の違いに起因する応力に伴う、絶縁膜の割れおよび信頼性低下を抑制することができる。
以下、図面を参照しながら、本開示による半導体装置の実施形態を説明する。以下の実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例を説明する。なお、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本開示は以下の実施形態に限定されない。
（第１の実施形態）
図１（ａ）は、半導体装置１００全体における半導体素子領域および終端領域の平面的な配置を示す図である。図１（ｂ）は、本開示の第１の実施形態に係る半導体装置１００を模式的に示す断面図である。図１（ｂ）は、図１（ａ）に示す線Ｅ−Ｆでの断面図である。
図１（ａ）と図１（ｂ）とに示すように、本実施形態の半導体装置１００は、半導体基板である炭化珪素基板１と、炭化珪素半導体層であるドリフト層３とを有する積層構造２２を備える。本実施形態では、積層構造２２は、炭化珪素基板１とドリフト層３との間にさらに炭化珪素バッファ層２を含む。しかし、本実施形態に係る半導体装置における積層構造には、炭化珪素バッファ層２が配置されていなくてもよい。半導体装置１００は、炭化珪素基板１、炭化珪素バッファ層２およびドリフト層３のそれぞれの一部を含み、素子機能を有する半導体素子領域１７と、炭化珪素基板１、炭化珪素バッファ層２およびドリフト層３のそれぞれの他の一部を含む終端領域１８とを備える。半導体素子領域１７が有する素子機能とは、半導体素子領域１７に配置された半導体素子が、トランジスタの場合は、例えばスイッチングであり、ダイオードの場合は、例えば整流である。炭化珪素基板１の主面に垂直な方向から見て、終端領域１８は、半導体素子領域１７を囲んでいる。
半導体装置１００は、終端領域１８において、ドリフト層３内に位置し、炭化珪素基板１の主面に垂直な方向から見て、半導体素子領域１７を囲んでいる終端構造２０を含む。具体的には、終端構造２０は、それぞれが、半導体素子領域１７を囲んでいる複数のｐ型のリング状領域２０ａ１、２０ａ２、２０ａ３を含む。以下、これら３つのリング状領域をまとめて指す場合にはリング状領域２０ａと示す。リング状領域２０ａは、リング形状を有する、互いに離間した複数のｐ型領域を有している。この複数のｐ型領域は、ＦＬＲ構造を構成している。それぞれのｐ型領域は、四隅が円弧状に丸まった略四角形の平面形状を有している。ｐ型領域の四隅が円弧状に丸まっていることにより、ｐ型領域の四隅に電界が集中することが抑制される。炭化珪素基板１のｎ型不純物濃度は、例えば８×１０18ｃｍ-3、炭化珪素バッファ層２のｎ型不純物濃度は、例えば約１×１０18ｃｍ-3、炭化珪素バッファ層２の厚さは、例えば０．５μｍ、ドリフト層３のｎ型不純物濃度は、例えば約８×１０15ｃｍ-3、ドリフト層３の厚さは、例えば１１μｍである。
リング状領域２０ａ１の内部には、リング状領域２０ａよりも高いｐ型不純物濃度を有するコンタクト領域２１が形成されている。リング状領域２０ａのｐ型不純物濃度は、例えば２×１０19ｃｍ-3であり、コンタクト領域２１のｐ型不純物濃度は、例えば２×１０20ｃｍ-3である。リング状領域２０ａおよびコンタクト領域２１は、例えば、Ａｌ（アルミニウム）イオンまたはＢ（ボロン）イオンをドリフト層３に対してイオン注入を行うことによって形成されている。コンタクト領域２１は、例えば、ニッケルシリサイドからなるコンタクト電極６によって覆われている。コンタクト電極６の上にはソース電極１１が、炭化珪素基板１の裏面にはドレイン電極１２が配置されている。
本実施形態において、複数のリング状領域２０ａのうち、半導体素子領域１７に最も近いリング状領域２０ａ１には、コンタクト領域２１、コンタクト電極６およびソース電極１１が設けられている。このため、リング状領域２０ａ１は、コンタクト領域２１、コンタクト電極６、ソース電極１１、ドリフト層３およびドレイン電極１２とともに、ｐｎ接合ダイオードを構成している。本開示では、ｐｎ接合ダイオードを構成するリング状領域２０ａ１も終端構造２０に含まれる。
終端領域１８におけるドリフト層３および終端構造２０の上には、例えば酸化珪素から構成される第１の絶縁膜１０が設けられている。第１の絶縁膜１０およびソース電極１１の上には、第１の絶縁膜１０より比誘電率が高い第２の絶縁膜１４が形成されている。このとき、第２の絶縁膜１４は、終端領域１８表面のうち電界強度が最も高くなる部分に接するように設けられる。第２の絶縁膜１４としては、例えば、窒化珪素膜を用いる。
より具体的には、終端領域１８において、第２の絶縁膜１４は、第１の絶縁膜１０上に位置する部分とドリフト層３に接する部分とを含む。第２の絶縁膜１４は、リング状領域２０ａとドリフト層３との境界と接するように、リング状領域２０ａおよびドリフト層３と接している。例えば、複数のリング状領域２０ａのうち、最も半導体素子領域１７に近いリング状領域２０ａ１と、ドリフト層３との境界において、最も電界が高くなる場合には、第２の絶縁膜１４は、少なくともリング状領域２０ａ１の一部と接している。図２（ｂ）に示すように、炭化珪素基板１の主面に垂直な断面において、第２の絶縁膜１４は、リング状領域２０ａ１とドリフト層３との境界のうち、半導体素子領域１７から遠い方の境界２０ｅと接するように、リング状領域２０ａ１およびドリフト層３と接している。図１（ｂ）に示すように、第２の絶縁膜１４は、各リング状領域２０ａ１、２０ａ２、２０ａ３とドリフト層３との境界のうち、半導体素子領域１７から遠い方の境界と接するように、各リング状領域２０ａ１、２０ａ２、２０ａ３およびドリフト層３と接していてもよい。
本実施形態の半導体装置１００は、第１の絶縁膜１０および第２の絶縁膜１４の形成を除き、半導体装置の一般的な製造手順に従って製造することができる。第１の絶縁膜１０を形成後、図１（ｂ）に示すように、マスクを用いたエッチングにより、終端領域１８において、リング状領域２０ａの一部を露出するコンタクトホール１０ｈを形成する。その後、第１の絶縁膜１０上に第２の絶縁膜１４を形成することにより、コンタクトホール１０ｈを第２の絶縁膜１４で埋め込む。これにより、コンタクトホール１０ｈ内において、第２の絶縁膜１４が、ドリフト層３およびリング状領域２０ａと接する。
次に、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）シミュレーションによって、終端領域における電界の分布および耐圧について検討した結果を説明する。
図３（ａ）および図３（ｂ）は、２次元ＴＣＡＤシミュレーションに用いた４Ｈ−ＳｉＣ半導体モデルの終端構造を模式的に示す断面図である。図３（ａ）は、終端構造１２０、第１の絶縁膜１１０および第２の絶縁膜１１４を備え、第２の絶縁膜１１４が終端構造１２０に接していない、参考例の構造モデルである。図３（ａ）においては、炭化珪素バッファ層１０２を介して炭化珪素基板１０１上に設けられたドリフト層１０３内に、第２導電型のリング状領域１２０ａが配置されている。第１の絶縁膜１１０の上には、第１の絶縁膜１１０より比誘電率が高い第２の絶縁膜１１４が設けられ、第２の絶縁膜１１４と終端構造１２０とは、第１の絶縁膜１１０により離間されている。図示を省略するが、第１の絶縁膜１１０には開口が設けられ、開口内にソース電極が設けられ、炭化珪素基板１０１の裏面には、ドレイン電極が形成されている。第１の絶縁膜１１０としては厚さ１．０μｍの酸化珪素膜（比誘電率３．９）を用い、第２の絶縁膜１１４としては厚さ１．６μｍの窒化珪素膜（比誘電率７．５）を用いた。半導体素子のドレイン−ソース間の電圧Ｖｄｓは１２００Ｖとした。
図３（ｂ）は、終端構造２０、第１の絶縁膜１０および第２の絶縁膜１４を備え、第２の絶縁膜１４の一部が終端構造２０に接する、実施例の構造モデルである。図３（ｂ）において、各々の第２導電型のリング状領域２０ａと第２の絶縁膜１４とが、それぞれ幅１．０μｍの範囲で接する。図３（ｂ）において、図１と同じ構成要素には同じ符号を付して、説明を省略する。
図４は、図３（ａ）に示す構造のうち横軸が８０μｍから１４０μｍまでの領域の電界強度をグラフ化して示す図である。図４は、ドリフト層１０３と第１の絶縁膜１１０との間の界面における電界強度Ａを示している。一方、図５は、図３（ｂ）に示す構造のうち横軸が８０μｍから１４０μｍまでの領域の電界強度をグラフ化して示す図である。図５は、ドリフト層３と、第１の絶縁膜１０および第２の絶縁膜１４との間の界面における電界強度Ｂを示している。
図４と図５とを比較すると、図４における曲線Ａのピーク値は１．５３２（ＭＶ/ｃｍ）程度であるのに対して、図５における曲線Ｂのピーク値は１．２７７（ＭＶ/ｃｍ）程度である。このように、本実施例に係る半導体装置の終端構造における最大電界強度は、参考例の半導体装置に比べて、約１７％低減できることが確認できた。
また、参考例および本実施例では、終端構造１２０、２０における第２導電型のリング状領域１２０ａ、２０ａのうち、最も半導体素子領域１７に近いリング状領域１２０ａ、２０ａにおいて、電界強度が最も高くなるように設計されている。図４は、参考例において、最も半導体素子領域１７に近いリング状領域１２０ａが位置するドリフト層１０３の表面における電界強度が最も高くなっていることを示している。また、図５は、実施例において、最も半導体素子領域１７に近いリング状領域２０ａが位置するドリフト層３の表面における電界強度が、参考例に比べて低減されていることを示している。
また、図３（ａ）および図３（ｂ）に示す構造モデルを用いて終端領域の耐圧のシミュレーションを行った結果、図３（ａ）に示す参考例の構造では耐圧が１３９１Ｖ程度、図３（ｂ）に示す実施例の構造では耐圧が１６６８Ｖ程度となった。この結果から、本実施例に係る半導体装置における終端領域の耐圧は、参考例の半導体装置に比べて、約２０％向上することが確認できた。
以上の結果から、本実施形態に係る半導体装置によると、半導体装置の耐湿信頼性を改善し、所望の耐圧を得ることができることが分かる。また、終端領域１８において、第２の絶縁膜１４とドリフト層３との接触面が終端領域の一部に限られることで、ドリフト層３と第２の絶縁膜１４との間の熱膨張係数の違いに起因する応力に伴う絶縁膜の割れおよび信頼性低下を抑制することができる。
なお、図３（ｂ）に示す構造に限らず、終端領域１８の表面において電界強度が最大となる箇所（例えば、リング状領域２０ａの平面構造で四隅の円弧状の部分）で第２の絶縁膜１４が終端領域１８と接する構造であれば、ドリフト層３と、第１の絶縁膜１０および第２の絶縁膜１４との間の界面における最大電界強度が低減できるため、同様の効果が得られる。終端領域１８の表面において電界強度が最大となる可能性のある箇所としては、例えば、炭化珪素基板１の主面に垂直な方向からみて、リング状領域２０ａの四隅にある円弧状の部分が挙げられる。
また、本実施形態では、終端構造２０において、複数のリング状領域２０ａのうち、最も半導体素子領域１７に近いリング状領域２０ａ１において、電界強度が最も高くなるように設計されていた。しかし、終端構造２０における電界強度分布の設計は、この例に限られず、半導体素子領域１７に最も近いリング状領域２０ａ１以外のリング状領域において、電界強度が最も高くなるよう設計されていてもよい。この場合、少なくとも、最も電界強度が高くなるように設計されているリング状領域において、第２の絶縁膜１４が接していればよい。これにより、最も電界強度が高くなるように設計されているリング状領域と、比誘電率が小さい第１の絶縁膜１０とが接する場合に比べて、電界強度を低くすることが可能となる。
また、本実施形態では、終端構造２０に含まれるすべてのリング状領域２０ａが、第２の絶縁膜１４に接している例について示した。しかし、上述したように、少なくとも、最も電界強度が高くなるように設計されているリング状領域において、第２の絶縁膜１４が接していれば、他のリング状領域は第２の絶縁膜１４に接していなくてもよい。例えば、図２（ｂ）に示すように、半導体装置において、複数のリング状領域２０ａのうち、最も半導体素子領域１７に近いリング状領域２０ａ１において電界強度が最も高くなるように設計されている場合、他のリング状領域２０ａ２、２０ａ３は、第２の絶縁膜１４に接していなくてもよい。
（第２の実施形態）
以下、図６から図１０を参照しながら、本開示の第２の実施形態に係る半導体装置４００について説明する。図６（ａ）は、本実施形態に係る半導体装置４００を模式的に示す断面図、図６（ｂ）は、本実施形態に係る半導体装置４００を模式的に示す平面図である。図６（ａ）は、図６（ｂ）に示す線Ｇ−Ｈでの断面図である。
本実施形態に係る半導体装置４００は、半導体素子領域において、半導体素子として金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）を有する。第１の実施形態に係る半導体装置１００と同じ構成については、説明を省略する。
図６（ａ）と図６（ｂ）とに示すように、本実施形態の半導体装置４００は、半導体基板である炭化珪素基板４０１と、炭化珪素半導体層であるドリフト層４０３とを有する積層構造４２２を備える。半導体装置４００は、炭化珪素基板４０１およびドリフト層４０３のそれぞれの一部を含む半導体素子領域であるトランジスタ領域４１７と、炭化珪素基板４０１およびドリフト層４０３のそれぞれの他の一部を含む終端領域４１８とを備える。炭化珪素基板４０１の主面に垂直な方向から見て、終端領域４１８は、トランジスタ領域４１７を囲んでいる。終端領域４１８は、それぞれが、トランジスタ領域４１７を囲んでいる複数のｐ型のリング状領域４２０ｄ、４２０ｆを含む。
終端領域４１８におけるドリフト層４０３およびリング状領域４２０ｄ、４２０ｆの上には、ゲート絶縁膜４０７および層間絶縁膜４１０が設けられている。ゲート絶縁膜４０７および層間絶縁膜４１０が、本開示における第１の絶縁膜に相当する。ゲート絶縁膜４０７および層間絶縁膜４１０は、例えば酸化珪素から構成される。層間絶縁膜４１０の上には、第１の絶縁膜より比誘電率が高い第２の絶縁膜であるパッシベーション膜４１４が設けられている。パッシベーション膜４１４は、例えば窒化珪素から構成される。
トランジスタ領域４１７には、複数のユニットセル４１７ｕが配列されている。これらのユニットセル４１７ｕは並列接続されている。１つのユニットセル４１７ｕは、炭化珪素基板４０１の主面に垂直な方向から半導体装置４００を見たとき、例えば正方形状を有している。ユニットセル４１７ｕは、長方形状、または四角形以外の多角形形状を有していてもよいし、一方向に伸びたストライプ状を有していてもよい。
各ユニットセル４１７ｕは、ドリフト層４０３の表面の少なくとも一部に位置する第２導電型のボディ領域４２０と、ボディ領域４２０内に位置する第１導電型のソース領域４０４と、少なくともボディ領域４２０の一部を覆うゲート絶縁膜４０７と、ゲート電極４０８と、ソース電極４０６と、ドレイン電極４１２とを備える。
ゲート絶縁膜４０７は、少なくとも、各ユニットセル４１７ｕにおいてドリフト層４０３の表面に露出したボディ領域４２０上を覆っている。この例では、ゲート絶縁膜４０７はボディ領域４２０と接している。なお、ボディ領域４２０とゲート絶縁膜４０７との間に、第１導電型のチャネル層が設けられていてもよい。
ゲート電極４０８は、ボディ領域４２０上にゲート絶縁膜４０７を介して配置されている。
ソース電極４０６は、ソース領域４０４と電気的に接続されている。ボディ領域４２０内には、ボディ領域４２０よりも高い不純物濃度を有する第２導電型のコンタクト領域４２１が設けられていてもよい。本実施形態において、ソース電極４０６は、ソース領域４０４およびコンタクト領域４２１の両方と接するように配置され、ソース領域４０４およびコンタクト領域４２１の両方と電気的に接続されている。
ドレイン電極４１２は、炭化珪素基板４０１の裏面に配置されている。
本実施形態では、トランジスタ領域４１７において、ゲート電極４０８を覆うように層間絶縁膜４１０が設けられている。層間絶縁膜４１０上には、上部電極４１１が設けられている。上部電極４１１は、層間絶縁膜４１０に設けられたコンタクトホール内において、ソース電極４０６と電気的に接続されている。
次に、図７から図１０を用いて、本実施形態に係る半導体装置４００の製造方法について説明する。図７から図１０は、本実施形態に係る半導体装置４００の製造工程を示す断面図である。
まず、炭化珪素基板４０１を準備する。炭化珪素基板４０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
図７（ａ）に示すように、炭化珪素基板４０１の上に高抵抗でｎ型のドリフト層４０３をエピタキシャル成長により形成する。ドリフト層４０３を形成する前に、炭化珪素基板４０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファ層を堆積してもよい。バッファ層の不純物濃度は、例えば、１×１０18ｃｍ-3であり、バッファ層の厚さは、例えば、１μｍである。ドリフト層４０３は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度及び膜厚は、例えばそれぞれ１×１０16ｃｍ-3および１０μｍである。
次に、図７（ｂ）に示すように、ドリフト層４０３の上に、例えばＳｉＯ2からなるマスク５０１を形成し、例えばＡｌ(アルミニウム)イオンをドリフト層４０３に注入する。これにより、ボディ注入領域４２０’およびリング注入領域４２０ｄ’、４２０’ｆを同時に形成する。例えば、注入されるＡｌイオンの濃度は２×１０17ｃｍ-3程度であり、注入されるＡｌイオンの深さが０．５から１．０μｍ程度となるように、イオン注入のエネルギーとドーズ量とを調整する。ここでいう深さとは、ドリフト層表面から、注入されたＡｌイオンの濃度がドリフト層のｎ型不純物濃度と等しくなる位置までの距離に相当する。炭化珪素基板４０１の主面に垂直な方向における不純物濃度の深さプロファイルは、ボディ注入領域４２０’およびリング注入領域４２０ｄ’、４２０’ｆで同じとなる。
次に、図７（ｃ）に示すように、イオン注入後、マスク５０１を除去し、続いて、例えばＳｉＯ2からなるマスク５０２を用いてユニットセル４１７ｕに相当するボディ注入領
域４２０’に、例えば窒素をイオン注入することによってソース注入領域４０４’を形成する。または、マスク５０１の一部を残したままで、さらにＳｉＯ2等を堆積し、部分的に加工することにより、マスク５０１の側壁にマスクを形成して、マスク５０２に相当するマスクを形成しても良い。つまり、ボディ注入領域４２０’に対してソース注入領域４０４’を自己整合的に形成する、いわゆるセルフアラインプロセスを適用しても良い。ソース注入領域４０４’の深さは例えば２５０ｎｍ、平均的な不純物濃度は約５×１０19ｃｍ-3となるように、イオン注入プロファイルを調整する。
イオン注入後、マスク５０２を除去し、図７（ｄ）に示すように、マスク５０３を形成した後にＡｌイオンを注入することによって、コンタクト注入領域４２１’を形成する。コンタクト注入領域４２１’の深さは例えば４００ｎｍ、平均的な不純物濃度は約１×１０20ｃｍ-3であり、その深さは、例えば５×１０17ｃｍ-3の不純物濃度が得られる深さとする。
次に、マスク５０３を除去する。これらのイオン注入後に、ドリフト層４０３に注入された不純物を活性化させる高温熱処理（活性化アニール）を行うことにより、図８（ａ）に示したように、ボディ領域４２０、リング状領域４２０ｄ、４２０ｆ、ソース領域４０４、コンタクト領域４２１が形成される。活性化アニールは、例えばドリフト層４０３上にカーボン膜を２００ｎｍ程度堆積し、ＡｒまたはＮ2等の不活性ガス雰囲気、または真空中にて、約１７００℃で３０分程度熱処理することで実現できる。
なお、活性化アニール後のドリフト層４０３の表面清浄化のために、ドリフト層４０３の表層を除去する場合がある。例えばドリフト層４０３の表層を５０ｎｍ除去した場合、ボディ領域４２０、リング状領域４２０ｄ、４２０ｆ、ソース領域４０４、コンタクト領域４２１の深さは、全て５０ｎｍほど小さくなる。ここでは、例えば熱酸化後にその熱酸化膜を除去する工程（犠牲酸化工程）と、後に示すゲート酸化膜を形成する工程により、例えばドリフト層４０３の表面は約５０ｎｍ除去される。
犠牲酸化による表面除去、および、その後の熱酸化工程によって、ドリフト層表面にゲート絶縁膜４０７を形成する。その後、ゲート絶縁膜４０７の表面に、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜を堆積する。多結晶シリコン膜の厚さは、例えば、５００ｎｍ程度である。
次に、図８（ｂ）に示すように、マスク（不図示）を用いて、多結晶シリコン膜をドライエッチングによりエッチングすることにより、所望の領域にゲート電極４０８を形成する。続いて、図８（ｃ）に示すように、ゲート電極４０８の表面及びドリフト層４０３の表面を覆うように、例えばＳｉＯ2を用いた、第１の絶縁膜である層間絶縁膜４１０をＣ
ＶＤ法によって堆積する。層間絶縁膜４１０の厚さは、例えば１μｍである。
次に、図８（ｄ）に示すように、フォトレジストによるマスク（不図示）を用いて、ドライエッチングにより、コンタクト領域４２１の表面上と、ソース領域４０４の一部の表面上にある層間絶縁膜４１０およびゲート絶縁膜４０７を除去することによって、コンタクトホール４１０ｃを形成する。
その後、例えば厚さ１００ｎｍ程度のＮｉ膜を、コンタクトホール４１０ｃを有する層間絶縁膜４１０上に形成し、不活性雰囲気内で例えば９５０℃の温度で、１分間熱処理することにより、Ｎｉ膜をドリフト層４０３と反応させ、Ｎｉシリサイドで構成されるソース電極を形成する。次いで、エッチングによって、層間絶縁膜４１０上のＮｉ膜を除去することで、図９（ａ）のようなソース電極４０６および第１電極４０６ａを得る。
次に、炭化珪素基板４０１の裏面にも、例えばＮｉを全面に堆積させ、同様に熱処理によって炭化珪素基板４０１の裏面と反応させて、図９（ｂ）のようにＮｉシリサイドからなるドレイン電極４１２を形成する。
次に、フォトレジストによるマスク（図示しない）を形成後、ゲート電極４０８上の層間絶縁膜４１０の一部を開口するエッチングを実施して、ゲート電極４０８表面の一部を暴露する。
さらに、層間絶縁膜４１０、層間絶縁膜４１０に形成された開口内のソース電極４０６、第１電極４０６ａおよびゲート電極４０８の上に、厚さ４μｍ程度のアルミニウム膜を堆積し、所望のパターンにエッチングすることにより、図９（ｃ）に示すように、上部電極４１１が得られる。このとき、上部電極４１１とは分離され、ゲート電極４０８と電気的に接続されたゲートパッドも同時に形成される（図示しない）。
次に、上部電極４１１および層間絶縁膜４１０の上にフォトレジストによるマスク（図示しない）を形成後、例えばドライエッチングにより層間絶縁膜４１０およびゲート絶縁膜４０７を部分的に除去することにより、ドリフト層４０３とリング状領域４２０ｄ、４２０ｆの外側との境界を暴露させる。
次に、上部電極４１１および開口を有する層間絶縁膜４１０全面に対して第２の絶縁膜であるパッシベーション膜４１４を堆積した後、上部電極４１１上の少なくとも一部を除去して上部電極４１１の一部を暴露させる。
更に、必要に応じてドレイン電極４１２の裏面に、ダイボンド用の裏面電極、例えばＴｉ／Ｎｉ／Ａｇを堆積する。Ｔｉ、Ｎｉ、Ａｇの厚さは例えば、０．１μｍ、０．３μｍ、０．７μｍである。
このようにして、図６に示した半導体装置４００が得られる。
以上の実施形態では、半導体素子領域に半導体素子としてＭＩＳＦＥＴが設けられている例について示したが、これに限定されない、半導体素子として、他のトランジスタまたはダイオードを用いてもよい。他のトランジスタおよびダイオードとしては、例えば、横型ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、ｐｎ接合型ダイオード、およびショットキー接合型ダイオードが挙げられる。
図１１はショットキー接合型ダイオードの一例を示している。図１１に示す半導体装置６００は、第１導電型の炭化珪素基板６０１および第１導電型のドリフト層６０３を備える。終端領域におけるドリフト層６０３中には、複数の第２導電型のリング状領域６２０ｄ、６２０ｆが配置されている。このうち、リング状領域６２０ｄは、ガードリング領域として機能する。リング状領域６２０ｄのさらに外周領域に、複数のリング状領域６２０ｆが配置されている。
半導体素子領域におけるドリフト層６０３上には、例えばＴｉからなるショットキー電極６０６が設けられている。ショットキー電極６０６はその外周において、リング状領域６２０ｄと接する。ショットキー電極６０６上には上部電極６１１が設けられている。上部電極６１１はダイオードのアノードに相当する。炭化珪素基板６０１の裏面にはオーミック電極６１２が設けられている。オーミック電極６１２は、例えばＮｉを熱処理することで形成され、ダイオードのカソードに相当する。ドリフト層６０３の表面には、例えばＳｉＯ2からなる第１の絶縁膜６１０が設けられている。第１の絶縁膜６１０は、ドリフト層６０３とリング状領域６２０ｄ、６２０ｆの外周側との境界に対して開口を有している。その開口を埋めるように、パッシベーション膜６１４が第１の絶縁膜６１０上に配置されている。パッシベーション膜６１４は、例えば窒化珪素から構成される。
半導体素子領域における半導体素子としてダイオードを有する半導体装置においては、カソードに対してアノードに負の高電圧を印加することにより、ガードリング領域の一部、およびＦＬＲ構造を構成するリング状領域の一部で電界集中が起こり得る。それに対して、図１１に示す半導体装置６００では、終端領域において、第１の絶縁膜６１０より比誘電率が大きいパッシベーション膜６１４が、ドリフト層６０３とリング状領域６２０ｄ、６２０ｆの外周側との境界に接することにより、電界集中を緩和することができるので、より高耐圧な半導体装置を提供することができる。
本開示に係る半導体装置は、種々の半導体装置に好適に用いられる。本開示に係る半導体装置は、例えば、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス、に好適に用いられる。
１、１０１、４０１、６０１ 炭化珪素基板
２、１０２ 炭化珪素バッファ層
３、１０３、４０３、６０３ ドリフト層
６ コンタクト電極
１０、１１０、６１０ 第１の絶縁膜
１１、４０６ ソース電極
１２、４１２ ドレイン電極
１４、１１４ 第２の絶縁膜
１７ 半導体素子領域
１８、４１８ 終端領域
２０、１２０ 終端構造
２０ａ、１２０ａ リング状領域
２１、４２１ コンタクト領域
２２、４２２ 積層構造
１００、４００、６００ 半導体装置
４０４ ソース領域
４０７ ゲート絶縁膜
４０８ ゲート電極
４１０ 層間絶縁膜
４１１、６１１ 上部電極
４１４、６１４ パッシベーション膜
４１７ トランジスタ領域
４２０ ボディ領域
６０６ ショットキー電極
６１２ オーミック電極

Claims (7)

  1. 主面を有する半導体基板と、
    前記半導体基板の前記主面上に位置する第１導電型の炭化珪素半導体層と、
    前記半導体基板の一部および前記炭化珪素半導体層の一部を含む半導体素子領域と、
    前記半導体基板の他の一部および前記炭化珪素半導体層の他の一部を含み、前記半導体基板の前記主面に垂直な方向からみて、前記半導体素子領域を囲むように前記炭化珪素半導体層内に配置された第２導電型のリング状領域を含む終端構造を有する終端領域と、
    前記終端領域において、前記炭化珪素半導体層の一部に接するように配置された第１の絶縁膜と、
    前記第１の絶縁膜よりも大きい比誘電率を有し、前記終端領域において、前記リング状領域の一部に接するように配置された第２の絶縁膜と、
    前記半導体素子領域 において、前記炭化珪素半導体層上に配置された第１電極と、
    前記半導体基板の前記主面と反対側の裏面上に配置された第２電極と、
    を備え、
    前記第２の絶縁膜は、前記終端領域において、前記第１の絶縁膜上に位置する部分と前記炭化珪素半導体層に接する部分とを含み、
    前記終端構造は、複数の前記リング状領域を含み、
    前記第２の絶縁膜は、前記半導体基板の前記主面に垂直な断面において、前記複数のリング状領域のうち、前記半導体素子領域から最も近くに配置されたリング状領域と前記炭化珪素半導体層との２つの境界のうち、前記半導体素子領域から遠い方の境界と接するように、前記半導体素子領域から最も近くに配置されたリング状領域および前記炭化珪素半導体層と接しており、
    前記半導体素子領域から最も近くに配置されたリング状領域は、前記第１電極と接している、半導体装置。
  2. 前記第２の絶縁膜は、前記半導体基板の前記主面に垂直な断面において、前記複数のリング状領域の各々と前記炭化珪素半導体層との２つの境界のうち、前記半導体素子領域から遠い方の境界を含むように、前記複数のリング状領域の各々および前記炭化珪素半導体層と接している、請求項１に記載の半導体装置。
  3. 前記第２の絶縁膜は、窒化珪素を含む絶縁材料から構成されている、請求項１または２に記載の半導体装置。
  4. 前記第１の絶縁膜は、酸化珪素を含む絶縁材料から構成されている、請求項１から３のいずれかに記載の半導体装置。
  5. 前記終端構造は電界制限リング構造である、請求項１から４のいずれかに記載の半導体装置。
  6. 前記半導体素子領域に位置するダイオードをさらに含む、請求項１から５のいずれかに記載の半導体装置。
  7. 前記半導体素子領域に位置する電界効果トランジスタをさらに含む、請求項１から６のいずれかに記載の半導体装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397205B1 (en) * 2015-07-22 2016-07-19 Macronix International Co., Ltd. Semiconductor device
US10096681B2 (en) * 2016-05-23 2018-10-09 General Electric Company Electric field shielding in silicon carbide metal-oxide-semiconductor (MOS) device cells
WO2017201703A1 (zh) * 2016-05-26 2017-11-30 中山港科半导体科技有限公司 一种功率半导体芯片背面金属结构及其制备方法
JP6611943B2 (ja) 2016-07-20 2019-11-27 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6719090B2 (ja) * 2016-12-19 2020-07-08 パナソニックＩｐマネジメント株式会社 半導体素子
US10770296B2 (en) * 2017-01-26 2020-09-08 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
JP7113220B2 (ja) * 2018-02-06 2022-08-05 パナソニックＩｐマネジメント株式会社 半導体素子およびその製造方法
DE102019100130B4 (de) * 2018-04-10 2021-11-04 Infineon Technologies Ag Ein halbleiterbauelement und ein verfahren zum bilden eines halbleiterbauelements
US11387156B2 (en) 2018-07-11 2022-07-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device including a resin covering a silicon carbide semiconductor chip
JP7249921B2 (ja) * 2019-09-20 2023-03-31 株式会社東芝 半導体装置
JP6887541B1 (ja) * 2020-02-21 2021-06-16 三菱電機株式会社 半導体装置
JPWO2021261102A1 (ja) * 2020-06-26 2021-12-30
JP7381424B2 (ja) * 2020-09-10 2023-11-15 株式会社東芝 半導体装置
JP7450516B2 (ja) 2020-10-22 2024-03-15 三菱電機株式会社 電力用半導体装置
CN113921588A (zh) * 2021-09-01 2022-01-11 格力电器（合肥）有限公司 半导体器件及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291121A (ja) 1986-06-11 1987-12-17 Nec Corp プレ−ナ型半導体装置
JP3385938B2 (ja) 1997-03-05 2003-03-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US9515135B2 (en) 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
JP4865194B2 (ja) 2004-03-29 2012-02-01 ルネサスエレクトロニクス株式会社 超接合半導体素子
JP2009088345A (ja) 2007-10-01 2009-04-23 Toshiba Corp 半導体装置
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
JP2010050147A (ja) 2008-08-19 2010-03-04 Panasonic Corp 半導体装置
CN102217070B (zh) * 2009-09-03 2013-09-25 松下电器产业株式会社 半导体装置及其制造方法
JP2012146832A (ja) 2011-01-13 2012-08-02 Mitsubishi Electric Corp 半導体装置
JP5858934B2 (ja) 2011-02-02 2016-02-10 ローム株式会社 半導体パワーデバイスおよびその製造方法
US8937319B2 (en) * 2011-03-07 2015-01-20 Shindengen Electric Manufacturing Co., Ltd. Schottky barrier diode
JP6143490B2 (ja) * 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法
US9773863B2 (en) * 2014-05-14 2017-09-26 Infineon Technologies Austria Ag VDMOS having a non-depletable extension zone formed between an active area and side surface of semiconductor body

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