JP6887541B1 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP6887541B1 JP6887541B1 JP2020027737A JP2020027737A JP6887541B1 JP 6887541 B1 JP6887541 B1 JP 6887541B1 JP 2020027737 A JP2020027737 A JP 2020027737A JP 2020027737 A JP2020027737 A JP 2020027737A JP 6887541 B1 JP6887541 B1 JP 6887541B1
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- semiconductor device
- outer peripheral
- end portion
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 133
- 230000001681 protective effect Effects 0.000 claims abstract description 141
- 238000009826 distribution Methods 0.000 claims abstract description 85
- 230000002093 peripheral effect Effects 0.000 claims abstract description 53
- 230000005684 electric field Effects 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000008393 encapsulating agent Substances 0.000 claims description 18
- 230000007423 decrease Effects 0.000 claims description 12
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 238000010586 diagram Methods 0.000 abstract description 10
- 230000036961 partial effect Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 23
- 230000003247 decreasing effect Effects 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
一般的には、耐圧保持領域部には、高電圧を分担して保持する拡散層よりなる耐圧保持構造部が形成される。耐圧保持構造部には、例えば、FLR(Field Limiting Ring)構造、RESURF(REduced SURface Field)構造、VLD(Variation of Lateral Doping)構造などがある。半導体装置は半導体素子を囲む半導体基板の一主面に耐圧保持領域部を設けることによって高電圧の保持を可能としている。
さらに、耐圧保持領域部を低抵抗膜で覆った構造の半導体装置が開示されている(例えば、特許文献2参照)。
特許文献2では耐圧保持領域部を低抵抗膜で覆っているため、部分放電の発生を抑制することができるが、低抵抗膜を用いたことで沿面放電の進展に寄与するリーク電流が大きくなる可能性があり、放電の進展が生じやすいという問題があった。
本願の実施の形態1による半導体装置100について、図1から図6、図12を用いて説明する。この半導体装置100は、例えば電力制御に用いられるパワー半導体装置に適した構成であり、高電圧に耐えうる耐圧性能を備えている。もっとも、この半導体装置100の構成部をパワー半導体装置以外の用途に用いることが可能であることは言うまでもない。
なお、図12は、本願の比較例となる保護膜を備えない構造の半導体装置100の要部断面図を示したものである。
図2は半導体装置100の一主面側に形成された保護膜15の平面形状を示す上面図である。
図3(a)および図3(b)、図5(a)および図5(b)、図6(a)および図6(b)は、本願の半導体装置100の特徴を説明する図であり、図3(a)および図3(b)は電界強度および誘電率の最大値をとる位置が耐圧保持領域部A2側にあり、右肩下がりとなる傾向を示す第一のパターンを、図5(a)および図5(b)は電界強度および誘電率の最大値をとる位置がチップ外周端部A3側にあり、右肩上がりの傾向を示す第二のパターンを、図6(a)および図6(b)は電界強度および誘電率のピークが耐圧保持領域部A2の中間的な位置にある傾向を示す第三のパターンの特徴を示している。
また、図3(b)、図5(b)、図6(b)は、半導体装置100に形成した保護膜15の耐圧保持領域部A2の誘電率分布(第二の傾斜分布)を示す説明図であり、縦軸は誘電率(誘電率ε)を、横軸は図3と同様に耐圧保持領域部A2の位置をそれぞれ示している。
通常の保護膜は固有の誘電率を持っており膜内において誘電率は変化しないが、本願では、保護膜15は膜内の位置に依存して電界強度に合わせて誘電率が変化するように調整されている。
本願においては、第一および第二の傾斜分布が同じ増減傾向を持ち、第一の傾斜分布の最大値またはピークをとる位置に保護膜15の誘電率が最大値またはピークをとる位置が重ね合わせられる構造であるため、図4に示すように保護膜15を備えた半導体装置100の電界強度分布は平坦化される。
なお、保護膜15の上層にはエポキシ樹脂等によって構成されるパッケージ封止材(図示せず)が積層される。なお、パッケージ封止材は固有の誘電率を持ち、その誘電率は一定である。
本願では、保護膜15の誘電率分布の増減傾向を、比較例となる保護膜15の下地構造部20の電界強度分布の増減傾向に重ね合わせることで電界を抑制し、電子の加速を抑制するだけでなく、保護膜15の上面に設けた凸部により、電子の経路に壁面部を設けて電子が進むことを阻害できるという効果が得られ、沿面放電の抑制において相乗効果を得ることができる。
まず、第一のパターンについて説明する。保護膜15を備えない場合(図12に示す比較例の構造の場合。保護膜として誘電率が膜内において均一である膜を形成した場合を含む。)、フィールド絶縁膜14の上面を含む保護膜15の下地構造部20の電界強度分布が、図3(a)に示すような有効領域部A1側の電界強度が局所的に高く、チップ外周端部A3に近いほど低い右肩下がり(単調減少)の傾向を持つ電界強度分布(第一の傾斜分布)であったとする。その場合、電界強度が局所的に高い有効領域部A1に近い耐圧保持領域部A2の位置(図3(a)における左端部分)において部分放電等の不具合が生じやすくなる。
これにより、有効領域部A1とチップ外周端部A3との間の、部分放電の発生と沿面放電の進展を抑制することができる。また、保護膜15を誘電体(絶縁材料)で構成するため、沿面放電の進展に寄与するリーク電流は抵抗膜(半導電材料)を用いたものよりも遥かに小さく、沿面放電の進展を抑制することができる。
図5(a)に示すように、下地構造部20の耐圧保持領域部A2の電界強度分布が有効領域部A1に近いほど低く、チップ外周端部A3に近いほど高い傾向を持つ場合、図5(b)に示すように、保護膜15を、有効領域部A1の外側からチップ外周端部A3に至るまでに誘電率が単調増加する第二の傾斜分布を持つ誘電体により形成する。これにより、下地構造部20の電界強度分布(第一の傾斜分布)の増減傾向と、保護膜15の誘電率分布(第二の傾斜分布)の増減傾向を重ね合わせることができ、図4に示すように耐圧保持領域部A2の電位勾配を平坦化させることが可能となる。
図6(a)に示すように、下地構造部20の耐圧保持領域部A2の電界強度分布(第一の傾斜分布)が有効領域部A1とチップ外周端部A3との間の中間的な位置、例えば中央部においてピークを持つ場合、図6(b)に示すように、保護膜15を、有効領域部A1の外側から有効領域部A1とチップ外周端部A3との間の中間的な位置に至るまでに誘電率が単調増加し、その中間的な位置においてピークを持ち、そのピークからチップ外周端部A3に至るまでに誘電率が単調減少する誘電率分布(第二の傾斜分布)を持つ誘電体により形成する。これにより、下地構造部20の電界強度分布(第一の傾斜分布)のピークに、保護膜15の誘電率分布(第二の傾斜分布)のピークを重ね合わせることができ、図4に示すように耐圧保持領域部A2の電位勾配を平坦化させることが可能となる。
なお、図6(a)および図6(b)では第一、第二の傾斜分布のピークが一つである例を示しているが、複数のピークを持つ場合は、少なくとも一つの位置または複数のピークの位置においてピーク同士が重なり合うよう保護膜15の誘電率を調整するものとする。
保護膜15の厚み方向に誘電率を変化させる例としては、例えば、下地構造部20の表面部となるフィールド絶縁膜14の上面において、最も誘電率が大きく、保護膜15の上面において最も誘電率が小さくなるように調整することができる。このように、保護膜15の形成厚さの範囲で電界強度が局所的に大きくなる高さに、保護膜15の厚さの範囲で最も高い誘電率を持つ部分をマッチングさせることで、保護膜15の膜厚方向においても電位勾配を平坦化させることが可能となる。
ここで、2つ以上の誘電体を用いて保護膜15を構成した場合、それぞれの誘電体の線膨張係数は同じであることが好ましい。しかし、局所的に高い電界強度を平坦化させることができれば、線膨張係数が異なっていても構わない。また、保護膜15の線膨張係数は半導体基板1もしくはパッケージ封止材(図示せず)と同じ線膨張係数であることが望ましい。保護膜15とパッケージ封止材の線膨張係数を同じ値とすることで、それらの界面における剥離を防止することができる。
図7は、実施の形態2に関わる半導体装置100の保護膜15の上面図である。
この実施の形態2による半導体装置100は、実施の形態1による半導体装置100に対し、保護膜15の溝部16の平面形状を、市松模様の形状(またはモザイク状)に形成した点において異なる。溝部16の平面形状を市松模様の形状とした場合、例えば、平面形状が四角形の溝部16が、図7に示すように、隣接する2つの溝部16は各角部において互いに点接触し、溝部16が形成されていない保護膜15の上面を持つ四角形の領域と溝部16とは互いに辺にて接触するように構成されている。この場合、保護膜内周端151から保護膜外周端152に至る断面では、図1に示すような凹凸が連続する表面形状を実現でき、沿面距離を稼ぐことができる。
図8は、実施の形態3に係る半導体装置100の構成を示す図であり、半導体チップの端部近傍の断面を示している。
本願の実施の形態3による半導体装置100は、実施の形態1および2に対し、保護膜15の角部17をC面取り形状とした点で異なる。
保護膜15の角部17をC面取り形状(平面に面取りした形状)にしたことで、パッケージ封止材(図示せず)の応力集中を抑制でき、これによりクラック、剥離等の不具合の発生が抑えられため、半導体装置100の絶縁性能の劣化が抑制される効果がある。
なお、図8では角部17をC面取り形状としているが、R形状(または、製造時に自然に形成される曲面形状)としても良い。
図9は、実施の形態4に係る半導体装置100の構成を示す図であり、半導体チップの端部近傍の断面を示している。
本願の実施の形態4による半導体装置100は、実施の形態1に対し、保護膜15にフィールド絶縁膜14の上面を露出させるような溝部16bを形成している点で異なる。耐圧保持領域部A2に位置する保護膜15は、複数の分割された保護膜15aが断続的に並べられ、それら複数の保護膜15aによって一まとまりの保護膜15が構成されている。図9の例では、保護膜15aの4つの断面が示されており、隣り合う保護膜15aの間には各々溝部16bが設けられている。
そこで、例えば、保護膜15とパッケージ封止材との両方の誘電率を第二の傾斜分布に当てはめた上で、電界を平滑化して第二の傾斜分布の傾向をとらえてもよい。
また、図9では耐圧保持領域部A2の保護膜15に複数の溝部16bを形成した例を示しているが、溝部16bの形成箇所は1箇所だけであってもよいことは言うまでもない。
一方で、保護膜15aは耐圧保持領域部A2の全面ではなく溝部16b以外の領域に形成すればよいため、保護膜15の材料を削減できると同時に、作業工数を削減することができる。
図10は、実施の形態5に係る半導体装置100の構成を示す図であり、半導体チップの端部近傍の断面を示している。
本願の実施の形態5による半導体装置100は、実施の形態1に対し、保護膜15aの上面の溝部16に対応する領域に、保護膜15よりも膜厚が小さい保護膜15bを形成することで、二種類の高さの保護膜15aと15bとを組み合わせて一つの保護膜15を構成した点において異なる。
保護膜15aおよび15bはそれぞれ誘電率が異なる材料が充填された複数台の成形機(注入器)を用いてポッティングによって分割して形成することが可能である。
このように、保護膜15aと15bとを別のパーツとして形成することによっても、それらの厚さを異ならせたことで、実施の形態1と同様に保護膜15の上面に凹凸を設けることが可能である。
図11は、実施の形態6に係る半導体装置100の構成を示す図であり、半導体チップの端部近傍の断面を示している。
本願の実施の形態6による半導体装置100は、実施の形態1に対し、保護膜15をチップ端部18まで延在させ、チップ外周端部A3の上面および半導体基板1の外周側端面部を覆う保護膜延在部15cを形成した点で異なる。
保護膜延在部15cを形成したことで、チップ端部18を保護膜15によって覆うことができ、保護膜延在部15cを設けない場合よりも電位分担領域を拡大することができる。そのため、保護膜延在部15cを設けない場合よりも部分放電の発生と沿面放電の進展を抑制することが可能となる。同時に、チップ端部18の応力集中を緩和できるため、クラック、剥離等の不具合を抑制することが可能となる。
従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。
Claims (13)
- 半導体基板、
上記半導体基板の一主面に形成された半導体層、
上記半導体層に半導体素子が形成されてなる有効領域部、
上記有効領域部の端部と上記半導体基板の外周端部との間に設けられた耐圧保持領域部、
上記耐圧保持領域部を覆う誘電体により構成された保護膜を備え、
上記耐圧保持領域部の上記有効領域部の端部から上記半導体基板の外周端部に至るまでの範囲において、上記保護膜を設けない場合の電界強度が第一の傾斜分布を持つときに、上記保護膜の誘電率が第二の傾斜分布を持ち、上記第一の傾斜分布と上記第二の傾斜分布とが同じ傾向を持つことを特徴とする半導体装置。 - 上記耐圧保持領域部の電界強度の増減を示す上記第一の傾斜分布が、上記有効領域部の端部から上記半導体基板の外周端部に至るまでに単調減少する傾向を持つときに、上記保護膜の誘電率の増減を示す上記第二の傾斜分布が、上記有効領域部の端部から上記半導体基板の外周端部に至るまでに単調減少する傾向を持つことを特徴とする請求項1記載の半導体装置。
- 上記耐圧保持領域部の電界強度の増減を示す上記第一の傾斜分布が、上記有効領域部の端部から上記半導体基板の外周端部に至るまでに単調増加する傾向を持つときに、上記保護膜の誘電率の増減を示す上記第二の傾斜分布が、上記有効領域部の端部から上記半導体基板の外周端部に至るまでに単調増加する傾向を持つことを特徴とする請求項1記載の半導体装置。
- 上記耐圧保持領域部の電界強度の増減を示す上記第一の傾斜分布が、上記有効領域部の端部から上記半導体基板の外周端部に至るまでの中間の位置にピークがある傾向を持つときに、上記保護膜の誘電率の増減を示す上記第二の傾斜分布が、上記有効領域部の端部から上記半導体基板の外周端部に至るまでの中間の位置にピークがある傾向を持つことを特徴とする請求項1記載の半導体装置。
- 上記第一の傾斜分布のピークと上記第二の傾斜分布のピークは、上記耐圧保持領域部の上記有効領域部の端部から上記半導体基板の外周端部に至る範囲の少なくとも一つの位置において重なり合うことを特徴とする請求項4記載の半導体装置。
- 上記保護膜の上面部は、上記有効領域部の端部から上記半導体基板の外周端部に至る断面が凹凸形状に形成されたことを特徴とする請求項1から5のいずれか一項記載の半導体装置。
- 上記保護膜の上面部の凹部を構成する溝部の平面形状は、上記有効領域部の外周を囲むリング形状、あるいは、市松模様の形状に構成されたことを特徴とする請求項6記載の半導体装置。
- 上記保護膜は、曲面または平面に面取りされてなる角部を有することを特徴とする請求項6または請求項7記載の半導体装置。
- 上記半導体層の上記一主面を覆う、上記保護膜とは誘電率が異なるパッケージ封止材を備え、
上記保護膜は、上記耐圧保持領域部のうち、上記有効領域部の端部から上記半導体基板の外周端部に至る範囲において断続的に形成され、上記保護膜が形成されない溝部に上記パッケージ封止材を埋入させた構成であることを特徴とする請求項1から5のいずれか一項記載の半導体装置。 - 上記保護膜は、一続きの膜あるいは、誘電率が異なる複数の膜を一体化させた膜により構成されたことを特徴とする請求項1から9のいずれか一項記載の半導体装置。
- 上記保護膜は、上記半導体基板の外周端部の上面に延在して形成されるとともに、上記半導体基板の外周側端面部を覆う形状に構成されたことを特徴とする請求項1から10のいずれか一項記載の半導体装置。
- 上記保護膜の誘電率は、上記保護膜の厚み方向に変化する構成であることを特徴とする請求項1から11のいずれか一項記載の半導体装置。
- 上記半導体基板は炭化珪素によって構成されたことを特徴とする請求項1から12のいずれか一項記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020027737A JP6887541B1 (ja) | 2020-02-21 | 2020-02-21 | 半導体装置 |
CN202110160721.9A CN113299612B (zh) | 2020-02-21 | 2021-02-05 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020027737A JP6887541B1 (ja) | 2020-02-21 | 2020-02-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6887541B1 true JP6887541B1 (ja) | 2021-06-16 |
JP2021132171A JP2021132171A (ja) | 2021-09-09 |
Family
ID=76310219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020027737A Active JP6887541B1 (ja) | 2020-02-21 | 2020-02-21 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6887541B1 (ja) |
CN (1) | CN113299612B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023033047A1 (ja) * | 2021-09-03 | 2023-03-09 | 株式会社デンソー | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2870553B2 (ja) * | 1990-11-08 | 1999-03-17 | 富士電機株式会社 | 高耐圧半導体装置 |
CN1189945C (zh) * | 2002-08-29 | 2005-02-16 | 电子科技大学 | 用高介电系数膜的表面(横向)耐压结构 |
JP4473201B2 (ja) * | 2004-09-28 | 2010-06-02 | シャープ株式会社 | 電子デバイス |
US7566917B2 (en) * | 2004-09-28 | 2009-07-28 | Sharp Kabushiki Kaisha | Electronic device and heterojunction FET |
JP2011165924A (ja) * | 2010-02-10 | 2011-08-25 | Mitsubishi Electric Corp | 半導体装置 |
JP5638846B2 (ja) * | 2010-06-14 | 2014-12-10 | 古河電気工業株式会社 | 電界効果トランジスタ |
JP6146097B2 (ja) * | 2013-04-04 | 2017-06-14 | 三菱電機株式会社 | 半導体装置 |
JP2014204067A (ja) * | 2013-04-09 | 2014-10-27 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
JP2015019014A (ja) * | 2013-07-12 | 2015-01-29 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
US10361266B2 (en) * | 2014-06-09 | 2019-07-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
DE112016007385T5 (de) * | 2016-10-28 | 2019-07-11 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Leistungsumwandlungsvorrichtung |
-
2020
- 2020-02-21 JP JP2020027737A patent/JP6887541B1/ja active Active
-
2021
- 2021-02-05 CN CN202110160721.9A patent/CN113299612B/zh active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023033047A1 (ja) * | 2021-09-03 | 2023-03-09 | 株式会社デンソー | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN113299612A (zh) | 2021-08-24 |
JP2021132171A (ja) | 2021-09-09 |
CN113299612B (zh) | 2024-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4810072B2 (ja) | 窒素化合物含有半導体装置 | |
JP5638067B2 (ja) | 半導体装置 | |
JP6219704B2 (ja) | 半導体装置 | |
JP4913336B2 (ja) | 半導体装置 | |
JP3721172B2 (ja) | 半導体装置 | |
US9349811B2 (en) | Field plate configuration of a semiconductor device | |
KR101121045B1 (ko) | 반도체장치 | |
KR101206382B1 (ko) | 반도체장치 및 반도체장치의 제조방법 | |
JP2011049393A (ja) | 半導体装置及びその製造方法 | |
KR101236498B1 (ko) | 전력 반도체장치 | |
US9985125B1 (en) | Silicon carbide semiconductor device | |
JP6960602B2 (ja) | 炭化珪素半導体装置 | |
JP6887541B1 (ja) | 半導体装置 | |
JP2024050746A (ja) | 電界抑制が向上させられた高電圧半導体装置を製作する方法 | |
US12040244B2 (en) | Nitride semiconductor device and method for manufacturing the same | |
JP2011040431A (ja) | 半導体装置およびその製造方法 | |
CN112133739B (zh) | 高电子迁移率晶体管和调整二维电子气体电子密度的方法 | |
JP7350373B2 (ja) | 炭化シリコンデバイス | |
JP7149907B2 (ja) | 半導体装置および半導体素子 | |
JP6267102B2 (ja) | 半導体装置および半導体装置の製造方法 | |
TWI442548B (zh) | 半導體裝置 | |
US20200194548A1 (en) | Semiconductor device and manufacturing method thereof | |
CN113039649A (zh) | 半导体装置 | |
JP2012054435A (ja) | 電力用半導体装置及びその製造方法 | |
US20220140132A1 (en) | Passivation structures for semiconductor devices |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210420 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210518 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6887541 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |