JP6507672B2 - Semiconductor integrated circuit device and test method of semiconductor integrated circuit device - Google Patents

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Description

本発明は、半導体集積回路装置及び半導体集積回路装置の試験方法に関するものである。   The present invention relates to a semiconductor integrated circuit device and a test method of the semiconductor integrated circuit device.

半導体集積回路装置は、ある確率で初期不良が発生する可能性を持っているため、この初期不良を製品出荷後に発生させないように、予め初期不良を取り除くためのスクリーニングが必要となる。スクリーニング方法としては、例えば、電圧加速と温度加速の組み合わせによる試験であるバーンイン試験が知られている。バーンイン試験の一種であるダイナミックバーンイン試験は、例えば、動作保証温度の上限近くの高温環境下において、半導体集積回路装置を実際の使用に近い状態で比較的長時間動作させて実施するため、実際の使用状態に近づけたスクリーニングが実現できる。このようなバーンイン試験では、通常、複数の半導体集積回路装置を搭載したバーンインボードを恒温槽内に配備し、複数の半導体集積回路装置に対して同時に試験が実施される。   Since the semiconductor integrated circuit device has a possibility that an initial failure will occur with a certain probability, screening for removing the initial failure is required in advance so that the initial failure does not occur after product shipment. As a screening method, for example, a burn-in test which is a test by combination of voltage acceleration and temperature acceleration is known. The dynamic burn-in test, which is a type of burn-in test, is performed, for example, in a high temperature environment near the upper limit of the operation guarantee temperature, for operating the semiconductor integrated circuit device for a relatively long time near actual use. It is possible to realize screening close to the state of use. In such a burn-in test, usually, a burn-in board on which a plurality of semiconductor integrated circuit devices are mounted is disposed in a thermostat, and the test is simultaneously performed on a plurality of semiconductor integrated circuit devices.

また、ダイナミックバーンイン試験を実施する際には、半導体集積回路装置のチップ接合面の温度、つまりジャンクション温度（接合温度）を所望の温度範囲（例えば、半導体集積回路装置の最大動作保証温度以上、且つ最大定格温度未満の温度範囲）内に収まるように設定する必要がある。しかし、環境温度が同一の条件下で複数の半導体集積回路装置に対してバーンイン試験を実施する場合には、製造プロセス条件の変動に伴うリーク電流の増減に起因して、接合温度が所望の温度範囲から外れてしまう半導体集積回路装置（デバイス）が発生する。この問題点について以下に詳述する。   In addition, when performing a dynamic burn-in test, the temperature of the chip bonding surface of the semiconductor integrated circuit device, that is, the junction temperature (junction temperature) is within a desired temperature range (for example, the maximum operation guarantee temperature of the semiconductor integrated circuit device and It should be set within the temperature range below the maximum rated temperature). However, when the burn-in test is performed on a plurality of semiconductor integrated circuit devices under the same environmental temperature conditions, the junction temperature is a desired temperature due to the increase or decrease of the leak current accompanying the change of the manufacturing process conditions. A semiconductor integrated circuit device (device) which is out of the range is generated. This problem will be described in detail below.

近年の半導体集積回路装置の高集積化に伴って、プロセステクノロジの微細化が進んでいる。このプロセステクノロジの微細化に起因して、半導体集積回路装置内のトランジスタのリーク電流が増大する。ここで、図１３に示すように、リーク電流は、接合温度が上昇すると指数関数的に増大する。また、図１４に示すように、リーク電流はプロセス条件に依存して変動する。例えば、リーク電流は、プロセス条件が信号遷移速度の遅いスロー条件の場合に比べて、プロセス条件が信号遷移速度の早いファスト条件になると２倍以上増大する。このため、例えば図１５に示すように、ファスト条件のデバイスで接合温度が最大定格温度未満となるように試験条件（環境温度、電圧、周波数等）を設定した場合には、スロー条件のデバイスで接合温度が最大動作保証温度未満となる可能性がある。反対に、スロー条件のデバイスで接合温度が最大動作保証温度以上となるように試験条件（環境温度、電圧、周波数等）を設定した場合には、ファスト条件のデバイスで接合温度が最大定格温度以上となる可能性がある。   With the recent high integration of semiconductor integrated circuit devices, miniaturization of process technology is in progress. Due to the miniaturization of the process technology, the leak current of the transistor in the semiconductor integrated circuit device is increased. Here, as shown in FIG. 13, the leak current exponentially increases as the junction temperature rises. Also, as shown in FIG. 14, the leak current fluctuates depending on the process conditions. For example, the leak current more than doubles when the process condition becomes a fast condition where the signal transition speed is high, as compared to the case where the process condition is a slow condition where the signal transition speed is low. Therefore, for example, as shown in FIG. 15, when the test conditions (environmental temperature, voltage, frequency, etc.) are set such that the junction temperature is less than the maximum rated temperature in the fast condition device, the slow condition device is used. Junction temperature may fall below the maximum guaranteed operating temperature. Conversely, if the test conditions (environmental temperature, voltage, frequency, etc.) are set so that the junction temperature is at or above the maximum operation guaranteed temperature for devices under slow conditions, the junction temperature for devices under fast conditions is above the maximum rated temperature It could be

そこで、バーンイン試験前の工程において測定した半導体集積回路装置毎の電源電流値に基づいて、ダイナミックバーンイン試験時の周波数を適切な周波数に設定する技術が提案されている（例えば、特許文献１参照）。さらに、この従来技術では、ダイナミックバーンイン試験時において、サーミスタ等を用いて半導体集積回路装置内部の温度を測定し、その測定した温度に基づいてバーンイン試験時の周波数を制御している。   Therefore, there has been proposed a technique for setting the frequency at the time of the dynamic burn-in test to an appropriate frequency based on the power supply current value of each semiconductor integrated circuit device measured in the process before the burn-in test. . Furthermore, in this prior art, at the time of the dynamic burn-in test, the temperature inside the semiconductor integrated circuit device is measured using a thermistor or the like, and the frequency at the burn-in test is controlled based on the measured temperature.

特開２０１３−２９４３９号公報JP, 2013-29439, A

ところが、上記従来技術では、半導体集積回路装置内部の温度を測定するためのサーミスタと、そのサーミスタによる測定結果から周波数を制御する制御信号を生成するための回路（例えば、Ａ／Ｄ変換回路）等を半導体集積回路装置毎に設ける必要がある。このため、部品数が増加することになり、半導体集積回路装置の大型化や製造コストの増大を招くという問題が生じる。   However, in the above prior art, a thermistor for measuring the temperature inside the semiconductor integrated circuit device, a circuit (for example, an A / D conversion circuit) for generating a control signal for controlling the frequency from the measurement result by the thermistor, etc. Needs to be provided for each semiconductor integrated circuit device. As a result, the number of parts is increased, causing a problem that the size of the semiconductor integrated circuit device is increased and the manufacturing cost is increased.

本発明の一観点によれば、内部回路と、半導体集積回路装置の遅延を測定する遅延測定回路と、前記遅延測定回路の測定結果に基づいて、前記半導体集積回路装置の接合温度が所望の温度範囲内に収まるように、前記内部回路の回路動作を行う周波数を制御する周波数制御回路と、を有し、前記周波数制御回路は、環境温度が第１温度のときの前記測定結果と、環境温度が前記第１温度と異なる第２温度のときの前記測定結果とに基づいて、前記接合温度が前記所望の温度範囲内に収まるように前記周波数を制御する。
According to one aspect of the present invention, the junction temperature of the semiconductor integrated circuit device is desired based on the measurement results of the internal circuit, the delay measurement circuit that measures the delay of the semiconductor integrated circuit device, and the delay measurement circuit. to fall within a range, have a, a frequency control circuit for controlling the frequency at which the circuit operation of the internal circuit, wherein the frequency control circuit includes: the measurement results when the environmental temperature is the first temperature, environmental temperature The frequency is controlled so that the junction temperature falls within the desired temperature range, based on the measurement result at the second temperature different from the first temperature .

本発明の一観点によれば、部品数の増大を抑制できるという効果を奏する。   According to one aspect of the present invention, it is possible to suppress an increase in the number of parts.

一実施形態の半導体集積回路装置を示すブロック図。1 is a block diagram showing a semiconductor integrated circuit device of an embodiment. 一実施形態のクロック生成回路の内部構成例を示すブロック図。FIG. 2 is a block diagram showing an example of the internal configuration of a clock generation circuit according to an embodiment. 一実施形態の記憶回路の内部構成例を示すブロック図。FIG. 2 is a block diagram showing an example of the internal configuration of a memory circuit of an embodiment. ラッチ回路の出力信号と選択信号との対応関係を示すテーブル。The table which shows the correspondence of the output signal of a latch circuit, and a selection signal. 選択信号とクロック信号との対応関係を示すテーブル。The table which shows the correspondence of a selection signal and a clock signal. 一実施形態の半導体集積回路装置の試験方法を示すフローチャート。3 is a flowchart showing a method of testing a semiconductor integrated circuit device according to an embodiment. 一実施形態の半導体集積回路装置の特性を推測する方法を示すフローチャート。5 is a flowchart showing a method of estimating the characteristics of the semiconductor integrated circuit device of one embodiment. 一実施形態のウェハ段階の試験方法を示す説明図。Explanatory drawing which shows the test method of the wafer stage of one Embodiment. 一実施形態の半導体集積回路装置の特性測定方法を示すタイミングチャート。3 is a timing chart showing a method of measuring the characteristics of the semiconductor integrated circuit device of an embodiment. （ａ）〜（ｅ）は、一実施形態の半導体集積回路装置の特性推測方法を示す説明図。(A)-(e) is explanatory drawing which shows the characteristic estimation method of the semiconductor integrated circuit device of one Embodiment. 一実施形態のパッケージ段階の試験方法を示す説明図。Explanatory drawing which shows the test method of the package stage of one Embodiment. 一実施形態のバーンイン試験時におけるプロセス条件と接合温度と電流との関係を示すグラフ。The graph which shows the relationship between the process conditions at the time of the burn-in test of one embodiment, junction temperature, and current. 接合温度に対するリーク電流の変化を示すグラフ。The graph which shows the change of the leak current to junction temperature. プロセス条件に対するリーク電流の変化を示すグラフ。The graph which shows the change of the leak current to process conditions. 従来のバーンイン試験時におけるプロセス条件と接合温度と電流との関係を示すグラフ。The graph which shows the relationship between the process conditions, junction temperature, and electric current at the time of the conventional burn-in test.

以下、図１〜図１２に従って一実施形態を説明する。
まず、図１〜図３に従って、半導体集積回路装置１０の内部構成例について説明する。この半導体集積回路装置１０は、ダイナミックバーンイン試験（以下、単に「バーンイン試験」ともいう。）の被測定デバイス（ＤＵＴ：Device Under Test）である。 Hereinafter, one embodiment will be described according to FIGS. 1 to 12.
First, an example of the internal configuration of the semiconductor integrated circuit device 10 will be described with reference to FIGS. The semiconductor integrated circuit device 10 is a device under test (DUT) of a dynamic burn-in test (hereinafter, also simply referred to as a "burn-in test").

図１に示すように、半導体集積回路装置１０は、クロック生成回路１１と、記憶回路１２と、内部回路１３とを有している。
クロック生成回路１１には、半導体集積回路装置１０の外部からクロック端子Ｐ１を通じてクロック信号ＣＬＫが入力されるとともに、外部からリセット端子Ｐ２を通じてリセット信号ＲＥが入力される。クロック生成回路１１は、クロック信号ＣＬＫに基づいて、バーンイン試験時に使用するクロック信号ＣＬＫｏｕｔを生成する。クロック生成回路１１は、バーンイン試験前に、当該半導体集積回路装置１０の遅延を測定し、その測定した遅延に基づく半導体集積回路装置１０の特性（遅延特性）を記憶回路１２に書き込む。クロック生成回路１１は、記憶回路１２に書き込まれた特性に基づいて、半導体集積回路装置１０の接合温度が所望の温度範囲（つまり、バーンイン試験実施可能な温度範囲）内に収まる特性を推測する。ここで、上記所望の温度範囲は、例えば、半導体集積回路装置１０の最大動作保証温度（例えば、１２５℃）以上、且つ半導体集積回路装置１０の最大定格温度（例えば、１５０℃）未満の温度範囲に設定される。なお、最大動作保証温度は、半導体集積回路装置１０の動作を保証する温度範囲である動作保証温度の上限温度である。また、最大定格温度は、その温度を超えると半導体集積回路装置１０内部の部品等が熱により壊れてしまう限界の温度である。 As shown in FIG. 1, the semiconductor integrated circuit device 10 includes a clock generation circuit 11, a storage circuit 12, and an internal circuit 13.
The clock signal CLK is input to the clock generation circuit 11 from the outside of the semiconductor integrated circuit device 10 through the clock terminal P1, and the reset signal RE is input from the outside through the reset terminal P2. The clock generation circuit 11 generates a clock signal CLKout used at the burn-in test based on the clock signal CLK. Before the burn-in test, the clock generation circuit 11 measures the delay of the semiconductor integrated circuit device 10, and writes the characteristics (delay characteristics) of the semiconductor integrated circuit device 10 based on the measured delay in the storage circuit 12. The clock generation circuit 11 estimates a characteristic in which the junction temperature of the semiconductor integrated circuit device 10 falls within a desired temperature range (that is, a temperature range in which burn-in test can be performed) based on the characteristic written in the memory circuit 12. Here, the desired temperature range is, for example, a temperature range which is at least the maximum operation guarantee temperature (for example, 125 ° C.) of semiconductor integrated circuit device 10 and less than the maximum rated temperature (for example 150 ° C.) of semiconductor integrated circuit device 10. Set to The maximum operation guarantee temperature is an upper limit temperature of the operation guarantee temperature which is a temperature range for guaranteeing the operation of semiconductor integrated circuit device 10. Further, the maximum rated temperature is a limit temperature at which parts and the like in the semiconductor integrated circuit device 10 are broken by heat if the temperature is exceeded.

クロック生成回路１１は、上記推測した特性に基づいて、クロック信号ＣＬＫｏｕｔの周波数を設定する。例えば、クロック生成回路１１は、上記推測した特性に基づいて設定された分周比でクロック信号ＣＬＫを分周してクロック信号ＣＬＫｏｕｔを生成する。そして、クロック信号ＣＬＫｏｕｔは、内部回路１３に供給される。   The clock generation circuit 11 sets the frequency of the clock signal CLKout based on the estimated characteristic. For example, the clock generation circuit 11 divides the clock signal CLK at a division ratio set based on the estimated characteristic to generate a clock signal CLKout. Then, the clock signal CLKout is supplied to the internal circuit 13.

内部回路１３は、所定の信号処理、データ処理、計算処理や論理演算等を実行する回路であり、その動作は特定のものに限定されない。内部回路１３は、例えば、多数のフリップフロップ回路（ＦＦ回路）や遅延回路等を含んでいる。バーンイン試験では、内部回路１３に対してクロック生成回路１１からクロック信号ＣＬＫｏｕｔが入力され、そのクロック信号ＣＬＫｏｕｔにより内部回路１３内のＦＦ回路等が動作する。すなわち、クロック信号ＣＬＫｏｕｔの周波数は、バーンイン試験時における内部回路１３の動作周波数になる。   The internal circuit 13 is a circuit that executes predetermined signal processing, data processing, calculation processing, logical operation, and the like, and the operation thereof is not limited to a specific one. The internal circuit 13 includes, for example, a large number of flip flop circuits (FF circuits), a delay circuit, and the like. In the burn-in test, the clock signal CLKout is input from the clock generation circuit 11 to the internal circuit 13, and the FF circuit or the like in the internal circuit 13 operates by the clock signal CLKout. That is, the frequency of clock signal CLKout is the operating frequency of internal circuit 13 at the time of burn-in test.

次に、図２に従って、クロック生成回路１１の内部構成例について説明する。
クロック生成回路１１は、初段のラッチ回路２０と、２段目のＮ個（ここでは、７個）のラッチ回路２１〜２７と、遅延回路３０と、選択信号生成回路４０と、制御回路４１と、分周回路５０と、選択回路６０とを有している。 Next, an example of the internal configuration of the clock generation circuit 11 will be described according to FIG.
The clock generation circuit 11 includes a latch circuit 20 at the first stage, N (7 here) latch circuits 21 to 27 at the second stage, a delay circuit 30, a selection signal generation circuit 40, and a control circuit 41. , A frequency divider circuit 50, and a selection circuit 60.

ラッチ回路２０は、例えば、リセット端子Ｒを有するＤ−フリップフロップ回路（Ｄ−ＦＦ回路）である。ラッチ回路２０のクロック端子には、クロック信号ＣＬＫが入力される。ラッチ回路２０の入力端子Ｄには、高電位側電源線が接続されており、高電位側の電源電圧ＶＤＤが供給される。ラッチ回路２０のリセット端子Ｒには、リセット信号ＲＥが供給される。   The latch circuit 20 is, for example, a D-flip flop circuit (D-FF circuit) having a reset terminal R. The clock signal CLK is input to the clock terminal of the latch circuit 20. The high potential side power supply line is connected to the input terminal D of the latch circuit 20, and the high potential side power supply voltage VDD is supplied. A reset signal RE is supplied to the reset terminal R of the latch circuit 20.

ラッチ回路２０は、Ｌレベル（例えば、グランドレベル）のリセット信号ＲＥに応答して、Ｌレベル（例えば、グランドレベル）固定の出力信号Ｄ０を出力端子Ｑから出力する（リセット状態）。また、ラッチ回路２０は、Ｈレベル（例えば、電源電圧ＶＤＤレベル）のリセット信号ＲＥに応答して、リセット状態を解除し、クロック入力（例えば、クロック信号ＣＬＫの立ち上がりエッジ）を待つアクティブ状態になる。そして、ラッチ回路２０は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫのＬレベル（第１レベル）からＨレベル（第２レベル）への遷移（立ち上がりエッジ）に応答して、電源電圧ＶＤＤレベル（所定レベル）の信号をラッチするとともに、電源電圧ＶＤＤレベル（Ｈレベル）の出力信号Ｄ０を出力する。この出力信号Ｄ０は、遅延回路３０に供給される。   In response to the reset signal RE at L level (for example, ground level), the latch circuit 20 outputs an output signal D0 fixed at L level (for example, ground level) from the output terminal Q (reset state). In response to reset signal RE at H level (for example, power supply voltage VDD level), latch circuit 20 releases the reset state and enters an active state waiting for a clock input (for example, rising edge of clock signal CLK). . The latch circuit 20 responds to a transition (rising edge) from the L level (first level) to the H level (second level) of the clock signal CLK while the reset signal RE at the H level is being input. It latches a signal at the power supply voltage VDD level (predetermined level) and outputs an output signal D0 at the power supply voltage VDD level (H level). The output signal D0 is supplied to the delay circuit 30.

遅延回路３０は、Ｎ個（ここでは、７個）の遅延回路３１〜３７を有している。遅延回路３１〜３７は、２段目のラッチ回路２１〜２７の前段にそれぞれ設けられている。すなわち、遅延回路３０内の遅延回路３１〜３７の個数は、ラッチ回路２１〜２７の個数と同数となる。   The delay circuit 30 includes N (here, seven) delay circuits 31 to 37. The delay circuits 31 to 37 are provided in front of the second stage latch circuits 21 to 27, respectively. That is, the number of delay circuits 31 to 37 in the delay circuit 30 is the same as the number of latch circuits 21 to 27.

遅延回路３１〜３７には、ラッチ回路２０の出力信号Ｄ０が供給される。遅延回路３１〜３７は、出力信号Ｄ０に互いに異なる遅延量を与えて遅延信号Ｄｄ１〜Ｄｄ７をそれぞれ生成する。   The output signal D0 of the latch circuit 20 is supplied to the delay circuits 31 to 37. The delay circuits 31 to 37 give different delay amounts to the output signal D0 to generate delay signals Dd1 to Dd7, respectively.

具体的には、遅延回路３１は、出力信号Ｄ０に第１の遅延量を与えて遅延信号Ｄｄ１を生成する。遅延回路３２は、出力信号Ｄ０に、第１の遅延量よりも大きい第２の遅延量を与えて遅延信号Ｄｄ２を生成する。遅延回路３３は、出力信号Ｄ０に、第２の遅延量よりも大きい第３の遅延量を与えて遅延信号Ｄｄ３を生成する。遅延回路３４は、出力信号Ｄ０に、第３の遅延量よりも大きい第４の遅延量を与えて遅延信号Ｄｄ４を生成する。遅延回路３５は、出力信号Ｄ０に、第４の遅延量よりも大きい第５の遅延量を与えて遅延信号Ｄｄ５を生成する。遅延回路３６は、出力信号Ｄ０に、第５の遅延量よりも大きい第６の遅延量を与えて遅延信号Ｄｄ６を生成する。遅延回路３７は、出力信号Ｄ０に、第６の遅延量よりも大きい第７の遅延量を与えて遅延信号Ｄｄ７を生成する。   Specifically, the delay circuit 31 gives a first delay amount to the output signal D0 to generate a delay signal Dd1. The delay circuit 32 gives the output signal D0 a second delay amount larger than the first delay amount to generate a delay signal Dd2. The delay circuit 33 gives the output signal D0 a third delay amount larger than the second delay amount to generate a delay signal Dd3. The delay circuit 34 gives the output signal D0 a fourth delay amount larger than the third delay amount to generate a delay signal Dd4. The delay circuit 35 gives the output signal D0 a fifth delay amount larger than the fourth delay amount to generate a delay signal Dd5. The delay circuit 36 provides the output signal D0 with a sixth delay amount larger than the fifth delay amount to generate a delay signal Dd6. The delay circuit 37 gives the output signal D0 a seventh delay amount larger than the sixth delay amount to generate a delay signal Dd7.

このように、遅延回路３１〜３７における遅延量は、第１の遅延量＜第２の遅延量＜第３の遅延量＜第４の遅延量＜第５の遅延量＜第６の遅延量＜第７の遅延量という順番で、遅延回路３１から遅延回路３７に向かって順に大きくなるように設定されている。但し、これら遅延回路３１〜３７における遅延量は、例えば、環境温度（周囲温度）に依存して変化するとともに、半導体集積回路装置１０のプロセス条件に依存して変化する。ここで、環境温度が高くなると、半導体集積回路装置１０では、配線抵抗の増大等に起因して信号遷移速度が遅くなる。このため、プロセス条件が同一である場合には、環境温度が高いほど遅延回路３１〜３７における遅延量が大きくなる。一方、環境温度が同一である場合には、プロセス条件が信号遷移速度の早いファスト条件である場合に比べて、プロセス条件が信号遷移速度の遅いスロー条件である場合の方が遅延回路３１〜３７における遅延量が大きくなる。ここで、１つの半導体集積回路装置１０内のクロック生成回路１１及び内部回路１３ではプロセス条件が同一となるため、遅延回路３１〜３７における遅延量は、内部回路１３におけるプロセス条件を反映したものである。   As described above, the delay amounts in the delay circuits 31 to 37 are: first delay amount <second delay amount <third delay amount <fourth delay amount <fifth delay amount <sixth delay amount < The delay amount is set to increase in order from the delay circuit 31 to the delay circuit 37 in the order of the seventh delay amount. However, the delay amounts in these delay circuits 31 to 37 vary depending on, for example, the environmental temperature (ambient temperature) and also vary depending on the process conditions of the semiconductor integrated circuit device 10. Here, when the environmental temperature becomes high, in the semiconductor integrated circuit device 10, the signal transition speed becomes slow due to the increase of the wiring resistance and the like. Therefore, when the process conditions are the same, the delay amount in the delay circuits 31 to 37 becomes larger as the environmental temperature is higher. On the other hand, when the environmental temperature is the same, the delay circuits 31 to 37 have a slow signal transition speed condition compared to the fast signal transition speed process condition. The amount of delay in Here, since the process conditions are the same in clock generation circuit 11 and internal circuit 13 in one semiconductor integrated circuit device 10, the delay amount in delay circuits 31 to 37 reflects the process condition in internal circuit 13. is there.

ラッチ回路２１〜２７は、例えば、リセット端子Ｒを有するＤ−ＦＦ回路である。ラッチ回路２１〜２７のクロック端子には、クロック信号ＣＬＫが供給される。ラッチ回路２１〜２７のリセット端子Ｒには、リセット信号ＲＥが供給される。ラッチ回路２１〜２７の入力端子Ｄには、遅延回路３１〜３７からの遅延信号Ｄｄ１〜Ｄｄ７がそれぞれ供給される。   The latch circuits 21 to 27 are, for example, D-FF circuits having a reset terminal R. The clock signal CLK is supplied to the clock terminals of the latch circuits 21 to 27. A reset signal RE is supplied to the reset terminals R of the latch circuits 21 to 27. The delay signals Dd1 to Dd7 from the delay circuits 31 to 37 are supplied to the input terminals D of the latch circuits 21 to 27, respectively.

ラッチ回路２１〜２７は、Ｌレベルのリセット信号ＲＥに応答して、Ｌレベル固定の出力信号Ｄ１〜Ｄ７を出力端子Ｑからそれぞれ出力する（リセット状態）。また、ラッチ回路２１〜２７は、Ｈレベルのリセット信号ＲＥに応答して、リセット状態を解除し、クロック入力（例えば、クロック信号ＣＬＫの立ち上がりエッジ）を待つアクティブ状態になる。   The latch circuits 21 to 27 output the L-level fixed output signals D1 to D7 from the output terminal Q in response to the L-level reset signal RE (reset state). The latch circuits 21 to 27 release the reset state in response to the H level reset signal RE, and enter the active state to wait for a clock input (for example, a rising edge of the clock signal CLK).

ラッチ回路２１は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫの立ち上がりエッジに応答して遅延信号Ｄｄ１をラッチし、その遅延信号Ｄｄ１と同等のレベルを持つ出力信号Ｄ１を出力する。ラッチ回路２２は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫの立ち上がりエッジに応答して遅延信号Ｄｄ２をラッチし、その遅延信号Ｄｄ２と同等のレベルを持つ出力信号Ｄ２を出力する。ラッチ回路２３は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫの立ち上がりエッジに応答して遅延信号Ｄｄ３をラッチし、その遅延信号Ｄｄ３と同等のレベルを持つ出力信号Ｄ３を出力する。ラッチ回路２４は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫの立ち上がりエッジに応答して遅延信号Ｄｄ４をラッチし、その遅延信号Ｄｄ４と同等のレベルを持つ出力信号Ｄ４を出力する。ラッチ回路２５は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫの立ち上がりエッジに応答して遅延信号Ｄｄ５をラッチし、その遅延信号Ｄｄ５と同等のレベルを持つ出力信号Ｄ５を出力する。ラッチ回路２６は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫの立ち上がりエッジに応答して遅延信号Ｄｄ６をラッチし、その遅延信号Ｄｄ６と同等のレベルを持つ出力信号Ｄ６を出力する。ラッチ回路２７は、Ｈレベルのリセット信号ＲＥが入力されている期間に、クロック信号ＣＬＫの立ち上がりエッジに応答して遅延信号Ｄｄ７をラッチし、その遅延信号Ｄｄ７と同等のレベルを持つ出力信号Ｄ７を出力する。   The latch circuit 21 latches the delay signal Dd1 in response to the rising edge of the clock signal CLK during the period when the H level reset signal RE is input, and the output signal D1 having the same level as that of the delay signal Dd1 is latched. Output. The latch circuit 22 latches the delay signal Dd2 in response to the rising edge of the clock signal CLK in a period in which the H level reset signal RE is input, and the output signal D2 having the same level as that of the delay signal Dd2 is latched. Output. The latch circuit 23 latches the delay signal Dd3 in response to the rising edge of the clock signal CLK during the period when the H level reset signal RE is input, and the output signal D3 having the same level as that of the delay signal Dd3 is latched. Output. The latch circuit 24 latches the delay signal Dd4 in response to the rising edge of the clock signal CLK in a period during which the H level reset signal RE is input, and outputs the output signal D4 having a level equal to that of the delay signal Dd4. Output. The latch circuit 25 latches the delay signal Dd5 in response to the rising edge of the clock signal CLK in a period in which the H level reset signal RE is input, and outputs the output signal D5 having the same level as the delay signal Dd5. Output. The latch circuit 26 latches the delay signal Dd6 in response to the rising edge of the clock signal CLK in a period in which the H level reset signal RE is input, and outputs the output signal D6 having the same level as the delay signal Dd6. Output. The latch circuit 27 latches the delay signal Dd7 in response to the rising edge of the clock signal CLK in a period in which the H level reset signal RE is input, and outputs the output signal D7 having the same level as the delay signal Dd7. Output.

例えば出力信号Ｄ０がＨレベルに遷移してから次のクロック信号ＣＬＫの立ち上がりエッジが発生するまでの第１期間に、Ｈレベルの出力信号Ｄ０に応答して遅延信号Ｄｄ１〜Ｄｄ７がＨレベルに遷移すると、上記立ち上がりエッジに応答してＨレベルの遅延信号Ｄｄ１〜Ｄｄ７をラッチ回路２１〜２７でラッチすることができる。このとき、遅延信号Ｄｄ１〜Ｄｄ７は、互いに異なる遅延量を出力信号Ｄ０に対して付加して生成された信号である。ここで、上述したように、遅延信号Ｄｄ１〜Ｄｄ７に与えられる遅延量は、半導体集積回路装置１０のプロセス条件等に応じて変動する。このため、半導体集積回路装置１０のプロセス条件に応じて、上記次のクロック信号ＣＬＫの立ち上がりエッジに応答してＨレベルの遅延信号Ｄｄ１〜Ｄｄ７をラッチすることのできるラッチ回路２１〜２７の個数が変化する。したがって、Ｈレベルの遅延信号Ｄｄ１〜Ｄｄ７をラッチできたラッチ回路２１〜２７の個数、つまり上記次のクロック信号ＣＬＫの立ち上がりエッジに応答して出力されるＨレベルの出力信号Ｄ１〜Ｄ７の個数から、半導体集積回路装置１０のプロセス条件を測定することができる。換言すると、Ｈレベルの遅延信号Ｄｄ１〜Ｄｄ７をラッチできたラッチ回路２１〜２７の個数から、プロセス条件等に応じて変動する半導体集積回路装置１０（クロック生成回路１１、記憶回路１２及び内部回路１３）の遅延を測定することができる。例えば、Ｈレベルの信号をラッチできたラッチ回路２１〜２７の個数が多いほど、半導体集積回路装置１０の遅延が小さい、つまり信号遷移速度が速いファスト条件であると判断することができる。   For example, in a first period from the transition of output signal D0 to H level to the generation of the rising edge of the next clock signal CLK, delay signals Dd1 to Dd7 transition to H level in response to output signal D0 of H level Then, in response to the rising edge, the delay signals Dd1 to Dd7 at H level can be latched by the latch circuits 21 to 27. At this time, the delay signals Dd1 to Dd7 are signals generated by adding different delay amounts to the output signal D0. Here, as described above, the delay amount given to the delay signals Dd1 to Dd7 fluctuates according to the process conditions of the semiconductor integrated circuit device 10 and the like. Therefore, according to the process conditions of semiconductor integrated circuit device 10, the number of latch circuits 21 to 27 which can latch delay signals Dd1 to Dd7 at H level in response to the rising edge of the next clock signal CLK is Change. Therefore, the number of latch circuits 21 to 27 which can latch H level delay signals Dd1 to Dd7, that is, the number of H level output signals D1 to D7 output in response to the rising edge of the next clock signal CLK. The process conditions of the semiconductor integrated circuit device 10 can be measured. In other words, semiconductor integrated circuit device 10 (clock generation circuit 11, storage circuit 12 and internal circuit 13) fluctuates according to process conditions etc. from the number of latch circuits 21 to 27 that can latch delay signals Dd1 to Dd7 at H level. Can be measured. For example, it can be determined that the fast condition is such that the delay of the semiconductor integrated circuit device 10 is smaller, that is, the signal transition speed is faster, as the number of latch circuits 21 to 27 that can latch the H level signal is larger.

選択信号生成回路４０には、ラッチ回路２１〜２７の出力信号Ｄ１〜Ｄ７とクロック信号ＣＬＫとが供給される。選択信号生成回路４０は、出力信号Ｄ１〜Ｄ７の信号レベルの組み合わせに応じて、Ｍビット（ここでは、８ビット）の選択信号ＳＳ０〜ＳＳ７を生成する。例えば、選択信号生成回路４０は、上記第１期間後のクロック信号ＣＬＫの立ち下がりエッジ発生時における出力信号Ｄ１〜Ｄ７の信号レベルの組み合わせに応じて、選択信号ＳＳ０〜ＳＳ７を生成する。そして、選択信号生成回路４０は、生成した選択信号ＳＳ０〜ＳＳ７を制御回路４１に出力する。   The selection signal generation circuit 40 is supplied with the output signals D1 to D7 of the latch circuits 21 to 27 and the clock signal CLK. The selection signal generation circuit 40 generates M bit (here, 8 bits) selection signals SS0 to SS7 in accordance with the combination of the signal levels of the output signals D1 to D7. For example, the selection signal generation circuit 40 generates the selection signals SS0 to SS7 according to the combination of the signal levels of the output signals D1 to D7 when the falling edge of the clock signal CLK occurs after the first period. Then, the selection signal generation circuit 40 outputs the generated selection signals SS0 to SS7 to the control circuit 41.

図４は、出力信号Ｄ１〜Ｄ７の信号レベルと選択信号ＳＳ０〜ＳＳ７の信号レベルとの対応関係（変換表）を示している。例えば、選択信号生成回路４０は、出力信号Ｄ１〜Ｄ７が全てＬレベルである場合（つまり、プロセス条件がスロー条件である場合）には、Ｈレベルの選択信号ＳＳ０及びＬレベルの選択信号ＳＳ１〜ＳＳ７を生成する。選択信号生成回路４０は、出力信号Ｄ１がＨレベルであって、出力信号Ｄ２〜Ｄ７がＬレベルである場合には、Ｈレベルの選択信号ＳＳ１及びＬレベルの選択信号ＳＳ０，ＳＳ２〜ＳＳ７を生成する。選択信号生成回路４０は、出力信号Ｄ１，Ｄ２がＨレベルであって、出力信号Ｄ３〜Ｄ７がＬレベルである場合には、Ｈレベルの選択信号ＳＳ２及びＬレベルの選択信号ＳＳ０，ＳＳ１，ＳＳ３〜ＳＳ７を生成する。同様に、選択信号生成回路４０は、出力信号Ｄ１〜Ｄ７のうちＨレベルの信号の個数が３個の場合には、選択信号ＳＳ０〜ＳＳ７のうち選択信号ＳＳ３のみをＨレベルとし、出力信号Ｄ１〜Ｄ７のうちＨレベルの信号の個数が４個の場合には、選択信号ＳＳ０〜ＳＳ７のうち選択信号ＳＳ４のみをＨレベルとする。選択信号生成回路４０は、出力信号Ｄ１〜Ｄ７のうちＨレベルの信号の個数が５個の場合には、選択信号ＳＳ０〜ＳＳ７のうち選択信号ＳＳ５のみをＨレベルとし、出力信号Ｄ１〜Ｄ７のうちＨレベルの信号の個数が６個の場合には、選択信号ＳＳ０〜ＳＳ７のうち選択信号ＳＳ６のみをＨレベルとする。そして、選択信号生成回路４０は、出力信号Ｄ１〜Ｄ７が全てＨレベルである場合（つまり、プロセス条件がファスト条件である場合）には、選択信号ＳＳ０〜ＳＳ７のうち選択信号ＳＳ７のみをＨレベルとする。   FIG. 4 shows the correspondence (conversion table) between the signal levels of the output signals D1 to D7 and the signal levels of the selection signals SS0 to SS7. For example, when all output signals D1 to D7 are at L level (that is, when the process conditions are slow conditions), selection signal generation circuit 40 selects selection signal SS0 at H level and selection signals SS1 to L level. Generate SS7. Select signal generation circuit 40 generates select signal SS1 at the H level and select signals SS0, SS2 to SS7 at the L level when output signal D1 is at the H level and output signals D2 to D7 are at the L level. Do. When output signals D1 and D2 are at the H level and output signals D3 to D7 are at the L level, selection signal generation circuit 40 selects selection signal SS2 at the H level and selection signals SS0, SS1 and SS3 at the L level. Generate SS7. Similarly, when the number of H level signals among the output signals D1 to D7 is three, the selection signal generation circuit 40 sets only the selection signal SS3 of the selection signals SS0 to SS7 to H level, and the output signal D1. When the number of H level signals among four to D7 is four, only the selection signal SS4 of the selection signals SS0 to SS7 is set to the H level. When the number of H level signals among the output signals D1 to D7 is five, the selection signal generation circuit 40 sets only the selection signal SS5 of the selection signals SS0 to SS7 to H level, and the output signals D1 to D7 are selected. When the number of H level signals is six, only the selection signal SS6 of the selection signals SS0 to SS7 is set to H level. Then, when all the output signals D1 to D7 are at the H level (that is, when the process condition is the fast condition), the selection signal generation circuit 40 sets only the selection signal SS7 of the selection signals SS0 to SS7 to the H level. I assume.

制御回路４１は、選択信号生成回路４０からの選択信号ＳＳ０〜ＳＳ７を記憶回路１２に書き込む。制御回路４１は、例えば、バーンイン試験前に入力される選択信号ＳＳ０〜ＳＳ７を記憶回路１２に書き込む。例えば、制御回路４１は、バーンイン試験前において、最大動作保証温度（例えば、１２５℃）よりも低く、常温（例えば、１５〜２５℃）よりも低い第１温度（例えば、−４０℃）のときの半導体集積回路装置１０の特性（遅延）を示す選択信号ＳＳ０〜ＳＳ７を入力し、それら選択信号ＳＳ０〜ＳＳ７を記憶回路１２に書き込む。また、制御回路４１は、バーンイン試験前の工程において、最大動作保証温度よりも低く、且つ第１温度及び常温よりも高い第２温度（例えば、８５℃）の時の半導体集積回路装置１０の特性（遅延）を示す選択信号ＳＳ０〜ＳＳ７を入力し、それら選択信号ＳＳ０〜ＳＳ７を記憶回路１２に書き込む。   The control circuit 41 writes the selection signals SS0 to SS7 from the selection signal generation circuit 40 to the storage circuit 12. The control circuit 41 writes, for example, the selection signals SS0 to SS7 input to the storage circuit 12 before the burn-in test. For example, at the first temperature (e.g., -40.degree. C.) lower than the maximum operation guaranteed temperature (e.g., 125.degree. C.) and lower than the normal temperature (e.g., 15-25.degree. C.) before the burn-in test. The selection signals SS0 to SS7 indicating the characteristics (delays) of the semiconductor integrated circuit device 10 are input, and the selection signals SS0 to SS7 are written in the memory circuit 12. The control circuit 41 further includes the characteristics of the semiconductor integrated circuit device 10 at a second temperature (for example, 85.degree. C.) lower than the maximum operation guarantee temperature and higher than the first temperature and the normal temperature in the process before the burn-in test. The selection signals SS0 to SS7 indicating (delay) are input, and the selection signals SS0 to SS7 are written to the memory circuit 12.

ここで、図３に従って、記憶回路１２の内部構成例について説明する。
記憶回路１２は、１個又は複数（ここでは、３個）のヒューズ回路１２Ａ〜１２Ｃを有している。ヒューズ回路１２Ａは、選択信号ＳＳ０〜ＳＳ７のビット数に対応する個数（ここでは、８個）のヒューズ素子７０〜７７を有している。ヒューズ回路１２Ｂは、選択信号ＳＳ０〜ＳＳ７のビット数に対応する個数（ここでは、８個）のヒューズ素子８０〜８７を有している。ヒューズ回路１２Ｃは、選択信号ＳＳ０〜ＳＳ７のビット数に対応する個数（ここでは、８個）のヒューズ素子９０〜９７を有している。各ヒューズ素子７０〜７７，８０〜８７，９０〜９７には、選択信号ＳＳ０〜ＳＳ７の１ビット分の情報（「０」又は「１」）が記憶される。なお、本例の各ヒューズ素子７０〜７７，８０〜８７，９０〜９７には、初期値として「０」が記憶されている。 Here, an internal configuration example of the memory circuit 12 will be described according to FIG.
The memory circuit 12 includes one or more (here, three) fuse circuits 12A to 12C. Fuse circuit 12A has fuse elements 70-77 of the number (here eight) corresponding to the number of bits of selection signals SS0-SS7. The fuse circuit 12B has fuse elements 80 to 87 in number (here eight) corresponding to the number of bits of the selection signals SS0 to SS7. The fuse circuit 12C has fuse elements 90 to 97 in number (here eight) corresponding to the number of bits of the selection signals SS0 to SS7. Information (“0” or “1”) of one bit of the selection signals SS0 to SS7 is stored in each of the fuse elements 70 to 77, 80 to 87, and 90 to 97. Note that “0” is stored as an initial value in each of the fuse elements 70 to 77, 80 to 87, and 90 to 97 in this example.

例えば、ヒューズ回路１２Ａのヒューズ素子７０〜７７には、第１温度の時（低温時）の特性を示す選択信号ＳＳ０〜ＳＳ７に対応する情報がそれぞれ記憶される。また、ヒューズ回路１２Ｂのヒューズ素子８０〜８７には、第２温度の時（高温時）の特性を示す選択信号ＳＳ０〜ＳＳ７に対応する情報がそれぞれ記憶される。同様に、ヒューズ回路１２Ｃのヒューズ素子９０〜９７には、選択信号ＳＳ０〜ＳＳ７に対応する情報が記憶される。   For example, the fuse elements 70 to 77 of the fuse circuit 12A store information corresponding to the selection signals SS0 to SS7 indicating the characteristics at the first temperature (at the low temperature). The fuse elements 80 to 87 of the fuse circuit 12B store information corresponding to the selection signals SS0 to SS7 indicating the characteristics at the second temperature (at the time of high temperature). Similarly, in the fuse elements 90 to 97 of the fuse circuit 12C, information corresponding to the selection signals SS0 to SS7 is stored.

図２に示す制御回路４１は、記憶回路１２に書き込まれた特性に基づいて、バーンイン試験実施可能な温度範囲における特性を推測する。本例の制御回路４１は、ヒューズ回路１２Ａ，１２Ｂに書き込まれた情報（つまり、低温時の特性と高温時の特性）を読み込み、それら２つの特性に基づいて、接合温度が所望の温度範囲に収まるときの特性を推測する。制御回路４１は、推測結果を記憶回路１２のヒューズ回路１２Ｃ（図３参照）に書き込む。   The control circuit 41 shown in FIG. 2 estimates the characteristic in the temperature range in which the burn-in test can be performed, based on the characteristic written in the memory circuit 12. The control circuit 41 of this example reads the information written in the fuse circuits 12A and 12B (that is, the characteristics at the low temperature and the characteristics at the high temperature), and the junction temperature falls within the desired temperature range based on those two characteristics. Guess the characteristics when it fits. The control circuit 41 writes the estimation result to the fuse circuit 12C (see FIG. 3) of the storage circuit 12.

制御回路４１は、バーンイン試験前において、バーンイン試験を実施する際の温度（バーンイン試験温度）のときの半導体集積回路装置１０の特性（遅延）を示す選択信号ＳＳ０〜ＳＳ７を入力する。制御回路４１は、バーンイン試験温度における特性を示す選択信号ＳＳ０〜ＳＳ７と、記憶回路１２に記憶された推測結果とを比較する。制御回路４１は、比較の結果、バーンイン試験温度における特性が推測結果と一致する場合には、その特性を示す選択信号ＳＳ０〜ＳＳ７をそのまま選択信号ＳＧ０〜ＳＧ７として選択回路６０に出力する。一方、制御回路４１は、比較の結果、バーンイン試験温度における特性が推測結果と一致しない場合には、推測結果の範囲内に収まるように変更した選択信号ＳＧ０〜ＳＧ７を選択回路６０に出力する。   The control circuit 41 receives selection signals SS0 to SS7 indicating characteristics (delay) of the semiconductor integrated circuit device 10 at the temperature (burn-in test temperature) at which the burn-in test is performed before the burn-in test. The control circuit 41 compares the selection signals SS0 to SS7 indicating the characteristics at the burn-in test temperature with the estimation results stored in the storage circuit 12. When the characteristic at the burn-in test temperature matches the inference result as a result of comparison, control circuit 41 outputs select signals SS0 to SS7 indicating the characteristic as it is to selection circuit 60 as select signals SG0 to SG7. On the other hand, when the characteristic at the burn-in test temperature does not match the estimation result as a result of comparison, control circuit 41 outputs to selection circuit 60 selection signals SG0 to SG7 modified to fall within the range of the estimation result.

分周回路５０は、Ｎ個（ここでは、７個）の分周器５１〜５７を有している。分周器５１〜５７には、クロック信号ＣＬＫとリセット信号ＲＥとが供給される。分周器５１〜５７は、所定の分周比に応じてクロック信号ＣＬＫを分周してクロック信号ＣＬＫ１〜ＣＬＫ７をそれぞれ生成する。分周器５１の分周比は、「（ｍ−１）／ｍ」に設定されている。ここで、ｍは整数であり、本例では８に設定されている。すなわち、本例の分周器５１の分周比は「７／８」に設定されている。同様に、分周器５２の分周比は「（ｍ−２）／ｍ（本例では、６／８）」に設定され、分周器５３の分周比は「（ｍ−３）／ｍ（本例では、５／８）」に設定され、分周器５４の分周比は「（ｍ−４）／ｍ（本例では、４／８）」に設定されている。分周器５５の分周比は「（ｍ−５）／ｍ（本例では、３／８）」に設定され、分周器５６の分周比は「（ｍ−６）／ｍ（本例では、２／８）」に設定され、分周器５７の分周比は「（ｍ−７）／ｍ（本例では、１／８）」に設定されている。このため、クロック信号ＣＬＫ１〜ＣＬＫ７の周波数は、クロック信号ＣＬＫ１＞ＣＬＫ２＞ＣＬＫ３＞ＣＬＫ４＞ＣＬＫ５＞ＣＬＫ６＞ＣＬＫ７の順に高くなる。   The divider circuit 50 includes N (here, seven) dividers 51 to 57. The clock signal CLK and the reset signal RE are supplied to the frequency dividers 51 to 57. The dividers 51 to 57 divide the clock signal CLK according to a predetermined dividing ratio to generate clock signals CLK1 to CLK7. The division ratio of the frequency divider 51 is set to “(m−1) / m”. Here, m is an integer and is set to 8 in this example. That is, the dividing ratio of the frequency divider 51 of this example is set to "7/8". Similarly, the dividing ratio of the divider 52 is set to “(m−2) / m (6/8 in this example)”, and the dividing ratio of the divider 53 is “(m−3) / The frequency division ratio is set to m (5/8 in this example), and the dividing ratio of the divider 54 is set to "(m-4) / m (4/8 in this example)". The dividing ratio of the frequency divider 55 is set to “(m−5) / m (3/8 in this example)”, and the dividing ratio of the frequency divider 56 is “(m−6) / m (this). In the example, “2/8)” is set, and the dividing ratio of the frequency divider 57 is set to “(m−7) / m (1⁄8 in this example)”. Therefore, the frequencies of the clock signals CLK1 to CLK7 increase in the order of the clock signals CLK1> CLK2> CLK3> CLK4> CLK5> CLK6> CLK7.

選択回路６０には、外部から入力されるクロック信号ＣＬＫがクロック信号ＣＬＫ０として供給されるとともに、分周器５１〜５７からクロック信号ＣＬＫ１〜ＣＬＫ７が供給される。すなわち、選択回路６０には、互いに異なる周波数を持つ８つのクロック信号ＣＬＫ０〜ＣＬＫ７が供給される。また、選択回路６０には、制御回路４１から選択信号ＳＧ０〜ＳＧ７が供給される。選択回路６０は、選択信号ＳＧ０〜ＳＧ７に基づいて、クロック信号ＣＬＫ０〜ＣＬＫ７のうち１つのクロック信号を選択し、選択したクロック信号をクロック信号ＣＬＫｏｕｔとして出力する。例えば、選択回路６０は、選択信号ＳＧ０〜ＳＧ７の信号レベルの組み合わせに応じて、クロック信号ＣＬＫ０〜ＣＬＫ７から１つのクロック信号（つまり、１つの周波数）を選択する。   To the selection circuit 60, the clock signal CLK input from the outside is supplied as the clock signal CLK0, and the clock signals CLK1 to CLK7 are supplied from the dividers 51 to 57. That is, eight clock signals CLK0 to CLK7 having different frequencies from each other are supplied to the selection circuit 60. Further, selection signals SG0 to SG7 are supplied from the control circuit 41 to the selection circuit 60. The selection circuit 60 selects one of the clock signals CLK0 to CLK7 based on the selection signals SG0 to SG7, and outputs the selected clock signal as the clock signal CLKout. For example, the selection circuit 60 selects one clock signal (that is, one frequency) from the clock signals CLK0 to CLK7 in accordance with the combination of the signal levels of the selection signals SG0 to SG7.

図５は、選択信号ＳＧ０〜ＳＧ７の信号レベルと、選択されるクロック信号ＣＬＫ０〜ＣＬＫ７との対応関係を示している。例えば、選択回路６０は、Ｈレベルの選択信号ＳＧ０に応答して、外部から入力されるクロック信号ＣＬＫ０をそのままクロック信号ＣＬＫｏｕｔとして出力する。同様に、選択回路６０は、Ｈレベルの選択信号ＳＧ１に応答してクロック信号ＣＬＫ１を選択し、Ｈレベルの選択信号ＳＧ２に応答してクロック信号ＣＬＫ２を選択し、Ｈレベルの選択信号ＳＧ３に応答してクロック信号ＣＬＫ３を選択する。また、選択回路６０は、Ｈレベルの選択信号ＳＧ４に応答してクロック信号ＣＬＫ４を選択し、Ｈレベルの選択信号ＳＧ５に応答してクロック信号ＣＬＫ５を選択し、Ｈレベルの選択信号ＳＧ６に応答してクロック信号ＣＬＫ６を選択し、Ｈレベルの選択信号ＳＧ７に応答してクロック信号ＣＬＫ７を選択する。   FIG. 5 shows the correspondence between the signal levels of the selection signals SG0 to SG7 and the selected clock signals CLK0 to CLK7. For example, in response to the selection signal SG0 of H level, the selection circuit 60 outputs the clock signal CLK0 input from the outside as it is as the clock signal CLKout. Similarly, selection circuit 60 selects clock signal CLK1 in response to selection signal SG1 at H level, selects clock signal CLK2 in response to selection signal SG2 at H level, and responds to selection signal SG3 at H level. To select the clock signal CLK3. Select circuit 60 selects clock signal CLK4 in response to select signal SG4 at H level, selects clock signal CLK5 in response to select signal SG5 at H level, and responds to select signal SG6 at H level. Then, the clock signal CLK6 is selected, and the clock signal CLK7 is selected in response to the H-level selection signal SG7.

なお、本実施形態において、ラッチ回路２０〜２７、遅延回路３０〜３７及び選択信号生成回路４０は遅延測定回路の一例、制御回路４１、分周回路５０（分周器５１〜５７）及び選択回路６０は周波数制御回路の一例である。ラッチ回路２０は第１ラッチ回路の一例、ラッチ回路２１〜２７は第２ラッチ回路の一例、クロック信号ＣＬＫは第１クロック信号の一例、クロック信号ＣＬＫ１〜ＣＬＫ７は第２クロック信号の一例、
次に、図６〜図１２に従って、半導体集積回路装置１０の試験方法について説明する。 In the present embodiment, the latch circuits 20 to 27, the delay circuits 30 to 37, and the selection signal generation circuit 40 are an example of the delay measurement circuit, the control circuit 41, the divider circuit 50 (dividers 51 to 57), and the selection circuit. 60 is an example of a frequency control circuit. The latch circuit 20 is an example of a first latch circuit, the latch circuits 21 to 27 are an example of a second latch circuit, the clock signal CLK is an example of a first clock signal, the clock signals CLK1 to CLK7 are an example of a second clock signal,
Next, a test method of the semiconductor integrated circuit device 10 will be described with reference to FIGS.

まず、バーンイン試験前に、上記第１温度（例えば、−４０℃）の環境下において、半導体集積回路装置１０の特性（遅延）を測定する（ステップＳ１）。この測定は、バーンイン試験前であればいつ実施してもよいが、例えばウェハ段階で実施する。本実施形態では、ウェハ段階で特性測定を実施する場合について説明する。   First, before the burn-in test, the characteristics (delay) of the semiconductor integrated circuit device 10 are measured under the environment of the first temperature (for example, -40.degree. C.) (step S1). This measurement may be performed anytime before the burn-in test, for example, at the wafer stage. In this embodiment, the case of performing the characteristic measurement at the wafer stage will be described.

図８に示すように、本例では、ウェハ段階において、複数の半導体集積回路装置１０が形成された半導体ウェハ１００に対して特性測定が実施される。この特性測定は、例えば、リーク電流の測定や遅延故障の検出等を低温環境下で実施するウェハ検査と並行して行うことができる。   As shown in FIG. 8, in the present example, characteristic measurement is performed on a semiconductor wafer 100 in which a plurality of semiconductor integrated circuit devices 10 are formed at the wafer stage. This characteristic measurement can be performed, for example, in parallel with the wafer inspection which carries out measurement of a leak current, detection of a delay fault, etc. in a low temperature environment.

ここで、図９に従って、半導体集積回路装置１０の特性（遅延）の測定方法について説明する。なお、図９では、説明を簡略化するために、８ビットの選択信号ＳＳ０〜ＳＳ７のうち５ビットの選択信号ＳＳ０〜ＳＳ４のみを図示し、それら選択信号ＳＳ０〜ＳＳ４に対応する出力信号Ｄ０〜Ｄ４及び遅延信号Ｄｄ１〜Ｄｄ４のみを図示している。   Here, a method of measuring the characteristics (delay) of the semiconductor integrated circuit device 10 will be described according to FIG. In FIG. 9, for simplification of the description, only 5-bit selection signals SS0 to SS4 among the 8 bit selection signals SS0 to SS7 are shown, and output signals D0 to D0 corresponding to those selection signals SS0 to SS4. Only D4 and the delay signals Dd1 to Dd4 are illustrated.

特性測定では、例えば、ウェハ検査を実施するテスタ１０１（図８参照）から所定の周波数を持つクロック信号ＣＬＫが半導体集積回路装置１０のクロック端子Ｐ１に供給されるとともに、テスタ１０１からリセット信号ＲＥがリセット端子Ｐ２に供給される。特性測定が開始される際には、まず、リセット信号ＲＥがＬレベルに遷移される（時刻ｔ１参照）。このＬレベルのリセット信号ＲＥに応答して、ラッチ回路２０〜２７及び分周器５１〜５７がリセットされ、出力信号Ｄ０〜Ｄ７が全てＬレベルとなる。このため、Ｈレベルの選択信号ＳＳ０及びＬレベルの選択信号ＳＳ１〜ＳＳ７が生成される。続いて、時刻ｔ１から所定期間経過後に、リセット信号ＲＥがＨレベルに遷移される（時刻ｔ２参照）。このＨレベルのリセット信号ＲＥに応答して、ラッチ回路２０〜２７がアクティブ状態になる（リセット解除）。このリセット解除は、例えば、クロック信号ＣＬＫとは非同期のタイミングで発生する。その後、クロック信号ＣＬＫの立ち上がりエッジが発生すると（時刻ｔ３参照）、初段のラッチ回路２０で電源電圧ＶＤＤレベルがラッチされ、ラッチ回路２０の出力信号Ｄ０がＬレベルからＨレベルに遷移される。   In the characteristic measurement, for example, a clock signal CLK having a predetermined frequency is supplied to a clock terminal P1 of the semiconductor integrated circuit device 10 from a tester 101 (see FIG. 8) which performs wafer inspection, and a reset signal RE from the tester 101. It is supplied to the reset terminal P2. When the characteristic measurement is started, first, the reset signal RE is transited to L level (see time t1). In response to the L level reset signal RE, the latch circuits 20 to 27 and the frequency dividers 51 to 57 are reset, and all the output signals D0 to D7 become L level. Therefore, the H level select signal SS0 and the L level select signals SS1 to SS7 are generated. Subsequently, after a predetermined period has elapsed from time t1, the reset signal RE is transited to H level (see time t2). In response to the H level reset signal RE, the latch circuits 20 to 27 become active (reset release). This reset cancellation occurs, for example, at a timing asynchronous with the clock signal CLK. Thereafter, when the rising edge of the clock signal CLK occurs (see time t3), the power supply voltage VDD level is latched by the latch circuit 20 of the first stage, and the output signal D0 of the latch circuit 20 is transitioned from L level to H level.

次いで、次のクロック信号ＣＬＫの立ち上がりエッジが発生すると（時刻ｔ４参照）、その立ち上がりエッジに応答して、２段目のラッチ回路２１〜２７で遅延信号Ｄｄ１〜Ｄｄ７（つまり、出力信号Ｄ０に所定の遅延量を与えた信号）がラッチされる。このとき、ラッチ回路２１〜２７では、遅延回路３１〜３７における遅延量に応じて、Ｈレベルの信号を取り込めないラッチ回路が発生する場合がある。すなわち、時刻ｔ３から時刻ｔ４までの第１期間Ｔ１に、ＬレベルからＨレベルに遷移しない遅延信号Ｄｄ１〜Ｄｄ７が発生する場合がある。換言すると、遅延回路３１〜３７における遅延量が第１期間Ｔ１よりも長くなると、時刻ｔ４までに遅延信号Ｄｄ１〜Ｄｄ７がＨレベルに遷移せずに、Ｈレベルの信号を取り込めないラッチ回路２１〜２７が発生する。図９に示した例では、第１期間Ｔ１において遅延信号Ｄｄ１，Ｄｄ２，Ｄｄ３がこの順番でＨレベルに遷移し、時刻ｔ４の後に遅延信号Ｄｄ４がＨレベルに遷移する。なお、遅延信号Ｄｄ４がＨレベルに遷移した後に、図示を省略した遅延信号Ｄｄ５，Ｄｄ６，Ｄｄ７がこの順番でＨレベルに遷移する。このため、図９に示した例では、時刻ｔ４におけるクロック信号ＣＬＫの立ち上がりエッジに応答して、ラッチ回路２１〜２３でＨレベルの遅延信号Ｄｄ１〜Ｄｄ３が取り込まれ、ラッチ回路２４〜２７でＬレベルの遅延信号Ｄｄ４〜Ｄｄ７が取り込まれる。すると、ラッチ回路２１〜２３からＨレベルの出力信号Ｄ１〜Ｄ３が出力され、ラッチ回路２４〜２７からＬレベルの出力信号Ｄ４〜Ｄ７が出力される。これら出力信号Ｄ１〜Ｄ７の信号レベルの組み合わせに応じて、選択信号生成回路４０は、Ｈレベルの選択信号ＳＳ３及びＬレベルの選択信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ４〜ＳＳ７を生成する（図４参照）。   Next, when the next rising edge of clock signal CLK occurs (see time t4), in response to the rising edge, delay signals Dd1 to Dd7 (that is, output signal D0 are predetermined in the second stage latch circuits 21 to 27). Signal) is latched. At this time, in the latch circuits 21 to 27, depending on the delay amount in the delay circuits 31 to 37, a latch circuit which can not take in the H level signal may be generated. That is, in the first period T1 from time t3 to time t4, delay signals Dd1 to Dd7 which do not transit from L level to H level may be generated. In other words, when the delay amount in delay circuits 31 to 37 becomes longer than first period T1, latch circuits 21 to 21 which can not capture H level signals without delay signals Dd1 to Dd7 transitioning to H level by time t4. 27 occurs. In the example shown in FIG. 9, the delay signals Dd1, Dd2 and Dd3 transit to the H level in this order in the first period T1, and the delay signal Dd4 transits to the H level after time t4. Note that, after the delay signal Dd4 transitions to the H level, the delay signals Dd5, Dd6, and Dd7 (not shown) transition to the H level in this order. Therefore, in the example shown in FIG. 9, in response to the rising edge of clock signal CLK at time t4, latch circuits 21-23 receive H-level delayed signals Dd1-Dd3, and latch circuits 24-27 show L Level delay signals Dd4 to Dd7 are taken. Then, output signals D1 to D3 at H level are output from the latch circuits 21 to 23, and output signals D4 to D7 at L level are output from the latch circuits 24 to 27. Select signal generation circuit 40 generates select signal SS3 at the H level and select signals SS0, SS1, SS2, SS4 to SS7 at the L level according to the combination of the signal levels of these output signals D1 to D7 (see FIG. 4). ).

ここで、上述したように、遅延回路３１〜３７における遅延量は、環境温度に依存して変化するとともに、半導体集積回路装置１０のプロセス条件に依存して変化する。例えば、遅延回路３１〜３７における遅延量は、環境温度が同一である場合には、プロセス条件がファスト条件側に向かうほど小さくなる。このため、プロセス条件がファスト条件側に向かうほど、時刻ｔ４でＨレベルの信号を取り込むことのできるラッチ回路の個数が多くなる。このように、プロセス条件に応じて、出力信号Ｄ１〜Ｄ７の信号レベルの組み合わせが変化する。このため、それら出力信号Ｄ１〜Ｄ７の信号レベルの組み合わせに応じて生成した選択信号ＳＳ０〜ＳＳ７は、半導体集積回路装置１０のプロセス条件を反映しており、そのプロセス条件に応じて変動する半導体集積回路装置１０の遅延を反映している。例えば、Ｈレベルとなる選択信号が選択信号ＳＳ０〜ＳＳ７のうち選択信号ＳＳ０側に近づくほど半導体集積回路装置１０の遅延が大きい特性（スロー条件）であることを示し、Ｈレベルとなる選択信号が選択信号ＳＳ７側に近づくほど半導体集積回路装置１０の遅延が小さい特性（ファスト条件）であることを示す。   Here, as described above, the delay amount in the delay circuits 31 to 37 changes depending on the environmental temperature and also changes depending on the process conditions of the semiconductor integrated circuit device 10. For example, when the environmental temperature is the same, the delay amount in the delay circuits 31 to 37 becomes smaller as the process condition goes to the fast condition side. For this reason, as the process condition goes to the fast condition side, the number of latch circuits which can take in the H level signal at time t4 increases. Thus, the combination of the signal levels of the output signals D1 to D7 changes in accordance with the process conditions. Therefore, the selection signals SS0 to SS7 generated according to the combination of the signal levels of the output signals D1 to D7 reflect the process conditions of the semiconductor integrated circuit device 10, and the semiconductor integrated varies according to the process conditions. The delay of the circuit device 10 is reflected. For example, it indicates that the characteristic (slow condition) that the delay of the semiconductor integrated circuit device 10 is larger as the selection signal which becomes H level gets closer to the selection signal SS0 side among the selection signals SS0 to SS7, the selection signal becomes H level It shows that the characteristic (fast condition) of the delay of the semiconductor integrated circuit device 10 is smaller as the selection signal SS7 side is approached.

ステップＳ１では、以上説明した特性測定を、環境温度（周囲温度）が常温よりも低い第１温度（低温）の環境下で実施する。すなわち、ステップＳ１で生成される選択信号ＳＳ０〜ＳＳ７は、低温時における半導体集積回路装置１０の特性（遅延）を示している。このとき、本例では、選択信号生成回路４０からＨレベルの選択信号ＳＳ７及びＬレベルの選択信号ＳＳ０〜ＳＳ６が出力されるものとする。   In step S1, the characteristic measurement described above is performed under an environment of a first temperature (low temperature) in which the ambient temperature (ambient temperature) is lower than normal temperature. That is, the selection signals SS0 to SS7 generated in step S1 indicate the characteristics (delay) of the semiconductor integrated circuit device 10 at low temperature. At this time, in this example, it is assumed that the selection signal SS7 at the H level and the selection signals SS0 to SS6 at the L level are output from the selection signal generation circuit 40.

続いて、制御回路４１は、低温時の特性を示す選択信号ＳＳ０〜ＳＳ７を記憶回路１２に書き込む（ステップＳ２）。具体的には、図１０（ａ）に示すように、制御回路４１は、ステップＳ１で選択信号生成回路４０から入力された選択信号ＳＳ０〜ＳＳ７（つまり、Ｈレベルの選択信号ＳＳ７及びＬレベルの選択信号ＳＳ０〜ＳＳ６）を、記憶回路１２のヒューズ回路１２Ａに書き込む。より具体的には、ヒューズ回路１２Ａ内のヒューズ素子７０〜７７のうち、Ｈレベルの選択信号ＳＳ７に対応するヒューズ素子７７のみに「１」の情報を書き込む。   Subsequently, the control circuit 41 writes selection signals SS0 to SS7 indicating the characteristics at the low temperature into the memory circuit 12 (step S2). Specifically, as shown in FIG. 10A, the control circuit 41 selects the selection signals SS0 to SS7 input from the selection signal generation circuit 40 in step S1 (that is, the selection signal SS7 at H level and L level). The selection signals SS0 to SS6) are written to the fuse circuit 12A of the memory circuit 12. More specifically, among the fuse elements 70 to 77 in the fuse circuit 12A, the information of "1" is written only to the fuse element 77 corresponding to the H-level selection signal SS7.

次いで、上記第１温度（例えば、−４０℃）の環境下において、テスタ１０１による半導体集積回路装置１０の良否判定が実施される（ステップＳ３）。テスタ１０１は、例えば、ウェハ段階の半導体集積回路装置１０に形成された内部回路１３にプローブ針を介して電気信号を供給するとともに、プローブ針を介して内部回路１３から出力される信号を受け取り、その受け取った信号に基づいて内部回路１３の動作を検査することにより、半導体集積回路装置１０の良否を判定する。この良否判定において不良品と判定された場合には（ステップＳ３でＦａｉｌ）、その半導体集積回路装置１０に対する試験を終了する。一方、良否判定において良品と判定された場合には（ステップＳ３でＰａｓｓ）、ステップＳ４に移る。   Then, under the environment of the first temperature (for example, -40.degree. C.), the pass / fail determination of the semiconductor integrated circuit device 10 by the tester 101 is performed (step S3). The tester 101 supplies, for example, an electrical signal to the internal circuit 13 formed in the wafer stage semiconductor integrated circuit device 10 via the probe needle, and receives a signal output from the internal circuit 13 via the probe needle. Whether the semiconductor integrated circuit device 10 is good or bad is determined by inspecting the operation of the internal circuit 13 based on the received signal. If it is determined that the product is a defective product in the quality determination (Fail in step S3), the test on the semiconductor integrated circuit device 10 is ended. On the other hand, when it is determined that the product is non-defective in the pass / fail determination (Pass in step S3), the process proceeds to step S4.

次に、バーンイン試験前に、環境温度が第１温度及び常温よりも高い第２温度（例えば、８５℃）の環境下において、半導体集積回路装置１０の特性を測定する（ステップＳ４）。このときに生成される選択信号ＳＳ０〜ＳＳ７は、高温時における半導体集積回路装置１０の特性（遅延）を示している。本例では、選択信号生成回路４０からＨレベルの選択信号ＳＳ６及びＬレベルの選択信号ＳＳ０〜ＳＳ５，ＳＳ７が出力されるものとする。   Next, before the burn-in test, the characteristics of the semiconductor integrated circuit device 10 are measured in an environment at a second temperature (for example, 85 ° C.) where the environmental temperature is higher than the first temperature and normal temperature (step S4). The selection signals SS0 to SS7 generated at this time indicate the characteristics (delay) of the semiconductor integrated circuit device 10 at high temperatures. In this example, it is assumed that the selection signal SS6 at the H level and the selection signals SS0 to SS5 and SS7 at the L level are output from the selection signal generation circuit 40.

なお、高温環境下における特性測定は、低温環境下における特性測定（ステップＳ１参照）と同様に、バーンイン試験前であればいつ実施してもよいが、例えばウェハ段階で実施する。例えば、特性測定は、高温環境下で実施されるウェハ検査と並行して行うことができる。   The characteristic measurement under the high temperature environment may be performed at any time before the burn-in test as in the characteristic measurement under the low temperature environment (see step S1), but it is performed, for example, at the wafer stage. For example, property measurements can be performed in parallel with wafer inspection performed in a high temperature environment.

続いて、制御回路４１は、高温時の特性を示す選択信号ＳＳ０〜ＳＳ７を記憶回路１２に書き込む（ステップＳ５）。具体的には、図１０（ｂ）に示すように、制御回路４１は、ステップＳ４で生成された選択信号ＳＳ０〜ＳＳ７（つまり、Ｈレベルの選択信号ＳＳ６及びＬレベルの選択信号ＳＳ０〜ＳＳ５，ＳＳ７）を、記憶回路１２のヒューズ回路１２Ｂに書き込む。より具体的には、ヒューズ回路１２Ｂ内のヒューズ素子８０〜８７のうち、Ｈレベルの選択信号ＳＳ６に対応するヒューズ素子８６のみに「１」の情報を書き込む。   Subsequently, the control circuit 41 writes the selection signals SS0 to SS7 indicating the characteristics at the time of high temperature into the memory circuit 12 (step S5). Specifically, as shown in FIG. 10B, the control circuit 41 selects the selection signals SS0 to SS7 generated in step S4 (that is, the selection signal SS6 at H level and the selection signals SS0 to SS5 at L level, Write SS7) to the fuse circuit 12B of the memory circuit 12. More specifically, among the fuse elements 80 to 87 in the fuse circuit 12B, the information of "1" is written only to the fuse element 86 corresponding to the H-level selection signal SS6.

次いで、上記第２温度の環境下において、テスタ１０１による半導体集積回路装置１０の良否判定が実施される（ステップＳ６）。この良否判定において不良品と判定された場合には（ステップＳ６でＦａｉｌ）、その半導体集積回路装置１０に対する試験を終了する。一方、良否判定において良品と判定された場合には（ステップＳ６でＰａｓｓ）、ステップＳ７に移る。   Then, under the environment of the second temperature, the tester 101 determines whether the semiconductor integrated circuit device 10 is good or bad (step S6). If it is determined that the product is defective in the quality determination (Fail in step S6), the test on the semiconductor integrated circuit device 10 is ended. On the other hand, when it is determined that the product is non-defective in the pass / fail determination (Pass in step S6), the process proceeds to step S7.

次に、制御回路４１は、第１温度（例えば、−４０℃）時の特性と、第２温度（例えば、８５℃）時の特性とに基づいて、半導体集積回路装置１０の接合温度が所望の温度範囲内に収まる半導体集積回路装置１０の特性を推測する（ステップＳ７）。以下に、ステップＳ７における半導体集積回路装置１０の特性推測方法の一例について説明する。   Next, in the control circuit 41, the junction temperature of the semiconductor integrated circuit device 10 is desired based on the characteristics at the first temperature (for example, -40.degree. C.) and the characteristics at the second temperature (for example, 85.degree. C.). The characteristics of the semiconductor integrated circuit device 10 falling within the above temperature range are estimated (step S7). An example of the method of estimating the characteristics of the semiconductor integrated circuit device 10 in step S7 will be described below.

図７に示すステップＳ２１において、まず、制御回路４１は、ヒューズ回路１２Ａに記憶された情報（つまり、第１温度時の特性）と、ヒューズ回路１２Ｂに記憶された情報（つまり、第２温度時の特性）とを読み込む。本例の制御回路４１は、ヒューズ回路１２Ａから選択信号ＳＳ０〜ＳＳ７＝１０００００００という特性を読み出すとともに、ヒューズ回路１２Ｂから選択信号ＳＳ０〜ＳＳ７＝０１００００００という特性を読み出す。   In step S21 shown in FIG. 7, first, the control circuit 41 controls the information stored in the fuse circuit 12A (that is, the characteristics at the first temperature) and the information stored in the fuse circuit 12B (that is, the second temperature). And its characteristics). The control circuit 41 of this example reads the characteristics of the selection signals SS0 to SS7 = 10000000 from the fuse circuit 12A, and reads the characteristics of the selection signals SS0 to SS7 = 01000000 from the fuse circuit 12B.

次に、制御回路４１は、読み出した特性に基づいて、第１温度時（低温時）における半導体集積回路装置１０の電力と、第２温度時（高温時）における半導体集積回路装置１０の電力とを算出する（ステップＳ２２）。例えば、制御回路４１は、読み出した特性と、内部回路１３に含まれる部品の仕様、いわゆるデータシート等の情報とに基づいて、低温時の電力と高温時の電力とを算出する。ここで、データシートには、例えば、プロセス条件、温度、電圧、リーク電流、動作時消費電力等が記憶されている。本工程における電力の算出方法の一例を以下に説明する。   Next, based on the read characteristics, the control circuit 41 controls the power of the semiconductor integrated circuit device 10 at the first temperature (at the low temperature) and the power of the semiconductor integrated circuit device 10 at the second temperature (at the high temperature). Is calculated (step S22). For example, the control circuit 41 calculates the power at the low temperature and the power at the high temperature based on the read characteristics and the specifications of the components included in the internal circuit 13, that is, information such as a so-called data sheet. Here, the data sheet stores, for example, process conditions, temperatures, voltages, leak currents, and operating power consumption. An example of the calculation method of the electric power in this process is demonstrated below.

本工程では、電力を以下の式により算出することができる。
電力＝定常消費電力＋動作消費電力 …（１）
ここで、上記式１における定常消費電力及び動作消費電力は、例えば以下の式により算出することができる。 In this process, the power can be calculated by the following equation.
Power = stationary power consumption + operating power consumption (1)
Here, the steady power consumption and the operation power consumption in the equation 1 can be calculated, for example, by the following equation.

定常消費電力＝（リーク電流）×（回路規模）×（電圧） …（２）
動作消費電力＝（パラメータ）×（回路規模）×（周波数）×（動作率） …（３）
上記式３におけるパラメータは、温度（第１温度又は第２温度）と予め設定した電圧とによって決定されるデータシートのパラメータである。また、上記式３における周波数は、記憶回路１２から読み出した特性に基づいて算出される。このため、上記式１〜式３により算出される低温（第１温度）時の電力は、第１温度時における半導体集積回路装置１０の特性（遅延）と、その特性を測定した温度（つまり、第１温度）とを反映した値となる。また、上記式１〜式３により算出される高温（第２温度）時の電力は、第２温度時における半導体集積回路装置１０の特性（遅延）と、その特性を測定した温度（つまり、第２温度）とを反映した値となる。 Steady-state power consumption = (leakage current) × (circuit size) × (voltage) (2)
Operating power consumption = (parameter) × (circuit size) × (frequency) × (operation rate) (3)
The parameters in the above Equation 3 are parameters of a data sheet determined by the temperature (first temperature or second temperature) and a preset voltage. Further, the frequency in the above equation 3 is calculated based on the characteristic read out from the memory circuit 12. For this reason, the power at low temperature (first temperature) calculated by Equations 1 to 3 is the characteristic (delay) of the semiconductor integrated circuit device 10 at the first temperature and the temperature at which the characteristic is measured (that is, It becomes a value reflecting the first temperature). Further, the power at high temperature (second temperature) calculated by Equations 1 to 3 is the characteristic (delay) of the semiconductor integrated circuit device 10 at the second temperature and the temperature at which the characteristic is measured (that is, (2) temperature is reflected.

続いて、制御回路４１は、第１温度時の電力と、第２温度時の電力とに基づいて、半導体集積回路装置１０の接合温度が所望の温度範囲（例えば、最大動作保証温度以上最大定格温度未満の温度範囲）内の温度となるときの電力を算出（推測）する（ステップＳ２３）。例えば、制御回路４１は、第１温度時の電力と第２温度時の電力との比（電力比）に基づいて、接合温度がバーンイン試験の実施可能な温度範囲内の温度であるときの電力を算出する。具体的には、制御回路４１は、上記電力比と、第１温度と第２温度との温度差と、第１温度又は第２温度と最大動作保証温度との温度差とに基づいて、接合温度が最大動作保証温度であるときの電力を算出（推測）する。また、制御回路４１は、上記電力比と、第１温度と第２温度との温度差と、第１温度又は第２温度と最大定格温度との温度差とに基づいて、接合温度が最大定格温度であるときの電力を算出（推測）する。   Subsequently, the control circuit 41 sets the junction temperature of the semiconductor integrated circuit device 10 to a desired temperature range (for example, the maximum operation guarantee temperature or more and the maximum rating) based on the power at the first temperature and the power at the second temperature. The power at which the temperature falls within the temperature range below the temperature) is calculated (estimated) (step S23). For example, based on the ratio (power ratio) of the power at the first temperature to the power at the second temperature, the control circuit 41 determines the power when the junction temperature is within the temperature range in which the burn-in test can be performed. Calculate Specifically, the control circuit 41 performs junction based on the power ratio, the temperature difference between the first temperature and the second temperature, and the temperature difference between the first temperature or the second temperature and the maximum operation guarantee temperature. Calculate (estimate) the power when the temperature is at the maximum operation guaranteed temperature. In addition, the control circuit 41 is rated at the maximum junction temperature based on the power ratio, the temperature difference between the first temperature and the second temperature, and the temperature difference between the first temperature or the second temperature and the maximum rated temperature. Calculate (estimate) the power at the temperature.

次いで、制御回路４１は、ステップＳ２３で算出した電力に基づいて、バーンイン試験を実施可能な周波数（動作周波数）を算出する（ステップＳ２４）。例えば、制御回路４１は、接合温度が最大動作保証温度であるときの電力に基づいて、バーンイン試験を実施可能な周波数の下限値を算出（推測）する。また、制御回路４１は、接合温度が最大定格温度であるときの電力に基づいて、バーンイン試験を実施可能な周波数の上限値を算出（推測）する。   Next, the control circuit 41 calculates a frequency (operating frequency) at which the burn-in test can be performed, based on the power calculated in step S23 (step S24). For example, the control circuit 41 calculates (estimates) the lower limit value of the frequency at which the burn-in test can be performed, based on the power when the junction temperature is the maximum operation guarantee temperature. Further, the control circuit 41 calculates (estimates) the upper limit value of the frequency at which the burn-in test can be performed, based on the power when the junction temperature is at the maximum rated temperature.

そして、制御回路４１は、バーンイン試験を実施可能な周波数に基づいて、バーンイン試験を実施可能な半導体集積回路装置１０の特性（遅延）を推測する（ステップＳ２５）。例えば、制御回路４１は、バーンイン試験を実施可能な周波数の下限値及び上限値に基づいて、接合温度が最大動作保証温度以上最大定格温度未満の温度範囲内の温度になるときの特性の範囲を算出する。本例では、選択信号ＳＳ５〜ＳＳ７のいずれか１つがＨレベルとなる特性が最大動作保証温度未満の温度範囲の特性であると推測され、選択信号ＳＳ０，ＳＳ１のいずれか１つがＨレベルとなる特性が最大定格温度以上の温度範囲の特性であると推測される。すなわち、本例では、選択信号ＳＳ２〜ＳＳ４のいずれか１つがＨレベルとなる特性が、バーンイン試験を実施可能な特性であると推測される。   Then, the control circuit 41 estimates the characteristic (delay) of the semiconductor integrated circuit device 10 capable of performing the burn-in test based on the frequency at which the burn-in test can be performed (step S25). For example, based on the lower limit value and the upper limit value of the frequency at which the burn-in test can be performed, the control circuit 41 determines the range of characteristics when the junction temperature becomes a temperature within the temperature range above the maximum operation guarantee temperature and below the maximum rated temperature. calculate. In this example, it is assumed that the characteristic in which any one of selection signals SS5 to SS7 is at H level is the characteristic in the temperature range below the maximum operation guaranteed temperature, and any one of selection signals SS0 and SS1 is at H level. It is presumed that the characteristic is a characteristic in the temperature range above the maximum rated temperature. That is, in this example, it is assumed that the characteristic in which any one of the selection signals SS2 to SS4 is at the H level is the characteristic capable of performing the burn-in test.

次に、図６に示すステップＳ８において、制御回路４１は、推測した特性を記憶回路１２のヒューズ回路１２Ｃに書き込む。例えば図１０（ｃ）に示すように、制御回路４１は、バーンイン試験を実施できない温度範囲（つまり、最大動作保証温度未満の温度範囲、及び最大定格温度以上の温度範囲）の特性であると推測された選択信号ＳＳ０〜ＳＳ７に対応するヒューズ素子９０〜９７に「１」の情報を書き込む。本例では、最大動作保証温度未満の温度範囲の遅延特性であると推測された選択信号ＳＳ５〜ＳＳ７に対応するヒューズ素子９５〜９７に「１」の情報を書き込む。また、最大定格温度以上の温度範囲の特性であると推測された選択信号ＳＳ０，ＳＳ１に対応するヒューズ素子９０，９１に「１」の情報を書き込む。これにより、バーンイン試験を実施可能な特性であると推測された選択信号ＳＳ２〜ＳＳ４に対応するヒューズ素子９２〜９４には初期値である「０」の情報が書き込まれたことになる。すなわち、「０」の情報が書き込まれたヒューズ素子９２〜９４に対応する選択信号ＳＳ２〜ＳＳ４のいずれか１つがＨレベルである場合には、バーンイン試験を実施可能な温度範囲の特性であると判断することができる。   Next, in step S8 shown in FIG. 6, the control circuit 41 writes the estimated characteristic to the fuse circuit 12C of the memory circuit 12. For example, as shown in FIG. 10C, the control circuit 41 estimates that the characteristic is a temperature range in which the burn-in test can not be performed (that is, a temperature range below the maximum operation guaranteed temperature and a temperature range above the maximum rated temperature). The information “1” is written to fuse elements 90 to 97 corresponding to selected signals SS0 to SS7. In this example, the information “1” is written to the fuse elements 95 to 97 corresponding to the selection signals SS5 to SS7 estimated to have delay characteristics in the temperature range below the maximum operation guarantee temperature. Further, the information “1” is written to the fuse elements 90 and 91 corresponding to the selection signals SS0 and SS1 estimated to be the characteristics of the temperature range above the maximum rated temperature. As a result, information “0”, which is an initial value, is written to fuse elements 92 to 94 corresponding to select signals SS2 to SS4 which are estimated to be characteristics capable of performing a burn-in test. That is, if any one of selection signals SS2 to SS4 corresponding to fuse elements 92 to 94 in which information "0" is written is at H level, it is assumed that the characteristic is within the temperature range in which the burn-in test can be performed. It can be judged.

続いて、バーンイン試験を実施可能な温度範囲の特性が書き込まれた半導体集積回路装置１０がパッケージ化され、そのパッケージ化された半導体集積回路装置１０の良否判定が実施される（ステップＳ９）。この良否判定は、常温（例えば、１５〜２５℃）の環境下で実施される。また、本ステップの良否判定は、バーンイン試験前に実施される。この良否判定において不良品と判定された場合には（ステップＳ９でＦａｉｌ）、その半導体集積回路装置１０に対する試験を終了する。一方、良否判定において良品と判定された場合には（ステップＳ９でＰａｓｓ）、ステップＳ１０に移る。   Subsequently, the semiconductor integrated circuit device 10 in which the characteristics of the temperature range in which the burn-in test can be performed is written is packaged, and the quality determination of the packaged semiconductor integrated circuit device 10 is performed (step S9). This quality determination is performed under an environment of normal temperature (for example, 15 to 25 ° C.). Moreover, the quality determination of this step is implemented before a burn-in test. When it is determined that the product is a defective product in the quality determination (Fail in step S9), the test on the semiconductor integrated circuit device 10 is ended. On the other hand, when it is determined that the product is non-defective in the pass / fail determination (Pass in step S9), the process proceeds to step S10.

ステップＳ１０では、まず、図１１に示すように、ステップＳ９で良品と判定された半導体集積回路装置１０をバーンインボード１１０に搭載する。ここで、バーンインボード１１０は、ＩＣソケット１１２がマトリクス状に取り付けられた試験基板１１１を有している。試験基板１１１の一つの辺には、半導体集積回路装置１０に電力や信号を供給する金端子群１１３が設けられている。そして、各ＩＣソケット１１２にパッケージ化された半導体集積回路装置１０が接続される。   In step S10, first, as shown in FIG. 11, the semiconductor integrated circuit device 10 determined to be non-defective in step S9 is mounted on the burn-in board 110. Here, the burn-in board 110 has a test substrate 111 on which IC sockets 112 are attached in a matrix. On one side of the test substrate 111, a gold terminal group 113 for supplying power and signals to the semiconductor integrated circuit device 10 is provided. Then, the semiconductor integrated circuit devices 10 packaged in each IC socket 112 are connected.

ステップＳ１０では、続いて、バーンイン試験を実施する際の温度（バーンイン試験温度）と同じ温度環境下において、ステップＳ１，Ｓ４における特性測定と同様の条件により、ＩＣソケット１１２に接続された半導体集積回路装置１０に対して特性測定を実施する。すなわち、環境温度が第２温度よりも高いバーンイン試験温度（第３温度）の環境下において、ステップＳ１，Ｓ４における特性測定と同一の周波数のクロック信号ＣＬＫを用いて、パッケージ化された半導体集積回路装置１０に対して特性測定を実施する。なお、バーンイン試験温度は、例えば１２５℃に設定されている。また、クロック信号ＣＬＫの周波数は、例えば、スロー条件の半導体集積回路装置１０であっても、その半導体集積回路装置１０の接合温度が最大動作保証温度以上の温度を確保することのできる周波数に設定されている。例えば、本工程の特性測定では、複数の半導体集積回路装置１０が搭載されたバーンインボード１１０が恒温槽内に配備され、恒温槽内の温度がバーンイン試験温度に設定された状態で、パッケージ検査を実施するテスタ１１５から金端子群１１３を介して半導体集積回路装置１０にクロック信号ＣＬＫ、リセット信号ＲＥ及び電力が供給される。そして、クロック生成回路１１では、ステップＳ１，Ｓ４と同様に、半導体集積回路装置１０における遅延に応じた選択信号ＳＳ０〜ＳＳ７が生成される。このときに生成される選択信号ＳＳ０〜ＳＳ７は、バーンイン試験温度における半導体集積回路装置１０の特性を示している。   In step S10, the semiconductor integrated circuit connected to IC socket 112 under the same conditions as the characteristic measurement in steps S1 and S4 under the same temperature environment as the temperature (burn-in test temperature) at which the burn-in test is subsequently performed. Perform characteristic measurements on the device 10. That is, the semiconductor integrated circuit packaged using clock signal CLK having the same frequency as the characteristic measurement in steps S1 and S4 under the environment of burn-in test temperature (third temperature) where the environmental temperature is higher than the second temperature. Perform characteristic measurements on the device 10. The burn-in test temperature is set to 125 ° C., for example. Further, the frequency of clock signal CLK is set, for example, to a frequency at which the junction temperature of semiconductor integrated circuit device 10 can ensure a temperature higher than the maximum operation guarantee temperature even in semiconductor integrated circuit device 10 under slow conditions. It is done. For example, in the characteristic measurement of this process, the package inspection is performed in a state where the burn-in board 110 on which the plurality of semiconductor integrated circuit devices 10 are mounted is installed in the thermostat and the temperature in the thermostat is set to the burn-in test temperature. The clock signal CLK, the reset signal RE and the power are supplied to the semiconductor integrated circuit device 10 from the tester 115 to be implemented through the gold terminal group 113. Then, in the clock generation circuit 11, as in steps S1 and S4, the selection signals SS0 to SS7 corresponding to the delay in the semiconductor integrated circuit device 10 are generated. The selection signals SS0 to SS7 generated at this time indicate the characteristics of the semiconductor integrated circuit device 10 at the burn-in test temperature.

次いで、制御回路４１は、ステップＳ１０で測定した特性が、ステップＳ７で推測した特性と一致するか否かを判定する（ステップＳ１１）。例えば、制御回路４１は、ヒューズ回路１２Ｃに記憶された情報（つまり、バーンイン試験を実施可能と推測された特性）を読み出し、その特性とステップＳ１０で測定された特性（つまり、バーンイン試験温度における特性）とを比較する。このとき、図１０（ｄ）に示すように、ステップＳ１０で生成された選択信号ＳＳ０〜ＳＳ７が、選択信号ＳＳ４のみがＨレベルとなる特性である場合には、ステップＳ７で推測された特性（ここでは、選択信号ＳＳ２〜ＳＳ４のいずれか１つがＨレベルとなる特性）と一致する（ステップＳ１１でＹＥＳ）。この場合には、ステップＳ１２に移る。   Next, the control circuit 41 determines whether the characteristic measured in step S10 matches the characteristic estimated in step S7 (step S11). For example, the control circuit 41 reads the information stored in the fuse circuit 12C (that is, the characteristic assumed to be capable of performing the burn-in test), and the characteristic and the characteristic measured in step S10 (that is, the characteristic at the burn-in test temperature) Compare with). At this time, as shown in FIG. 10D, if the selection signals SS0 to SS7 generated in step S10 have the characteristic that only the selection signal SS4 is at H level, the characteristics estimated in step S7 ( Here, it corresponds to the characteristic that one of the selection signals SS2 to SS4 becomes H level (YES in step S11). In this case, the process proceeds to step S12.

ステップＳ１２では、まず、ステップＳ１０で生成された選択信号ＳＳ０〜ＳＳ７がそのまま選択信号ＳＧ０〜ＳＧ７として選択回路６０に供給され、それら選択信号ＳＧ０〜ＳＧ７により選択されるクロック信号ＣＬＫ０〜ＣＬＫ７がクロック信号ＣＬＫｏｕｔとして出力される。すなわち、本例では、選択信号ＳＧ０〜ＳＧ７＝０００１００００（選択信号ＳＳ０〜ＳＳ７＝０００１００００）によって、クロック信号ＣＬＫ４がクロック信号ＣＬＫｏｕｔとして選択される。これにより、バーンイン試験時に内部回路１３の回路動作を行う周波数（動作周波数）は、（ｍ−４）／ｍの分周比に応じてクロック信号ＣＬＫを分周して生成されたクロック信号ＣＬＫ４が持つ周波数に設定される。そして、ステップＳ１２では、ステップＳ１０で生成された選択信号ＳＳ０〜ＳＳ７により選択された周波数でバーンイン試験が実施される。これにより、半導体集積回路装置１０の接合温度が所望の温度範囲（最大動作保証温度以上最大定格温度未満の温度範囲）に収まるように設定された周波数でバーンイン試験を実施することができる。   In step S12, first, the selection signals SS0 to SS7 generated in step S10 are directly supplied as the selection signals SG0 to SG7 to the selection circuit 60, and the clock signals CLK0 to CLK7 selected by the selection signals SG0 to SG7 are clock signals. It is output as CLKout. That is, in this example, the clock signal CLK4 is selected as the clock signal CLKout by the selection signals SG0 to SG7 = 00010000 (selection signals SS0 to SS7 = 00010000). Thus, the frequency (operating frequency) at which the circuit operation of the internal circuit 13 is performed at the time of burn-in test is the clock signal CLK4 generated by dividing the clock signal CLK according to the division ratio of (m-4) / m. It is set to the frequency it has. Then, in step S12, a burn-in test is performed at the frequency selected by the selection signals SS0 to SS7 generated in step S10. Thus, the burn-in test can be performed at a frequency set such that the junction temperature of semiconductor integrated circuit device 10 falls within a desired temperature range (a temperature range above the maximum operation guarantee temperature and below the maximum rated temperature).

一方、図１０（ｅ）に示すように、ステップＳ１０で生成された選択信号ＳＳ０〜ＳＳ７が、選択信号ＳＳ１のみがＨレベルとなる特性である場合には、ステップＳ７で推測された特性（ここでは、選択信号ＳＳ２〜ＳＳ４のいずれか１つがＨレベルとなる特性）と一致しない（ステップＳ１１でＮＯ）。この場合に、ステップＳ１０で生成された選択信号ＳＳ０〜ＳＳ７をそのまま利用してクロック信号ＣＬＫｏｕｔの周波数を設定すると、半導体集積回路装置１０の接合温度が最大動作保証温度未満又は最大定格温度以上になる可能性がある。本例では、選択信号ＳＳ０〜ＳＳ７＝００００００１０によりクロック信号ＣＬＫ１をクロック信号ＣＬＫｏｕｔとして選択すると、図１２の破線曲線で示すように、バーンイン試験時における半導体集積回路装置１０の接合温度が最大定格温度以上になる可能性がある。そこで、この場合には、ステップＳ１３において、ステップＳ１０で生成された選択信号ＳＳ０〜ＳＳ７を、ステップＳ７で推測された特性（本例では、選択信号ＳＳ３のみがＨレベルとなる特性）と一致するように変更する。すなわち、この場合の制御回路４１は、Ｈレベルの選択信号ＳＧ３及びＬレベルの選択信号ＳＧ０〜ＳＧ２，ＳＧ４〜ＳＧ７を選択回路６０に出力する。そして、これら選択信号ＳＧ０〜ＳＧ７によって、クロック信号ＣＬＫ３がクロック信号ＣＬＫｏｕｔとして選択される。これにより、バーンイン試験時に内部回路１３の回路動作を行う周波数は、（ｍ−３）／ｍの分周比に応じてクロック信号ＣＬＫを分周して生成されたクロック信号ＣＬＫ３が持つ周波数に設定される。そして、ステップＳ１３では、推測特性に基づいて生成された選択信号ＳＧ０〜ＳＧ７により選択された周波数でバーンイン試験が実施される。このとき、クロック信号ＣＬＫ３の周波数は、ステップＳ１０で生成された選択信号ＳＳ０〜ＳＳ７により選択されるクロック信号ＣＬＫ１の周波数よりも低い。すなわち、本例のステップＳ１３では、バーンイン試験時の接合温度が所望の温度範囲に収まるように、クロック信号ＣＬＫｏｕｔの周波数が、クロック信号ＣＬＫ１の周波数から、そのクロック信号ＣＬＫ１よりも周波数の低いクロック信号ＣＬＫ３の周波数に変更される。このようにクロック信号ＣＬＫの周波数を下げたことにより、図１２に示したファスト条件のように、ダイナミック電流が小さくなり、半導体集積回路装置１０全体の電流が小さくなる。これにより、半導体集積回路装置１０の消費電力を小さくできるため、半導体集積回路装置１０の接合温度を下げることができる。この結果、半導体集積回路装置１０の接合温度を所望の温度範囲（最大動作保証温度以上最大定格温度未満の温度範囲）に収めた状態でバーンイン試験を実施することができる。   On the other hand, as shown in FIG. 10E, when the selection signals SS0 to SS7 generated in step S10 have the characteristic that only the selection signal SS1 is at H level, the characteristics estimated in step S7 (here In this case, it does not coincide with the characteristic that one of the selection signals SS2 to SS4 becomes H level (NO in step S11). In this case, when the frequency of clock signal CLKout is set using selection signals SS0 to SS7 generated in step S10 as it is, the junction temperature of semiconductor integrated circuit device 10 becomes lower than the maximum guaranteed temperature or higher than the maximum rated temperature. there is a possibility. In this example, when clock signal CLK1 is selected as clock signal CLKout according to select signals SS0 to SS7 = 00000010, the junction temperature of semiconductor integrated circuit device 10 at the time of burn-in test is equal to or higher than the maximum rated temperature as shown by the broken line curve in FIG. It could be Therefore, in this case, in step S13, the selection signals SS0 to SS7 generated in step S10 match the characteristics estimated in step S7 (in the present embodiment, the characteristics in which only the selection signal SS3 is H level). To change. That is, the control circuit 41 in this case outputs the selection signal SG3 of H level and the selection signals SG0 to SG2 and SG4 to SG7 of L level to the selection circuit 60. Then, the clock signal CLK3 is selected as the clock signal CLKout by these selection signals SG0 to SG7. Thereby, the frequency at which the circuit operation of internal circuit 13 is performed at the time of burn-in test is set to the frequency of clock signal CLK3 generated by dividing clock signal CLK according to the division ratio of (m-3) / m. Be done. Then, in step S13, the burn-in test is performed at the frequency selected by the selection signals SG0 to SG7 generated based on the estimated characteristic. At this time, the frequency of the clock signal CLK3 is lower than the frequency of the clock signal CLK1 selected by the selection signals SS0 to SS7 generated in step S10. That is, in step S13 of this example, the clock signal CLKout has a frequency lower than that of the clock signal CLK1 from the frequency of the clock signal CLK1 so that the junction temperature at the burn-in test falls within the desired temperature range. It is changed to the frequency of CLK3. By lowering the frequency of the clock signal CLK in this manner, the dynamic current becomes smaller as in the fast condition shown in FIG. 12, and the current of the entire semiconductor integrated circuit device 10 becomes smaller. Thus, the power consumption of the semiconductor integrated circuit device 10 can be reduced, and the junction temperature of the semiconductor integrated circuit device 10 can be lowered. As a result, the burn-in test can be performed in a state in which the junction temperature of the semiconductor integrated circuit device 10 is kept within a desired temperature range (a temperature range above the maximum operation guarantee temperature and below the maximum rated temperature).

以上説明したステップＳ１０〜Ｓ１４は、バーンインボード１１０に搭載された複数の半導体集積回路装置１０の各々に対して実施される。このため、個々の半導体集積回路装置１０において、プロセス条件を反映した特性（遅延）に応じて、クロック信号ＣＬＫｏｕｔの周波数を制御することができる。   Steps S <b> 10 to S <b> 14 described above are performed on each of the plurality of semiconductor integrated circuit devices 10 mounted on the burn-in board 110. Therefore, in each semiconductor integrated circuit device 10, the frequency of clock signal CLKout can be controlled in accordance with the characteristics (delay) reflecting the process conditions.

次いで、図６に示すステップＳ１４では、バーンイン試験後の半導体集積回路装置１０に対して良否判定が実施される（ステップＳ１４）。この良否判定において不良品と判定された場合には（ステップＳ１４でＦａｉｌ）、その半導体集積回路装置１０が不良品であるとして試験を終了する。一方、良否判定において良品と判定された場合には（ステップＳ１４でＰａｓｓ）、その半導体集積回路装置１０が良品であるとして試験を終了する。   Next, in step S14 shown in FIG. 6, the semiconductor integrated circuit device 10 after the burn-in test is judged to be good or bad (step S14). When it is determined that the semiconductor integrated circuit device 10 is a defective product in the quality determination (Fail in step S14), the test is ended on the assumption that the semiconductor integrated circuit device 10 is a defective product. On the other hand, when it is determined that the semiconductor integrated circuit device 10 is non-defective in the pass / fail determination (Pass in step S14), the test is ended assuming that the semiconductor integrated circuit device 10 is non-defective.

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）バーンイン試験前に、第１温度の環境下において、ラッチ回路２０〜２７及び遅延回路３１〜３７等を用いて半導体集積回路装置１０の遅延を測定するようにした。そして、測定した遅延に基づいて、半導体集積回路装置１０の接合温度が所望の温度範囲内に収まるように、バーンイン試験時のクロック信号ＣＬＫｏｕｔの周波数を設定するようにした。これにより、サーミスタやＡ／Ｄ変換回路等を設けることなく、接合温度が所望の温度範囲内に収まるように、バーンイン試験時の動作周波数を制御することができる。したがって、従来技術に比べて部品数の増大を抑制することができ、半導体集積回路装置１０の大型化を抑制することができる。この結果、製造コストの削減に貢献することができる。 According to the present embodiment described above, the following effects can be achieved.
(1) Before the burn-in test, the delay of the semiconductor integrated circuit device 10 is measured using the latch circuits 20 to 27 and the delay circuits 31 to 37 under the environment of the first temperature. Then, based on the measured delay, the frequency of the clock signal CLKout at the time of burn-in test is set so that the junction temperature of the semiconductor integrated circuit device 10 falls within a desired temperature range. Thereby, the operating frequency at the time of burn-in test can be controlled such that the junction temperature falls within a desired temperature range without providing a thermistor, an A / D conversion circuit or the like. Therefore, it is possible to suppress the increase in the number of parts as compared with the prior art, and to suppress the enlargement of the semiconductor integrated circuit device 10. As a result, it is possible to contribute to the reduction of the manufacturing cost.

また、半導体集積回路装置１０のプロセス条件に依存して変動する半導体集積回路装置１０の遅延に基づいて、バーンイン試験時の動作周波数が制御される。これにより、半導体集積回路装置１０のプロセス条件に合わせて動作周波数が設定される。このため、プロセス条件がスロー条件であってもファスト条件であっても、接合温度を所望の温度範囲内に収めた状態でバーンイン試験を好適に実施することができる。   Further, based on the delay of the semiconductor integrated circuit device 10 which varies depending on the process conditions of the semiconductor integrated circuit device 10, the operating frequency at the time of burn-in test is controlled. Thereby, the operating frequency is set in accordance with the process conditions of the semiconductor integrated circuit device 10. For this reason, even if process conditions are slow conditions or fast conditions, a burn-in test can be suitably implemented in the state which joined junction temperature within the desired temperature range.

（２）さらに、個々の半導体集積回路装置１０に対してバーンイン試験時の動作周波数を制御することができる。このため、例えばバーンイン試験時の環境温度（つまり、バーンイン試験温度）やクロック信号ＣＬＫの周波数等の外部設定条件を変更することなく、バーンイン試験時の動作周波数を制御することにより、個々の半導体集積回路装置１０で接合温度を制御することができる。これにより、個々の半導体集積回路装置１０において、外部設定条件を変更することなく、接合温度を所望の温度範囲内に収めた状態でバーンイン試験を好適に実施することができる。   (2) Furthermore, the operating frequency at the time of burn-in test can be controlled for each semiconductor integrated circuit device 10. Therefore, individual semiconductor integration can be performed by controlling the operating frequency at the burn-in test without changing the external setting conditions such as the ambient temperature at the burn-in test (that is, the burn-in test temperature) and the frequency of the clock signal CLK. The circuit device 10 can control the junction temperature. Thereby, in each semiconductor integrated circuit device 10, the burn-in test can be suitably performed in the state where the junction temperature is kept within the desired temperature range without changing the external setting condition.

（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態におけるクロック生成回路１１の内部構成は特に限定されない。例えば、遅延回路３０内の遅延回路３１〜３７の個数、２段目のラッチ回路２１〜２７の個数は特に限定されない。また、選択信号ＳＳ０〜ＳＳ７及び選択信号ＳＧ０〜ＳＧ７のビット数も特に限定されない。分周回路５０内の分周器５１〜５７の個数や分周器５１〜５７における分周比も特に限定されない。 (Other embodiments)
In addition, the said embodiment can also be implemented in the following aspects which changed this suitably.
The internal configuration of the clock generation circuit 11 in the above embodiment is not particularly limited. For example, the number of delay circuits 31 to 37 in the delay circuit 30 and the number of second stage latch circuits 21 to 27 are not particularly limited. Further, the number of bits of the selection signals SS0 to SS7 and the selection signals SG0 to SG7 is not particularly limited. The number of frequency dividers 51 to 57 in the frequency divider circuit 50 and the frequency division ratio of the frequency dividers 51 to 57 are not particularly limited.

・上記実施形態における記憶回路１２の内部構成は特に限定されない。例えば、選択信号ＳＳ０〜ＳＳ７を記憶する回路としてはヒューズ回路１２Ａ〜１２Ｃに限定されず、半導体集積回路装置１０の特性（遅延）を示す信号を記憶することのできる回路であれば特に限定されない。例えば、ヒューズ回路１２Ａ，１２Ｂのいずれか一方を省略してもよい。このとき、例えばヒューズ回路１２Ｂを省略した場合には、ヒューズ回路１２Ａに、低温時の特性と高温時の特性との２つの特性を書き込むようにしてもよい。また、ヒューズ回路１２Ａ，１２Ｂを省略してもよい。この場合には、例えば、低温時の特性と高温時の特性との２つの特性をヒューズ回路１２Ｃに書き込んだ後に、さらにステップＳ７で推測した特性をヒューズ回路１２Ｃに書き込むようにしてもよい。   The internal configuration of the memory circuit 12 in the above embodiment is not particularly limited. For example, the circuit storing the selection signals SS0 to SS7 is not limited to the fuse circuits 12A to 12C, and is not particularly limited as long as it can store a signal indicating the characteristic (delay) of the semiconductor integrated circuit device 10. For example, one of the fuse circuits 12A and 12B may be omitted. At this time, for example, when the fuse circuit 12B is omitted, two characteristics of the low temperature characteristic and the high temperature characteristic may be written in the fuse circuit 12A. In addition, fuse circuits 12A and 12B may be omitted. In this case, for example, after the two characteristics of the low temperature characteristic and the high temperature characteristic are written to the fuse circuit 12C, the characteristics estimated in step S7 may be further written to the fuse circuit 12C.

・上記実施形態のステップＳ１（低温時の特性測定）及びステップＳ４（高温時の特性測定）は、バーンイン試験前であればいつ実施してもよい。例えば、ステップＳ１，Ｓ４をパッケージ段階で実施するようにしてもよい。   Step S1 (measurement of characteristics at low temperature) and step S4 (measurement of characteristics at high temperature) of the above embodiment may be performed any time before the burn-in test. For example, steps S1 and S4 may be performed at the package stage.

・上記実施形態におけるステップＳ１〜Ｓ３を省略してもよい。この場合には、例えば、低温時の特性及び高温時の特性のうち高温時の特性のみに基づいて、バーンイン試験を実施可能な特性を推測するようにしてもよい。   -Steps S1 to S3 in the above embodiment may be omitted. In this case, for example, the characteristic capable of performing the burn-in test may be estimated based on only the characteristic at the high temperature among the characteristics at the low temperature and the characteristics at the high temperature.

・上記実施形態におけるステップＳ４〜Ｓ６を省略してもよい。この場合には、例えば、低温時の特性及び高温時の特性のうち低温時の特性のみに基づいて、バーンイン試験を実施可能な特性を推測するようにしてもよい。   -Steps S4 to S6 in the above embodiment may be omitted. In this case, for example, the characteristic capable of performing the burn-in test may be estimated based on only the characteristic at low temperature among the characteristic at low temperature and the characteristic at high temperature.

・上記実施形態におけるステップＳ１〜Ｓ６を省略してもよい。この場合には、例えば、バーンイン試験温度時に測定された特性に基づいて、バーンイン試験を実施可能な特性を推測するようにしてもよい。なお、この場合には、バーンイン試験温度時に測定された特性（選択信号ＳＳ０〜ＳＳ７）に基づいて、直ちにバーンイン試験を実施可能な特性を推測して選択信号ＳＧ０〜ＳＧ７を生成することにより、記憶回路１２を省略することもできる。   -Steps S1-S6 in the above-mentioned embodiment may be omitted. In this case, for example, the characteristic that can be subjected to the burn-in test may be estimated based on the characteristic measured at the burn-in test temperature. In this case, based on the characteristics (selection signals SS0 to SS7) measured at the burn-in test temperature, storage is performed by inferring the characteristics capable of performing the burn-in test immediately and generating the selection signals SG0 to SG7. The circuit 12 can also be omitted.

・上記実施形態では、バーンイン試験温度で測定した特性と推測した特性との比較結果に基づいて、クロック信号ＣＬＫｏｕｔの周波数を選択する選択信号ＳＧ０〜ＳＧ７を生成するようにした。これに限らず、例えば、バーンイン試験温度時における特性測定を省略してもよい。この場合には、推測した特性、つまりバーンイン試験を実施可能と推測された特性から直接選択信号ＳＧ０〜ＳＧ７を生成するようにしてもよい。   In the above embodiment, the selection signals SG0 to SG7 for selecting the frequency of the clock signal CLKout are generated based on the comparison result between the characteristic measured at the burn-in test temperature and the estimated characteristic. Not limited to this, for example, the characteristic measurement at the burn-in test temperature may be omitted. In this case, the selection signals SG0 to SG7 may be generated directly from the estimated characteristics, that is, the characteristics estimated to be able to perform the burn-in test.

・上記実施形態の分周回路５０では、所定の分周比に応じてクロック信号ＣＬＫを分周する分周器５１〜５７のみを設けるようにした。これに限らず、例えば、分周回路５０内に、クロック信号ＣＬＫの周波数を整数倍に逓倍してクロック信号を生成する逓倍器を設けるようにしてもよい。   In the divider circuit 50 of the above-described embodiment, only the dividers 51 to 57 that divide the clock signal CLK according to a predetermined division ratio are provided. Not limited to this, for example, in the divider circuit 50, a multiplier may be provided which generates the clock signal by multiplying the frequency of the clock signal CLK by an integral multiple.

１０ 半導体集積回路装置
１１ クロック信号生成回路
１２ 記憶回路
１２Ａ〜１２Ｃ ヒューズ回路
１３ 内部回路
２０ ラッチ回路（第１ラッチ回路）
２１〜２７ ラッチ回路（第２ラッチ回路）
３０ 遅延回路
４０ 選択信号生成回路
４１ 制御回路
５０ 分周回路
６０ 選択回路
ＣＬＫ クロック信号（第１クロック信号）
ＣＬＫｏｕｔ クロック信号
Ｄ０ 出力信号
Ｄｄ１〜Ｄｄ７ 遅延信号
Ｄ１〜Ｄ７ 出力信号
ＣＬＫ１〜ＣＬＫ７ クロック信号（第２クロック信号）
ＳＳ０〜ＳＳ７ 選択信号
ＳＧ０〜ＳＧ７ 選択信号 DESCRIPTION OF SYMBOLS 10 semiconductor integrated circuit device 11 clock signal generation circuit 12 memory circuit 12A-12C fuse circuit 13 internal circuit 20 latch circuit (1st latch circuit)
21 to 27 Latch circuit (second latch circuit)
Reference Signs List 30 delay circuit 40 selection signal generation circuit 41 control circuit 50 division circuit 60 selection circuit CLK clock signal (first clock signal)
CLKout clock signal D0 output signal Dd1 to Dd7 delay signal D1 to D7 output signal CLK1 to CLK7 clock signal (second clock signal)
SS0 to SS7 selection signal SG0 to SG7 selection signal

Claims (7)

半導体集積回路装置であって、
内部回路と、
前記半導体集積回路装置の遅延を測定する遅延測定回路と、
前記遅延測定回路の測定結果に基づいて、前記半導体集積回路装置の接合温度が所望の温度範囲内に収まるように、前記内部回路の回路動作を行う周波数を制御する周波数制御回路と、を有し、
前記周波数制御回路は、環境温度が第１温度のときの前記測定結果と、環境温度が前記第１温度と異なる第２温度のときの前記測定結果とに基づいて、前記接合温度が前記所望の温度範囲内に収まるように前記周波数を制御することを特徴とする半導体集積回路装置。 A semiconductor integrated circuit device,
Internal circuit,
A delay measurement circuit for measuring the delay of the semiconductor integrated circuit device;
Based on the measurement result of the delay measuring circuit such that said junction temperature of the semiconductor integrated circuit device is within the desired temperature range, have a, a frequency control circuit for controlling the frequency at which the circuit operation of the internal circuit ,
The frequency control circuit determines the desired junction temperature based on the measurement result when the environmental temperature is a first temperature and the measurement result when the environmental temperature is a second temperature different from the first temperature. A semiconductor integrated circuit device characterized in that the frequency is controlled to fall within a temperature range . 前記遅延測定回路は、
所定周波数の第１クロック信号が入力されるとともに、前記第１クロック信号の第１レベルから該第１レベルとは異なる第２レベルへの遷移に応答して、所定レベルの信号をラッチする第１ラッチ回路と、
前記第１ラッチ回路の出力信号が入力されるＮ（但し、Ｎは２以上の整数）個の遅延回路と、
前記第１クロック信号が入力されるとともに、前記Ｎ個の遅延回路で生成される遅延信号がそれぞれ入力されるＮ個の第２ラッチ回路と、を有し、
前記Ｎ個の遅延回路は、互いに異なる遅延量を前記第１ラッチ回路の出力信号に付加して前記遅延信号を生成することを特徴とする請求項１に記載の半導体集積回路装置。 The delay measurement circuit
A first clock signal having a predetermined frequency is input, and a signal of a predetermined level is latched in response to a transition from a first level of the first clock signal to a second level different from the first level. A latch circuit,
N (where N is an integer of 2 or more) delay circuits to which the output signal of the first latch circuit is input,
And N second latch circuits to which the first clock signal is input and to which delay signals generated by the N delay circuits are input, respectively.
2. The semiconductor integrated circuit device according to claim 1, wherein the N delay circuits add delay amounts different from each other to an output signal of the first latch circuit to generate the delay signals. 前記周波数制御回路は、
前記第１クロック信号に基づいて、互いに異なる周波数を持つ複数の第２クロック信号を生成する回路と、
前記測定結果に基づいて、前記第１クロック信号及び前記複数の第２クロック信号の中から１つのクロック信号を選択する選択回路と、を有することを特徴とする請求項２に記載の半導体集積回路装置。 The frequency control circuit
A circuit that generates a plurality of second clock signals having different frequencies based on the first clock signal;
3. The semiconductor integrated circuit according to claim 2, further comprising: a selection circuit that selects one clock signal from the first clock signal and the plurality of second clock signals based on the measurement result. apparatus. 環境温度が前記第１温度のときの前記測定結果と環境温度が前記第１温度より高い前記第２温度のときの前記測定結果に基づいて算出された前記測定結果の推測値を示す情報を格納する記憶回路を有し、
前記周波数制御回路は、環境温度が前記第２温度より高い第３温度のときの前記測定結果と、前記記憶回路に格納された情報とを比較することにより、前記周波数を制御することを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路装置。 Storing said measurement results and information environmental temperature indicates the estimated value of the measurement results of the measurement result is calculated based upon the higher than the first temperature and the second temperature when the environmental temperature is the first temperature Have a memory circuit that
Wherein the frequency control circuit by the environmental temperature compared with the measurement results when the higher second temperature the third temperature, and the information stored in the storage circuit, and wherein the controller controls the frequency The semiconductor integrated circuit device according to any one of claims 1 to 3. スクリーニング試験の前に、第１温度の環境下において半導体集積回路装置の遅延を測定する工程と、
前記スクリーニング試験の前に、前記第１温度とは異なる第２温度の環境下において前記半導体集積回路装置の遅延を測定する工程と、
前記第１温度の環境下で測定された遅延と前記第２温度の環境下で測定された遅延とに基づいて、前記半導体集積回路装置の接合温度が所望の温度範囲内に収まるときの前記半導体集積回路装置の遅延を推測する工程と、
前記推測した遅延に基づいて、前記接合温度が前記所望の温度範囲内に収まるように、内部回路の回路動作を行う周波数を設定する工程と、
前記設定した周波数で前記スクリーニング試験を実施する工程と、
を有することを特徴とする半導体集積回路装置の試験方法。 Before the screening test, measuring the delay of the semiconductor integrated circuit device under the environment of the first temperature;
Measuring the delay of the semiconductor integrated circuit device in an environment of a second temperature different from the first temperature before the screening test;
The semiconductor when the junction temperature of the semiconductor integrated circuit device falls within a desired temperature range based on the delay measured under the first temperature environment and the delay measured under the second temperature environment Estimating the delay of the integrated circuit device;
Setting the frequency at which the circuit operation of the internal circuit is performed such that the junction temperature falls within the desired temperature range based on the estimated delay;
Conducting the screening test at the set frequency;
And testing the semiconductor integrated circuit device. 前記スクリーニング試験の前に、前記スクリーニング試験を実施する温度の環境下において前記半導体集積回路装置の遅延を測定する工程を有し、
前記周波数を設定する工程は、
前記スクリーニング試験を実施する温度の環境下で測定された遅延と、前記推測した遅延との比較結果に基づいて、前記接合温度が所望の温度範囲内に収まるように前記周波数を設定することを特徴とする請求項５に記載の半導体集積回路装置の試験方法。 Before the screening test, there is a step of measuring the delay of the semiconductor integrated circuit device in an environment of a temperature at which the screening test is performed,
The step of setting the frequency is
The frequency is set so that the junction temperature falls within a desired temperature range based on the comparison result of the delay measured in the environment of the temperature at which the screening test is performed and the estimated delay. A test method of a semiconductor integrated circuit device according to claim 5 . 前記遅延を推測する工程は、
前記第１温度の環境下で測定された遅延に基づいて、前記第１温度のときの前記半導体集積回路装置の電力を算出するとともに、前記第２温度の環境下で測定された遅延に基づいて、前記第２温度のときの前記半導体集積回路装置の電力を算出する工程と、
前記第１温度のときの前記半導体集積回路装置の電力と、前記第２温度のときの前記半導体集積回路装置の電力とに基づいて、前記接合温度が前記所望の温度範囲内に収まるときの電力を推測する工程と、
前記推測した電力に基づいて、前記接合温度が前記所望の温度範囲内に収まるときの周波数を推測する工程と、を有することを特徴とする請求項５又は６に記載の半導体集積回路装置の試験方法。 The step of estimating the delay is:
The power of the semiconductor integrated circuit device at the first temperature is calculated based on the delay measured under the environment of the first temperature, and based on the delay measured under the environment of the second temperature. Calculating the power of the semiconductor integrated circuit device at the second temperature;
The power when the junction temperature falls within the desired temperature range based on the power of the semiconductor integrated circuit device at the first temperature and the power of the semiconductor integrated circuit device at the second temperature Process of guessing
7. A test of a semiconductor integrated circuit device according to claim 5 , further comprising the step of: estimating a frequency at which said junction temperature falls within said desired temperature range based on said estimated power. Method.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7194664B2 (en) * 2019-10-23 2022-12-22 ルネサスエレクトロニクス株式会社 Semiconductor device and burn-in test method for semiconductor device
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235138A (en) * 1992-02-19 1993-09-10 Nec Ic Microcomput Syst Ltd Semiconductor integrated circuit
JP2962129B2 (en) * 1993-12-29 1999-10-12 日本電気株式会社 Semiconductor test equipment
JP3348536B2 (en) * 1994-08-10 2002-11-20 ヤマハ株式会社 Integrated circuit with self-heating suppression function
JPH08265118A (en) * 1995-03-23 1996-10-11 Advantest Corp Delay time stabilizing circuit
US5982189A (en) * 1997-05-14 1999-11-09 International Business Machines Corporation Built-in dynamic stress for integrated circuits
JPH10320071A (en) * 1997-05-23 1998-12-04 Rohm Co Ltd Semiconductor integrated circuit
JP2000077999A (en) * 1998-09-02 2000-03-14 Oki Electric Ind Co Ltd Semiconductor integrated circuit
JP2000091506A (en) * 1998-09-16 2000-03-31 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit
JP2002031666A (en) * 2000-07-14 2002-01-31 Nec Corp Semiconductor device
JP2003098200A (en) * 2001-09-25 2003-04-03 Matsushita Electric Ind Co Ltd Sensor controller and sensor adjustment method
JP4798999B2 (en) * 2005-01-21 2011-10-19 パナソニック株式会社 Semiconductor integrated circuit
JP2008026948A (en) * 2006-07-18 2008-02-07 Renesas Technology Corp Semiconductor integrated circuit
JP4491002B2 (en) * 2007-08-31 2010-06-30 株式会社東芝 Semiconductor integrated circuit device
JP2012021897A (en) * 2010-07-15 2012-02-02 Oki Electric Ind Co Ltd Heat characteristic estimation device and method, temperature estimation device and method, and semiconductor device
JP2013029439A (en) * 2011-07-29 2013-02-07 Fujitsu Semiconductor Ltd Semiconductor integrated circuit device and method of testing the same

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