JP2000077999A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック信号によ
って内部動作が制御される半導体集積回路（以下、「Ｉ
Ｃ」という）、特にその動作の安定化に関するものであ
る。The present invention relates to a semiconductor integrated circuit (hereinafter referred to as "I") whose internal operation is controlled by a clock signal.
C "), in particular, for stabilizing the operation.
【０００２】[0002]
【従来の技術】ＩＣは、内部回路の動作に伴う消費電力
により、半導体チップの温度が上昇する。半導体チップ
の温度上昇は、ＩＣ内の素子の特性を変化させ、内部回
路が誤動作したり素子自体が破損したりするという不都
合を生じさせる。消費電力は、内部回路の動作制御用の
クロック信号の周波数が高くなるほど大きくなる傾向が
ある。このため、大規模なＩＣでは、熱に弱いプラスチ
ックパッケージを使用することができず、耐熱性のある
高価なセラミックパッケージを使用せざるを得ず、経済
的に不利であった。従来、このような問題を解決するた
めの技術として、例えば次のような文献に記載されるも
のがあった。 文献：特願平５−２３５１３８号公報2. Description of the Related Art In an IC, the temperature of a semiconductor chip rises due to power consumption accompanying the operation of an internal circuit. The rise in the temperature of the semiconductor chip changes the characteristics of the elements in the IC, causing inconvenience that the internal circuit malfunctions or the elements themselves are damaged. Power consumption tends to increase as the frequency of the clock signal for controlling the operation of the internal circuit increases. For this reason, in a large-scale IC, a plastic package weak to heat cannot be used, and an expensive ceramic package having heat resistance must be used, which is economically disadvantageous. Conventionally, as a technique for solving such a problem, for example, there is a technique described in the following document. Reference: Japanese Patent Application No. 5-235138
【０００３】図２は、前記文献に記載された従来のＩＣ
の構成図である。このＩＣは、チップ１の温度上昇を感
知してアラーム信号４を出力する温度センサ２と、この
アラーム信号４によってクロック信号Ａ，Ｂを切り替え
て出力するセレクタ回路３と、このセレクタ回路３から
出力されるクロック信号によって動作が制御される内部
回路６とを備えている。このようなＩＣでは、チップ１
の温度が一定値よりも低いときには、温度センサ２から
アラーム信号４が出力されず、セレクタ回路３では周波
数の高いクロック信号Ａが選択され、内部回路６に出力
される。一方、何らかの原因でチップ１の温度が上昇し
て一定値よりも高くなると、温度センサ２からアラーム
信号４が出力され、セレクタ回路３では周波数の低いク
ロック信号Ｂが選択されて内部回路６に出力される。内
部回路６では、動作制御用のクロック信号の周波数が低
くなるので、消費電力が減少して発熱量が減少する。こ
れにより、チップ１の温度を規定範囲内に保つことが可
能になり、プラスチックパッケージ等を使用して、動作
の信頼性が高く、かつ安価なＩＣを得ることができる。FIG. 2 shows a conventional IC described in the above document.
FIG. This IC includes a temperature sensor 2 for detecting an increase in temperature of a chip 1 and outputting an alarm signal 4, a selector circuit 3 for switching and outputting clock signals A and B according to the alarm signal 4, and an output from the selector circuit 3. And an internal circuit 6 whose operation is controlled by a clock signal. In such an IC, chip 1
When the temperature is lower than a certain value, the alarm signal 4 is not output from the temperature sensor 2, and the selector circuit 3 selects the clock signal A having a higher frequency and outputs it to the internal circuit 6. On the other hand, when the temperature of the chip 1 rises above a certain value for some reason, the alarm signal 4 is output from the temperature sensor 2, and the clock signal B having a low frequency is selected by the selector circuit 3 and output to the internal circuit 6. Is done. In the internal circuit 6, since the frequency of the operation control clock signal is reduced, the power consumption is reduced and the heat generation is reduced. As a result, the temperature of the chip 1 can be kept within a specified range, and an IC with high operation reliability and low cost can be obtained using a plastic package or the like.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
ＩＣは、次のような課題があった。チップ１上に温度セ
ンサ２を設け、この温度センサ２から出力されるアラー
ム信号４によってクロック信号の周波数を制御して内部
回路６の温度上昇を抑制しているので、温度変動に対す
る動作の安定化は可能である。一方、ＩＣは電源電圧に
対応した動作可能速度があり、この電源電圧が低下する
と所定の速度での動作は不可能になるという性質を有し
ている。しかし、従来のＩＣでは、電源電圧の低下の検
出は行っていないので、動作電圧の低下による誤動作を
免れることができなかった。特に、携帯用のパーソナル
コンピュータにおける中央処理装置（ＣＰＵ）等のよう
に、電池で駆動されるＩＣの場合、電源用電池の寿命に
よる電圧低下は、安定した動作に対して深刻な課題とな
っていた。本発明は、前記従来技術が持っていた課題を
解決し、温度の上昇及び電源電圧の低下に対して、安定
な動作が可能なＩＣを提供するものである。However, the conventional IC has the following problems. Since the temperature sensor 2 is provided on the chip 1 and the frequency of the clock signal is controlled by the alarm signal 4 output from the temperature sensor 2 to suppress the temperature rise of the internal circuit 6, the operation against the temperature fluctuation is stabilized. Is possible. On the other hand, an IC has an operable speed corresponding to a power supply voltage, and has a property that operation at a predetermined speed becomes impossible when the power supply voltage decreases. However, since the conventional IC does not detect a drop in the power supply voltage, a malfunction due to a drop in the operating voltage cannot be avoided. In particular, in the case of a battery-driven IC, such as a central processing unit (CPU) in a portable personal computer, a voltage drop due to the life of a power supply battery is a serious problem for stable operation. Was. An object of the present invention is to solve the problems of the prior art and to provide an IC that can operate stably with respect to a rise in temperature and a decrease in power supply voltage.
【０００５】[0005]
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、ＩＣにおいて、半導体
チップの温度の上昇または電源電圧の低下を検出して検
出信号を出力する検出回路と、前記検出信号が与えられ
ないときには周波数の高いクロック信号を出力し、該検
出信号が与えられたときには周波数の低いクロック信号
を出力するクロック制御回路と、前記クロック制御回路
から出力されたクロック信号に基づいて所定の論理動作
を行う内部回路とを備えている。第１の発明によれば、
以上のようにＩＣを構成したので、次のような作用が行
われる。According to a first aspect of the present invention, there is provided an IC for detecting a rise in temperature of a semiconductor chip or a fall in power supply voltage and outputting a detection signal. A detection circuit that outputs a high-frequency clock signal when the detection signal is not supplied, a clock control circuit that outputs a low-frequency clock signal when the detection signal is supplied, and a clock output from the clock control circuit. And an internal circuit that performs a predetermined logic operation based on the clock signal. According to the first invention,
Since the IC is configured as described above, the following operation is performed.
【０００６】半導体チップの温度が一定値以下で、かつ
電源電圧が低下していなければ、検出回路から検出信号
は出力されない。これにより、クロック制御回路からは
周波数の高いクロック信号が出力され、このクロック信
号に基づいて内部回路の所定の論理動作が行われる。一
方、半導体チップの温度が一定値を越え、または電源電
圧が低下すると、検出回路から検出信号が出力される。
これにより、クロック制御回路からは周波数の低いクロ
ック信号が出力され、このクロック信号に基づいて内部
回路の所定の論理動作が行われる。[0006] If the temperature of the semiconductor chip is equal to or lower than a certain value and the power supply voltage has not dropped, no detection signal is output from the detection circuit. Thus, a clock signal having a high frequency is output from the clock control circuit, and a predetermined logical operation of the internal circuit is performed based on the clock signal. On the other hand, when the temperature of the semiconductor chip exceeds a certain value or the power supply voltage decreases, a detection signal is output from the detection circuit.
As a result, a clock signal having a low frequency is output from the clock control circuit, and a predetermined logical operation of the internal circuit is performed based on the clock signal.
【０００７】第２の発明は、第１の発明のＩＣにおける
検出回路を、温度及び電源電圧に応じて信号の伝搬遅延
時間が変化する遅延部と、該遅延部を通った信号及び該
遅延部を通らない信号のタイミングを比較する比較部と
で構成し、該比較部の比較結果を前記検出信号として出
力するようにしている。第２の発明によれば、検出回路
において次のような作用が行われる。温度及び電源電圧
に応じて信号の伝搬遅延時間が変化する遅延部を通った
信号と、この遅延部を通らない信号とが比較部に与えら
れる。２つの信号のタイミングは比較部において比較さ
れ、その比較結果が検出信号として出力される。According to a second aspect of the present invention, the detection circuit in the IC according to the first aspect of the present invention includes a delay unit that changes a signal propagation delay time according to a temperature and a power supply voltage, a signal passing through the delay unit, and the delay unit. And a comparison unit for comparing the timing of the signal that does not pass through, and outputs the comparison result of the comparison unit as the detection signal. According to the second aspect, the following operation is performed in the detection circuit. A signal that has passed through a delay unit in which the signal propagation delay time changes according to the temperature and the power supply voltage, and a signal that does not pass through the delay unit are provided to a comparison unit. The timings of the two signals are compared in a comparator, and the result of the comparison is output as a detection signal.
【０００８】[0008]
【発明の実施の形態】図１は、本発明の実施形態を示す
ＩＣの構成図である。このＩＣは、半導体チップ上に検
出回路１０と、クロック制御回路２０と、内部回路３０
とが形成された構成となっている。検出回路１０は、半
導体チップの温度の上昇または電源電圧の低下を検出し
て検出信号ＤＥＴを出力するものであり、遅延部１１と
比較部（例えば、遅延型フリップフロップ、以下、「Ｆ
Ｆ」という）１２で構成されている。遅延部１１は、複
数のＣＭＯＳインバータ１１ａ，１１ｂ，…１１ｎを縦
続接続して構成され、温度及び電源電圧に応じた伝搬遅
延時間特性を有している。即ち、ＣＭＯＳでは、チャネ
ル内のキャリア有効移動度が負の温度特性を持つので、
各インバータ１１ａ〜１１ｎは、温度の上昇と共に信号
の伝搬遅延時間が増加する性質を有している。また、電
源電圧の低下に伴い、半導体中のキャリアの移動度が低
下して、各インバータ１１ａ〜１１ｎの入出力端子の信
号の伝搬遅延時間が増加する性質を有している。FIG. 1 is a block diagram of an IC showing an embodiment of the present invention. This IC includes a detection circuit 10, a clock control circuit 20, and an internal circuit 30 on a semiconductor chip.
Are formed. The detection circuit 10 detects a rise in the temperature of the semiconductor chip or a decrease in the power supply voltage, and outputs a detection signal DET. The detection unit 10 includes a delay unit 11 and a comparison unit (for example, a delay type flip-flop;
F ”). The delay unit 11 is configured by cascading a plurality of CMOS inverters 11a, 11b,... 11n, and has a propagation delay time characteristic according to the temperature and the power supply voltage. That is, in the CMOS, the carrier effective mobility in the channel has a negative temperature characteristic.
Each of the inverters 11a to 11n has a property that a signal propagation delay time increases with an increase in temperature. In addition, the mobility of carriers in the semiconductor decreases as the power supply voltage decreases, and the propagation delay time of the signal at the input / output terminal of each of the inverters 11a to 11n increases.
【０００９】遅延部１１の初段のインバータ１１ａの入
力側と、ＦＦ１２のクロック端子Ｃには、外部からのク
ロック信号ＣＫが与えられるようになっている。遅延部
１１の最終段のインバータ１１ｎの出力側は、ＦＦ１２
の入力端子Ｄに接続されている。ＦＦ１２は、入力端子
Ｄに与えられた遅延部１１からの遅延クロック信号ＤＣ
Ｋを、クロック端子Ｃに与えられたクロック信号ＣＫの
立上がりのタイミングで保持し、その保持内容を出力端
子Ｑから検出信号ＤＥＴとして出力するものである。ク
ロック制御回路２０は、分周器２１とセレクタ２２とで
構成されている。分周器２１の入力側と、セレクタ２２
の入力端子Ａには、クロック信号ＣＫが与えられるよう
になっている。分周器２１は、与えられたクロック信号
ＣＫの周波数を、例えば１／２に分周して出力するもの
であり、この出力側がセレクタ２２の入力端子Ｂに接続
されている。セレクタ２２の選択端子Ｓには、検出回路
１０から選択信号ＤＥＴが与えられるようになってい
る。セレクタ２２は、選択信号ＤＥＴのレベル“Ｌ”，
“Ｈ”に基づいて入力端子Ａ，Ｂを選択し、出力端子Ｏ
にクロック信号ＣＬＫを出力するものである。セレクタ
２２の出力端子Ｏは内部回路３０に接続され、クロック
制御回路２０から与えられるクロック信号ＣＬＫに基づ
いて、この内部回路３０において所定の論理動作が行わ
れるようになっている。An external clock signal CK is supplied to the input side of the first-stage inverter 11a of the delay unit 11 and the clock terminal C of the FF 12. The output side of the final stage inverter 11n of the delay unit 11 is connected to the FF 12
Is connected to the input terminal D. The FF 12 receives the delayed clock signal DC from the delay unit 11 given to the input terminal D.
K is held at the rising timing of the clock signal CK supplied to the clock terminal C, and the held content is output from the output terminal Q as a detection signal DET. The clock control circuit 20 includes a frequency divider 21 and a selector 22. The input side of the frequency divider 21 and the selector 22
Is supplied with a clock signal CK. The frequency divider 21 divides the frequency of the given clock signal CK by, for example, 出力 and outputs the frequency. The output side is connected to the input terminal B of the selector 22. The selection signal SET from the detection circuit 10 is supplied to the selection terminal S of the selector 22. The selector 22 outputs the level “L” of the selection signal DET,
Input terminals A and B are selected based on "H", and output terminals O and B are selected.
To output a clock signal CLK. The output terminal O of the selector 22 is connected to the internal circuit 30, and a predetermined logical operation is performed in the internal circuit 30 based on a clock signal CLK provided from the clock control circuit 20.
【００１０】図３（ａ），（ｂ）は、図１中の検出回路
１０の動作を説明するための信号波形図であり、同図
（ａ）は遅延時間が短いときの波形、及び同図（ｂ）は
遅延時間が長いときの波形を示している。以下、図３
（ａ），（ｂ）を参照しつつ、図１の動作を説明する。
外部から、例えば周波数２０ＭＨｚのクロック信号ＣＫ
が与えられると、このクロック信号ＣＫは、そのままク
ロック信号ＣＫａとしてセレクタ２２の入力端子Ａに与
えられる。また、クロック信号ＣＫは、分周器２１で１
／２に分周され、周波数１０ＭＨｚのクロック信号ＣＫ
ｂが生成されてセレクタ２２の入力端子Ｂに与えられ
る。また、クロック信号ＣＫは、検出回路１０の遅延部
１１とＦＦ１２とに与えられる。FIGS. 3A and 3B are signal waveform diagrams for explaining the operation of the detection circuit 10 in FIG. 1. FIG. 3A shows waveforms when the delay time is short, and FIG. FIG. 7B shows a waveform when the delay time is long. Hereinafter, FIG.
The operation of FIG. 1 will be described with reference to (a) and (b).
From outside, for example, a clock signal CK having a frequency of 20 MHz
Is supplied to the input terminal A of the selector 22 as the clock signal CKa as it is. Further, the clock signal CK is 1
/ 2 clock signal CK having a frequency of 10 MHz
b is generated and supplied to the input terminal B of the selector 22. The clock signal CK is provided to the delay unit 11 and the FF 12 of the detection circuit 10.
【００１１】ここで、半導体チップの温度が所定の範囲
内であり、かつこのＩＣに与えられる電源電圧が所定の
電圧であれば、遅延部１１における信号の遅延時間は短
くなる。例えば、図３（ａ）に示すように、遅延クロッ
ク信号ＤＣＫの遅延時間ＤＬａが、クロック信号ＣＫの
周期の１／２以下であれば、このクロック信号ＣＫの立
上がりの時点では、遅延クロック信号ＤＣＫは“Ｌ”と
なっている。これにより、ＦＦ１２から出力される検出
信号ＤＥＴは“Ｌ”となる。検出信号ＤＥＴはセレクタ
２２の選択端子Ｓに与えられるので、このセレクタ２２
では、入力端子Ａに与えられた２０ＭＨｚのクロック信
号ＣＫａが、クロック信号ＣＬＫとして選択されて出力
端子Ｏから出力される。これにより、内部回路３０には
２０ＭＨｚのクロック信号ＣＬＫが与えられ、所定のク
ロック周波数によって所定の論理動作が行われる。Here, if the temperature of the semiconductor chip is within a predetermined range and the power supply voltage applied to this IC is a predetermined voltage, the signal delay time in the delay unit 11 becomes short. For example, as shown in FIG. 3A, if the delay time DLa of the delayed clock signal DCK is equal to or less than の of the cycle of the clock signal CK, the delayed clock signal DCK is at the rising edge of the clock signal CK. Is "L". As a result, the detection signal DET output from the FF 12 becomes “L”. Since the detection signal DET is given to the selection terminal S of the selector 22,
Then, the 20 MHz clock signal CKa given to the input terminal A is selected as the clock signal CLK and output from the output terminal O. Thus, the internal circuit 30 is supplied with the clock signal CLK of 20 MHz, and performs a predetermined logic operation at a predetermined clock frequency.
【００１２】一方、半導体チップの温度が所定の範囲を
越えて上昇したり、このＩＣに与えられる電源電圧が所
定の電圧以下に低下すると、遅延部１１における信号の
遅延時間は長くなる。そして、例えば図３（ｂ）に示す
ように、遅延クロック信号ＤＣＫの遅延時間ＤＬｂが、
クロック信号ＣＫの周期の１／２以上に増加すると、こ
のクロック信号ＣＫの立上がりの時点では、遅延クロッ
ク信号ＤＣＫは“Ｈ”となる。これにより、ＦＦ１２か
ら出力される検出信号ＤＥＴは“Ｈ”となる。検出信号
ＤＥＴはセレクタ２２の選択端子Ｓに与えられるので、
このセレクタ２２では、入力端子Ｂに与えられた１０Ｍ
Ｈｚのクロック信号ＣＫｂが、クロック信号ＣＬＫとし
て選択されて出力端子Ｏから出力される。これにより、
内部回路３０には２０ＭＨｚに代えて１０ＭＨｚのクロ
ック信号ＣＬＫが与えられる。On the other hand, if the temperature of the semiconductor chip rises beyond a predetermined range or if the power supply voltage applied to the IC drops below a predetermined voltage, the delay time of the signal in the delay unit 11 becomes longer. Then, for example, as shown in FIG. 3B, the delay time DLb of the delayed clock signal DCK is
When the period of the clock signal CK increases to 以上 or more, the delayed clock signal DCK becomes “H” at the time of rising of the clock signal CK. As a result, the detection signal DET output from the FF 12 becomes “H”. Since the detection signal DET is given to the selection terminal S of the selector 22,
In this selector 22, 10M applied to the input terminal B
Hz clock signal CKb is selected as clock signal CLK and output from output terminal O. This allows
The internal circuit 30 is supplied with a clock signal CLK of 10 MHz instead of 20 MHz.
【００１３】以上のように、この実施形態のＩＣでは、
信号の伝搬遅延時間によって温度の上昇または電源電圧
の低下を検出する検出回路１０と、この検出回路１０の
検出信号ＤＥＴによって、内部回路３０に与えるクロッ
ク信号ＣＬＫの周波数を制御するクロック制御回路２０
を有している。これにより、例えば、半導体チップの温
度が所定の範囲を越えている場合には、内部回路３０に
与えられるクロック信号ＣＬＫの周波数が１／２になる
ことにより、この内部回路３０の消費電力が低減し、発
熱量が減少して半導体チップの温度は低下する。これに
より、内部回路３０の誤動作や素子の破壊を防止するこ
とができ、安定な動作が可能となる。また、電源電圧が
所定の電圧以下に低下している場合には、内部回路３０
の動作の基準となるクロック信号ＣＬＫの周波数が１／
２になるので、この内部回路３０が低速で動作し、電源
電圧の低下に伴う誤動作を防止することができ、安定し
た動作が可能になる。As described above, in the IC of this embodiment,
A detection circuit 10 for detecting an increase in temperature or a decrease in power supply voltage based on a signal propagation delay time, and a clock control circuit 20 for controlling the frequency of a clock signal CLK applied to an internal circuit 30 based on a detection signal DET of the detection circuit 10
have. Thus, for example, when the temperature of the semiconductor chip exceeds a predetermined range, the frequency of the clock signal CLK applied to the internal circuit 30 is reduced to 、, so that the power consumption of the internal circuit 30 is reduced. However, the calorific value decreases, and the temperature of the semiconductor chip decreases. Thus, malfunction of the internal circuit 30 and destruction of elements can be prevented, and stable operation can be achieved. If the power supply voltage is lower than the predetermined voltage, the internal circuit 30
The frequency of the clock signal CLK, which is a reference for the operation of
2, the internal circuit 30 operates at a low speed, preventing malfunction due to a decrease in power supply voltage, and enabling stable operation.
【００１４】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） 遅延検出回路１０の構成は、図１の構成に限定
されない。温度、または電源電圧の変化によってクロッ
ク信号ＣＫの遅延時間の変化を検出することができるも
のであれば、どのような構成でも適用可能である。 （ｂ） クロック制御回路２０の構成は、図１の構成に
限定されない。例えば、プログラマブル分周器を用い
て、検出信号ＤＥＴに基づいて適切な分周比でクロック
信号ＣＫを分周するようにしても良い。 （ｃ） 分周器２１を設けずに、外部から複数の周波数
のクロック信号を入力して検出信号ＤＥＴによって適切
なクロック信号を選択するようにしても良い。 （ｄ） 遅延検出回路１０を複数設け、これに対応して
クロック制御回路２０で３種類以上の複数のクロック周
波数の中から適切なクロック信号を選択するようにして
も良い。 （ｅ） クロック信号ＣＫは外部から与えられるのでは
なく、ＩＣ内部に発振回路を形成するようにしても良
い。It should be noted that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications (a) to (e). (A) The configuration of the delay detection circuit 10 is not limited to the configuration of FIG. Any configuration is applicable as long as a change in the delay time of the clock signal CK can be detected based on a change in temperature or power supply voltage. (B) The configuration of the clock control circuit 20 is not limited to the configuration of FIG. For example, the clock signal CK may be frequency-divided at an appropriate frequency division ratio based on the detection signal DET using a programmable frequency divider. (C) Instead of providing the frequency divider 21, a clock signal having a plurality of frequencies may be input from the outside and an appropriate clock signal may be selected by the detection signal DET. (D) A plurality of delay detection circuits 10 may be provided, and the clock control circuit 20 may select an appropriate clock signal from three or more types of clock frequencies in response to the plurality of delay detection circuits. (E) The clock signal CK may not be externally provided, but an oscillation circuit may be formed inside the IC.
【００１５】[0015]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、半導体チップの温度の上昇または電源電圧の
低下を検出する検出回路と、温度上昇または電源電圧低
下時に内部回路に対するクロック信号の周波数を低下さ
せるクロック制御回路とを有している。これにより、温
度上昇に伴う誤動作や素子の破壊を防止すると共に、電
源電圧の低下に伴う誤動作を防止することが可能にな
り、動作の安定したＩＣが得られる。第２の発明によれ
ば、温度及び電源電圧に応じて信号の伝搬遅延時間が変
化する遅延部と、該遅延部を通った信号及び該遅延部を
通らない信号のタイミングを比較する比較部とによって
検出回路を構成している。これにより、単純な回路で確
実に温度及び電源電圧の変動を検出することが可能にな
る。As described above in detail, according to the first aspect, a detection circuit for detecting an increase in the temperature of a semiconductor chip or a decrease in a power supply voltage, and a clock for an internal circuit when the temperature rises or a power supply voltage decreases. A clock control circuit for lowering the frequency of the signal. As a result, it is possible to prevent malfunction and destruction of elements due to a rise in temperature, and to prevent malfunction due to a decrease in power supply voltage, thereby obtaining an IC with stable operation. According to the second aspect, the delay unit changes the propagation delay time of the signal according to the temperature and the power supply voltage, and the comparison unit compares the timing of the signal passing through the delay unit and the timing of the signal not passing through the delay unit. Constitutes a detection circuit. This makes it possible to reliably detect fluctuations in temperature and power supply voltage with a simple circuit.
【図１】本発明の実施形態を示すＩＣの構成図である。FIG. 1 is a configuration diagram of an IC showing an embodiment of the present invention.
【図２】従来のＩＣの構成図である。FIG. 2 is a configuration diagram of a conventional IC.
【図３】図１中の検出回路１０の動作を説明するための
信号波形図である。FIG. 3 is a signal waveform diagram for explaining an operation of the detection circuit 10 in FIG.
１０ 検出回路 １１ 遅延部 １２ ＦＦ（フリップフロップ） ２０ クロック制御回路 ２１ 分周器 ２２ セレクタ ３０ 内部回路 Reference Signs List 10 detection circuit 11 delay unit 12 FF (flip-flop) 20 clock control circuit 21 frequency divider 22 selector 30 internal circuit
Claims (2)
圧の低下を検出して検出信号を出力する検出回路と、 前記検出信号が与えられないときには周波数の高いクロ
ック信号を出力し、該検出信号が与えられたときには周
波数の低いクロック信号を出力するクロック制御回路
と、 前記クロック制御回路から出力されたクロック信号に基
づいて所定の論理動作を行う内部回路とを、 備えたことを特徴とする半導体集積回路。1. A detection circuit for detecting a rise in the temperature of a semiconductor chip or a decrease in a power supply voltage and outputting a detection signal, and outputting a high-frequency clock signal when the detection signal is not supplied, wherein the detection signal is A semiconductor integrated circuit, comprising: a clock control circuit that outputs a clock signal having a low frequency when given; and an internal circuit that performs a predetermined logical operation based on the clock signal output from the clock control circuit. circuit.
じて信号の伝搬遅延時間が変化する遅延部と、該遅延部
を通った信号及び該遅延部を通らない信号のタイミング
を比較する比較部とを有し、該比較部の比較結果を前記
検出信号として出力することを特徴とする請求項１記載
の半導体集積回路。2. The comparison circuit according to claim 1, wherein the detection circuit compares a timing of a signal passing through the delay unit and a timing of a signal not passing through the delay unit. 2. The semiconductor integrated circuit according to claim 1, further comprising: a unit for outputting a comparison result of the comparison unit as the detection signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10247892A JP2000077999A (en) | 1998-09-02 | 1998-09-02 | Semiconductor integrated circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10247892A JP2000077999A (en) | 1998-09-02 | 1998-09-02 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077999A true JP2000077999A (en) | 2000-03-14 |
Family
ID=17170140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10247892A Withdrawn JP2000077999A (en) | 1998-09-02 | 1998-09-02 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077999A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002109493A (en) * | 2000-10-02 | 2002-04-12 | Dainippon Printing Co Ltd | Ic chip and ic card |
| JP2014165508A (en) * | 2013-02-21 | 2014-09-08 | Seiko Epson Corp | Oscillation device, electronic apparatus and mobile body |
| JP2016138799A (en) * | 2015-01-27 | 2016-08-04 | 株式会社ソシオネクスト | Semiconductor integrated circuit device and semiconductor integrated circuit device testing method |
-
1998
- 1998-09-02 JP JP10247892A patent/JP2000077999A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002109493A (en) * | 2000-10-02 | 2002-04-12 | Dainippon Printing Co Ltd | Ic chip and ic card |
| JP2014165508A (en) * | 2013-02-21 | 2014-09-08 | Seiko Epson Corp | Oscillation device, electronic apparatus and mobile body |
| JP2016138799A (en) * | 2015-01-27 | 2016-08-04 | 株式会社ソシオネクスト | Semiconductor integrated circuit device and semiconductor integrated circuit device testing method |
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