JPH10320071A - Semiconductor integrated circuit - Google Patents
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- JPH10320071A JPH10320071A JP9133086A JP13308697A JPH10320071A JP H10320071 A JPH10320071 A JP H10320071A JP 9133086 A JP9133086 A JP 9133086A JP 13308697 A JP13308697 A JP 13308697A JP H10320071 A JPH10320071 A JP H10320071A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えばＣＰＵ、Ｄ
ＳＰなど、供給されるクロックにより所定の動作を行う
信号処理手段を有する半導体集積回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a semiconductor integrated circuit having signal processing means for performing a predetermined operation by a supplied clock such as an SP.
【０００２】[0002]
【従来の技術】半導体集積回路には供給されるクロック
により所定の動作を行う信号処理手段を有するものが存
在するが、その動作速度を向上させるために、信号処理
手段には高周波数のクロックが供給されることが多い。2. Description of the Related Art Some semiconductor integrated circuits have a signal processing means for performing a predetermined operation by a supplied clock. In order to improve the operation speed, a high-frequency clock is used for the signal processing means. Often supplied.
【０００３】しかしながら、供給されるクロックの周波
数が高くなるほど、信号処理手段での消費電力が大きく
なることがわかっており、消費電力の増大に伴って信号
処理手段が発熱して高温となるので、信号処理手段の熱
暴走や熱破壊、あるいは、その内部パスにおける遅延時
間が増大して信号処理手段の誤動作を引き起こすなどの
問題があった。However, it is known that the higher the frequency of the supplied clock, the higher the power consumption of the signal processing means, and the higher the power consumption, the higher the temperature of the signal processing means. There have been problems such as thermal runaway or thermal destruction of the signal processing means, or an increase in delay time in an internal path of the signal processing means, causing a malfunction of the signal processing means.
【０００４】このような問題の対策として、半導体集積
回路を搭載する機器においては、図１７に示すように、
半導体集積回路１００のチップ裏面あるいはヒートシン
ク４００の近辺などの高温になる部分に温度検出手段で
ある温度センサ２００を設けるとともに（図１８の
（ａ）、（ｂ）参照）、冷却手段であるファン３００を
設け、温度センサ２００の検出温度に応じてコントロー
ラ５００がファン３００の駆動を制御するようになって
いる。As a countermeasure against such a problem, in a device on which a semiconductor integrated circuit is mounted, as shown in FIG.
A temperature sensor 200 serving as a temperature detecting means is provided on a high-temperature portion such as a chip back surface of the semiconductor integrated circuit 100 or near a heat sink 400 (see FIGS. 18A and 18B), and a fan 300 serving as a cooling means. Is provided, and the controller 500 controls the driving of the fan 300 according to the temperature detected by the temperature sensor 200.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、近年、
供給するクロックの周波数をより高くして信号処理手段
の動作速度をより一層向上させる傾向にあり、上記のよ
うな対策だけでは信号処理手段の温度上昇を阻止しきれ
ず、熱暴走あるいは誤動作などの問題を引き起こしかね
ない。However, in recent years,
There is a tendency to further increase the operating speed of the signal processing means by increasing the frequency of the supplied clock, and the above measures alone cannot completely prevent the temperature rise of the signal processing means, resulting in problems such as thermal runaway or malfunction. Can cause
【０００６】そして、信号処理手段の温度上昇を未然に
防止するために、特開平８−１２３５７５号公報には、
信号処理手段が消費する電流量に応じて信号処理手段に
供給されるクロックの周波数を変化させる半導体集積回
路が開示されており、このような半導体集積回路によれ
ば、信号処理手段の消費電流量が所定値近辺で安定する
ようにクロックの周波数が制御されることになる。In order to prevent a rise in the temperature of the signal processing means, Japanese Patent Application Laid-Open No. 8-123575 discloses that
A semiconductor integrated circuit that changes the frequency of a clock supplied to the signal processing unit according to the amount of current consumed by the signal processing unit is disclosed. According to such a semiconductor integrated circuit, the amount of current consumed by the signal processing unit is increased. Of the clock is controlled so that is stable around a predetermined value.
【０００７】ところが、確かに信号処理手段の消費電流
量とその温度との間には密接な関係があるが、必ずしも
信号処理手段の消費電流量だけではその温度を正確に判
断することができない（種々の要因により消費電流量が
所定値近辺で安定したとしても温度が上昇する場合もあ
る）ので、上記公報に開示された半導体集積回路では、
信号処理手段の温度上昇を阻止しきれず、熱暴走あるい
は誤動作を引き起こす危険性をはらんでいる。また、逆
に考えると、信号処理手段の消費電流量が所定値近辺を
越えて大きくなったまま維持したとしてもその温度が上
昇しない場合も想定され、この場合は無駄に信号処理手
段の動作速度を低下させてしまうことになる。However, although there is a close relationship between the amount of current consumed by the signal processing means and its temperature, it is not always possible to accurately determine the temperature only by the amount of current consumed by the signal processing means ( The temperature may rise even if the current consumption is stabilized around a predetermined value due to various factors.)
The temperature rise of the signal processing means cannot be prevented, and there is a risk of causing thermal runaway or malfunction. Conversely, if the current consumption of the signal processing unit is maintained at a large value exceeding a predetermined value, the temperature may not increase even if the current consumption is increased. In this case, the operation speed of the signal processing unit is uselessly increased. Will be reduced.
【０００８】そこで、本発明は、信号処理手段の熱暴走
及び誤動作を確実に防止するとともに、それが組み込ま
れる機器の使用感の向上、省スペース化、及び、コスト
ダウンを実現した半導体集積回路を提供することを目的
とする。Accordingly, the present invention provides a semiconductor integrated circuit which reliably prevents thermal runaway and malfunction of a signal processing means, and realizes improved usability, space saving and cost reduction of a device into which the signal processing means is incorporated. The purpose is to provide.
【０００９】[0009]
【課題を解決するための手段】上記の目的を達成するた
め、請求項１に記載の半導体集積回路では、供給される
クロックにより所定の動作を行う信号処理手段を有する
半導体集積回路において、その基板内に温度検出手段を
有し、該温度検出手段の検出温度に応じて前記信号処理
手段へのクロックの供給を遮断する手段を有している。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit having signal processing means for performing a predetermined operation by a supplied clock. And a means for interrupting the supply of a clock to the signal processing means in accordance with the temperature detected by the temperature detecting means.
【００１０】以上の構成において、温度検出手段が検出
する温度はほぼ信号処理手段の温度に等しいと考えるこ
とができるため、温度検出手段の検出温度が所定温度に
なった時点で信号処理手段へのクロックの供給を遮断す
るようにしておけば、信号処理手段の動作が停止し、信
号処理手段の温度が所定温度を越えて大きく上昇するこ
とはなくなるので、所定温度を適切に設定しておくこと
によって、信号処理手段の熱暴走を確実に防ぐことがで
きる。In the above configuration, the temperature detected by the temperature detecting means can be considered to be substantially equal to the temperature of the signal processing means. If the supply of the clock is cut off, the operation of the signal processing means stops, and the temperature of the signal processing means does not rise significantly beyond the predetermined temperature. Thus, thermal runaway of the signal processing means can be reliably prevented.
【００１１】また、請求項２に記載の半導体集積回路で
は、上記請求項１に記載の半導体集積回路において、前
記信号処理手段へのクロックの供給が遮断された後、前
記温度検出手段の検出温度に応じて前記信号処理手段へ
のクロックの供給を再開する手段を有している。According to a second aspect of the present invention, in the semiconductor integrated circuit according to the first aspect, after the supply of the clock to the signal processing unit is cut off, the temperature detected by the temperature detecting unit is reduced. Means for restarting the supply of the clock to the signal processing means in response to
【００１２】以上の構成において、温度検出手段の検出
温度が適切な温度になった時点で信号処理手段へのクロ
ックの供給を再開するようにしておけば、信号処理手段
の動作が停止したとしても、その後に信号処理手段の温
度が冷却手段や動作停止などにより低下して信号処理手
段が動作しても何等問題のない温度になったときには、
信号処理手段の動作が再開する。In the above configuration, if the supply of the clock to the signal processing means is restarted when the temperature detected by the temperature detecting means reaches an appropriate temperature, even if the operation of the signal processing means is stopped. After that, when the temperature of the signal processing unit decreases due to the cooling unit or the operation stop and the temperature of the signal processing unit becomes no problem even if the signal processing unit operates,
The operation of the signal processing means resumes.
【００１３】また、請求項３に記載の半導体集積回路で
は、上記請求項２に記載の半導体集積回路において、前
記温度検出手段の検出温度と前記信号処理手段へのクロ
ックの供給の遮断／再開の切り換えとの間にヒステリシ
スをもたせている。According to a third aspect of the present invention, in the semiconductor integrated circuit of the second aspect, the temperature detected by the temperature detecting means and the cutoff / restart of the supply of the clock to the signal processing means. There is hysteresis between the switching.
【００１４】以上の構成により、信号処理手段へのクロ
ックの供給の遮断／再開が頻繁に切り換わることはな
く、信号処理手段の動作の停止、再開を安定的に制御す
ることができる（信号処理手段の動作の停止／再開の切
り換えが発振状態になることはない）。With the above configuration, the interruption / resumption of the supply of the clock to the signal processing means is not frequently switched, and the stop and restart of the operation of the signal processing means can be controlled stably (signal processing means). Switching of stop / restart of the operation of the means does not cause an oscillation state).
【００１５】また、請求項４に記載の半導体集積回路で
は、クロックの周波数を変換するクロック周波数変換手
段と、該クロック周波数変換手段を経たクロックにより
所定の動作を行う信号処理手段とを有する半導体集積回
路において、その基板内に温度検出手段を有し、該温度
検出手段の検出温度が上昇するにつれて、前記クロック
周波数変換手段を経たクロックの周波数が低くなるよう
に前記クロック周波数変換手段の変換比率を変化させる
手段を有している。According to a fourth aspect of the present invention, there is provided a semiconductor integrated circuit comprising: a clock frequency converting means for converting a clock frequency; and a signal processing means for performing a predetermined operation by a clock passing through the clock frequency converting means. In the circuit, a temperature detecting means is provided in the substrate, and the conversion ratio of the clock frequency converting means is set so that the frequency of the clock passing through the clock frequency converting means decreases as the temperature detected by the temperature detecting means increases. It has means for changing.
【００１６】以上の構成により、温度検出手段が検出す
る温度はほぼ信号処理手段の温度に等しいと考えること
ができるため、信号処理手段の温度が上昇するにつれ
て、信号処理手段に供給されるクロックの周波数が低く
なり、これにより、信号処理手段の温度上昇に歯止めが
かかり、信号処理手段の熱暴走を確実に防止することが
できる。According to the above configuration, the temperature detected by the temperature detecting means can be considered to be substantially equal to the temperature of the signal processing means. Therefore, as the temperature of the signal processing means increases, the clock supplied to the signal processing means increases. The frequency is lowered, thereby stopping the rise in the temperature of the signal processing means, and the thermal runaway of the signal processing means can be reliably prevented.
【００１７】また、請求項５に記載の半導体集積回路で
は、上記請求項４に記載の半導体集積回路において、前
記温度検出手段の検出温度が下降するにつれて、前記ク
ロック周波数変換手段を経たクロックの周波数が高くな
るように前記クロック周波数変換手段の変換比率を変化
させる手段を有している。According to a fifth aspect of the present invention, in the semiconductor integrated circuit according to the fourth aspect, as the temperature detected by the temperature detecting means decreases, the frequency of the clock passing through the clock frequency converting means decreases. Means for changing the conversion ratio of the clock frequency conversion means so as to increase the clock frequency.
【００１８】以上の構成により、一旦、信号処理手段の
温度が上昇すると、信号処理手段に供給されるクロック
の周波数が低くなって、信号処理手段の動作速度が低下
するが、その後に信号処理手段の温度が冷却手段や動作
速度低下などにより下降するにつれて、信号処理手段に
供給されるクロックの周波数が高くなって、信号処理手
段の動作速度が回復する。With the above arrangement, once the temperature of the signal processing means rises, the frequency of the clock supplied to the signal processing means decreases and the operating speed of the signal processing means decreases. As the temperature decreases due to the cooling means and the decrease in operation speed, the frequency of the clock supplied to the signal processing means increases, and the operation speed of the signal processing means recovers.
【００１９】また、請求項６に記載の半導体集積回路で
は、上記請求項５に記載の半導体集積回路において、前
記温度検出手段の検出温度と前記クロック周波数変換手
段を経たクロックの周波数との間にヒステリシスをもた
せている。According to a sixth aspect of the present invention, in the semiconductor integrated circuit according to the fifth aspect, between the temperature detected by the temperature detecting means and the frequency of the clock having passed through the clock frequency converting means. Has hysteresis.
【００２０】以上の構成により、信号処理手段に供給さ
れるクロックの周波数が頻繁に変化することはなく、信
号処理手段の動作速度を安定的に制御することができる
（信号処理手段の動作速度が発振状態になることはな
い）。According to the above configuration, the frequency of the clock supplied to the signal processing means does not change frequently, and the operation speed of the signal processing means can be controlled stably (the operation speed of the signal processing means is reduced). It does not go into oscillation.)
【００２１】また、請求項７に記載の半導体集積回路で
は、その変換比率が外部から設定可能なクロック周波数
変換手段と、該クロック周波数変換手段を経たクロック
により所定の動作を行う信号処理手段とを有する半導体
集積回路において、その基板内に温度検出手段を有し、
該温度検出手段の検出温度に応じて前記クロック周波数
変換手段の変換比率を変化させる手段を有している。Further, in the semiconductor integrated circuit according to the present invention, the clock frequency conversion means whose conversion ratio can be set from the outside, and the signal processing means for performing a predetermined operation by the clock passed through the clock frequency conversion means. Semiconductor integrated circuit having a temperature detecting means in its substrate,
There is provided means for changing the conversion ratio of the clock frequency conversion means according to the temperature detected by the temperature detection means.
【００２２】また、請求項８に記載の半導体集積回路で
は、その発振周波数が外部から設定可能なクロック発振
手段と、該クロック発振手段から出力されるクロックに
より所定の動作を行う信号処理手段とを有する半導体集
積回路において、その基板内に温度検出手段を有し、該
温度検出手段の検出温度に応じて前記クロック発振手段
の発振周波数を変化させる手段を有している。Further, in the semiconductor integrated circuit according to the present invention, the clock oscillation means whose oscillation frequency can be set from the outside and the signal processing means which performs a predetermined operation by the clock output from the clock oscillation means are provided. The semiconductor integrated circuit has a temperature detecting means in its substrate, and a means for changing the oscillation frequency of the clock oscillating means according to the temperature detected by the temperature detecting means.
【００２３】以上のそれぞれの構成により、消費電力の
低減あるいは動作速度の調整などを意図してクロックの
周波数を設定できるとともに、信号処理手段の熱暴走な
どを確実に防止することができる。With the above configurations, the clock frequency can be set for the purpose of reducing the power consumption or adjusting the operation speed, and the thermal runaway of the signal processing means can be reliably prevented.
【００２４】また、請求項９に記載の半導体集積回路で
は、供給されるクロックにより所定の動作を行う信号処
理手段を有する半導体集積回路において、前記信号処理
手段内のクリティカルパスよりも信号伝搬時間が長い遅
延時間判定用パスを有し、該遅延時間判定用パスの信号
伝搬時間に応じて、前記信号処理手段へのクロックの供
給を遮断する、または、前記信号処理手段へ供給される
クロックの周波数を低くする手段を有している。According to a ninth aspect of the present invention, in the semiconductor integrated circuit having signal processing means for performing a predetermined operation by a supplied clock, a signal propagation time is longer than a critical path in the signal processing means. A long path for determining the delay time, and interrupting the supply of the clock to the signal processing means, or the frequency of the clock supplied to the signal processing means, according to the signal propagation time of the path for determining the delay time Means for lowering
【００２５】以上の構成により、例えば、信号処理手段
に供給されるクロックの１周期内に信号処理手段内のク
リティカルパスにおける信号伝搬時間が納まらなけれ
ば、信号処理手段が誤動作を引き起こす場合、遅延時間
判定用パスの信号伝搬時間が信号処理手段に供給される
クロックの１周期よりも長くなった時点で、信号処理手
段へのクロックの供給を遮断するようにしておけば、信
号処理手段が誤動作を引き起こす直前に信号処理手段の
動作を停止させることができる、言い換えれば、誤動作
を引き起こす直前まで信号処理手段を動作させることが
できる。According to the above configuration, for example, if the signal propagation time in the critical path in the signal processing means does not fall within one cycle of the clock supplied to the signal processing means, if the signal processing means causes malfunction, the delay time If the supply of the clock to the signal processing unit is interrupted when the signal propagation time of the determination path becomes longer than one cycle of the clock supplied to the signal processing unit, the signal processing unit may malfunction. The operation of the signal processing means can be stopped immediately before the occurrence, in other words, the signal processing means can be operated until immediately before the malfunction.
【００２６】また、上記場合の同時点で、信号処理手段
へ供給するクロックの周波数を低くするようにしておけ
ば、信号処理手段を停止させることなく、その誤動作を
確実に防止することができる。If the frequency of the clock supplied to the signal processing means is lowered at the same time as in the above case, the malfunction of the signal processing means can be reliably prevented without stopping the signal processing means.
【００２７】また、請求項１０に記載の半導体集積回路
では、請求項１乃至８に記載の半導体集積回路におい
て、前記信号処理手段内のクリティカルパスよりも信号
伝搬時間が長い遅延時間判定用パスを有し、該遅延時間
判定用パスの信号伝搬時間に応じて、前記信号処理手段
へのクロックの供給を遮断する、または、前記信号処理
手段へ供給されるクロックの周波数を低くする手段を有
している。According to a tenth aspect of the present invention, in the semiconductor integrated circuit of the first to eighth aspects, a delay time determination path having a longer signal propagation time than a critical path in the signal processing means is provided. Means for interrupting the supply of a clock to the signal processing means, or reducing the frequency of the clock supplied to the signal processing means, according to the signal propagation time of the delay time determination path. ing.
【００２８】以上の構成により、信号処理手段の熱暴走
及び誤動作を確実に防止することができる。また、消費
電力の低減あるいは動作速度の調整などを意図してクロ
ックの周波数を設定できるようにした上で、信号処理手
段の熱暴走及び誤動作を確実に防止することができる。With the above configuration, thermal runaway and malfunction of the signal processing means can be reliably prevented. In addition, the clock frequency can be set for the purpose of reducing power consumption or adjusting the operation speed, and the thermal runaway and malfunction of the signal processing means can be reliably prevented.
【００２９】[0029]
【発明の実施の形態】以下に本発明の実施形態を図面を
参照しながら説明する。図１は本発明の第１実施形態で
ある半導体集積回路のブロック図であって、１は信号処
理部、２は温度センサ、３はクロック入力制御部であ
る。信号処理部１は、当該半導体集積回路に入力される
クロックＣＬＫをクロック入力制御部３を介して入力
し、そのクロックＣＬＫに基づいて入力データに対して
所定の信号処理を行う。温度センサ２は、例えばバンド
キャップ温度センサなどであって、信号処理部１の温度
に応じて出力が変化し、本実施形態では温度センサ２は
信号処理部１の温度に比例した電圧を出力するものとす
る。クロック入力制御部３は当該半導体集積回路に入力
されるクロックＣＬＫの信号処理部１への入力経路をＯ
Ｎ／ＯＦＦするブロックであって、そのＯＮ／ＯＦＦは
温度センサ２の出力によって制御される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a semiconductor integrated circuit according to a first embodiment of the present invention, wherein 1 is a signal processing unit, 2 is a temperature sensor, and 3 is a clock input control unit. The signal processing unit 1 inputs a clock CLK input to the semiconductor integrated circuit via the clock input control unit 3, and performs predetermined signal processing on input data based on the clock CLK. The temperature sensor 2 is, for example, a band cap temperature sensor, and its output changes according to the temperature of the signal processing unit 1. In this embodiment, the temperature sensor 2 outputs a voltage proportional to the temperature of the signal processing unit 1. Shall be. The clock input control unit 3 sets the input path of the clock CLK input to the semiconductor integrated circuit to the signal processing unit 1 to O.
This block is N / OFF, and its ON / OFF is controlled by the output of the temperature sensor 2.
【００３０】クロック入力制御部３の一構成例を図２に
示す。同図において、３１はスイッチング回路、３２は
コンパレータ、３３、３４、３５は抵抗であって、スイ
ッチング回路３１は、ＯＮ／ＯＦＦ制御端子Ｔを有し、
ＯＮ／ＯＦＦ制御端子Ｔの電圧がハイレベルでＯＮとな
り、逆に、ＯＮ／ＯＦＦ制御端子Ｔの電圧がローレベル
でＯＦＦとなるように構成されている。コンパレータ３
２の非反転入力端子（＋）にはコンパレータ３２の出力
と所定電圧Ｖｒ（固定であってもよいし、可変であって
もよい）との間に直列接続された抵抗３３、３４の接続
点に接続されており、一方、コンパレータ３２の反転入
力端子（−）には抵抗３５を介して温度センサ２の出力
が接続されている。そして、当該半導体集積回路に入力
されたクロックＣＬＫはスイッチング回路３１を介して
信号処理部１に与えられており、スイッチング回路３１
のＯＮ／ＯＦＦ制御端子Ｔにはコンパレータ３２の出力
が接続されている。FIG. 2 shows an example of the configuration of the clock input control section 3. In the figure, 31 is a switching circuit, 32 is a comparator, 33, 34, and 35 are resistors. The switching circuit 31 has an ON / OFF control terminal T,
The voltage of the ON / OFF control terminal T is turned on at a high level, and conversely, the voltage of the ON / OFF control terminal T is turned off at a low level. Comparator 3
A connection point of resistors 33 and 34 connected in series between the output of the comparator 32 and a predetermined voltage Vr (which may be fixed or variable) is connected to the non-inverting input terminal (+) of the second. The output of the temperature sensor 2 is connected to the inverting input terminal (−) of the comparator 32 via a resistor 35. The clock CLK input to the semiconductor integrated circuit is supplied to the signal processing unit 1 via the switching circuit 31.
The output of the comparator 32 is connected to the ON / OFF control terminal T.
【００３１】以上の構成により、温度センサ２の出力と
コンパレータ３２の出力との関係は図３に示すようにな
る。すなわち、信号処理部１の温度が上昇して、温度セ
ンサ２の出力電圧が所定電圧Ｖｒによって決定する第１
しきい値電圧Ｖth1を越えると、コンパレータ３２の出
力がローレベルとなって、スイッチング回路３１がＯＦ
Ｆとなり、信号処理部１へのクロックＣＬＫの入力が遮
断され、信号処理部１の動作が停止する。これにより、
信号処理部１の温度上昇に歯止めがかかり、信号処理部
１の熱暴走を確実に防ぐことができる。With the above configuration, the relationship between the output of the temperature sensor 2 and the output of the comparator 32 is as shown in FIG. That is, the temperature of the signal processing unit 1 increases, and the output voltage of the temperature sensor 2 is determined by the predetermined voltage Vr.
When the voltage exceeds the threshold voltage Vth1, the output of the comparator 32 becomes low level, and the switching circuit 31
At F, the input of the clock CLK to the signal processing unit 1 is cut off, and the operation of the signal processing unit 1 stops. This allows
The temperature rise of the signal processing unit 1 is stopped, and the thermal runaway of the signal processing unit 1 can be reliably prevented.
【００３２】尚、信号処理部１の動作が突然停止してし
まうと様々な不都合が考えられるので、スイッチング回
路３１がＯＦＦして信号処理部１の動作が停止する前
に、信号処理部１で現在処理中のデータを待避させる、
あるいは、外部システムに対して動作を停止する旨の予
告を行うなど、所定の処理を行うように当該半導体集積
回路が組み込まれるシステムを構成することが望まし
い。Various problems may be considered if the operation of the signal processing unit 1 is suddenly stopped. Therefore, before the switching circuit 31 is turned off and the operation of the signal processing unit 1 is stopped, the signal processing unit 1 stops. Save data currently being processed,
Alternatively, it is desirable to configure a system in which the semiconductor integrated circuit is incorporated so as to perform a predetermined process, such as giving a notice to an external system to stop the operation.
【００３３】そして、信号処理部１の動作が停止した後
は、当該半導体集積回路が組み込まれる機器に搭載され
る冷却用ファンやヒートシンクあるいは動作停止などに
より信号処理部１の温度が低下して、温度センサ２の出
力電圧が所定電圧Ｖｒによって決まる第２しきい値電圧
Ｖth2より低くなると、コンパレータ３２の出力電圧が
ハイレベルとなって、スイッチング回路３１がＯＮとな
り、信号処理部１へのクロックＣＬＫの入力が再開さ
れ、信号処理部１の動作が再開する。After the operation of the signal processing unit 1 is stopped, the temperature of the signal processing unit 1 is lowered by a cooling fan, a heat sink, or an operation stop mounted on the device in which the semiconductor integrated circuit is incorporated. When the output voltage of the temperature sensor 2 becomes lower than the second threshold voltage Vth2 determined by the predetermined voltage Vr, the output voltage of the comparator 32 becomes high level, the switching circuit 31 is turned on, and the clock CLK to the signal processing section 1 is turned on. Is restarted, and the operation of the signal processing unit 1 is restarted.
【００３４】尚、信号処理部１の動作が一旦停止した後
再開するときには、信号処理部１の動作が停止するとき
と同様に、外部システムに対して動作を再開する旨の予
告を行うなどの所定の処置を行うように当該半導体集積
回路が組み込まれるシステムを構成することが望まし
い。When the operation of the signal processing unit 1 is temporarily stopped and then resumed, the external system is notified of the resumption of the operation in the same manner as when the operation of the signal processing unit 1 is stopped. It is desirable to configure a system in which the semiconductor integrated circuit is incorporated so as to perform a predetermined treatment.
【００３５】そして、第１しきい値電圧Ｖth1と第２し
きい値電圧Ｖth2との関係はＶth1＞Ｖth2であって、信
号処理部１へのクロックＣＬＫの供給を遮断するときの
温度センサ２の出力と信号処理部１へのクロックＣＬＫ
の供給を再開するときの温度センサ２の出力とが異なっ
ている（温度センサ２の検出温度と信号処理部１へのク
ロックの供給の遮断／再開の切り換えとの間にヒステリ
シスをもたせている）ので、信号処理部１が動作の停止
と再開を頻繁に繰り返すことはなく、信号処理部１の動
作の停止、再開を安定的に制御することができる（信号
処理部１の動作の停止／再開の切り換えが発振状態にな
ることはない）。The relationship between the first threshold voltage Vth1 and the second threshold voltage Vth2 is Vth1> Vth2, and the supply of the clock CLK to the signal processing unit 1 is cut off by the temperature sensor 2. Output and clock CLK to signal processing unit 1
Output from the temperature sensor 2 when the supply of the clock signal is restarted (hysteresis is provided between the detected temperature of the temperature sensor 2 and the switching of the cutoff / restart of the clock supply to the signal processing unit 1). Therefore, the signal processing unit 1 does not frequently stop and restart the operation, and can stably stop and restart the operation of the signal processing unit 1 (stop / restart operation of the signal processing unit 1). Is not oscillating).
【００３６】次に、本発明の第２実施形態である半導体
集積回路のブロック図を図４に示す。尚、上記第１実施
形態の半導体集積回路と同一部分には同一符号を付して
説明を省略する。図４において、４はクロック周波数変
換部であり、当該半導体集積回路に入力されるクロック
ＣＬＫの周波数を変換し、この周波数が変換されたクロ
ックＣＬＫに基づいて信号処理部１が入力データに対し
て所定の信号処理を行うようになっている。そして、ク
ロック周波数変換部４での周波数の変換比率は温度セン
サ２の出力によって制御されるようになっている。Next, FIG. 4 shows a block diagram of a semiconductor integrated circuit according to a second embodiment of the present invention. Note that the same parts as those of the semiconductor integrated circuit of the first embodiment are denoted by the same reference numerals, and description thereof is omitted. In FIG. 4, reference numeral 4 denotes a clock frequency converter, which converts the frequency of the clock CLK input to the semiconductor integrated circuit, and the signal processor 1 converts the input data based on the converted clock CLK. A predetermined signal processing is performed. The conversion ratio of the frequency in the clock frequency converter 4 is controlled by the output of the temperature sensor 2.
【００３７】クロック周波数変換部４の一構成例を図５
に示す。同図において、４１はそれが有する変換比率制
御端子ＦＴの電圧によって変換比率（分周率）が決定す
る分周器であって、当該半導体集積回路に入力されるク
ロックＣＬＫを分周して信号処理部１へ出力する。４２
は入出力間にヒステリシスをもたせた上で、入力信号を
量子化して出力するヒステリシス量子化器であって、そ
の入力信号としては温度センサ２の出力が与えられてお
り、量子化された信号は分周器４１の変換比率制御端子
ＦＴに与えられている。尚、信号処理部１にはクロック
ＣＬＫを分周して供給しているが、逓倍して供給するよ
うに構成してもよい。FIG. 5 shows an example of the configuration of the clock frequency converter 4.
Shown in In the drawing, reference numeral 41 denotes a frequency divider whose conversion ratio (frequency division ratio) is determined by the voltage of the conversion ratio control terminal FT of the frequency divider 41. The frequency divider 41 divides a clock CLK input to the semiconductor integrated circuit to generate a signal. Output to the processing unit 1. 42
Is a hysteresis quantizer that gives a hysteresis between input and output, and then quantizes and outputs an input signal. The output of the temperature sensor 2 is given as the input signal, and the quantized signal is The conversion ratio control terminal FT of the frequency divider 41 is provided. Although the clock CLK is divided and supplied to the signal processing unit 1, the clock CLK may be multiplied and supplied.
【００３８】以上の構成により、温度センサ２の出力と
分周器４１の分周率（クロック周波数変換部４の変換比
率）との関係は図６に示すようになっており、信号処理
部１の温度が上昇して、温度センサ２の出力が大きくな
るにつれて、クロック周波数変換部４での変換比率が小
さくなって、信号処理部１に入力されるクロックの周波
数が段階的に低くなる。これにより、信号処理部１の温
度上昇に歯止めがかかり、信号処理部１の熱暴走を確実
に防止することができる。With the above configuration, the relationship between the output of the temperature sensor 2 and the frequency division ratio of the frequency divider 41 (conversion ratio of the clock frequency conversion unit 4) is as shown in FIG. As the temperature rises and the output of the temperature sensor 2 increases, the conversion ratio in the clock frequency conversion unit 4 decreases, and the frequency of the clock input to the signal processing unit 1 decreases stepwise. Thereby, the temperature rise of the signal processing unit 1 is stopped, and the thermal runaway of the signal processing unit 1 can be reliably prevented.
【００３９】このように、半導体集積回路の温度が上昇
すると、信号処理部１に供給されるクロックの周波数が
低くなって信号処理部１の動作速度が低下するが、その
後当該半導体集積回路が組み込まれた機器に搭載された
冷却用ファンやヒートシンクあるいは動作速度低下など
により信号処理部１の温度が下降するにつれて、信号処
理部１に入力されるクロックの周波数が段階的に高くな
るので、信号処理部１の動作速度が段階的に回復する。As described above, when the temperature of the semiconductor integrated circuit rises, the frequency of the clock supplied to the signal processing unit 1 decreases and the operating speed of the signal processing unit 1 decreases. As the temperature of the signal processing unit 1 decreases due to a cooling fan, a heat sink, or a decrease in the operation speed mounted on the installed device, the frequency of the clock input to the signal processing unit 1 increases stepwise, so that signal processing is performed. The operation speed of the unit 1 is gradually restored.
【００４０】そして、クロック周波数変換部４での変換
比率がある変換比率から次の段階の変換比率に変化する
ときの温度センサ２の出力と、次の段階の変換比率から
ある変換比率に変化するときの温度センサ２の出力とが
異なっている（温度センサ２の検出温度とクロック周波
数変換部４での変換比率との間にヒステリシスをもたせ
ている）ので、信号処理部１に供給されるクロックの周
波数が隣接する周波数間で頻繁に変化することはなく、
信号処理部１の動作速度を安定的に制御することができ
る（信号処理部１の動作速度が発振状態になることはな
い）。The output of the temperature sensor 2 when the conversion ratio in the clock frequency conversion unit 4 changes from a certain conversion ratio to the next stage conversion ratio, and changes from the next stage conversion ratio to a certain conversion ratio. Since the output of the temperature sensor 2 is different from that at the time (hysteresis is provided between the detected temperature of the temperature sensor 2 and the conversion ratio of the clock frequency conversion unit 4), the clock supplied to the signal processing unit 1 Frequency does not change frequently between adjacent frequencies,
The operation speed of the signal processing unit 1 can be controlled stably (the operation speed of the signal processing unit 1 does not enter an oscillation state).
【００４１】尚、図７に示すように、クロック周波数変
換部４の代わりに、クロック周波数変換部４において、
分周器４１の代わりに、それが有する発振周波数制御端
子ＦＴ’に与えられる電圧によって発振周波数が決定す
るクロック発振器５１を設けた構成のクロック発振部５
を設けた構成にしても、上記第２実施形態の半導体集積
回路と同様の作用・効果を得ることができる。As shown in FIG. 7, instead of the clock frequency converter 4, the clock frequency converter 4
Instead of the frequency divider 41, a clock oscillator 5 having a configuration in which a clock oscillator 51 whose oscillation frequency is determined by a voltage applied to an oscillation frequency control terminal FT ′ of the frequency oscillator 41 is provided.
The same operation and effect as those of the semiconductor integrated circuit according to the second embodiment can be obtained even with the configuration provided with.
【００４２】次に、本発明の第３実施形態である半導体
集積回路のブロック図を図８に示す。尚、これまでに実
施形態として示した半導体集積回路と同一部分には同一
符号を付して説明を省略する。図８において、６はクロ
ック周波数変換部であり、当該半導体集積回路に入力さ
れるクロックＣＬＫの周波数を変換し、この周波数が変
換されたクロックＣＬＫに基づいて信号処理部１が入力
データに対して所定の信号処理を行うようになってい
る。そして、クロック周波数変換部６での周波数の変換
比率は外部からのデータに基づいて設定可能になってい
るとともに、温度センサ２の出力によって制御されるよ
うになっている。尚、クロック周波数変換部６での周波
数の変換比率を設定するデータは、外部の温度検知手段
を有する回路や、その他の制御、設定回路から与えられ
るようになっている。Next, FIG. 8 shows a block diagram of a semiconductor integrated circuit according to a third embodiment of the present invention. Note that the same parts as those of the semiconductor integrated circuit shown in the embodiments up to this point are denoted by the same reference numerals and description thereof will be omitted. In FIG. 8, reference numeral 6 denotes a clock frequency converter for converting the frequency of the clock CLK input to the semiconductor integrated circuit, and the signal processor 1 converting the input data based on the frequency converted clock CLK. A predetermined signal processing is performed. The frequency conversion ratio in the clock frequency converter 6 can be set based on external data, and is controlled by the output of the temperature sensor 2. The data for setting the frequency conversion ratio in the clock frequency converter 6 is supplied from a circuit having an external temperature detecting means or other control and setting circuits.
【００４３】クロック周波数変換部６の一構成例を図９
に示す。同図において、６１は当該半導体集積回路に入
力されたクロックＣＬＫをその周波数を変換して信号処
理部１へ出力する周波数変換器であって、本実施形態で
は８／１、６／１、４／１、３／１、２／１、１／１、
１／２、１／３の８種類の変換比率でクロックＣＬＫの
周波数を変換することができるようになっており、どの
変換比率で変換するかは制御回路６２から与えられる３
ビットのデータによって決定し、その３ビットのデータ
の重みが大きいほど小さな変換比率となる。FIG. 9 shows an example of the structure of the clock frequency converter 6.
Shown in In the figure, reference numeral 61 denotes a frequency converter for converting the frequency of the clock CLK input to the semiconductor integrated circuit and outputting the converted clock to the signal processing unit 1. In the present embodiment, the frequency converter 8/1, 6/1, 4 / 1, 3/1, 2/1, 1/1,
The frequency of the clock CLK can be converted at eight types of conversion ratios of 1/2 and 1/3, and the conversion ratio to be converted is given by the control circuit 62.
The conversion ratio is determined by the bit data, and the smaller the weight of the three bit data, the smaller the conversion ratio.
【００４４】制御回路６２は３ビットの外部設定データ
と後出のＡ／Ｄ変換器６３から出力される３ビットのデ
ータが与えられており、外部設定の３ビットデータとＡ
／Ｄ変換器６３からの３ビットデータのうち重みが大き
い方のデータ（重みが同じであるときはどちらか一方の
データ）を周波数変換器６１に与えている。尚、外部設
定データとＡ／Ｄ変換器６３の出力データについては各
ビットの重みが予め設定されている。The control circuit 62 is provided with 3-bit external setting data and 3-bit data output from the A / D converter 63 described later.
Of the 3-bit data from the / D converter 63, the data with the larger weight (either data when the weight is the same) is given to the frequency converter 61. The weight of each bit is set in advance for the external setting data and the output data of the A / D converter 63.
【００４５】６３は入出力間にヒステリシスをもたせた
上で、入力信号を３ビットのデジタル信号に変換して出
力するヒステリシスＡ／Ｄ変換器であって、入力が大き
いほど重みの大きなデータを出力し、その入力には温度
センサ２の出力が接続されており、一方、その出力は前
述したように制御回路６２に与えられている。Numeral 63 designates a hysteresis A / D converter for converting the input signal into a 3-bit digital signal after providing a hysteresis between the input and output, and outputting data with a larger weight as the input is larger. The input is connected to the output of the temperature sensor 2, while the output is given to the control circuit 62 as described above.
【００４６】以上の構成により、温度センサ２の出力と
周波数変換器６１の変換比率（クロック周波数変換部６
での変換比率）との関係の一例は図１０に示すようにな
り、信号処理部１に供給されるクロックの周波数は、外
部設定データにより予め設定される（この例では外部設
定データを（０、１、０）（左のビットほど重みが大き
いものとする）として、周波数変換器６１の変換比率が
４／１に設定されている）が、信号処理部１の温度が上
昇するにつれて段階的に低下する。これにより、信号処
理部１の温度上昇に歯止めがかかり、信号処理部１の熱
暴走を確実に防止することができる。With the above configuration, the output of the temperature sensor 2 and the conversion ratio of the frequency converter 61 (the clock frequency converter 6
FIG. 10 shows an example of the relationship with the conversion ratio in (1), and the frequency of the clock supplied to the signal processing unit 1 is preset by external setting data (in this example, the external setting data is (0 , 1, 0) (the conversion ratio of the frequency converter 61 is set to 4/1 assuming that the left bit has a larger weight), but the step ratio is gradually increased as the temperature of the signal processing unit 1 increases. To decline. Thereby, the temperature rise of the signal processing unit 1 is stopped, and the thermal runaway of the signal processing unit 1 can be reliably prevented.
【００４７】このように、信号処理部１の温度が上昇す
ると、信号処理部１に供給されるクロックの周波数が低
くなって信号処理部１の動作速度が低下するが、その後
当該半導体集積回路が組み込まれた機器に搭載された冷
却用ファンやヒートシンクあるいは動作速度低下などに
より信号処理部１の温度が下降するにつれて、信号処理
部１に供給されるクロックの周波数が段階的に高くなる
ので、信号処理部１の動作速度が段階的に回復する。但
し、外部設定データに対応する周波数よりも高くなるこ
とはなく（図１０に示した例では、周波数変換器６１の
変換比率が予め設定された４／１よりも大きな６／１あ
るいは８／１になることはない）、設定者の意図（例え
ば、消費電力の低減、動作速度の調整など）を無視する
には至らない。As described above, when the temperature of the signal processing unit 1 rises, the frequency of the clock supplied to the signal processing unit 1 decreases and the operation speed of the signal processing unit 1 decreases. As the temperature of the signal processing unit 1 decreases due to a cooling fan, a heat sink, or an operation speed decrease mounted on the built-in device, the frequency of the clock supplied to the signal processing unit 1 increases stepwise. The operation speed of the processing unit 1 is restored in a stepwise manner. However, the frequency does not become higher than the frequency corresponding to the external setting data (in the example shown in FIG. 10, the conversion ratio of the frequency converter 61 is 6/1 or 8/1, which is larger than the preset 4/1. ), And the intention of the setter (for example, reduction of power consumption, adjustment of operation speed, etc.) cannot be ignored.
【００４８】そして、クロック周波数変換部６での変換
比率がある変換比率から次の段階の変換比率に変化する
ときの温度センサ２の出力と、次の段階の変換比率から
ある変換比率に変化するときの温度センサ２の出力とが
異なっている（温度センサ２の検出温度とクロック周波
数変換部６での変換比率との間にヒステリシスをもたせ
ている）ので、信号処理部１に供給されるクロックの周
波数が隣接する周波数間で頻繁に変化することはなく、
信号処理部１の動作速度を安定的に制御することができ
る（信号処理部１の動作速度が発振状態になることはな
い）。The output of the temperature sensor 2 when the conversion ratio in the clock frequency conversion unit 6 changes from a certain conversion ratio to the next stage conversion ratio, and changes from the next stage conversion ratio to a certain conversion ratio. Since the output of the temperature sensor 2 at the time is different (hysteresis is provided between the detected temperature of the temperature sensor 2 and the conversion ratio of the clock frequency conversion unit 6), the clock supplied to the signal processing unit 1 Frequency does not change frequently between adjacent frequencies,
The operation speed of the signal processing unit 1 can be controlled stably (the operation speed of the signal processing unit 1 does not enter an oscillation state).
【００４９】尚、図１１に示すように、クロック周波数
変換部６の代わりに、クロック周波数変換部６におい
て、周波数変換器６１の代わりに、与えられる３ビット
データによって発振周波数が決定するクロック発振器７
１を設けた構成のクロック発振部７を設けた構成にして
も、上記第３実施形態の半導体集積回路と同様の作用・
効果を得ることができる。As shown in FIG. 11, instead of the clock frequency conversion unit 6, the clock frequency conversion unit 6 replaces the frequency converter 61 with the clock oscillator 7 whose oscillation frequency is determined by the applied 3-bit data.
1, the same operation as that of the semiconductor integrated circuit of the third embodiment can be performed.
The effect can be obtained.
【００５０】また、上記第２、第３実施形態において
は、信号処理部１の温度の変化に伴って、信号処理部１
に入力されるクロックの周波数の上げ下げを段階的に行
っているが、これをリニアに行うように構成してもよ
い。In the second and third embodiments, the signal processing unit 1 is changed in accordance with a change in the temperature of the signal processing unit 1.
Although the frequency of the clock input to is increased or decreased stepwise, this may be configured to be performed linearly.
【００５１】次に、本発明の第４実施形態である半導体
集積回路のブロック図を図１２に示す。尚、これまでに
実施形態として示した半導体集積回路と同一部分には同
一符号を付して説明を省略する。図１２において、８は
クロック入力制御部であって、当該半導体集積回路に入
力されるクロックＣＬＫの信号処理部１への入力経路を
ＯＮ／ＯＦＦするブロックである。Next, a block diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention is shown in FIG. Note that the same parts as those of the semiconductor integrated circuit shown in the embodiments up to this point are denoted by the same reference numerals and description thereof will be omitted. In FIG. 12, reference numeral 8 denotes a clock input control unit, which is a block for turning on / off an input path of the clock CLK input to the semiconductor integrated circuit to the signal processing unit 1.
【００５２】クロック入力制御部８の一構成例を図１３
に示す。同図において、８１はスイッチング回路、８２
は遅延時間判定回路であって、スイッチング回路８１
は、ＯＮ／ＯＦＦ制御端子Ｔ’を有し、ＯＮ／ＯＦＦ制
御端子Ｔ’の電圧がローレベルでＯＮとなり、逆に、Ｏ
Ｎ／ＯＦＦ制御端子Ｔ’の電圧がハイレベルでＯＦＦと
なるように構成されている。遅延時間判定回路８２は遅
延回路８２１、ラッチ回路８２２、８２３、及び、排他
的論理和回路（以下、ＥＸＯＲ回路と呼ぶ）８２４から
なっており、ラッチ回路８２２の入力には直接、ラッチ
回路８２３には遅延回路８２１を介して、信号処理部１
内部の同一のパスがそれぞれ接続されていおり、また、
ラッチ回路８２２、８２３の出力は、スイッチング回路
８１を経たクロックＣＬＫにより更新され、ＥＸＯＲ回
路８２４に入力される。ＥＸＯＲ回路８２４の出力はス
イッチング回路８１のＯＮ／ＯＦＦ制御端子Ｔ’に接続
されている。そして、不図示の信号処理部１のデータ入
力用の端子から遅延回路８２１の出力までのパス（以
下、「遅延時間判定用パス」と呼ぶ）が信号処理部１内
のクリティカルパス（最も信号伝搬時間が長いパス）よ
りも信号伝搬時間が若干長くなるように遅延回路８２１
での遅延時間が設定されている。FIG. 13 shows an example of the configuration of the clock input control unit 8.
Shown in In the figure, 81 is a switching circuit, 82
Is a delay time determination circuit, and a switching circuit 81
Has an ON / OFF control terminal T ′, and is turned ON when the voltage of the ON / OFF control terminal T ′ is at a low level.
The N / OFF control terminal T ′ is configured to be turned off at a high level. The delay time determination circuit 82 includes a delay circuit 821, latch circuits 822 and 823, and an exclusive OR circuit (hereinafter, referred to as an EXOR circuit) 824. The input of the latch circuit 822 is directly connected to the latch circuit 823. Is a signal processing unit 1 via a delay circuit 821.
The same internal paths are connected,
The outputs of the latch circuits 822 and 823 are updated by the clock CLK passed through the switching circuit 81 and input to the EXOR circuit 824. The output of the EXOR circuit 824 is connected to the ON / OFF control terminal T ′ of the switching circuit 81. A path from the data input terminal of the signal processing unit 1 (not shown) to the output of the delay circuit 821 (hereinafter, referred to as a “delay time determination path”) is a critical path in the signal processing unit 1 (most signal propagation). Delay circuit 821 such that the signal propagation time is slightly longer than that of a path having a longer time.
Delay time is set.
【００５３】以上の構成により、通常はラッチ回路８２
２、８２３の出力は同一で、ＥＸＯＲ回路８２４の出力
はローレベルで、スイッチング回路８１はＯＮであっ
て、クロックＣＬＫが信号処理部１に供給され、信号処
理部１の動作が行われる。一方、信号処理部１の温度が
上昇することにより、信号処理部１内の内部パスにおけ
る信号伝搬時間が増大して、遅延時間判定用パスにおけ
る信号伝搬時間がスイッチング回路８１を経た信号処理
部１に供給されるクロックＣＬＫの１周期内に納まらな
くなると、その時点で、ラッチ回路８２２、８２３とで
出力が異なるようになり、ＥＸＯＲ回路８２４の出力は
ハイレベルとなって、スイッチング回路８１はＯＦＦと
なり、信号処理部１へのクロックＣＬＫの供給が遮断さ
れ、信号処理部１の動作が停止する。With the above configuration, normally, the latch circuit 82
The output of the EXOR circuit 824 is at the low level, the switching circuit 81 is ON, the clock CLK is supplied to the signal processing unit 1, and the operation of the signal processing unit 1 is performed. On the other hand, as the temperature of the signal processing unit 1 rises, the signal propagation time in the internal path in the signal processing unit 1 increases, and the signal propagation time in the delay time determination path passes through the switching circuit 81. , The output of the latch circuits 822 and 823 becomes different at that time, the output of the EXOR circuit 824 becomes high level, and the switching circuit 81 is turned off. The supply of the clock CLK to the signal processing unit 1 is cut off, and the operation of the signal processing unit 1 stops.
【００５４】ところで、信号処理部１の温度が上昇する
ことにより信号処理部１の内部パスにおける信号伝搬時
間が増大して、クリティカルパスにおける信号伝搬時間
が信号処理部１に供給されるクロックＣＬＫの１周期内
に納まらない状態（以下、この状態を「ＮＧ」と呼ぶ）
になると、正しく信号が伝達しなくなり誤動作を引き起
こす場合、クリティカルパスよりも若干長い信号伝搬時
間をもつパスにおける信号伝搬時間がＮＧとなった瞬間
はクリティカルパスにおける信号伝搬時間がＮＧとなる
直前である（もう少し遅延時間が増大したらクリティカ
ルパスにおける信号伝搬時間もＮＧとなる）。By the way, as the temperature of the signal processing unit 1 rises, the signal propagation time in the internal path of the signal processing unit 1 increases, and the signal propagation time in the critical path increases with the clock CLK supplied to the signal processing unit 1. A state that does not fit within one cycle (hereinafter, this state is called “NG”)
, When the signal is not correctly transmitted and a malfunction occurs, the moment when the signal propagation time on the path having a signal propagation time slightly longer than the critical path becomes NG is immediately before the signal propagation time on the critical path becomes NG. (If the delay time increases a little more, the signal propagation time in the critical path also becomes NG).
【００５５】そして、本実施形態の半導体集積回路で
は、上述したように、信号処理部１の温度の上昇によ
り、信号処理部１の内部パスの信号伝搬時間が増大し
て、クリティカルパスよりも若干長い信号伝搬時間をも
つパス（遅延時間判定用パス）における信号伝搬時間が
ＮＧとなった時点で信号処理部１の動作が停止するの
で、誤動作を引き起こす直前に信号処理部１の動作が停
止することになる、言い換えれば、信号処理部１は誤動
作を引き起こす直前まで動作することができる。In the semiconductor integrated circuit according to the present embodiment, as described above, the signal propagation time of the internal path of the signal processing unit 1 increases due to the rise in the temperature of the signal processing unit 1 and is slightly higher than that of the critical path. Since the operation of the signal processing unit 1 stops when the signal propagation time of a path having a long signal propagation time (path for delay time determination) becomes NG, the operation of the signal processing unit 1 stops immediately before causing a malfunction. That is, in other words, the signal processing unit 1 can operate until immediately before a malfunction occurs.
【００５６】尚、信号処理部１の動作が突然停止してし
まうと様々な不都合が考えられるので、スイッチング回
路８１がＯＦＦして信号処理部１の動作が停止する前
に、信号処理部１で現在処理中のデータを待避させる、
あるいは、外部システムに対して動作を停止する旨の予
告を行うなど、所定の処理を行うように当該半導体集積
回路が組み込まれるシステムを構成することが望まし
い。It should be noted that if the operation of the signal processing section 1 is suddenly stopped, various inconveniences can be considered. Therefore, before the switching circuit 81 is turned off and the operation of the signal processing section 1 is stopped, the signal processing section 1 stops. Save data currently being processed,
Alternatively, it is desirable to configure a system in which the semiconductor integrated circuit is incorporated so as to perform a predetermined process, such as giving a notice to an external system to stop the operation.
【００５７】また、例えば、タイマー回路などを用い
て、スイッチング回路８１の制御端子Ｔ’の電圧がハイ
レベルになってから（スイッチング回路８１がＯＦＦし
てから）信号処理部１の温度が低下して信号処理部１の
内部パスの信号伝搬時間の増大が解消されたと予想され
る時間経過後にスイッチング回路８１をＯＮさせる構成
にして、信号処理部１の動作を再開させるようにしてお
くことが望ましい。そのときには、信号処理部１の動作
が停止するときと同様に、外部システムに対して動作を
再開する旨の予告を行うなどの所定の処置を行うように
当該半導体集積回路が組み込まれるシステムを構成して
おけば一層好ましい。Further, for example, using a timer circuit or the like, the temperature of the signal processing unit 1 decreases after the voltage of the control terminal T ′ of the switching circuit 81 becomes high (after the switching circuit 81 is turned off). Therefore, it is desirable that the switching circuit 81 be turned on after a lapse of time when it is expected that the increase in the signal propagation time of the internal path of the signal processing unit 1 has been eliminated, so that the operation of the signal processing unit 1 is restarted. . At this time, as in the case where the operation of the signal processing unit 1 is stopped, the system in which the semiconductor integrated circuit is incorporated is configured to perform a predetermined action such as giving a notice to the external system to resume the operation. It is more preferable if this is done.
【００５８】また、本第４実施形態の半導体集積回路で
は、遅延時間判定用パスにおける信号伝搬時間がＮＧと
なった時点で信号処理部１の動作を停止させるようにな
っているが、このようにする代わりに、同時点で信号処
理部１に供給されるクロックの周波数を低くするように
構成してもよい。このようにすることによって、クリテ
ィカルパスと遅延時間判定用パスとの信号伝搬時間の関
係、及び、上記時点にクロックの周波数を低くする度合
いを適説に設定しておけば、信号処理部１の温度上昇に
歯止めがかかり、信号伝搬時間の増大を抑えることがで
きるので、信号処理部１の動作を停止させることなく、
その誤動作を確実に防止することができる。In the semiconductor integrated circuit according to the fourth embodiment, the operation of the signal processing unit 1 is stopped when the signal propagation time on the delay time determination path becomes NG. Instead, the frequency of the clock supplied to the signal processing unit 1 at the same time may be reduced. By doing so, if the relationship between the signal propagation time between the critical path and the delay time determination path and the degree to which the frequency of the clock is lowered at the above time point are set appropriately, the signal processing unit 1 Since the temperature rise is stopped and the increase in signal propagation time can be suppressed, without stopping the operation of the signal processing unit 1,
The malfunction can be reliably prevented.
【００５９】次に、本発明の第５実施形態である半導体
集積回路のブロック図を図１４に示す。尚、これまでに
実施形態として示した半導体集積回路と同一部分には同
一符号を付して説明を省略する。本実施形態の半導体集
積回路は第１実施形態と第４実施形態とを組み合わせた
構成であって、当該半導体集積回路に入力されたクロッ
クＣＬＫはクロック入力制御部３とクロック制御部８を
介して信号処理部１に供給される。Next, a block diagram of a semiconductor integrated circuit according to a fifth embodiment of the present invention is shown in FIG. Note that the same parts as those of the semiconductor integrated circuit shown in the embodiments up to this point are denoted by the same reference numerals and description thereof will be omitted. The semiconductor integrated circuit of the present embodiment has a configuration in which the first embodiment and the fourth embodiment are combined, and a clock CLK input to the semiconductor integrated circuit is transmitted via a clock input control unit 3 and a clock control unit 8. The signal is supplied to the signal processing unit 1.
【００６０】次に、本発明の第６実施形態である半導体
集積回路のブロック図を図１５に示す。尚、これまでに
実施形態として示した半導体集積回路と同一部分には同
一符号を付して説明を省略する。本実施形態の半導体集
積回路は第２実施形態と第４実施形態とを組み合わせた
構成であって、当該半導体集積回路に入力されたクロッ
クＣＬＫはクロック入力制御部４とクロック制御部８を
介して信号処理部１に供給される。Next, a block diagram of a semiconductor integrated circuit according to a sixth embodiment of the present invention is shown in FIG. Note that the same parts as those of the semiconductor integrated circuit shown in the embodiments up to this point are denoted by the same reference numerals and description thereof will be omitted. The semiconductor integrated circuit of the present embodiment has a configuration in which the second embodiment and the fourth embodiment are combined, and the clock CLK input to the semiconductor integrated circuit is supplied via the clock input control unit 4 and the clock control unit 8. The signal is supplied to the signal processing unit 1.
【００６１】このような上記第５または第６実施形態の
半導体集積回路によれば、第１、第２、第４実施形態の
半導体集積回路について説明した内容からして、その温
度上昇に伴う信号処理部１の熱暴走及び誤動作を確実に
防ぐことができる。According to the semiconductor integrated circuit according to the fifth or sixth embodiment, the signals described in connection with the semiconductor integrated circuits according to the first, second, and fourth embodiments increase with the temperature. Thermal runaway and malfunction of the processing unit 1 can be reliably prevented.
【００６２】次に、本発明の第７実施形態である半導体
集積回路のブロック図を図１６に示す。尚、これまでに
実施形態として示した半導体集積回路と同一部分には同
一符号を付して説明を省略する。本実施形態の半導体集
積回路は第３実施形態と第４実施形態とを組み合わせた
構成であって、当該半導体集積回路に入力されたクロッ
クＣＬＫはクロック入力制御部６とクロック制御部８を
介して信号処理部１に供給される。Next, a block diagram of a semiconductor integrated circuit according to a seventh embodiment of the present invention is shown in FIG. Note that the same parts as those of the semiconductor integrated circuit shown in the embodiments up to this point are denoted by the same reference numerals and description thereof will be omitted. The semiconductor integrated circuit of the present embodiment has a configuration in which the third embodiment and the fourth embodiment are combined, and the clock CLK input to the semiconductor integrated circuit is supplied via the clock input control unit 6 and the clock control unit 8. The signal is supplied to the signal processing unit 1.
【００６３】以上の構成により、第３、第４実施形態の
半導体集積回路について説明した内容からして、消費電
力の低減、動作速度の調整などを意図してクロックの周
波数を設定できる上で、その温度上昇に伴う信号処理部
１の熱暴走及び誤動作を確実に防ぐことができる。With the above configuration, it is possible to set the clock frequency with the intention of reducing the power consumption and adjusting the operation speed, based on the description of the semiconductor integrated circuits of the third and fourth embodiments. Thermal runaway and malfunction of the signal processing unit 1 due to the temperature rise can be reliably prevented.
【００６４】尚、上記第５、第６、第７実施形態の半導
体集積回路では、遅延時間判定用パスにおける信号伝搬
時間がＮＧとなった時点で信号処理部１の動作を停止さ
せるようになっているが、このようにする代わりに、同
時点で信号処理部１に供給されるクロックの周波数を低
くするように構成してもよい。このようにすることによ
って、信号処理部１の動作を停止させることなく、その
誤動作を確実に防止することができる。In the semiconductor integrated circuits of the fifth, sixth, and seventh embodiments, the operation of the signal processing section 1 is stopped when the signal propagation time on the delay time determination path becomes NG. However, instead of this, the frequency of the clock supplied to the signal processing unit 1 at the same time may be reduced. By doing so, the malfunction of the signal processing unit 1 can be reliably prevented without stopping the operation.
【００６５】また、第４実施形態を除く上記各実施形態
の半導体集積回路においては、温度センサ２を内蔵して
いるが、このようにする代わりに、チップ裏面やヒート
シンクなど高温になる部分に温度センサ２を外付けにし
てもよい。但し、温度センサ２を内蔵にした方が当該半
導体集積回路が組み込まれる機器の省スペース化及びコ
ストダウンが期待される。In the semiconductor integrated circuits of the above embodiments except the fourth embodiment, the temperature sensor 2 is built-in. The sensor 2 may be provided externally. However, when the temperature sensor 2 is incorporated, space saving and cost reduction of a device in which the semiconductor integrated circuit is incorporated are expected.
【００６６】また、上記各実施形態の半導体集積回路で
は、信号処理部１がそれにより動作するクロックが外部
入力のクロックＣＬＫとなっているが、クロック発振回
路を内蔵させて、そのクロック発振回路からのクロック
により信号処理部１が動作するように構成してもよい。Further, in the semiconductor integrated circuit of each of the above embodiments, the clock operated by the signal processing unit 1 is the externally input clock CLK. The signal processing unit 1 may be configured to operate with the clock of (i).
【００６７】まとめると、上記各実施形態の半導体集積
回路では、信号処理部１の実際の温度によって信号処理
部１へのクロックの供給の遮断／再開の切り換え、ある
いは、信号処理部１へ供給されるクロックの周波数を制
御するので、これらの制御を高精度に行うことができ、
その結果、信号処理部１の熱暴走、誤動作を確実に防止
することができる。In summary, in the semiconductor integrated circuit of each of the above embodiments, switching of the supply / disconnection of the clock to the signal processing unit 1 is switched or supplied to the signal processing unit 1 depending on the actual temperature of the signal processing unit 1. Since the frequency of the clock is controlled, these controls can be performed with high accuracy.
As a result, thermal runaway and malfunction of the signal processing unit 1 can be reliably prevented.
【００６８】また、信号処理部１の温度に応じて可能な
限り動作速度を上げて信号処理部１が動作することにな
って、無駄に信号処理部１の動作速度を低下させること
もなくなり、当該半導体集積回路が組み込まれた機器の
使用感が向上する。The operation speed of the signal processing unit 1 is increased as much as possible in accordance with the temperature of the signal processing unit 1, so that the operation speed of the signal processing unit 1 is not reduced unnecessarily. The usability of a device incorporating the semiconductor integrated circuit is improved.
【００６９】また、第４実施形態を除く各実施形態の半
導体集積回路では、温度センサ２を内蔵しているので、
チップ裏面やヒートシンクなど高温になる部分に無理に
温度センサ２を装着する必要はなくなるので、当該半導
体集積回路が組み込まれる機器の省スペース化及びコス
トダウンが期待される。In each of the semiconductor integrated circuits of the embodiments except the fourth embodiment, since the temperature sensor 2 is incorporated,
Since the temperature sensor 2 does not have to be forcibly mounted on a high-temperature portion such as the back surface of a chip or a heat sink, space saving and cost reduction of a device in which the semiconductor integrated circuit is incorporated are expected.
【００７０】[0070]
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、信号処理手段（上記各実施形態中で言
う信号処理部１）の実際の温度に基づいて信号処理手段
の動作の停止／再開の切り換え、あるいは、それにより
信号処理手段が動作するクロックの周波数を制御するの
で、これらの制御を高精度に行うことができ、その結
果、信号処理手段の熱暴走、誤動作を確実に防止するこ
とができる。したがって、信頼性の高い半導体集積回路
となる。As described above, according to the semiconductor integrated circuit of the present invention, the operation of the signal processing means (signal processing section 1 in each of the above embodiments) is controlled based on the actual temperature of the signal processing means. Since the frequency of the clock for operating the signal processing means is controlled by switching between stop / restart and the control thereof, these controls can be performed with high accuracy, and as a result, thermal runaway and malfunction of the signal processing means can be ensured. Can be prevented. Therefore, a highly reliable semiconductor integrated circuit is obtained.
【００７１】また、信号処理手段の温度に応じて可能な
限り動作速度を上げて信号処理手段が動作することにな
って、無駄に信号処理手段の動作速度を低下させること
もなくなり、当該半導体集積回路が組み込まれた機器の
使用感が向上する。Further, the operation speed is increased as much as possible in accordance with the temperature of the signal processing means so that the signal processing means operates, so that the operation speed of the signal processing means is not reduced unnecessarily. The usability of the device in which the circuit is incorporated is improved.
【００７２】また、温度検出手段（上記実施形態中で言
う温度センサ２）を内蔵したものについては、チップ裏
面やヒートシンクなど高温になる部分に無理に温度検出
手段を装着する必要はなくなるので、当該半導体集積回
路が組み込まれる機器の省スペース化及びコストダウン
が期待される。Further, in the case where the temperature detecting means (the temperature sensor 2 in the above embodiment) is built in, the temperature detecting means does not need to be forcibly mounted on a high temperature portion such as the back surface of the chip or the heat sink. 2. Description of the Related Art Space saving and cost reduction of devices in which a semiconductor integrated circuit is incorporated are expected.
【図１】 本発明の第１実施形態である半導体集積回路
のブロック図である。FIG. 1 is a block diagram of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】 クロック入力制御部３の一構成例を示すブロ
ック図である。FIG. 2 is a block diagram illustrating a configuration example of a clock input control unit 3.
【図３】 第１実施形態である半導体集積回路における
温度センサ２の出力とコンパレータ３２の出力との関係
を示す図である。FIG. 3 is a diagram illustrating a relationship between an output of a temperature sensor 2 and an output of a comparator 32 in the semiconductor integrated circuit according to the first embodiment.
【図４】 本発明の第２実施形態である半導体集積回路
のブロック図である。FIG. 4 is a block diagram of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図５】 クロック周波数変換部４の一構成例を示すブ
ロック図である。FIG. 5 is a block diagram showing an example of a configuration of a clock frequency converter 4.
【図６】 温度センサ２の出力と分周器４１の分周率と
の関係を示す図である。FIG. 6 is a diagram showing the relationship between the output of the temperature sensor 2 and the frequency division ratio of the frequency divider 41.
【図７】 第２実施形態である半導体集積回路において
クロック周波数変換部４をクロック発振部５で置き換え
た実施形態である半導体集積回路のブロック図である。FIG. 7 is a block diagram of a semiconductor integrated circuit according to an embodiment in which the clock frequency conversion unit 4 is replaced by a clock oscillation unit 5 in the semiconductor integrated circuit according to the second embodiment;
【図８】 本発明の第３実施形態である半導体集積回路
のブロック図である。FIG. 8 is a block diagram of a semiconductor integrated circuit according to a third embodiment of the present invention.
【図９】 クロック周波数変換部６の一構成例を示すブ
ロック図である。FIG. 9 is a block diagram illustrating a configuration example of a clock frequency converter 6.
【図１０】 温度センサ２の出力と周波数変換器６１の
変換比率との関係を示す図である。FIG. 10 is a diagram showing the relationship between the output of the temperature sensor 2 and the conversion ratio of the frequency converter 61.
【図１１】 第３実施形態である半導体集積回路におい
てクロック周波数変換部６をクロック発振部７で置き換
えた実施形態である半導体集積回路のブロック図であ
る。FIG. 11 is a block diagram of a semiconductor integrated circuit according to an embodiment in which the clock frequency converter 6 is replaced by a clock oscillator 7 in the semiconductor integrated circuit according to the third embodiment.
【図１２】 本発明の第４実施形態である半導体集積回
路のブロック図である。FIG. 12 is a block diagram of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図１３】 クロック入力制御部８の一構成例を示すブ
ロック図である。FIG. 13 is a block diagram illustrating a configuration example of a clock input control unit 8;
【図１４】 本発明の第５実施形態である半導体集積回
路のブロック図である。FIG. 14 is a block diagram of a semiconductor integrated circuit according to a fifth embodiment of the present invention.
【図１５】 本発明の第６実施形態である半導体集積回
路のブロック図である。FIG. 15 is a block diagram of a semiconductor integrated circuit according to a sixth embodiment of the present invention.
【図１６】 本発明の第７実施形態である半導体集積回
路のブロック図である。FIG. 16 is a block diagram of a semiconductor integrated circuit according to a seventh embodiment of the present invention.
【図１７】 従来の半導体集積回路が組み込まれた機器
の構成を示すブロック図である。FIG. 17 is a block diagram illustrating a configuration of a device in which a conventional semiconductor integrated circuit is incorporated.
【図１８】 図１７における半導体集積回路１００に対
する温度センサ２００の設置状態を示す図である。FIG. 18 is a diagram showing an installation state of a temperature sensor 200 with respect to the semiconductor integrated circuit 100 in FIG.
１ 信号処理部 ２ 温度センサ ３ クロック入力制御部 ４ クロック周波数変換部 ５ クロック発振部 ６ クロック周波数変換部 ７ クロック発振部 ８ クロック入力制御部 ３１ スイッチング回路 ３２ コンパレータ ３３、３４、３５ 抵抗 ４１ 分周器 ４２ ヒステリシス量子化器 ５１ クロック発振器 ６１ 周波数変換器 ６２ 制御回路 ６３ ヒステリシスＡ／Ｄ変換器 ７１ クロック発振器 ８１ スイッチング回路 ８２ 遅延時間判定回路 ８２１ 遅延回路 ８２２、８２３ ラッチ回路 ８２４ 排他的論理和回路（ＥＸＯＲ回路） １００ 半導体集積回路 ２００ 温度センサ ３００ 冷却用ファン ４００ ヒートシンク ５００ コントローラ REFERENCE SIGNS LIST 1 signal processing unit 2 temperature sensor 3 clock input control unit 4 clock frequency conversion unit 5 clock oscillation unit 6 clock frequency conversion unit 7 clock oscillation unit 8 clock input control unit 31 switching circuit 32 comparators 33, 34, 35 resistance 41 frequency divider 42 Hysteresis quantizer 51 Clock oscillator 61 Frequency converter 62 Control circuit 63 Hysteresis A / D converter 71 Clock oscillator 81 Switching circuit 82 Delay time judgment circuit 821 Delay circuits 822, 823 Latch circuit 824 Exclusive OR circuit (EXOR circuit) 100 semiconductor integrated circuit 200 temperature sensor 300 cooling fan 400 heat sink 500 controller
Claims (10)
行う信号処理手段を有する半導体集積回路において、そ
の基板内に温度検出手段を有し、該温度検出手段の検出
温度に応じて前記信号処理手段へのクロックの供給を遮
断する手段を有することを特徴とする半導体集積回路。1. A semiconductor integrated circuit having signal processing means for performing a predetermined operation according to a supplied clock, comprising a temperature detecting means in a substrate thereof, wherein said signal processing means is provided in accordance with a temperature detected by said temperature detecting means. A means for interrupting supply of a clock to the semiconductor integrated circuit.
遮断された後、前記温度検出手段の検出温度に応じて前
記信号処理手段へのクロックの供給を再開する手段を有
することを特徴とする請求項１に記載の半導体集積回
路。2. The apparatus according to claim 1, further comprising means for restarting the supply of the clock to the signal processing means according to the temperature detected by the temperature detection means after the supply of the clock to the signal processing means is cut off. The semiconductor integrated circuit according to claim 1.
処理手段へのクロックの供給の遮断／再開の切り換えと
の間にヒステリシスをもたせていることを特徴とする請
求項２に記載の半導体集積回路。3. The semiconductor integrated circuit according to claim 2, wherein a hysteresis is provided between the temperature detected by said temperature detecting means and the switching of the supply / disconnection of the clock to said signal processing means. circuit.
波数変換手段と、該クロック周波数変換手段を経たクロ
ックにより所定の動作を行う信号処理手段とを有する半
導体集積回路において、その基板内に温度検出手段を有
し、該温度検出手段の検出温度が上昇するにつれて、前
記クロック周波数変換手段を経たクロックの周波数が低
くなるように前記クロック周波数変換手段の変換比率を
変化させる手段を有することを特徴とする半導体集積回
路。4. A semiconductor integrated circuit having clock frequency conversion means for converting a frequency of a clock, and signal processing means for performing a predetermined operation by a clock having passed through the clock frequency conversion means, wherein a temperature detection means is provided in a substrate thereof. And a means for changing the conversion ratio of the clock frequency conversion means so that the frequency of the clock passing through the clock frequency conversion means decreases as the temperature detected by the temperature detection means increases. Integrated circuit.
につれて、前記クロック周波数変換手段を経たクロック
の周波数が高くなるように前記クロック周波数変換手段
の変換比率を変化させる手段を有することを特徴とする
請求項４に記載の半導体集積回路。5. A device for changing the conversion ratio of the clock frequency converter so that the frequency of the clock passing through the clock frequency converter increases as the temperature detected by the temperature detector decreases. The semiconductor integrated circuit according to claim 4.
ック周波数変換手段を経たクロックの周波数との間にヒ
ステリシスをもたせていることを特徴とする請求項５に
記載の半導体集積回路。6. The semiconductor integrated circuit according to claim 5, wherein a hysteresis is provided between a temperature detected by said temperature detecting means and a frequency of a clock having passed through said clock frequency converting means.
ック周波数変換手段と、該クロック周波数変換手段を経
たクロックにより所定の動作を行う信号処理手段とを有
する半導体集積回路において、その基板内に温度検出手
段を有し、該温度検出手段の検出温度に応じて前記クロ
ック周波数変換手段の変換比率を変化させる手段を有す
ることを特徴とする半導体集積回路。7. A semiconductor integrated circuit having a clock frequency conversion means whose conversion ratio can be set from the outside and a signal processing means for performing a predetermined operation by a clock having passed through said clock frequency conversion means, wherein a temperature of A semiconductor integrated circuit comprising: a detecting means; and means for changing a conversion ratio of the clock frequency converting means according to a temperature detected by the temperature detecting means.
ロック発振手段と、該クロック発振手段から出力される
クロックにより所定の動作を行う信号処理手段とを有す
る半導体集積回路において、その基板内に温度検出手段
を有し、該温度検出手段の検出温度に応じて前記クロッ
ク発振手段の発振周波数を変化させる手段を有すること
を特徴とする半導体集積回路。8. A semiconductor integrated circuit having a clock oscillating means whose oscillation frequency can be set from outside and a signal processing means for performing a predetermined operation by a clock output from the clock oscillating means. A semiconductor integrated circuit having a detecting means, and having a means for changing an oscillation frequency of the clock oscillating means according to a temperature detected by the temperature detecting means.
行う信号処理手段を有する半導体集積回路において、前
記信号処理手段内のクリティカルパスよりも信号伝搬時
間が長い遅延時間判定用パスを有し、該遅延時間判定用
パスの信号伝搬時間に応じて、前記信号処理手段へのク
ロックの供給を遮断する、または、前記信号処理手段へ
供給されるクロックの周波数を低くする手段を有するこ
とを特徴とする半導体集積回路。9. A semiconductor integrated circuit having signal processing means for performing a predetermined operation according to a supplied clock, comprising: a delay time determination path having a signal propagation time longer than a critical path in said signal processing means; In accordance with the signal propagation time of the delay time determination path, there is provided a means for interrupting the supply of the clock to the signal processing means or reducing the frequency of the clock supplied to the signal processing means. Semiconductor integrated circuit.
スよりも信号伝搬時間が長い遅延時間判定用パスを有
し、該遅延時間判定用パスの信号伝搬時間に応じて、前
記信号処理手段へのクロックの供給を遮断する、また
は、前記信号処理手段へ供給されるクロックの周波数を
低くする手段を有することを特徴とする請求項１乃至８
に記載の半導体集積回路。10. A signal processing method comprising: a delay time determination path having a signal propagation time longer than a critical path in the signal processing means; and a clock to the signal processing means according to a signal propagation time of the delay time determination path. 9. A device according to claim 1, further comprising means for cutting off the supply of the clock signal or reducing the frequency of the clock supplied to said signal processing means.
3. The semiconductor integrated circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133086A JPH10320071A (en) | 1997-05-23 | 1997-05-23 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133086A JPH10320071A (en) | 1997-05-23 | 1997-05-23 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320071A true JPH10320071A (en) | 1998-12-04 |
Family
ID=15096535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133086A Pending JPH10320071A (en) | 1997-05-23 | 1997-05-23 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10320071A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037247A1 (en) * | 2000-10-25 | 2002-05-10 | Sony Computer Entertainment Inc. | Method of controlling cooling fan and information processing equipment |
| JP2016138799A (en) * | 2015-01-27 | 2016-08-04 | 株式会社ソシオネクスト | Semiconductor integrated circuit device and semiconductor integrated circuit device testing method |
| JP2020101891A (en) * | 2018-12-20 | 2020-07-02 | 富士通株式会社 | Control circuit, control method, and control program |
-
1997
- 1997-05-23 JP JP9133086A patent/JPH10320071A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037247A1 (en) * | 2000-10-25 | 2002-05-10 | Sony Computer Entertainment Inc. | Method of controlling cooling fan and information processing equipment |
| US6587337B2 (en) | 2000-10-25 | 2003-07-01 | Sony Computer Entertainment Inc. | Control method of cooling fan, and information processing device |
| US6977812B2 (en) | 2000-10-25 | 2005-12-20 | Sony Computer Entertainment Inc. | Control method of cooling fan, and information processing device |
| JP2016138799A (en) * | 2015-01-27 | 2016-08-04 | 株式会社ソシオネクスト | Semiconductor integrated circuit device and semiconductor integrated circuit device testing method |
| JP2020101891A (en) * | 2018-12-20 | 2020-07-02 | 富士通株式会社 | Control circuit, control method, and control program |
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