JP3993354B2 - 電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば半導体記憶装置の内部で使用される電圧を発生する電圧発生回路に係り、特に、異なる複数の電圧を発生する電圧発生回路に関する。
【０００２】
【従来の技術】
例えばフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリは、データの読み出し、プログラム（書き込み）、消去等の動作に応じて、メモリセルにはレベルの異なる数種類の電圧が印加される。
【０００３】
図１は、不揮発性半導体メモリの一連動作と、各動作において、メモリセルの制御ゲートに印加される電圧の関係の例を示している。図１に示すように、この不揮発性半導体メモリでは、読み出し、プログラム（書き込み）、消去等の他に、メモリセルの閾値をある範囲に収束させるため、プログラム動作後や消去後にベリファイ動作が行われる。
【０００４】
さらに、メモリセルアレイの選択されたブロックのデータを一括消去した後、過消去状態のセルを検出するため過消去ベリファイ電圧を用いて過消去ベリファイが行われる。この過消去ベリファイにより過消去状態のセルが検出された場合、過消去状態のセルに対してウィーク・プログラム（弱い書き込み）が行われる。このウィーク・プログラムは、セルの閾値分布を例えば０．５〜１．０Ｖの狭い範囲に制御する方法である。このため、セルの制御ゲートに印加する電圧を僅かずつ変化して書き込みがお行われる。具体的には、過消去ベリファイにより、消去状態のセルが検出された場合、過消去状態のセルを第１のゲート電圧でウィーク・プログラムする。この後、このセルの閾値が再度ベリファイされ、このセルの閾値が目標の閾値分布の範囲内にシフトしなかった場合、第１のゲート電圧よりも電圧ΔＶだけ高い電圧で再度ウィーク・プログラムする。このような動作を繰り返すことにより、セルの閾値電圧が目標の閾値分布の範囲内に収束される。
【０００５】
上記のように、不揮発性半導体メモリは、各種の動作に応じて異なるレベルの多くの電圧を必要とする。
【０００６】
近年、不揮発性半導体メモリは、単一電源とされている。このため、不揮発性半導体メモリにおいて使用される上記各種電圧は、チップの内部に設けられた電圧発生回路により発生される。この電圧発生回路は、外部から供給される電源電圧を昇圧する昇圧回路と、この昇圧回路の出力電圧から所望のレベルの内部電圧を発生する内部電圧発生回路などから構成されている。
【０００７】
図２は、特願平８−１６２７５３号（特開平１０−０１１９８７号）に記載された内部電圧発生回路を示している。この内部電圧発生回路は、所謂電圧加算型の電圧発生回路であり、デコーダに供給されるデジタル信号に応じて所望のレベルの電圧を発生可能とされている。すなわち、図２において、抵抗ストリングＲＳは、直列接続された抵抗Ｒ０〜Ｒ１５により構成されている。この抵抗ストリングＲＳは、抵抗Ｒstdを介して接地されている。スイッチＳ０〜Ｓ１５は出力ノードＮ１と抵抗Ｒ０〜Ｒ１５の各接続ノードに接続されている。これらスイッチＳ０〜Ｓ１５はデジタル信号Ａ０、Ａ１、Ａ２、Ａ３が供給されるデコーダ１７の出力信号により選択的にオンとされる。差動増幅器１１、１２は抵抗ストリングＲＳと抵抗Ｒstdとが接続されたノードＮ２の電圧と基準電圧Ｖrefをそれぞれ比較する。差動増幅器１１は、ノードＮ２の電圧が基準電圧Ｖrefより低い場合、出力端がハイレベルとなり、差動増幅器１２は、ノードＮ２の電圧が基準電圧Ｖrefより高い場合、出力端がハイレベルとなる。
【０００８】
ＮチャネルＭＯＳトランジスタ１３のゲートは差動増幅器１１の出力に接続され、この差動増幅器１１の出力信号により制御される。ＰチャネルＭＯＳトランジスタ１４は、電源端子ＶＰＰとトランジスタ１３の電流経路の一端に接続され、前記トランジスタ１３に電流を供給する。前記電源端子ＶＰＰと出力ノードＮ１の相互間に接続されたＰチャネルＭＯＳトランジスタ１５はトランジスタ１４とともにカレントミラー回路を構成する。このトランジスタ１５は前記差動増幅器１１の出力信号に応じて出力ノードＮ１の電位をプルアップする。ＮチャネルＭＯＳトランジスタ１６はゲートが前記差動増幅器１２の出力端に接続され、電流経路が出力ノードＮ１と接地間に接続されている。このトランジスタ１６は差動増幅器１２の出力信号がハイレベルの場合オンとなり、出力ノードＮ１の電位をプルダウンする。前記電源端子ＶＰＰには図示せぬ昇圧回路より、外部電源電圧を昇圧した電圧が供給される。
【０００９】
上記構成において、デジタル信号に応じてスイッチが切り換えられ、ノードＮ２の電位が基準電圧Ｖrefより低くされると、差動増幅器１１の出力信号がハイレベルとされ、差動増幅器１２の出力信号がローレベルとされる。このため、トランジスタ１３がオン、トランジスタ１６がオフ、トランジスタ１５がオンとなる。したがって、トランジスタ１５を介して出力ノードＮ１が充電され出力電圧Ｖoutが上昇される。出力電圧Ｖoutの上昇に伴いノードＮ２の電位が基準電圧Ｖrefより高くなると、出力ノードＮ１の充電が停止される。
【００１０】
また、デジタル信号に応じてスイッチが切り換えられ、ノードＮ２の電位が基準電圧Ｖrefより高くされると、差動増幅器１１の出力信号がローレベルとされ、差動増幅器１２の出力信号がハイレベルとされる。このため、トランジスタ１３がオフ、トランジスタ１６がオン、トランジスタ１５がオフとなる。したがって、トランジスタ１６を介して出力ノードＮ１が放電され出力電圧Ｖoutが下降される。出力電圧Ｖoutの下降に伴いノードＮ２の電位が基準電圧Ｖrefより低くなると、出力ノードＮ１の放電が停止される。
【００１１】
上記内部電圧発生回路によれば、所要の電圧を発生することができる。しかし、出力電圧の数が多くなるに従い、抵抗ストリングＲＳを構成する抵抗の数、スイッチの数、及びデコーダの数が増大し、回路面積が増大するという問題を有している。例えば、出力電圧の数を３２通り必要とする場合、抵抗ストリングＲＳ用に３２個の抵抗を必要とし、これら抵抗を切り換えるための３２個のスイッチが必要である。さらに、これらスイッチを制御するために５ビットのデジタル信号をデコードするための５ビットのデコーダ１７が３２個必要となる。
【００１２】
一般的には、出力電圧の数が２N の場合、抵抗を２N 個用意し、Ｎビットのデジタル信号をデコードするＮ入力デコーダが２N 個必要となる。このＮの値が大きくなるとデコーダや抵抗の素子数が急激に増大し、これらのパターンによるチップの占有面積が大きくなり回路設計が困難となる。しかも、製造に伴う抵抗値のばらつきに対してパターン変更の自由度が少なくなり、抵抗値を調整するための設計変更が困難となる。したがって、出力電圧の微調整ができなくなる。
【００１３】
上記電圧加算型の電圧発生回路の問題点を解決するものとして、電流加算型の電圧発生回路が開発されている。
【００１４】
図３は、特願平９−２７７０３５号（特開平１１−１２２１０９号）に記載された電流加算型の電圧発生回路を示している。図３において、ラダー抵抗回路２１は、直列接続された複数の抵抗Ｒ（抵抗値がＲ）と、これら抵抗Ｒの接続ノードに一端が接続された複数の抵抗２Ｒ（抵抗値が２Ｒ）により構成されている。ラダー抵抗回路２１にはスイッチ回路２２が接続されている。このスイッチ回路２２は電流経路の一端が前記抵抗２Ｒの他端に接続され、電流経路の他端が第１のノードＸに接続された複数のＮチャネルＭＯＳトランジスタＱ０１、Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１と、電流経路の一端が前記抵抗２Ｒの他端に接続され、電流経路の他端が第１のノードＹに接続された複数のＮチャネルＭＯＳトランジスタＱ０２、Ｑ１２、Ｑ２２、Ｑ３２、Ｑ４２とにより構成されている。前記トランジスタＱ０１〜Ｑ４１のゲートにはデジタル信号（アドレス信号）Ａ０〜Ａ４が供給され、前記Ｑ０２〜Ｑ４２のゲートにはアドレス信号／Ａ０〜／Ａ４（／は反転信号を示す）が供給されている。前記接続ノードＡと接地間には負荷抵抗ＲＤが接続されている。
【００１５】
差動増幅器２３は基準電圧Ｖrefと前記ノードＸの電圧を比較する。この差動増幅器２３の出力端は、トランジスタＱ６１のゲートに接続され、このトランジスタＱ６１のソースには電源ＶＰＰが供給され、ドレインは出力ノードに接続されている。この出力ノードＮ１は負荷抵抗ＲＬを介して前記ノードＸに接続されている。
【００１６】
また、電流源回路２４は差動増幅器２５と、この差動増幅器２５の出力端にゲートが接続されたトランジスタＱ６２とにより構成されている。差動増幅器２５は基準電圧Ｖrefと前記第１のノードＹの電圧とを比較する。前記トランジスタＱ６２のソースには電源電圧Ｖccが供給され、ドレインは前記第１のノードＹに接続されている。
【００１７】
上記構成の電流加算型の電圧発生回路の動作を概略的に説明する。スイッチ回路２２の各トランジスタＱ０１〜Ｑ４２をアドレス信号Ａ０〜／Ａ４に応じて変化すると、負荷抵抗ＲＬに接続されるラダー抵抗回路２１の抵抗値が変化する。このため、負荷抵抗ＲＬに流れる電流が変化する。これに応じて、差動増幅器２３、トランジスタＱ６１が動作され、第１のノードＸの電位が基準電圧Ｖrefと等しくなるように制御される。また、電流源回路２４において、差動増幅器２５、トランジスタＱ６２は第２のノードＹの電位を基準電圧Ｖrefと等しくなるように制御する。したがって、スイッチ回路２２がアドレス信号Ａ０〜Ａ４、／Ａ０〜／Ａ４に応じて切り替えられた場合、第１のノードＸ及び第２のノードＹの電位は、常に基準電圧Ｖrefと等しくなるように制御される。この条件を満たすと、以下で述べる合成抵抗の計算が可能となる。
【００１８】
すなわち、ラダー抵抗回路２１の各ノードのうち例えばノードＥから電流Ｉ３が流れるとする。この時、ノードＥからノードＹ側を見た合成抵抗は、Ｒ＋Ｒ＝２Ｒとなり、これはノードＥから抵抗２Ｒ側をみた抵抗値に等しい。このため、ノードＦ側からノードＥ側に流れ込む電流Ｉ４を、トランジスタＱ４１および抵抗２Ｒを介してノードＥに流れ込む電流Ｉ４’あるいはトランジスタＱ４２がオン状態のときに第２のノードＹからトランジスタＱ４２および抵抗２Ｒを介してノードＥに流れる電流Ｉ４’とは等しい。つまり、これらの電流の関係は式（１）に示すようになる。
【００１９】
【数１】
【００２０】
次に、前記ラダー抵抗回路２１のノードＤについて考える。このノードＤからノードＥ側の合成抵抗は、式（２）に示すように２Ｒになる。
【００２１】
【数２】
【００２２】
したがって、ノードＤにおけるノードＥ側の合成抵抗値と抵抗２Ｒ側の抵抗値とはともに等しい。このため、ノードＥ側からノードＤ側に流れ込む電流Ｉ３とトランジスタＱ３１がオン状態のときに第１のノードＸからトランジスタＱ３１および抵抗２Ｒを介してノードＤに流れ込む電流Ｉ３’あるいはトランジスタＱ３２がオン状態のときに第２のノードＹからトランジスタＱ３２および抵抗２Ｒを介してのノードＤに流れ込むＩ３’とは等しい。つまり、ノードＤに電流Ｉ２が流れるとすると、これら電流の関係は、式（３）に示すようになる。
【００２３】
【数３】
【００２４】
上記のようにして、前記ラダー抵抗回路２１の各ノードの合成抵抗を順次考える。最後にノードＡからノードＦ側の合成抵抗値は、式（４）に示す連分数のように表され、抵抗２Ｒ側の抵抗値に等しい。
【００２５】
【数４】
【００２６】
したがって、各ノードにおいて、接地電位側に向かって流れ出る電流は、ノードＦ側および抵抗２Ｒ側からそれぞれ流れ込む等しい電流が加算されたものである。
【００２７】
すなわち、負荷抵抗ＲＤに流れる電流をＩallとすると、ノードＡからノードＦ側へ向かって各抵抗Ｒに流れる電流は、順にＩall／２、Ｉall／４、Ｉall／８、…Ｉall／３２と表される。これらの電流が加算されてラダー抵抗回路２１で電圧に変換される。このため、出力ノードＮ１から出力される電圧Ｖoutは、式（５）に示すようになる。
【００２８】
【数５】
【００２９】
但し、式（５）において、Ａｉはアドレス信号Ａ０〜Ａ４であり、Ａｉがハイレベルの場合“１”、ローレベルの場合“０”として計算する。
【００３０】
上記構成の電流加算型の電圧発生回路は、ラダー抵抗回路２１に接続されているスイッチ回路２２をアドレス信号により直接制御している。このため、多くのデコーダを必要とせず、パターン面積を削減できる。さらに、ラダー抵抗回路２１に使用されている抵抗の抵抗値はＲと２Ｒの２種類であるため、設計が容易である。したがって、この電圧発生回路は、特に、デジタル信号のビット数が多くなるほど非常に有効である。
【００３１】
しかし、上記従来の電流加算型の電圧発生回路は、式（５）から分かるように、負荷抵抗ＲＬに流れる電流値を変化させることによって、出力電圧Ｖoutを変化させている。このため、負荷抵抗に流れる電流を大きくすると、出力電圧が高くなる。
【００３２】
【発明が解決しようとする課題】
図４は、負荷抵抗ＲＬに流れる電流と出力電圧Ｖoutの関係を示している。ここで、特性Ｐ１で示すように、出力電圧Ｖoutが最大の時、負荷抵抗ＲＤに有効レンジ内で最大電流Ｉmaxが流れるように設定した場合、出力電圧Ｖoutが最小の時、負荷抵抗ＲＬに流れる電流は有効レンジ内の最小電流Ｉmin以下となる。このため、負荷抵抗ＲＬを介して出力ノードを充放電するために長時間を必要とし、応答性能が低下する。前述したように、例えばウィーク・プログラムを行う場合、ワード線の電位をすばやく所望の電位に設定する必要がある。しかし、このように応答性能が低い場合、所要の動作速度を確保することが困難となる。
【００３３】
一方、特性Ｐ２で示すように、出力電圧Ｖoutが最小の時、負荷抵抗ＲＬに有効レンジ内で最小電流Ｉminが流れるように設定した場合、出力電圧Ｖoutが最大の時、負荷抵抗ＲＬに流れる電流は有効レンジ内の最大電流Ｉmax以上となる。このため、消費電流が大きくなり、この回路を例えばバッテリーで駆動される携帯機器等に使用することが困難となる。
【００３４】
また、この電源電圧発生回路に電源電圧ＶＰＰを供給する昇圧回路は、所謂チャージポンプ回路により構成されている。このチャージポンプ回路は例えばダイオード接続された複数のトランジスタと、これらトランジスタの接続ノードに一端が接続され、他端に発振器からの信号が供給される複数のキャパシタにより構成されている。このチャージポンプ回路は、高電圧を発生するに従い電流の供給能力が低下する。したがって、上記特性Ｐ２のような設定は、昇圧回路の設計にも大きな影響を及ぼすこととなる。
【００３５】
本発明は、上記課題を解決するものであり、その目的とするところは、所要の電圧を高速に発生することができ、しかも消費電流を低減することが可能な電圧発生回路を提供しようとするものである。
【００３６】
【課題を解決するための手段】
本発明の電圧発生回路の第１の態様は、少なくとも２種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第１のノードを有する分圧回路と、基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、前記基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第２の出力信号を出力する第２の差動増幅器と、第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の前記第１の出力信号に応じて前記出力ノードを充電する充電回路と、第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の前記第２の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、前記第１の抵抗回路の他端に接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路とを具備することを特徴とする。
【００３７】
本発明の電圧発生回路の第２の態様は、少なくとも２種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した第１の分圧電圧及び第２の分圧電圧を第１、第２のノードからそれぞれ出力する分圧回路と、基準電圧と前記分圧回路の前記第１のノードから出力される前記第１の分圧電圧が供給され、前記第１の分圧電圧と前記基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、前記基準電圧と前記分圧回路の前記第２のノードから出力される前記第２の分圧電圧が供給され、前記第２の分圧電圧と前記基準電圧との電位差に応じて第２の出力信号を出力する第２の差動増幅器と、第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の出力信号に応じて前記出力ノードを充電する充電回路と、第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の出力信号に応じて前記出力ノードを放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、他端が前記第１のノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、前記第２のノードに接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路と、前記第１のノードと前記第２のノードとの間に接続され、前記第１の分圧電圧及び第２の分圧電圧を発生する分圧抵抗とを具備することを特徴とする。
【００３８】
本発明の電圧発生回路の第３の態様は、少なくとも２種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第１のノードを有する分圧回路と、第１の基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第１の基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、第２の基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第２の基準電圧との電位差に応じて、第２の出力信号を出力する第２の差動増幅器と、第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の前記第１の出力信号に応じて前記出力ノードを充電する充電回路と、第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の前記第２の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、前記第１の抵抗回路の他端に接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路とを具備することを特徴とする。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００４１】
図５は、本発明が適用される例えば不揮発性半導体メモリの全体構成を示すものである。メモリセルアレイ３１は、例えばＮＯＲ型フラッシュＥＥＰＲＯＭにより構成されている。メモリセルアレイ３１にはロウデコーダ３２、選択回路３３が接続されている。この選択回路３３にはカラムデコーダ３４が接続されている。ロウデコーダ３２及びカラムデコーダ３４にはアドレスバッフア回路３５が接続されている。内部アドレス信号（又は、外部アドレス信号）Ａ０〜Ａnは、アドレスバッフア回路３５を経由して前記ロウデコーダ３２及びカラムデコーダ３４に供給される。ロウデコーダ３２は、内部アドレス信号に応じてメモリセルアレイ３１のワード線を選択する。カラムデコーダ３４及び内部アドレス信号に応じてメモリセルアレイ３１のビット線を選択する。
【００４２】
選択回路３３には、センスアンプ３６及び書き込み回路３７が接続されている。これらセンスアンプ３６及び書き込み回路３７には、入出力バッファ３８が接続されている。前記センスアンプ３０はデータの読み出し時、メモリセルアレイ３１の選択されたメモリセルから読み出されたデータを検出し、入出力バッファ３８に供給する。前記書き込み回路３７はデータの書き込み時、入出力バッファ３８から供給されるデータをメモリセルアレイ３１の選択されたメモリセルに供給する。
【００４３】
チャージ・ポンプ回路３９は、例えば外部電源電圧Ｖｃｃを昇圧し、昇圧電圧ＶＰＰを発生する。基準電圧発生回路４０は、例えば外部電源電圧Ｖｃｃより基準電圧Ｖrefを発生する。内部電圧発生回路４１は、チャージ・ポンプ回路３９及び基準電圧発生回路４０に接続され、読み出し時、プログラム時、消去時、各種ベリファイ時、及びウィーク・プログラム時などにおいて、基準電圧Ｖrefに基づき昇圧電圧ＶＰＰから所定レベルの出力電圧Ｖoutを発生する。
【００４４】
なお、消去モード時において、ワード線には、負電圧が供給される。この負電圧は図示せぬワード線電圧発生回路（例えばネガティブ・チャージ・ポンプ回路）によって生成される。
【００４５】
図６は、前記メモリセルアレイ３１の一例を示すものである。このメモリセルアレイ３１は、例えばＮＯＲ型ＥＥＰＲＯＭにより構成されている。複数のメモリセルＭＣは、ロウ及びカラムにマトリクス状に配置されている。各ロウに配置されたメモリセルＭＣの制御ゲートは、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３…ＷＬｍにそれぞれ接続されている。各カラムに接続されたメモリセルＭＣのドレインはビット線ＢＬ０、ＢＬ１…ＢＬｎにそれぞれ接続され、ソースはソース線ＳＬにそれそれ接続されている。
【００４６】
図７は、前記チャージ・ポンプ回路３９の一例を示している。このチャージ・ポンプ回路３９において、ダイオード接続された複数のＮチャネルＭＯＳトランジスタ３９ａが直列接続され、ダイオードチェーン３９ｂを構成している。これらトランジスタ３９ａは例えばイントリンシック型トランジスタであり、閾値電圧がほぼ０Ｖに設定されている。このダイオードチェーン３９ｂの一端に外部電源Ｖｃｃが供給される。各トランジスタ３９ａの各接続ノードには複数のキャパシタ３９ｃの一端がそれぞれ接続されている。これらキャパシタ３９ｃの他端には、図示せぬ発振器から供給されるクロック信号ＣＬＫが複数のインバータ回路３９ｄを介して供給される。このチャージ・ポンプ回路３９は複数のキャパシタ３９ｃにクロック信号ＣＬＫを交互に供給することにより、出力端から昇圧された電圧ＶＰＰが出力される。
【００４７】
（第１の実施例）
図８は、本発明の第1の実施例を示すものであり、前記内部電圧発生回路４１の回路構成を示している。図８において、差動増幅器ＯＰ１の非反転入力端には基準電圧Ｖrefが供給され、反転入力端には後述する電圧設定回路５１の出力電圧ＶＧが供給される。この差動増幅器ＯＰ１の出力端にはＮチャンネルＭＯＳトランジスタＴＮ２のゲートが接続されている。さらに、差動増幅器ＯＰ１の出力端と接地間には、ＮチャンネルＭＯＳトランジスタＴＮ４とＴＮ６が並列に接続されている。前記トランジスタＴＮ４のゲートは差動増幅器ＯＰ１の出力端にされ、前記トランジスタＴＮ６のゲートには、イネーブル信号ＥＮの反転信号／ＥＮが供給されている。
【００４８】
前記トランジスタＴＮ２のソースは接地され、ドレインと昇圧電圧ＶＰＰが供給される電源端子Ｔ１の相互間には、ＰチャンネルＭＯＳトランジスタＴＰ２、ＴＰ３が並列に接続される。トランジスタＴＰ３のゲートには、イネーブル信号ＥＮが供給され、トランジスタＴＰ２のゲートは前記トランジスタＴＮ２のドレイン及びＰチャンネルＭＯＳトランジスタＴＰ１のゲートに接続される。このトランジスタＴＰ１のソースは前記電源端子Ｔ１に接続され、ドレインは出力ノードＮ１に接続されている。このトランジスタＴＰ１は、差動増幅器ＯＰ１の出力電圧に応じて出力ノードＮ１のレベルをプルアップする。
【００４９】
また、差動増幅器ＯＰ２の反転入力端には前記基準電圧Ｖrefが供給され、非反転入力端には前記電圧設定回路５１の出力電圧ＶＧが供給されている。この差動増幅器ＯＰ２の出力端はＮチャンネルＭＯＳトランジスタＴＮ１のゲートに接続されている。このトランジスタＴＮ１のソースは接地され、ドレインは前記出力ノードＮ１に接続される。このトランジスタＴＮ１は、差動増幅器ＯＰ２の出力電圧に応じて出力ノードＮ１のレベルをプルダウンする。
【００５０】
また、差動増幅器ＯＰ２の出力端と接地間には、ＮチャンネルＭＯＳトランジスタＴＮ３、ＴＮ５が並列に接続されている。トランジスタＴＮ３のゲートは差動増幅器ＯＰ２の出力端に接続され、トランジスタＴＮ５のゲートには、イネーブル信号の反転信号／ＥＮが入力されている。
【００５１】
前記トランジスタＴＰ２、ＴＰ３、ＴＮ２、ＴＮ４の電流駆動力は、プルアップ用トランジスタＴＰ１の電流駆動力よりも小さくなるように設定され、ＴＮ３の電流駆動力は、プルダウン用トランジスタＴＮ１の電流駆動力よりも小さくなるように設定されている。これらトランジスタの電流駆動能力は、例えばトランジスタのチャネル幅を変えることにより設定される。すなわち、トランジスタＴＰ２、ＴＰ３、ＴＮ２、ＴＮ４のチャネル幅は、トランジスタＴＰ１のチャネル幅よりも小さく設定され、ＴＮ３のチャネル幅は、トランジスタＴＮ１のチャネル幅よりも小さく設定されている。
【００５２】
また、トランジスタＴＮ５、ＴＮ６は、イネーブル信号／ＥＮがハイレベルの時、差動増幅器ＯＰ１、ＯＰ２の出力端の電位をリセットできればよく、トランジスタのサイズは特に限定されない。
【００５３】
前記出力ノードＮ１には、前記電圧設定回路５１が接続される。この電圧設定回路５１は、負荷抵抗回路５２とラダー抵抗回路５３とにより構成されている。また、ラダー抵抗回路５３には、選択回路５４が接続されている。この選択回路５４にはアドレス信号Ａ０、Ａ１〜Ａ４（第２の制御信号）が供給され、これらアドレス信号Ａ０、Ａ１〜Ａ４は、後述する制御信号に応じて選択的にラダー抵抗回路５３に供給される。前記負荷抵抗回路５２は、後述する信号ＢＩＴ２、ＢＩＴ４、ＢＩＴ５（第１の制御信号）に応じて抵抗値が変化され、ラダー抵抗回路５３は、信号ＢＩＴ２、ＢＩＴ４、ＢＩＴ５及び選択回路５４から供給されるアドレス信号Ａ０、Ａ１〜Ａ４に応じて抵抗値が変化される。前記負荷抵抗回路５２とラダー抵抗回路５３との接続ノードＮ２は電圧設定回路５１の出力端であり、この出力端の電圧ＶＧは負荷抵抗回路５２とラダー抵抗回路５３の抵抗値の変化に応じて変化される。
【００５４】
さらに、前記出力ノードＮ１と接地間には、ＮチャンネルＭＯＳトランジスタＴＮrstが接続されている。このトランジスタＴＮrstのゲートには、イネーブル信号の反転信号／ＥＮが供給されている。このトランジスタＴＮrstは信号／ＥＮに応じて出力ノードＮ１の電位をリセットする。
【００５５】
また、出力ノードＮ１と接地間にはキャパシタＣWLが接続されている。このキャパシタＣWLは差動増幅器ＯＰ１、ＯＰ２のフィードバック・ループに対して位相遅れを補償し、出力電圧Ｖoutの発振を防ぎ、安定した動作を可能とする。
【００５６】
図９は、前記電圧設定回路５１の構成を示している。この電圧設定回路５１は、所謂電流加算型Ｄ／Ａコンバータにより構成されている。負荷抵抗回路５２は、前記出力ノードＮ１と接続ノードＮ２の間に挿入された抵抗ＲＬ１、ＲＬ２、ＲＬ３と、これら抵抗ＲＬ１、ＲＬ２、ＲＬ３を選択するＰチャネルＭＯＳトランジスタＴＰ４、ＴＰ５、ＴＰ６とにより構成されている。すなわち、トランジスタＴＰ４と抵抗ＲＬ１の直列回路と、トランジスタＴＰ５と抵抗ＲＬ２の直列回路、トランジスタＴＰ６と抵抗ＲＬ３の直列回路が出力ノードＮ１と接続ノードＮ２の間に並列接続されている。トランジスタＴＰ４のゲートには、信号ＢＩＴ５の反転信号／ＢＩＴ５が供給され、トランジスタＴＰ５のゲートには、信号ＢＩＴ４の反転信号／ＢＩＴ４が供給され、トランジスタＴＰ６のゲートには、信号ＢＩＴ２の反転信号／ＢＩＴ２が供給される。前記抵抗ＲＬ１、ＲＬ２、ＲＬ３の抵抗値はそれぞれ異なり、これら抵抗値の関係は、ＲＬ１＞ＲＬ２＞ＲＬ３とされている。
【００５７】
前記信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２は、出力電圧Ｖoutの範囲を選択する信号であり、これらの信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２は後述するラダー抵抗回路５３に供給されるアドレス信号Ａ０、／Ａ０〜Ａ４、／Ａ４のビット数も制御する。すなわち、５ビットのアドレス信号Ａ０、／Ａ０〜Ａ４、／Ａ４全てを使用する５ビット動作モードの場合、信号ＢＩＴ５が活性化される。５ビットのアドレス信号のうち４ビット（Ａ１、／Ａ１〜Ａ４、／Ａ４）を使用する４ビット動作モードの場合、信号ＢＩＴ４が活性化される。５ビットのアドレス信号のうち２ビット（Ａ３、／Ａ３、Ａ４、／Ａ４）を使用する２ビット動作モードの場合、信号ＢＩＴ２が活性化される。ラダー抵抗回路５３は、これら信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２により選択された出力電圧の範囲において、アドレス信号を変えることにより出力電圧Ｖoutを変えることができる。信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２は、例えばアドレス信号Ａ０〜Ａ４を用いて生成される。あるいは信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２を外部から供給してもよい。
【００５８】
ラダー抵抗回路５３において、接続ノードＡと接続ノードＦの相互間には抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５が直列接続され、接続ノードＦと接続ノードＹの相互間には抵抗Ｒ６が接続される。接続ノードＡ、及び抵抗Ｒ１〜抵抗Ｒ５の各接続ノードＢ、Ｃ、Ｄ、Ｅには、それぞれ抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の一端が接続されている。これら抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の他端と第１のノードＸの相互間には、ＮチャネルＭＯＳトランジスタＴＮ０１、ＴＮ１１、ＴＮ２１、ＴＮ３１、ＴＮ４１が接続されている。また、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の他端と第２のノードＹの相互間には、ＮチャネルＭＯＳトランジスタＴＮ０２、ＴＮ１２、ＴＮ２２、ＴＮ３２、ＴＮ４２が接続されている。前記トランジスタＴＮ０１、ＴＮ１１、ＴＮ２１、ＴＮ３１、ＴＮ４１の各ゲートにはアドレス信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４がそれぞれ供給され、前記トランジスタＴＮ０２、ＴＮ１２、ＴＮ２２、ＴＮ３２、ＴＮ４２の各ゲートにはアドレス信号／Ａ０、／Ａ１、／Ａ２、／Ａ３、／Ａ４がそれぞれ供給されている。前記抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６の抵抗値は共に等しく、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の抵抗値は共に等しい。Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６の抵抗値をＲとした場合、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の抵抗値は２Ｒに設定される。
【００５９】
さらに、前記接続ノードＡと接地間には、ＮチャネルＭＯＳトランジスタＴＮ５１と抵抗ＲＤ１が直列接続されている。前記接続ノードＢと接地間には、ＮチャネルＭＯＳトランジスタＴＮ５２と抵抗ＲＤ２が直列接続されている。前記接続ノードＤと接地間には、ＮチャネルＭＯＳトランジスタＴＮ５３と抵抗ＲＤ３が直列接続されている。前記トランジスタＴＮ５１、ＴＮ５２、ＴＮ５３の各ゲートには信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２がそれぞれ供給されている。前記抵抗ＲＤ１、ＲＤ２、ＲＤ３の抵抗値はそれぞれ異なり、これら抵抗値の関係は、ＲＤ１＞ＲＤ２＞ＲＤ３とされている。
【００６０】
また、前記第２のノードＹには電流源回路５５が接続されている。この電流源回路５５は、差動増幅器ＯＰ３と、この差動増幅器ＯＰ３の出力端にゲートが接続されたＰチャネルＭＯＳトランジスタＴＰ７とにより構成されている。差動増幅器ＯＰ３は基準電圧Ｖrefと前記第２のノードＹの電圧とを比較する。前記トランジスタＴＰ７のソースには電源電圧Ｖccが供給され、ドレインは前記第２のノードＹに接続されている。
【００６１】
図１０は、前記アドレス信号の選択回路５４を示している。
【００６２】
図１０に示すように、アドレス信号Ａ３、Ａ４、／Ａ３、／Ａ４は、トランジスタＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２のゲートに直接供給される。
【００６３】
アドレス信号Ａ１、Ａ２、／Ａ１、／Ａ２は、それぞれ第１の選択回路５４ａを介してトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートに供給される。すなわち、第１の選択回路５４ａは各アドレス信号に対応して４個設けられる。この第１の選択回路５４ａにおいて、並列接続されたトランスファーゲートＴＲ１、ＴＲ２の入力端にはアドレス信号Ａ１（Ａ２、／Ａ１、／Ａ２）が供給される。これらトランスファーゲートＴＲ１、ＴＲ２は信号ＢＩＴ５、／ＢＩＴ５、及び信号ＢＩＴ４、／ＢＩＴ４により制御される。前記トランスファーゲートＴＲ１、ＴＲ２の出力端と接地間には、トランスファーゲートＴＲ３、ＴＲ４が直列接続されている。これらトランスファーゲートＴＲ３、ＴＲ４は信号ＢＩＴ５、／ＢＩＴ５、及び信号ＢＩＴ４、／ＢＩＴ４により制御される。
【００６４】
上記構成において、信号ＢＩＴ４、／ＢＩＴ４が活性化された場合、トランスファーゲートＴＲ２が導通され、他のトランスファーゲートＴＲ１、ＴＲ３、ＴＲ４は非導通とされている。したがって、トランスファーゲートＴＲ２を介して、アドレス信号Ａ１、Ａ２、／Ａ１、／Ａ２が対応するトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートに供給される。
【００６５】
また、信号ＢＩＴ５、／ＢＩＴ５が活性化された場合、トランスファーゲートＴＲ１が導通され、他のトランスファーゲートＴＲ２、ＴＲ３、ＴＲ４は非導通とされている。したがって、トランスファーゲートＴＲ１を介して、アドレス信号Ａ１、Ａ２、／Ａ１、／Ａ２が対応するトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートに供給される。信号ＢＩＴ４、／ＢＩＴ４、及びＢＩＴ５、／ＢＩＴ５が非活性とされた場合、トランスファーゲートＴＲ３、ＴＲ４が導通され、トランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートは接地電位とされる。
【００６６】
アドレス信号Ａ０、／Ａ０は、それぞれ第２の選択回路５４ｂを介してトランジスタＴＮ０１、ＴＮ０２のゲートに供給される。すなわち、第２の選択回路５４ｂは各アドレス信号Ａ０、／Ａ０に対応して２個設けられる。この第２の選択回路５４ｂにおいて、トランスファーゲートＴＲ５の入力端にはアドレス信号Ａ０（／Ａ０）が供給される。このトランスファーゲートＴＲ５の出力端と接地間には、トランスファーゲートＴＲ６が直列接続されている。これらトランスファーゲートＴＲ５、ＴＲ６は信号ＢＩＴ５、／ＢＩＴ５により選択的に制御される。
【００６７】
上記構成において、信号ＢＩＴ５、／ＢＩＴ５が活性化された場合、トランスファーゲートＴＲ５が導通され、トランスファーゲートＴＲ６は非導通とされる。したがって、トランスファーゲートＴＲ５を介して、アドレス信号Ａ０、／Ａ０が対応するトランジスタＴＮ０１、ＴＮ０２のゲートに供給される。信号ＢＩＴ５、／ＢＩＴ５が非活性の場合、トランスファーゲートＴＲ６が導通され、トランジスタＴＮ０１、ＴＮ０２のゲートは接地電位とされる。
【００６８】
図８乃至図１１を参照して、第１の実施例の動作について説明する。
【００６９】
図８において、内部電圧発生回路４１を非動作状態とする場合、信号ＥＮがローレベル、信号／ＥＮがハイレベルとされる。するとトランジスタＴＮ５、ＴＮ６がオンとなり、差動増幅器ＯＰ１、ＯＰ２の出力信号は接地電位とされる。このとき、トランジスタＴＰ３もオンとなり、トランジスタＴＰ１のゲートに電圧ＶＰＰが供給される。このため、トランジスタＴＰ１はオフ状態とされる。また、信号／ＥＮに応じてトランジスタＴＮrstがオンとされ、出力ノードＮ１の電圧Ｖoutは、接地電位とされている。
【００７０】
内部電圧発生回路４１を動作状態とする場合、信号ＥＮがハイレベル、信号／ＥＮがローレベルとされる。
【００７１】
図９に示す電圧設定回路５１は、信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２に応じて、出力電圧Ｖoutの範囲が切り換えられる。すなわち、２ビット動作モードにおいて、信号ＢＩＴ２が活性化された場合、負荷抵抗回路５２のトランジスタＴＰ６がオンとされ、抵抗ＲＬ３が選択される。これと同時に、トランジスタＴＮ５３がオンとされ、抵抗ＲＤ３が選択される。信号ＢＩＴ２が活性化された場合、その他の信号ＢＩＴ５、ＢＩＴ４は非活性とされている。このため、図１０に示す第１、第２の供給回路５４ａ、５４ｂの出力信号はいずれも接地電位とされている。したがって、アドレス信号Ａ３、／Ａ３、Ａ４、／Ａ４に応じてトランジスタＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２が選択的に活性化される。
【００７２】
また、４ビット動作モードにおいて、信号ＢＩＴ４が活性化された場合、負荷抵抗回路５２のトランジスタＴＰ５がオンとされ、抵抗ＲＬ２が選択される。これと同時に、トランジスタＴＮ５２がオンとされ、抵抗ＲＤ２が選択される。信号ＢＩＴ４が活性化された場合、その他の信号ＢＩＴ５、ＢＩＴ２は非活性とされている。このため、図１０に示す第１、第２の選択回路５４ａ、５４ｂの出力信号はいずれも接地電位とされている。したがって、アドレス信号Ａ１、／Ａ１、Ａ２、／Ａ２、Ａ３、／Ａ３、Ａ４、／Ａ４に応じてトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２、ＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２が選択的に活性化される。
【００７３】
さらに、５ビット動作モードにおいて、信号ＢＩＴ５が活性化された場合、負荷抵抗回路５２のトランジスタＴＰ４がオンとされ、抵抗ＲＬ１が選択される。これと同時に、トランジスタＴＮ５１がオンとされ、抵抗ＲＤ１が選択される。信号ＢＩＴ５が活性化された場合、その他の信号ＢＩＴ４、ＢＩＴ２は非活性とされている。このとき、図１０に示す第１、第２の選択回路５４ａ、５４ｂからはいずれも対応するアドレス信号が出力されている。したがって、全てのアドレス信号Ａ０、／Ａ０Ａ１、／Ａ１、Ａ２、／Ａ２、Ａ３、／Ａ３、Ａ４、／Ａ４を用いて全トランジスタＴＮ０１、ＴＮ０１、ＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２、ＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２が選択的に活性化される。
【００７４】
上記各動作モードにおいて、出力ノードＮ１と接地間に接続される抵抗値が変化される。このため、負荷抵抗回路５２とラダー抵抗回路５３の接続ノードＮ２の電位が変化する。この接続ノードＮ２の電位は、図８に示す差動増幅器ＯＰ１、ＯＰ２において、基準電位Ｖrefと比較される。これら差動増幅器ＯＰ１、ＯＰ２の比較結果に応じてトランジスタＴＰ１、又はＴＮ１のいずれかが動作され、出力ノードＮ１が充電又は放電される。この出力ノードＮ１の電位の変化に伴い、接続ノードＮ２の電位が変化し、この接続ノードＮ２の電位が再度差動増幅器ＯＰ１、ＯＰ２において、基準電位Ｖrefと比較される。このような動作が繰り返され、接続ノードＮ２（第１のノードＸ）の電位は、基準電位Ｖrefとほぼ等しくなる。また、第２のノードＹの電位は電流源回路５５により、基準電位Ｖrefとほぼ等しくされる。したがって、定常状態において、第１、第２のノードＸ、Ｙの電位は基準電位Ｖrefとほぼ等しくされる。
【００７５】
ここで、図８に示す回路の動作についてさらに詳細に説明する。各動作モードにおいて、アドレス信号が切り換えられた場合、負荷抵抗回路５２とラダー抵抗回路５３の接続ノードＮ２の電圧ＶＧが変化する。この電圧ＶＧは、図８に示す差動増幅器ＯＰ１、ＯＰ２に供給される。差動増幅器ＯＰ１、ＯＰ２は、電圧ＶＧと基準電圧Ｖrefとを比較する。基準電圧Ｖrefより電圧ＶＧが低い場合、差動増幅器ＯＰ１の出力信号がハイレベル、差動増幅器ＯＰ２の出力信号がローレベルとなる。このため、トランジスタＴＮ２がオン、トランジスタＴＮ１がオフし、トランジスタＴＰ１により、出力ノードＮ１が充電される。したがって、出力電圧Ｖoutが上昇する。出力電圧Ｖoutの上昇に伴い、接続ノードＮ２の電圧ＶＧが上昇し、基準電圧Ｖrefとほぼ等しくなると、差動増幅器ＯＰ１の出力信号は僅かにハイレベルとなる。このため、トランジスタＴＮ２、ＴＰ１は僅かに導通した状態となり、出力電圧Ｖoutは安定状態となる。
【００７６】
一方、基準電圧Ｖrefより電圧ＶＧが高い場合、差動増幅器ＯＰ１の出力信号がローレベル、差動増幅器ＯＰ２の出力信号がハイレベルとなる。このため、トランジスタＴＮ２がオフし、トランジスタＴＮ１がオンし、トランジスタＴＮ１により、出力ノードＮ１の電荷が放電される。したがって、出力電圧Ｖoutが下降する。出力電圧Ｖoutの下降に伴い、接続ノードＮ２の電圧ＶＧが下降し、基準電圧Ｖrefとほぼ等しくなると、差動増幅器ＯＰ２の出力信号は僅かにハイレベルとなる。このため、トランジスタＴＮ１は僅かに導通し、出力電圧Ｖoutは安定状態となる。
【００７７】
図１１は、上記各動作モードにおける出力電流と負荷抵抗に流れる電流の関係を示している。図１１に示すように、２ビット動作モード、４ビット動作モード、５ビット動作モードのそれぞれにおいて、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３及び抵抗ＲＤ１、ＲＤ２、ＲＤ３を適宜設定することにより、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３に流れる電流の最小値Ｉmin、及び最大値Ｉmaxが等しくされている。負荷抵抗ＲＬに流れる電流の最小値Ｉminから最大値Ｉmaxまでの有効レンジ内において、２ビット動作モード、４ビット動作モード、５ビット動作モードは、それぞれ出力可能な出力電圧Ｖoutの範囲が規定されている。
【００７８】
本実施例の場合、負荷抵抗回路５２、及びラダー抵抗回路５３を構成する各抵抗の抵抗値を、例えばＲ１〜Ｒ６＝Ｒ＝２５ｋΩ、Ｒ２１〜Ｒ２５＝２Ｒ＝５０ｋΩ、ＲＬ３＝２５ｋΩ（２ビット時）、ＲＬ２＝１００ｋΩ（４ビット時）、ＲＬ１＝４００ｋΩ（５ビット時）とし、抵抗ＲＤ３＝６．２５ｋΩ（２ビット時）、ＲＤ２＝１００ｋΩ（４ビット時）、ＲＤ１＝４７５ｋΩ（５ビット時）と設定した場合、負荷抵抗に流れる電流の有効レンジは、Ｉmin＝１０μＡ、Ｉmax＝４０μＡに設定される。
【００７９】
また、上記条件で、２ビット動作モード時の最小加算電流値（アドレス信号の変化に伴う電流の増加分）は１０μＡ、４ビット動作モード時の最小加算電流値は２．５μＡ、５ビット動作モード時の最小加算電流値は１．２５μＡである。また、出力電圧Ｖoutは、アドレス信号に応じて０.２５Ｖのステップで１．５Ｖ〜９Ｖの範囲で変化する。
【００８０】
図１１において、例えば２ビット動作モードから順次アドレスを変化して電圧を発生する場合を考える。２ビット動作モードは最小加算電流値が他の動作モードより大きいため、アドレスが増加すると、加算される電流が急激に増加する。このため、負荷抵抗ＲＬ３に流れる最大電流Ｉmaxの手前（消費電流が過多となる手前）で、２ビット動作モードから４ビットに切り換える。４ビット動作モードの最初のアドレスの時、負荷抵抗ＲＬ２に流れる電流値は、応答性能を保証することができる最小値Ｉminに戻る。この状態よりアドレスが大きくなると、２ビット動作モード時より、小さな最小加算電流によって負荷抵抗ＲＬ２に流れる電流値が増加する。この４ビット動作モードにおいて、負荷抵抗に流れる最大電流Ｉmaxの手前（消費電流が過多となる手前）で、５ビット動作モードに切り換える。この５ビット動作モードにおいてアドレスが増加すると、４ビット動作モード時より、小さな最小加算電流によって負荷抵抗ＲＬ１に流れる電流値が増加する。
【００８１】
尚、２ビット動作モード、４ビット動作モード、５ビット動作モードの切り換えは、上記のように順次行う必要はなく、不揮発性半導体メモリの動作に必要な電圧の発生に応じて切り換えればよい。例えばプログラム時には５ビット動作モードとして、大きなアドレスを設定することにより、９Ｖの高電圧を発生することができる。また、過消去ベリファイ後、ウィークプログラムを行う場合は、２ビット動作モードとし、小さなアドレスから順次アドレスを増加すればよい。
【００８２】
上記第１の実施例によれば、負荷抵抗回路５２の負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３、及びラダー抵抗回路５３の抵抗ＲＤ１、ＲＤ２、ＲＤ３を、２ビット動作モード、４ビット動作モード、５ビット動作モードのそれぞれにおいて、切り換えている。このため、各動作モードにおいて、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３に適正な範囲の電流を供給することができる。したがって、発生する出力電圧のレベルに係わらず、高速に所要の出力電圧を発生することができる。
【００８３】
特に、従来は基準電圧Ｖrefレベルに近い電圧を発生する際、応答性能が悪くなっていた。しかし、第１の実施例の場合、２ビット動作モードを用いて、最小加算電流値を大きくすると、基準電圧Ｖrefレベルに近い電圧を発生する際、応答性能を保証することができる。
【００８４】
しかも、各動作モードにおいて、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３に適正な範囲の電流を供給することができるため、発生する出力電圧のレベルに係わらず、消費電流の増大を防止できる。
【００８５】
図１２は、図８に示す差動増幅器ＯＰ１、ＯＰ２の回路例を示している。この差動増幅器ＯＰ１、ＯＰ２は、ＮチャンネルＭＯＳトランジスタＴＮ１、ＴＮ２を駆動する。このため、差動増幅器ＯＰ１、ＯＰ２は、トランジスタＴＮ１、ＴＮ２と整合性が良いＮチャンネルＭＯＳトランジスタからなるカレントミラーを回路を有している。すなわち、Ｎチャンネル型ＭＯＳトランジスタＴＮ５１、ＴＮ５２のソースは、接地されている。これらトランジスタＴＮ５１、ＴＮ５２のゲートは、互いに接続され、その接続点はトランジスタＴＮ５２のドレインに接続されている。ＰチャンネルＭＯＳトランジスタＴＰ５１、ＴＰ５２のソースは、ＰチャンネルＭＯＳトランジスタＴＰ５３を介して例えば電源Ｖｃｃが供給される端子に接続され、各ドレインは前記トランジスタＴＮ１１、ＴＮ５２のドレインにそれぞれ接続されている。トランジスタＴＰ５３のゲートには制御信号／ＳＡＥＮが供給される。
【００８６】
前記トランジスタＴＰ５１のゲートは反転入力端であり、トランジスタＴＰ５２のゲートは非反転に入力端である。また、トランジスタＴＰ５１とＴＮ５１の接続ノードが出力端である。
【００８７】
カレントミラー回路を構成する前記トランジスタＴＮ５１、ＴＮ５２は、ゲート酸化膜厚が同一とされている。このため、これらトランジスタＴＮ５１、ＴＮ５２の閾値電圧のばらつきがキャンセルされる。したがって、反転入力端の電圧と非反転入力端の電圧がほぼ等しくなった安定状態において、トランジスタＴＮ５１、ＴＮ５２に流れる電流の比を一定とすることができる。しかも、ＮチャネルＭＯＳトランジスタからなるＴＮ１、ＴＮ２をＮチャネルＭＯＳトランジスタからなるトランジスタＴＮ５１により駆動している。このため、これらトランジスタの整合性が良く安定な動作が可能である。
【００８８】
（第２の実施例）
上記差動増幅器ＯＰ１、ＯＰ２の電源は、電圧発生回路を安定に動作させるために電圧が安定であることが望ましい。しかし、第１の実施例に示すように、差動増幅器ＯＰ１、ＯＰ２に外部電源Ｖｃｃを供給する場合、外部電源が低電圧化されると差動増幅器の出力電圧の振幅が減少する。このため、差動増幅器ＯＰ１、ＯＰ２の出力電圧によりトランジスタＮＴ１、ＮＴ２を安定に制御することが困難となる。
【００８９】
図１３は、本発明の第２の実施例を示すものであり、図８と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００９０】
図１３に示す内部電圧発生回路４１は、図８に示す回路と差動増幅器ＯＰ１１、ＯＰ２１が相違する。これら差動増幅器ＯＰ１１、ＯＰ２１には、例えば電圧ＶＰＰより低く、電源電圧Ｖcc以上で、電源電圧Ｖｃｃの変動による影響が少ない電圧ＶＰＰ２が供給される。差動増幅器ＯＰ１１、ＯＰ２１を正常に動作させるために、電圧ＶＰＰより低く、電源電圧Ｖcc以上であることが好ましい。この電圧ＶＰＰ２は、図５に示す前記チャージポンプ回路３９とは、別のチャージポンプ回路６０により発生される。このチャージポンプ回路６０の構成は、例えば図７に示す回路構成に比べて、トランジスタ及びキャパシタの数が削減されている。
【００９１】
図１４は、上記差動増幅器ＯＰ１１、ＯＰ２１の一例を示している。この差動増幅器ＯＰ１１、ＯＰ２１はカレントミラー型差動増幅器により構成されている。図１４において、ＰチャンネルＭＯＳトランジスタＴＰ６１、ＴＰ６２のソースは、ＰチャンネルＭＯＳトランジスタＴＰ６３を介して電源ＶＰＰ２が供給される端子に接続されている。これらトランジスタＴＰ６１、ＴＰ６２のゲートは互いに接続され、その接続点はトランジスタＴＰ６２のドレインに接続されている。前記トランジスタＴＰ６３のゲートには制御信号／ＳＡＥＮが供給される。
【００９２】
ＮチャンネルＭＯＳトランジスタＴＮ６１、ＴＮ６２のドレインは、前記トランジスタＴＰ６１、ＴＰ６２のドレインにそれぞれ接続されている。これらトランジスタＴＮ６１、ＴＮ６２のソースはＮチャンネルＭＯＳトランジスタＴＮ６３を介して接地されている。トランジスタＴＮ６３のゲートは、前記トランジスタＴＰ６１、６２のゲートに接続されている。
【００９３】
前記トランジスタＴＮ６１、ＴＮ６２はイントリンシック型のトランジスタであり、閾値電圧はほぼ０Ｖに設定されている。トランジスタＴＮ６１のゲートは反転入力端であり、トランジスタＴＮ６２のゲートは非反転入力端である。トランジスタＴＮ６１とトランジスタＴＰ６１の接続ノードは出力端である。トランジスタＴＮ６３は、トランジスタＴＮ６１、ＴＮ６２のソース電圧を上げ、トランジスタＴＮ６１、ＴＮ６２の検知感度を上げている。
【００９４】
差動増幅器ＯＰ１１、ＯＰ２１を構成するトランジスタＴＮ６３と、差動増幅器ＯＰ１１の出力端に接続されるトランジスタＴＮ２、ＴＮ６、及び差動増幅器ＯＰ２１の出力端に接続されるトランジスタＴＮ１、ＴＮ５は同時に形成される。このため、これらトランジスタのゲート酸化膜の膜厚は同一となる。したがって、これらトランジスタはプロセスのばらつきに影響を受けることがなく、回路の特性を安定に保持できる。
【００９５】
また、トランジスタＴＮ６１はトランジスタＴＮ６１、ＴＮ６２と同一導電型のトランジスタにより構成されている。このため、差動増幅器ＯＰ１１、ＯＰ２１の出力の特性とトランジスタＴＮ１、ＴＮ２の電気的特性を合わせることができ安定な動作を行うことができる。
【００９６】
さらに、前記トランジスタＴＮ６１、ＴＮ６２はチャネルに不純物を導入しないイントリンシック型のトランジスタである。このため、これらトランジスタＴＮ６１、ＴＮ６２の閾値電圧のばらつきは殆どない。したがって、反転入力端及び非反転入力端に供給される電圧に応じて正確に動作することができる。
【００９７】
上記第２の実施例によれば、差動増幅器ＯＰ１１、ＯＰ２１には、電圧ＶＰＰ２が供給されている。この電圧ＶＰＰ２はチャージポンプ回路６０により生成されているため、電源電圧の変化に対する依存性が少ない。したがって、電源電圧が低下された場合においても、差動増幅器ＯＰ１１、ＯＰ２１の出力電圧の振幅を十分確保でき、安定な動作を行うことができる。
【００９８】
また、差動増幅器ＯＰ１１、ＯＰ２１をカレントミラー型の差動増幅器により構成し、差動増幅器ＯＰ１１、ＯＰ２１の出力の特性とトランジスタＴＮ１、ＴＮ２の特性を合わせている。したがって、差動増幅器ＯＰ１１、ＯＰ２１の回路特性をプロセスのばらつきに影響を受けることなく安定に保持できる。
【００９９】
図１５は、図１３に示す内部電圧発生回路４１において、所定の出力電圧Ｖoutが発生されるまでの遷移時間と外部電源電圧との関係を示している。第２の実施例に示す回路の場合、特性Ａに示すように、電源電圧が約３Ｖから約１．５Ｖの範囲において、遷移時間を０．５μｓに保つことができた。特性Ｂは第１の実施例の場合であり、外部電源電圧が低下することにより遷移時間が長くなることが分かる。
【０１００】
（第３の実施例）
図１６は、本発明の第３の実施例を示しており、図８と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１０１】
図１６において、負荷抵抗回路５２とラダー抵抗回路５３の相互間には、抵抗Ｒ７０が接続されている。この抵抗Ｒ７０には直列接続されたスイッチＳＷ１、ＳＷ２が並列接続されている。これらスイッチＳＷ１、ＳＷ２の接続ノードの電圧ＶＧＡは前記差動増幅器ＯＰ１の反転入力端に供給される。また、ラダー抵抗回路５３と抵抗７０との接続ノードの電圧ＶＧＢは前記差動増幅器ＯＰ２の非反転入力端に供給される。差動増幅器ＯＰ１の非反転入力端及び差動増幅器ＯＰ２の反転入力端には基準電圧Ｖrefが供給される。
【０１０２】
上記構成において、スイッチＳＷ１をオフ、スイッチＳＷ２をオンとすると、第１の実施例とほぼ同じ動作となる。第３の実施例ではスイッチＳＷ１をオン、スイッチＳＷ２をオフとする。このようにスイッチＳＷ１、ＳＷ２を設定すると、電圧ＶＧＡとＶＧＢに抵抗７０による電位差が生じる。電圧ＶＧＡとＶＧＢの関係はＶＧＡ＞ＶＧＢである。また、定常状態における電圧ＶＧＡ、ＶＧＢと基準電圧Ｖrefの関係は、ＶＧＡ＞Ｖref＞ＶＧＢである。このため、差動増幅器ＯＰ１、ＯＰ２の出力信号は定常状態において、ローレベルとされている。
【０１０３】
各ビットの動作モードにおいて、アドレス信号が変化され、電圧ＶＧＡ、ＶＧＢが変化した場合、差動増幅器ＯＰ１、ＯＰ２において、電圧ＶＧＡ、ＶＧＢと基準電圧Ｖrefが比較される。この比較結果に応じてトランジスタＴＮ２、ＴＰ１、あるいはトランジスタＴＮ１が駆動され、出力ノードＮ１が充電あるいは放電される。そして、電圧ＶＧＡ、ＶＧＢと基準電圧Ｖrefがほぼ等しくなるようにフィードバック制御される。
【０１０４】
図１７は、図１６に示す内部電圧発生回路４１の充放電動作を示している。各ビットの動作モードにおいて、アドレス信号の変化により、例えば電圧ＶＧＡ、ＶＧＢが低下し、電圧ＶＧＡが基準電圧Ｖrefより低くなったとする。すると差動増幅器ＯＰ１の出力信号がハイレベルとなり、トランジスタＴＮ２、ＴＰ１により出力ノードＮ１が充電される。出力電圧Ｖoutの上昇に伴い電圧ＶＧＡ、ＶＧＢが上昇し、電圧ＶＧＡが基準電圧Ｖrefより高くなると差動増幅器ＯＰ１の出力信号がローレベルとなる。したがって、出力ノードの充電が停止される。
【０１０５】
一方、アドレス信号の変化により、電圧ＶＧＡ、ＶＧＢが上昇し、電圧ＶＧＢが基準電圧Ｖrefより高くなったとする。すると差動増幅器ＯＰ２の出力信号がハイレベルとなり、トランジスタＴＮ１により出力ノードＮ１が放電される。出力電圧Ｖoutの下降に伴い電圧ＶＧＢが下降し、電圧ＶＧＢが基準電圧Ｖrefより低くなると差動増幅器ＯＰ２の出力信号がローレベルとなる。したがって、出力ノードの放電が停止される。
【０１０６】
上記第３の実施例によれば、差動増幅器ＯＰ１、ＯＰ２に供給される電圧ＶＧＡ、ＶＧＢに電位差を設け、定常状態において、差動増幅器ＯＰ１、ＯＰ２の出力信号がローレベルとなり、トランジスタＴＮ１、ＴＰ１が確実にオフするように設定されている。したがって、出力ノードＮ１の充放電が停止している定常状態における消費電流を削減することができる。
【０１０７】
（第４の実施例）
図１８は、本発明の第４の実施例を示しており、図８と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１０８】
この実施例において、差動増幅器ＯＰ１の反転入力端及び差動増幅器ＯＰ２の非反転入力端には電圧設定回路５１の接続ノードＮ２の電圧ＶＧが供給される。また、差動増幅器ＯＰ１の非反転入力端には第１の基準電圧Ｖref1が供給され、差動増幅器ＯＰ２の反転入力端には第２の基準電圧Ｖref2が供給される。第１、第２の基準電圧Ｖref1、Ｖref2と電圧ＶＧの関係は、Ｖref1＜ＶＧ＜Ｖref2に設定されている。このため、差動増幅器ＯＰ１、ＯＰ２の出力信号は定常状態において、ローレベルとされている。
【０１０９】
各ビットの動作モードにおいて、アドレス信号が変化され、電圧ＶＧが変化した場合、差動増幅器ＯＰ１、ＯＰ２において、電圧ＶＧと基準電圧Ｖref1、ref2とが比較される。この比較結果に応じてトランジスタＴＮ２、ＴＰ１、あるいはトランジスタＴＮ１が駆動され、出力ノードＮ１が充電あるいは放電される。そして、電圧ＶＧと基準電圧Ｖref1、ref2がほぼ等しくなるようにフィードバック制御される。
【０１１０】
図１９は、図１８に示す内部電圧発生回路４１の充放電動作を示している。各ビットの動作モードにおいて、アドレス信号の変化により、例えば電圧ＶＧが低下し、電圧ＶＧが基準電圧Ｖref1より低くなったとする。すると差動増幅器ＯＰ１の出力信号がハイレベルとなり、トランジスタＴＮ２、ＴＰ１により出力ノードＮ１が充電される。出力電圧Ｖoutの上昇に伴い電圧ＶＧが上昇し、電圧ＶＧＡが基準電圧Ｖref1より高くなると差動増幅器ＯＰ１の出力信号がローレベルとなる。したがって、出力ノードの充電が停止される。
【０１１１】
一方、アドレス信号の変化により、電圧ＶＧが上昇し、電圧ＶＧが基準電圧Ｖref2より高くなったとする。すると差動増幅器ＯＰ２の出力信号がハイレベルとなり、トランジスタＴＮ１により出力ノードＮ１が放電される。出力電圧Ｖoutの下降に伴い電圧ＶＧが下降し、電圧ＶＧが基準電圧Ｖref2より低くなると差動増幅器ＯＰ２の出力信号がローレベルとなる。したがって、出力ノードの放電が停止される。
【０１１２】
上記第４の実施例によれば、差動増幅器ＯＰ１に定常状態における電圧ＶＧより低い第１の基準電圧Ｖref1を供給し、差動増幅器ＯＰ２に定常状態における電圧ＶＧより高い第２の基準電圧Ｖref2を供給している。このため、定常状態において、差動増幅器ＯＰ１、ＯＰ２の出力信号がローレベルとなり、トランジスタＴＮ１、ＴＰ１が確実にオフする。したがって、出力ノードＮ１の充放電が停止している定常状態における消費電流を削減することができる。
【０１１３】
尚、本発明は、ＮＯＲ型フラッシュＥＥＰＲＯＭに適用した場合について説明したが、これに限定されるものではなく、図２０に示すダイナミックＤＲＡＭ、図２１に示すスタティックＲＡＭ、あるいは図２２に示す強誘電体メモリ（ＦＲＡＭ：Ferroelrctric Random Access Memory）に本発明を適用することも可能である。
【０１１４】
また、図１６、図１８において、差動増幅器ＯＰ１、ＯＰ２には電源Ｖｃｃを供給している。しかし、これら差動増幅器ＯＰ１、ＯＰ２に図１３と同様に電源ＶＰＰ２を供給してもよい。
【０１１５】
さらに、上記第１乃至第４の実施例に記載した構成を組み合わせて実施することも可能である。
【０１１６】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１１７】
【発明の効果】
以上、詳述したようにこの発明によれば、所要の電圧を高速に発生することができ、しかも消費電流を低減することが可能な電圧発生回路を提供できる。
【図面の簡単な説明】
【図１】不揮発性半導体メモリの一連動作と電圧の関係の例を示す図。
【図２】従来の内部電圧発生回路の一例を示す回路図。
【図３】従来の内部電圧発生回路の他の例を示す回路図。
【図４】図３の動作特性を示す図。
【図５】本発明が適用される不揮発性半導体メモリを示す構成図。
【図６】図５に示すメモリセルアレイの一例を示す回路図。
【図７】図５に示すチャージポンプ回路一例を示す回路図。
【図８】本発明の第1の実施例を示すものであり、図５に示す内部電圧発生回路を示す回路図。
【図９】図８に示す電圧設定回路の一例を示す回路図。
【図１０】図８に示す選択回路の一例を示す回路図。
【図１１】第１の実施例の動作特性を示す図。
【図１２】図８に示す差動増幅器の一例を示す回路図。
【図１３】本発明の第２の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図１４】図１３に示す差動増幅器の一例を示す回路図。
【図１５】本発明の第２の実施例の所定の出力電圧が発生されるまでの遷移時間と外部電源電圧との関係を示す図。
【図１６】本発明の第３の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図１７】図１６の動作を説明するために示す波形図。
【図１８】本発明の第４の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図１９】図１８の動作を説明するために示す波形図。
【図２０】本発明が適用されるメモリセルの例を示すものであり、ダイナミックＤＲＡＭを示す回路図。
【図２１】本発明が適用されるメモリセルの例を示すものであり、スタティックＲＡＭを示す回路図。
【図２２】本発明が適用されるメモリセルの例を示すものであり、強誘電体メモリを示す回路図。
【符号の説明】
３１…メモリセルアレイ、
３９…チャージ・ポンプ回路、
４０…基準電圧発生回路、
４１…内部電圧発生回路、
ＯＰ１、ＯＰ２…差動増幅器、
ＴＰ１…ＰチャンネルＭＯＳトランジスタ、
ＴＮ１…ＮチャンネルＭＯＳトランジスタ、
５１…電圧設定回路、
５２…負荷抵抗回路、
５３…ラダー抵抗回路。
【発明の属する技術分野】
本発明は、例えば半導体記憶装置の内部で使用される電圧を発生する電圧発生回路に係り、特に、異なる複数の電圧を発生する電圧発生回路に関する。
【０００２】
【従来の技術】
例えばフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリは、データの読み出し、プログラム（書き込み）、消去等の動作に応じて、メモリセルにはレベルの異なる数種類の電圧が印加される。
【０００３】
図１は、不揮発性半導体メモリの一連動作と、各動作において、メモリセルの制御ゲートに印加される電圧の関係の例を示している。図１に示すように、この不揮発性半導体メモリでは、読み出し、プログラム（書き込み）、消去等の他に、メモリセルの閾値をある範囲に収束させるため、プログラム動作後や消去後にベリファイ動作が行われる。
【０００４】
さらに、メモリセルアレイの選択されたブロックのデータを一括消去した後、過消去状態のセルを検出するため過消去ベリファイ電圧を用いて過消去ベリファイが行われる。この過消去ベリファイにより過消去状態のセルが検出された場合、過消去状態のセルに対してウィーク・プログラム（弱い書き込み）が行われる。このウィーク・プログラムは、セルの閾値分布を例えば０．５〜１．０Ｖの狭い範囲に制御する方法である。このため、セルの制御ゲートに印加する電圧を僅かずつ変化して書き込みがお行われる。具体的には、過消去ベリファイにより、消去状態のセルが検出された場合、過消去状態のセルを第１のゲート電圧でウィーク・プログラムする。この後、このセルの閾値が再度ベリファイされ、このセルの閾値が目標の閾値分布の範囲内にシフトしなかった場合、第１のゲート電圧よりも電圧ΔＶだけ高い電圧で再度ウィーク・プログラムする。このような動作を繰り返すことにより、セルの閾値電圧が目標の閾値分布の範囲内に収束される。
【０００５】
上記のように、不揮発性半導体メモリは、各種の動作に応じて異なるレベルの多くの電圧を必要とする。
【０００６】
近年、不揮発性半導体メモリは、単一電源とされている。このため、不揮発性半導体メモリにおいて使用される上記各種電圧は、チップの内部に設けられた電圧発生回路により発生される。この電圧発生回路は、外部から供給される電源電圧を昇圧する昇圧回路と、この昇圧回路の出力電圧から所望のレベルの内部電圧を発生する内部電圧発生回路などから構成されている。
【０００７】
図２は、特願平８−１６２７５３号（特開平１０−０１１９８７号）に記載された内部電圧発生回路を示している。この内部電圧発生回路は、所謂電圧加算型の電圧発生回路であり、デコーダに供給されるデジタル信号に応じて所望のレベルの電圧を発生可能とされている。すなわち、図２において、抵抗ストリングＲＳは、直列接続された抵抗Ｒ０〜Ｒ１５により構成されている。この抵抗ストリングＲＳは、抵抗Ｒstdを介して接地されている。スイッチＳ０〜Ｓ１５は出力ノードＮ１と抵抗Ｒ０〜Ｒ１５の各接続ノードに接続されている。これらスイッチＳ０〜Ｓ１５はデジタル信号Ａ０、Ａ１、Ａ２、Ａ３が供給されるデコーダ１７の出力信号により選択的にオンとされる。差動増幅器１１、１２は抵抗ストリングＲＳと抵抗Ｒstdとが接続されたノードＮ２の電圧と基準電圧Ｖrefをそれぞれ比較する。差動増幅器１１は、ノードＮ２の電圧が基準電圧Ｖrefより低い場合、出力端がハイレベルとなり、差動増幅器１２は、ノードＮ２の電圧が基準電圧Ｖrefより高い場合、出力端がハイレベルとなる。
【０００８】
ＮチャネルＭＯＳトランジスタ１３のゲートは差動増幅器１１の出力に接続され、この差動増幅器１１の出力信号により制御される。ＰチャネルＭＯＳトランジスタ１４は、電源端子ＶＰＰとトランジスタ１３の電流経路の一端に接続され、前記トランジスタ１３に電流を供給する。前記電源端子ＶＰＰと出力ノードＮ１の相互間に接続されたＰチャネルＭＯＳトランジスタ１５はトランジスタ１４とともにカレントミラー回路を構成する。このトランジスタ１５は前記差動増幅器１１の出力信号に応じて出力ノードＮ１の電位をプルアップする。ＮチャネルＭＯＳトランジスタ１６はゲートが前記差動増幅器１２の出力端に接続され、電流経路が出力ノードＮ１と接地間に接続されている。このトランジスタ１６は差動増幅器１２の出力信号がハイレベルの場合オンとなり、出力ノードＮ１の電位をプルダウンする。前記電源端子ＶＰＰには図示せぬ昇圧回路より、外部電源電圧を昇圧した電圧が供給される。
【０００９】
上記構成において、デジタル信号に応じてスイッチが切り換えられ、ノードＮ２の電位が基準電圧Ｖrefより低くされると、差動増幅器１１の出力信号がハイレベルとされ、差動増幅器１２の出力信号がローレベルとされる。このため、トランジスタ１３がオン、トランジスタ１６がオフ、トランジスタ１５がオンとなる。したがって、トランジスタ１５を介して出力ノードＮ１が充電され出力電圧Ｖoutが上昇される。出力電圧Ｖoutの上昇に伴いノードＮ２の電位が基準電圧Ｖrefより高くなると、出力ノードＮ１の充電が停止される。
【００１０】
また、デジタル信号に応じてスイッチが切り換えられ、ノードＮ２の電位が基準電圧Ｖrefより高くされると、差動増幅器１１の出力信号がローレベルとされ、差動増幅器１２の出力信号がハイレベルとされる。このため、トランジスタ１３がオフ、トランジスタ１６がオン、トランジスタ１５がオフとなる。したがって、トランジスタ１６を介して出力ノードＮ１が放電され出力電圧Ｖoutが下降される。出力電圧Ｖoutの下降に伴いノードＮ２の電位が基準電圧Ｖrefより低くなると、出力ノードＮ１の放電が停止される。
【００１１】
上記内部電圧発生回路によれば、所要の電圧を発生することができる。しかし、出力電圧の数が多くなるに従い、抵抗ストリングＲＳを構成する抵抗の数、スイッチの数、及びデコーダの数が増大し、回路面積が増大するという問題を有している。例えば、出力電圧の数を３２通り必要とする場合、抵抗ストリングＲＳ用に３２個の抵抗を必要とし、これら抵抗を切り換えるための３２個のスイッチが必要である。さらに、これらスイッチを制御するために５ビットのデジタル信号をデコードするための５ビットのデコーダ１７が３２個必要となる。
【００１２】
一般的には、出力電圧の数が２N の場合、抵抗を２N 個用意し、Ｎビットのデジタル信号をデコードするＮ入力デコーダが２N 個必要となる。このＮの値が大きくなるとデコーダや抵抗の素子数が急激に増大し、これらのパターンによるチップの占有面積が大きくなり回路設計が困難となる。しかも、製造に伴う抵抗値のばらつきに対してパターン変更の自由度が少なくなり、抵抗値を調整するための設計変更が困難となる。したがって、出力電圧の微調整ができなくなる。
【００１３】
上記電圧加算型の電圧発生回路の問題点を解決するものとして、電流加算型の電圧発生回路が開発されている。
【００１４】
図３は、特願平９−２７７０３５号（特開平１１−１２２１０９号）に記載された電流加算型の電圧発生回路を示している。図３において、ラダー抵抗回路２１は、直列接続された複数の抵抗Ｒ（抵抗値がＲ）と、これら抵抗Ｒの接続ノードに一端が接続された複数の抵抗２Ｒ（抵抗値が２Ｒ）により構成されている。ラダー抵抗回路２１にはスイッチ回路２２が接続されている。このスイッチ回路２２は電流経路の一端が前記抵抗２Ｒの他端に接続され、電流経路の他端が第１のノードＸに接続された複数のＮチャネルＭＯＳトランジスタＱ０１、Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１と、電流経路の一端が前記抵抗２Ｒの他端に接続され、電流経路の他端が第１のノードＹに接続された複数のＮチャネルＭＯＳトランジスタＱ０２、Ｑ１２、Ｑ２２、Ｑ３２、Ｑ４２とにより構成されている。前記トランジスタＱ０１〜Ｑ４１のゲートにはデジタル信号（アドレス信号）Ａ０〜Ａ４が供給され、前記Ｑ０２〜Ｑ４２のゲートにはアドレス信号／Ａ０〜／Ａ４（／は反転信号を示す）が供給されている。前記接続ノードＡと接地間には負荷抵抗ＲＤが接続されている。
【００１５】
差動増幅器２３は基準電圧Ｖrefと前記ノードＸの電圧を比較する。この差動増幅器２３の出力端は、トランジスタＱ６１のゲートに接続され、このトランジスタＱ６１のソースには電源ＶＰＰが供給され、ドレインは出力ノードに接続されている。この出力ノードＮ１は負荷抵抗ＲＬを介して前記ノードＸに接続されている。
【００１６】
また、電流源回路２４は差動増幅器２５と、この差動増幅器２５の出力端にゲートが接続されたトランジスタＱ６２とにより構成されている。差動増幅器２５は基準電圧Ｖrefと前記第１のノードＹの電圧とを比較する。前記トランジスタＱ６２のソースには電源電圧Ｖccが供給され、ドレインは前記第１のノードＹに接続されている。
【００１７】
上記構成の電流加算型の電圧発生回路の動作を概略的に説明する。スイッチ回路２２の各トランジスタＱ０１〜Ｑ４２をアドレス信号Ａ０〜／Ａ４に応じて変化すると、負荷抵抗ＲＬに接続されるラダー抵抗回路２１の抵抗値が変化する。このため、負荷抵抗ＲＬに流れる電流が変化する。これに応じて、差動増幅器２３、トランジスタＱ６１が動作され、第１のノードＸの電位が基準電圧Ｖrefと等しくなるように制御される。また、電流源回路２４において、差動増幅器２５、トランジスタＱ６２は第２のノードＹの電位を基準電圧Ｖrefと等しくなるように制御する。したがって、スイッチ回路２２がアドレス信号Ａ０〜Ａ４、／Ａ０〜／Ａ４に応じて切り替えられた場合、第１のノードＸ及び第２のノードＹの電位は、常に基準電圧Ｖrefと等しくなるように制御される。この条件を満たすと、以下で述べる合成抵抗の計算が可能となる。
【００１８】
すなわち、ラダー抵抗回路２１の各ノードのうち例えばノードＥから電流Ｉ３が流れるとする。この時、ノードＥからノードＹ側を見た合成抵抗は、Ｒ＋Ｒ＝２Ｒとなり、これはノードＥから抵抗２Ｒ側をみた抵抗値に等しい。このため、ノードＦ側からノードＥ側に流れ込む電流Ｉ４を、トランジスタＱ４１および抵抗２Ｒを介してノードＥに流れ込む電流Ｉ４’あるいはトランジスタＱ４２がオン状態のときに第２のノードＹからトランジスタＱ４２および抵抗２Ｒを介してノードＥに流れる電流Ｉ４’とは等しい。つまり、これらの電流の関係は式（１）に示すようになる。
【００１９】
【数１】
次に、前記ラダー抵抗回路２１のノードＤについて考える。このノードＤからノードＥ側の合成抵抗は、式（２）に示すように２Ｒになる。
【００２１】
【数２】
したがって、ノードＤにおけるノードＥ側の合成抵抗値と抵抗２Ｒ側の抵抗値とはともに等しい。このため、ノードＥ側からノードＤ側に流れ込む電流Ｉ３とトランジスタＱ３１がオン状態のときに第１のノードＸからトランジスタＱ３１および抵抗２Ｒを介してノードＤに流れ込む電流Ｉ３’あるいはトランジスタＱ３２がオン状態のときに第２のノードＹからトランジスタＱ３２および抵抗２Ｒを介してのノードＤに流れ込むＩ３’とは等しい。つまり、ノードＤに電流Ｉ２が流れるとすると、これら電流の関係は、式（３）に示すようになる。
【００２３】
【数３】
上記のようにして、前記ラダー抵抗回路２１の各ノードの合成抵抗を順次考える。最後にノードＡからノードＦ側の合成抵抗値は、式（４）に示す連分数のように表され、抵抗２Ｒ側の抵抗値に等しい。
【００２５】
【数４】
したがって、各ノードにおいて、接地電位側に向かって流れ出る電流は、ノードＦ側および抵抗２Ｒ側からそれぞれ流れ込む等しい電流が加算されたものである。
【００２７】
すなわち、負荷抵抗ＲＤに流れる電流をＩallとすると、ノードＡからノードＦ側へ向かって各抵抗Ｒに流れる電流は、順にＩall／２、Ｉall／４、Ｉall／８、…Ｉall／３２と表される。これらの電流が加算されてラダー抵抗回路２１で電圧に変換される。このため、出力ノードＮ１から出力される電圧Ｖoutは、式（５）に示すようになる。
【００２８】
【数５】
但し、式（５）において、Ａｉはアドレス信号Ａ０〜Ａ４であり、Ａｉがハイレベルの場合“１”、ローレベルの場合“０”として計算する。
【００３０】
上記構成の電流加算型の電圧発生回路は、ラダー抵抗回路２１に接続されているスイッチ回路２２をアドレス信号により直接制御している。このため、多くのデコーダを必要とせず、パターン面積を削減できる。さらに、ラダー抵抗回路２１に使用されている抵抗の抵抗値はＲと２Ｒの２種類であるため、設計が容易である。したがって、この電圧発生回路は、特に、デジタル信号のビット数が多くなるほど非常に有効である。
【００３１】
しかし、上記従来の電流加算型の電圧発生回路は、式（５）から分かるように、負荷抵抗ＲＬに流れる電流値を変化させることによって、出力電圧Ｖoutを変化させている。このため、負荷抵抗に流れる電流を大きくすると、出力電圧が高くなる。
【００３２】
【発明が解決しようとする課題】
図４は、負荷抵抗ＲＬに流れる電流と出力電圧Ｖoutの関係を示している。ここで、特性Ｐ１で示すように、出力電圧Ｖoutが最大の時、負荷抵抗ＲＤに有効レンジ内で最大電流Ｉmaxが流れるように設定した場合、出力電圧Ｖoutが最小の時、負荷抵抗ＲＬに流れる電流は有効レンジ内の最小電流Ｉmin以下となる。このため、負荷抵抗ＲＬを介して出力ノードを充放電するために長時間を必要とし、応答性能が低下する。前述したように、例えばウィーク・プログラムを行う場合、ワード線の電位をすばやく所望の電位に設定する必要がある。しかし、このように応答性能が低い場合、所要の動作速度を確保することが困難となる。
【００３３】
一方、特性Ｐ２で示すように、出力電圧Ｖoutが最小の時、負荷抵抗ＲＬに有効レンジ内で最小電流Ｉminが流れるように設定した場合、出力電圧Ｖoutが最大の時、負荷抵抗ＲＬに流れる電流は有効レンジ内の最大電流Ｉmax以上となる。このため、消費電流が大きくなり、この回路を例えばバッテリーで駆動される携帯機器等に使用することが困難となる。
【００３４】
また、この電源電圧発生回路に電源電圧ＶＰＰを供給する昇圧回路は、所謂チャージポンプ回路により構成されている。このチャージポンプ回路は例えばダイオード接続された複数のトランジスタと、これらトランジスタの接続ノードに一端が接続され、他端に発振器からの信号が供給される複数のキャパシタにより構成されている。このチャージポンプ回路は、高電圧を発生するに従い電流の供給能力が低下する。したがって、上記特性Ｐ２のような設定は、昇圧回路の設計にも大きな影響を及ぼすこととなる。
【００３５】
本発明は、上記課題を解決するものであり、その目的とするところは、所要の電圧を高速に発生することができ、しかも消費電流を低減することが可能な電圧発生回路を提供しようとするものである。
【００３６】
【課題を解決するための手段】
本発明の電圧発生回路の第１の態様は、少なくとも２種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第１のノードを有する分圧回路と、基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、前記基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第２の出力信号を出力する第２の差動増幅器と、第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の前記第１の出力信号に応じて前記出力ノードを充電する充電回路と、第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の前記第２の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、前記第１の抵抗回路の他端に接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路とを具備することを特徴とする。
【００３７】
本発明の電圧発生回路の第２の態様は、少なくとも２種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した第１の分圧電圧及び第２の分圧電圧を第１、第２のノードからそれぞれ出力する分圧回路と、基準電圧と前記分圧回路の前記第１のノードから出力される前記第１の分圧電圧が供給され、前記第１の分圧電圧と前記基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、前記基準電圧と前記分圧回路の前記第２のノードから出力される前記第２の分圧電圧が供給され、前記第２の分圧電圧と前記基準電圧との電位差に応じて第２の出力信号を出力する第２の差動増幅器と、第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の出力信号に応じて前記出力ノードを充電する充電回路と、第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の出力信号に応じて前記出力ノードを放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、他端が前記第１のノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、前記第２のノードに接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路と、前記第１のノードと前記第２のノードとの間に接続され、前記第１の分圧電圧及び第２の分圧電圧を発生する分圧抵抗とを具備することを特徴とする。
【００３８】
本発明の電圧発生回路の第３の態様は、少なくとも２種類以上の出力電位を出力する出力ノードと、前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第１のノードを有する分圧回路と、第１の基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第１の基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、第２の基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第２の基準電圧との電位差に応じて、第２の出力信号を出力する第２の差動増幅器と、第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の前記第１の出力信号に応じて前記出力ノードを充電する充電回路と、第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の前記第２の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、前記分圧回路は、一端が前記出力ノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、前記第１の抵抗回路の他端に接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路とを具備することを特徴とする。
【００４０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００４１】
図５は、本発明が適用される例えば不揮発性半導体メモリの全体構成を示すものである。メモリセルアレイ３１は、例えばＮＯＲ型フラッシュＥＥＰＲＯＭにより構成されている。メモリセルアレイ３１にはロウデコーダ３２、選択回路３３が接続されている。この選択回路３３にはカラムデコーダ３４が接続されている。ロウデコーダ３２及びカラムデコーダ３４にはアドレスバッフア回路３５が接続されている。内部アドレス信号（又は、外部アドレス信号）Ａ０〜Ａnは、アドレスバッフア回路３５を経由して前記ロウデコーダ３２及びカラムデコーダ３４に供給される。ロウデコーダ３２は、内部アドレス信号に応じてメモリセルアレイ３１のワード線を選択する。カラムデコーダ３４及び内部アドレス信号に応じてメモリセルアレイ３１のビット線を選択する。
【００４２】
選択回路３３には、センスアンプ３６及び書き込み回路３７が接続されている。これらセンスアンプ３６及び書き込み回路３７には、入出力バッファ３８が接続されている。前記センスアンプ３０はデータの読み出し時、メモリセルアレイ３１の選択されたメモリセルから読み出されたデータを検出し、入出力バッファ３８に供給する。前記書き込み回路３７はデータの書き込み時、入出力バッファ３８から供給されるデータをメモリセルアレイ３１の選択されたメモリセルに供給する。
【００４３】
チャージ・ポンプ回路３９は、例えば外部電源電圧Ｖｃｃを昇圧し、昇圧電圧ＶＰＰを発生する。基準電圧発生回路４０は、例えば外部電源電圧Ｖｃｃより基準電圧Ｖrefを発生する。内部電圧発生回路４１は、チャージ・ポンプ回路３９及び基準電圧発生回路４０に接続され、読み出し時、プログラム時、消去時、各種ベリファイ時、及びウィーク・プログラム時などにおいて、基準電圧Ｖrefに基づき昇圧電圧ＶＰＰから所定レベルの出力電圧Ｖoutを発生する。
【００４４】
なお、消去モード時において、ワード線には、負電圧が供給される。この負電圧は図示せぬワード線電圧発生回路（例えばネガティブ・チャージ・ポンプ回路）によって生成される。
【００４５】
図６は、前記メモリセルアレイ３１の一例を示すものである。このメモリセルアレイ３１は、例えばＮＯＲ型ＥＥＰＲＯＭにより構成されている。複数のメモリセルＭＣは、ロウ及びカラムにマトリクス状に配置されている。各ロウに配置されたメモリセルＭＣの制御ゲートは、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３…ＷＬｍにそれぞれ接続されている。各カラムに接続されたメモリセルＭＣのドレインはビット線ＢＬ０、ＢＬ１…ＢＬｎにそれぞれ接続され、ソースはソース線ＳＬにそれそれ接続されている。
【００４６】
図７は、前記チャージ・ポンプ回路３９の一例を示している。このチャージ・ポンプ回路３９において、ダイオード接続された複数のＮチャネルＭＯＳトランジスタ３９ａが直列接続され、ダイオードチェーン３９ｂを構成している。これらトランジスタ３９ａは例えばイントリンシック型トランジスタであり、閾値電圧がほぼ０Ｖに設定されている。このダイオードチェーン３９ｂの一端に外部電源Ｖｃｃが供給される。各トランジスタ３９ａの各接続ノードには複数のキャパシタ３９ｃの一端がそれぞれ接続されている。これらキャパシタ３９ｃの他端には、図示せぬ発振器から供給されるクロック信号ＣＬＫが複数のインバータ回路３９ｄを介して供給される。このチャージ・ポンプ回路３９は複数のキャパシタ３９ｃにクロック信号ＣＬＫを交互に供給することにより、出力端から昇圧された電圧ＶＰＰが出力される。
【００４７】
（第１の実施例）
図８は、本発明の第1の実施例を示すものであり、前記内部電圧発生回路４１の回路構成を示している。図８において、差動増幅器ＯＰ１の非反転入力端には基準電圧Ｖrefが供給され、反転入力端には後述する電圧設定回路５１の出力電圧ＶＧが供給される。この差動増幅器ＯＰ１の出力端にはＮチャンネルＭＯＳトランジスタＴＮ２のゲートが接続されている。さらに、差動増幅器ＯＰ１の出力端と接地間には、ＮチャンネルＭＯＳトランジスタＴＮ４とＴＮ６が並列に接続されている。前記トランジスタＴＮ４のゲートは差動増幅器ＯＰ１の出力端にされ、前記トランジスタＴＮ６のゲートには、イネーブル信号ＥＮの反転信号／ＥＮが供給されている。
【００４８】
前記トランジスタＴＮ２のソースは接地され、ドレインと昇圧電圧ＶＰＰが供給される電源端子Ｔ１の相互間には、ＰチャンネルＭＯＳトランジスタＴＰ２、ＴＰ３が並列に接続される。トランジスタＴＰ３のゲートには、イネーブル信号ＥＮが供給され、トランジスタＴＰ２のゲートは前記トランジスタＴＮ２のドレイン及びＰチャンネルＭＯＳトランジスタＴＰ１のゲートに接続される。このトランジスタＴＰ１のソースは前記電源端子Ｔ１に接続され、ドレインは出力ノードＮ１に接続されている。このトランジスタＴＰ１は、差動増幅器ＯＰ１の出力電圧に応じて出力ノードＮ１のレベルをプルアップする。
【００４９】
また、差動増幅器ＯＰ２の反転入力端には前記基準電圧Ｖrefが供給され、非反転入力端には前記電圧設定回路５１の出力電圧ＶＧが供給されている。この差動増幅器ＯＰ２の出力端はＮチャンネルＭＯＳトランジスタＴＮ１のゲートに接続されている。このトランジスタＴＮ１のソースは接地され、ドレインは前記出力ノードＮ１に接続される。このトランジスタＴＮ１は、差動増幅器ＯＰ２の出力電圧に応じて出力ノードＮ１のレベルをプルダウンする。
【００５０】
また、差動増幅器ＯＰ２の出力端と接地間には、ＮチャンネルＭＯＳトランジスタＴＮ３、ＴＮ５が並列に接続されている。トランジスタＴＮ３のゲートは差動増幅器ＯＰ２の出力端に接続され、トランジスタＴＮ５のゲートには、イネーブル信号の反転信号／ＥＮが入力されている。
【００５１】
前記トランジスタＴＰ２、ＴＰ３、ＴＮ２、ＴＮ４の電流駆動力は、プルアップ用トランジスタＴＰ１の電流駆動力よりも小さくなるように設定され、ＴＮ３の電流駆動力は、プルダウン用トランジスタＴＮ１の電流駆動力よりも小さくなるように設定されている。これらトランジスタの電流駆動能力は、例えばトランジスタのチャネル幅を変えることにより設定される。すなわち、トランジスタＴＰ２、ＴＰ３、ＴＮ２、ＴＮ４のチャネル幅は、トランジスタＴＰ１のチャネル幅よりも小さく設定され、ＴＮ３のチャネル幅は、トランジスタＴＮ１のチャネル幅よりも小さく設定されている。
【００５２】
また、トランジスタＴＮ５、ＴＮ６は、イネーブル信号／ＥＮがハイレベルの時、差動増幅器ＯＰ１、ＯＰ２の出力端の電位をリセットできればよく、トランジスタのサイズは特に限定されない。
【００５３】
前記出力ノードＮ１には、前記電圧設定回路５１が接続される。この電圧設定回路５１は、負荷抵抗回路５２とラダー抵抗回路５３とにより構成されている。また、ラダー抵抗回路５３には、選択回路５４が接続されている。この選択回路５４にはアドレス信号Ａ０、Ａ１〜Ａ４（第２の制御信号）が供給され、これらアドレス信号Ａ０、Ａ１〜Ａ４は、後述する制御信号に応じて選択的にラダー抵抗回路５３に供給される。前記負荷抵抗回路５２は、後述する信号ＢＩＴ２、ＢＩＴ４、ＢＩＴ５（第１の制御信号）に応じて抵抗値が変化され、ラダー抵抗回路５３は、信号ＢＩＴ２、ＢＩＴ４、ＢＩＴ５及び選択回路５４から供給されるアドレス信号Ａ０、Ａ１〜Ａ４に応じて抵抗値が変化される。前記負荷抵抗回路５２とラダー抵抗回路５３との接続ノードＮ２は電圧設定回路５１の出力端であり、この出力端の電圧ＶＧは負荷抵抗回路５２とラダー抵抗回路５３の抵抗値の変化に応じて変化される。
【００５４】
さらに、前記出力ノードＮ１と接地間には、ＮチャンネルＭＯＳトランジスタＴＮrstが接続されている。このトランジスタＴＮrstのゲートには、イネーブル信号の反転信号／ＥＮが供給されている。このトランジスタＴＮrstは信号／ＥＮに応じて出力ノードＮ１の電位をリセットする。
【００５５】
また、出力ノードＮ１と接地間にはキャパシタＣWLが接続されている。このキャパシタＣWLは差動増幅器ＯＰ１、ＯＰ２のフィードバック・ループに対して位相遅れを補償し、出力電圧Ｖoutの発振を防ぎ、安定した動作を可能とする。
【００５６】
図９は、前記電圧設定回路５１の構成を示している。この電圧設定回路５１は、所謂電流加算型Ｄ／Ａコンバータにより構成されている。負荷抵抗回路５２は、前記出力ノードＮ１と接続ノードＮ２の間に挿入された抵抗ＲＬ１、ＲＬ２、ＲＬ３と、これら抵抗ＲＬ１、ＲＬ２、ＲＬ３を選択するＰチャネルＭＯＳトランジスタＴＰ４、ＴＰ５、ＴＰ６とにより構成されている。すなわち、トランジスタＴＰ４と抵抗ＲＬ１の直列回路と、トランジスタＴＰ５と抵抗ＲＬ２の直列回路、トランジスタＴＰ６と抵抗ＲＬ３の直列回路が出力ノードＮ１と接続ノードＮ２の間に並列接続されている。トランジスタＴＰ４のゲートには、信号ＢＩＴ５の反転信号／ＢＩＴ５が供給され、トランジスタＴＰ５のゲートには、信号ＢＩＴ４の反転信号／ＢＩＴ４が供給され、トランジスタＴＰ６のゲートには、信号ＢＩＴ２の反転信号／ＢＩＴ２が供給される。前記抵抗ＲＬ１、ＲＬ２、ＲＬ３の抵抗値はそれぞれ異なり、これら抵抗値の関係は、ＲＬ１＞ＲＬ２＞ＲＬ３とされている。
【００５７】
前記信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２は、出力電圧Ｖoutの範囲を選択する信号であり、これらの信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２は後述するラダー抵抗回路５３に供給されるアドレス信号Ａ０、／Ａ０〜Ａ４、／Ａ４のビット数も制御する。すなわち、５ビットのアドレス信号Ａ０、／Ａ０〜Ａ４、／Ａ４全てを使用する５ビット動作モードの場合、信号ＢＩＴ５が活性化される。５ビットのアドレス信号のうち４ビット（Ａ１、／Ａ１〜Ａ４、／Ａ４）を使用する４ビット動作モードの場合、信号ＢＩＴ４が活性化される。５ビットのアドレス信号のうち２ビット（Ａ３、／Ａ３、Ａ４、／Ａ４）を使用する２ビット動作モードの場合、信号ＢＩＴ２が活性化される。ラダー抵抗回路５３は、これら信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２により選択された出力電圧の範囲において、アドレス信号を変えることにより出力電圧Ｖoutを変えることができる。信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２は、例えばアドレス信号Ａ０〜Ａ４を用いて生成される。あるいは信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２を外部から供給してもよい。
【００５８】
ラダー抵抗回路５３において、接続ノードＡと接続ノードＦの相互間には抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５が直列接続され、接続ノードＦと接続ノードＹの相互間には抵抗Ｒ６が接続される。接続ノードＡ、及び抵抗Ｒ１〜抵抗Ｒ５の各接続ノードＢ、Ｃ、Ｄ、Ｅには、それぞれ抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の一端が接続されている。これら抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の他端と第１のノードＸの相互間には、ＮチャネルＭＯＳトランジスタＴＮ０１、ＴＮ１１、ＴＮ２１、ＴＮ３１、ＴＮ４１が接続されている。また、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の他端と第２のノードＹの相互間には、ＮチャネルＭＯＳトランジスタＴＮ０２、ＴＮ１２、ＴＮ２２、ＴＮ３２、ＴＮ４２が接続されている。前記トランジスタＴＮ０１、ＴＮ１１、ＴＮ２１、ＴＮ３１、ＴＮ４１の各ゲートにはアドレス信号Ａ０、Ａ１、Ａ２、Ａ３、Ａ４がそれぞれ供給され、前記トランジスタＴＮ０２、ＴＮ１２、ＴＮ２２、ＴＮ３２、ＴＮ４２の各ゲートにはアドレス信号／Ａ０、／Ａ１、／Ａ２、／Ａ３、／Ａ４がそれぞれ供給されている。前記抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６の抵抗値は共に等しく、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の抵抗値は共に等しい。Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６の抵抗値をＲとした場合、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ２５の抵抗値は２Ｒに設定される。
【００５９】
さらに、前記接続ノードＡと接地間には、ＮチャネルＭＯＳトランジスタＴＮ５１と抵抗ＲＤ１が直列接続されている。前記接続ノードＢと接地間には、ＮチャネルＭＯＳトランジスタＴＮ５２と抵抗ＲＤ２が直列接続されている。前記接続ノードＤと接地間には、ＮチャネルＭＯＳトランジスタＴＮ５３と抵抗ＲＤ３が直列接続されている。前記トランジスタＴＮ５１、ＴＮ５２、ＴＮ５３の各ゲートには信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２がそれぞれ供給されている。前記抵抗ＲＤ１、ＲＤ２、ＲＤ３の抵抗値はそれぞれ異なり、これら抵抗値の関係は、ＲＤ１＞ＲＤ２＞ＲＤ３とされている。
【００６０】
また、前記第２のノードＹには電流源回路５５が接続されている。この電流源回路５５は、差動増幅器ＯＰ３と、この差動増幅器ＯＰ３の出力端にゲートが接続されたＰチャネルＭＯＳトランジスタＴＰ７とにより構成されている。差動増幅器ＯＰ３は基準電圧Ｖrefと前記第２のノードＹの電圧とを比較する。前記トランジスタＴＰ７のソースには電源電圧Ｖccが供給され、ドレインは前記第２のノードＹに接続されている。
【００６１】
図１０は、前記アドレス信号の選択回路５４を示している。
【００６２】
図１０に示すように、アドレス信号Ａ３、Ａ４、／Ａ３、／Ａ４は、トランジスタＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２のゲートに直接供給される。
【００６３】
アドレス信号Ａ１、Ａ２、／Ａ１、／Ａ２は、それぞれ第１の選択回路５４ａを介してトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートに供給される。すなわち、第１の選択回路５４ａは各アドレス信号に対応して４個設けられる。この第１の選択回路５４ａにおいて、並列接続されたトランスファーゲートＴＲ１、ＴＲ２の入力端にはアドレス信号Ａ１（Ａ２、／Ａ１、／Ａ２）が供給される。これらトランスファーゲートＴＲ１、ＴＲ２は信号ＢＩＴ５、／ＢＩＴ５、及び信号ＢＩＴ４、／ＢＩＴ４により制御される。前記トランスファーゲートＴＲ１、ＴＲ２の出力端と接地間には、トランスファーゲートＴＲ３、ＴＲ４が直列接続されている。これらトランスファーゲートＴＲ３、ＴＲ４は信号ＢＩＴ５、／ＢＩＴ５、及び信号ＢＩＴ４、／ＢＩＴ４により制御される。
【００６４】
上記構成において、信号ＢＩＴ４、／ＢＩＴ４が活性化された場合、トランスファーゲートＴＲ２が導通され、他のトランスファーゲートＴＲ１、ＴＲ３、ＴＲ４は非導通とされている。したがって、トランスファーゲートＴＲ２を介して、アドレス信号Ａ１、Ａ２、／Ａ１、／Ａ２が対応するトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートに供給される。
【００６５】
また、信号ＢＩＴ５、／ＢＩＴ５が活性化された場合、トランスファーゲートＴＲ１が導通され、他のトランスファーゲートＴＲ２、ＴＲ３、ＴＲ４は非導通とされている。したがって、トランスファーゲートＴＲ１を介して、アドレス信号Ａ１、Ａ２、／Ａ１、／Ａ２が対応するトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートに供給される。信号ＢＩＴ４、／ＢＩＴ４、及びＢＩＴ５、／ＢＩＴ５が非活性とされた場合、トランスファーゲートＴＲ３、ＴＲ４が導通され、トランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２のゲートは接地電位とされる。
【００６６】
アドレス信号Ａ０、／Ａ０は、それぞれ第２の選択回路５４ｂを介してトランジスタＴＮ０１、ＴＮ０２のゲートに供給される。すなわち、第２の選択回路５４ｂは各アドレス信号Ａ０、／Ａ０に対応して２個設けられる。この第２の選択回路５４ｂにおいて、トランスファーゲートＴＲ５の入力端にはアドレス信号Ａ０（／Ａ０）が供給される。このトランスファーゲートＴＲ５の出力端と接地間には、トランスファーゲートＴＲ６が直列接続されている。これらトランスファーゲートＴＲ５、ＴＲ６は信号ＢＩＴ５、／ＢＩＴ５により選択的に制御される。
【００６７】
上記構成において、信号ＢＩＴ５、／ＢＩＴ５が活性化された場合、トランスファーゲートＴＲ５が導通され、トランスファーゲートＴＲ６は非導通とされる。したがって、トランスファーゲートＴＲ５を介して、アドレス信号Ａ０、／Ａ０が対応するトランジスタＴＮ０１、ＴＮ０２のゲートに供給される。信号ＢＩＴ５、／ＢＩＴ５が非活性の場合、トランスファーゲートＴＲ６が導通され、トランジスタＴＮ０１、ＴＮ０２のゲートは接地電位とされる。
【００６８】
図８乃至図１１を参照して、第１の実施例の動作について説明する。
【００６９】
図８において、内部電圧発生回路４１を非動作状態とする場合、信号ＥＮがローレベル、信号／ＥＮがハイレベルとされる。するとトランジスタＴＮ５、ＴＮ６がオンとなり、差動増幅器ＯＰ１、ＯＰ２の出力信号は接地電位とされる。このとき、トランジスタＴＰ３もオンとなり、トランジスタＴＰ１のゲートに電圧ＶＰＰが供給される。このため、トランジスタＴＰ１はオフ状態とされる。また、信号／ＥＮに応じてトランジスタＴＮrstがオンとされ、出力ノードＮ１の電圧Ｖoutは、接地電位とされている。
【００７０】
内部電圧発生回路４１を動作状態とする場合、信号ＥＮがハイレベル、信号／ＥＮがローレベルとされる。
【００７１】
図９に示す電圧設定回路５１は、信号ＢＩＴ５、ＢＩＴ４、ＢＩＴ２に応じて、出力電圧Ｖoutの範囲が切り換えられる。すなわち、２ビット動作モードにおいて、信号ＢＩＴ２が活性化された場合、負荷抵抗回路５２のトランジスタＴＰ６がオンとされ、抵抗ＲＬ３が選択される。これと同時に、トランジスタＴＮ５３がオンとされ、抵抗ＲＤ３が選択される。信号ＢＩＴ２が活性化された場合、その他の信号ＢＩＴ５、ＢＩＴ４は非活性とされている。このため、図１０に示す第１、第２の供給回路５４ａ、５４ｂの出力信号はいずれも接地電位とされている。したがって、アドレス信号Ａ３、／Ａ３、Ａ４、／Ａ４に応じてトランジスタＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２が選択的に活性化される。
【００７２】
また、４ビット動作モードにおいて、信号ＢＩＴ４が活性化された場合、負荷抵抗回路５２のトランジスタＴＰ５がオンとされ、抵抗ＲＬ２が選択される。これと同時に、トランジスタＴＮ５２がオンとされ、抵抗ＲＤ２が選択される。信号ＢＩＴ４が活性化された場合、その他の信号ＢＩＴ５、ＢＩＴ２は非活性とされている。このため、図１０に示す第１、第２の選択回路５４ａ、５４ｂの出力信号はいずれも接地電位とされている。したがって、アドレス信号Ａ１、／Ａ１、Ａ２、／Ａ２、Ａ３、／Ａ３、Ａ４、／Ａ４に応じてトランジスタＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２、ＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２が選択的に活性化される。
【００７３】
さらに、５ビット動作モードにおいて、信号ＢＩＴ５が活性化された場合、負荷抵抗回路５２のトランジスタＴＰ４がオンとされ、抵抗ＲＬ１が選択される。これと同時に、トランジスタＴＮ５１がオンとされ、抵抗ＲＤ１が選択される。信号ＢＩＴ５が活性化された場合、その他の信号ＢＩＴ４、ＢＩＴ２は非活性とされている。このとき、図１０に示す第１、第２の選択回路５４ａ、５４ｂからはいずれも対応するアドレス信号が出力されている。したがって、全てのアドレス信号Ａ０、／Ａ０Ａ１、／Ａ１、Ａ２、／Ａ２、Ａ３、／Ａ３、Ａ４、／Ａ４を用いて全トランジスタＴＮ０１、ＴＮ０１、ＴＮ１１、ＴＮ１２、ＴＮ２１、ＴＮ２２、ＴＮ３１、ＴＮ３２、ＴＮ４１、ＴＮ４２が選択的に活性化される。
【００７４】
上記各動作モードにおいて、出力ノードＮ１と接地間に接続される抵抗値が変化される。このため、負荷抵抗回路５２とラダー抵抗回路５３の接続ノードＮ２の電位が変化する。この接続ノードＮ２の電位は、図８に示す差動増幅器ＯＰ１、ＯＰ２において、基準電位Ｖrefと比較される。これら差動増幅器ＯＰ１、ＯＰ２の比較結果に応じてトランジスタＴＰ１、又はＴＮ１のいずれかが動作され、出力ノードＮ１が充電又は放電される。この出力ノードＮ１の電位の変化に伴い、接続ノードＮ２の電位が変化し、この接続ノードＮ２の電位が再度差動増幅器ＯＰ１、ＯＰ２において、基準電位Ｖrefと比較される。このような動作が繰り返され、接続ノードＮ２（第１のノードＸ）の電位は、基準電位Ｖrefとほぼ等しくなる。また、第２のノードＹの電位は電流源回路５５により、基準電位Ｖrefとほぼ等しくされる。したがって、定常状態において、第１、第２のノードＸ、Ｙの電位は基準電位Ｖrefとほぼ等しくされる。
【００７５】
ここで、図８に示す回路の動作についてさらに詳細に説明する。各動作モードにおいて、アドレス信号が切り換えられた場合、負荷抵抗回路５２とラダー抵抗回路５３の接続ノードＮ２の電圧ＶＧが変化する。この電圧ＶＧは、図８に示す差動増幅器ＯＰ１、ＯＰ２に供給される。差動増幅器ＯＰ１、ＯＰ２は、電圧ＶＧと基準電圧Ｖrefとを比較する。基準電圧Ｖrefより電圧ＶＧが低い場合、差動増幅器ＯＰ１の出力信号がハイレベル、差動増幅器ＯＰ２の出力信号がローレベルとなる。このため、トランジスタＴＮ２がオン、トランジスタＴＮ１がオフし、トランジスタＴＰ１により、出力ノードＮ１が充電される。したがって、出力電圧Ｖoutが上昇する。出力電圧Ｖoutの上昇に伴い、接続ノードＮ２の電圧ＶＧが上昇し、基準電圧Ｖrefとほぼ等しくなると、差動増幅器ＯＰ１の出力信号は僅かにハイレベルとなる。このため、トランジスタＴＮ２、ＴＰ１は僅かに導通した状態となり、出力電圧Ｖoutは安定状態となる。
【００７６】
一方、基準電圧Ｖrefより電圧ＶＧが高い場合、差動増幅器ＯＰ１の出力信号がローレベル、差動増幅器ＯＰ２の出力信号がハイレベルとなる。このため、トランジスタＴＮ２がオフし、トランジスタＴＮ１がオンし、トランジスタＴＮ１により、出力ノードＮ１の電荷が放電される。したがって、出力電圧Ｖoutが下降する。出力電圧Ｖoutの下降に伴い、接続ノードＮ２の電圧ＶＧが下降し、基準電圧Ｖrefとほぼ等しくなると、差動増幅器ＯＰ２の出力信号は僅かにハイレベルとなる。このため、トランジスタＴＮ１は僅かに導通し、出力電圧Ｖoutは安定状態となる。
【００７７】
図１１は、上記各動作モードにおける出力電流と負荷抵抗に流れる電流の関係を示している。図１１に示すように、２ビット動作モード、４ビット動作モード、５ビット動作モードのそれぞれにおいて、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３及び抵抗ＲＤ１、ＲＤ２、ＲＤ３を適宜設定することにより、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３に流れる電流の最小値Ｉmin、及び最大値Ｉmaxが等しくされている。負荷抵抗ＲＬに流れる電流の最小値Ｉminから最大値Ｉmaxまでの有効レンジ内において、２ビット動作モード、４ビット動作モード、５ビット動作モードは、それぞれ出力可能な出力電圧Ｖoutの範囲が規定されている。
【００７８】
本実施例の場合、負荷抵抗回路５２、及びラダー抵抗回路５３を構成する各抵抗の抵抗値を、例えばＲ１〜Ｒ６＝Ｒ＝２５ｋΩ、Ｒ２１〜Ｒ２５＝２Ｒ＝５０ｋΩ、ＲＬ３＝２５ｋΩ（２ビット時）、ＲＬ２＝１００ｋΩ（４ビット時）、ＲＬ１＝４００ｋΩ（５ビット時）とし、抵抗ＲＤ３＝６．２５ｋΩ（２ビット時）、ＲＤ２＝１００ｋΩ（４ビット時）、ＲＤ１＝４７５ｋΩ（５ビット時）と設定した場合、負荷抵抗に流れる電流の有効レンジは、Ｉmin＝１０μＡ、Ｉmax＝４０μＡに設定される。
【００７９】
また、上記条件で、２ビット動作モード時の最小加算電流値（アドレス信号の変化に伴う電流の増加分）は１０μＡ、４ビット動作モード時の最小加算電流値は２．５μＡ、５ビット動作モード時の最小加算電流値は１．２５μＡである。また、出力電圧Ｖoutは、アドレス信号に応じて０.２５Ｖのステップで１．５Ｖ〜９Ｖの範囲で変化する。
【００８０】
図１１において、例えば２ビット動作モードから順次アドレスを変化して電圧を発生する場合を考える。２ビット動作モードは最小加算電流値が他の動作モードより大きいため、アドレスが増加すると、加算される電流が急激に増加する。このため、負荷抵抗ＲＬ３に流れる最大電流Ｉmaxの手前（消費電流が過多となる手前）で、２ビット動作モードから４ビットに切り換える。４ビット動作モードの最初のアドレスの時、負荷抵抗ＲＬ２に流れる電流値は、応答性能を保証することができる最小値Ｉminに戻る。この状態よりアドレスが大きくなると、２ビット動作モード時より、小さな最小加算電流によって負荷抵抗ＲＬ２に流れる電流値が増加する。この４ビット動作モードにおいて、負荷抵抗に流れる最大電流Ｉmaxの手前（消費電流が過多となる手前）で、５ビット動作モードに切り換える。この５ビット動作モードにおいてアドレスが増加すると、４ビット動作モード時より、小さな最小加算電流によって負荷抵抗ＲＬ１に流れる電流値が増加する。
【００８１】
尚、２ビット動作モード、４ビット動作モード、５ビット動作モードの切り換えは、上記のように順次行う必要はなく、不揮発性半導体メモリの動作に必要な電圧の発生に応じて切り換えればよい。例えばプログラム時には５ビット動作モードとして、大きなアドレスを設定することにより、９Ｖの高電圧を発生することができる。また、過消去ベリファイ後、ウィークプログラムを行う場合は、２ビット動作モードとし、小さなアドレスから順次アドレスを増加すればよい。
【００８２】
上記第１の実施例によれば、負荷抵抗回路５２の負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３、及びラダー抵抗回路５３の抵抗ＲＤ１、ＲＤ２、ＲＤ３を、２ビット動作モード、４ビット動作モード、５ビット動作モードのそれぞれにおいて、切り換えている。このため、各動作モードにおいて、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３に適正な範囲の電流を供給することができる。したがって、発生する出力電圧のレベルに係わらず、高速に所要の出力電圧を発生することができる。
【００８３】
特に、従来は基準電圧Ｖrefレベルに近い電圧を発生する際、応答性能が悪くなっていた。しかし、第１の実施例の場合、２ビット動作モードを用いて、最小加算電流値を大きくすると、基準電圧Ｖrefレベルに近い電圧を発生する際、応答性能を保証することができる。
【００８４】
しかも、各動作モードにおいて、負荷抵抗ＲＬ１、ＲＬ２、ＲＬ３に適正な範囲の電流を供給することができるため、発生する出力電圧のレベルに係わらず、消費電流の増大を防止できる。
【００８５】
図１２は、図８に示す差動増幅器ＯＰ１、ＯＰ２の回路例を示している。この差動増幅器ＯＰ１、ＯＰ２は、ＮチャンネルＭＯＳトランジスタＴＮ１、ＴＮ２を駆動する。このため、差動増幅器ＯＰ１、ＯＰ２は、トランジスタＴＮ１、ＴＮ２と整合性が良いＮチャンネルＭＯＳトランジスタからなるカレントミラーを回路を有している。すなわち、Ｎチャンネル型ＭＯＳトランジスタＴＮ５１、ＴＮ５２のソースは、接地されている。これらトランジスタＴＮ５１、ＴＮ５２のゲートは、互いに接続され、その接続点はトランジスタＴＮ５２のドレインに接続されている。ＰチャンネルＭＯＳトランジスタＴＰ５１、ＴＰ５２のソースは、ＰチャンネルＭＯＳトランジスタＴＰ５３を介して例えば電源Ｖｃｃが供給される端子に接続され、各ドレインは前記トランジスタＴＮ１１、ＴＮ５２のドレインにそれぞれ接続されている。トランジスタＴＰ５３のゲートには制御信号／ＳＡＥＮが供給される。
【００８６】
前記トランジスタＴＰ５１のゲートは反転入力端であり、トランジスタＴＰ５２のゲートは非反転に入力端である。また、トランジスタＴＰ５１とＴＮ５１の接続ノードが出力端である。
【００８７】
カレントミラー回路を構成する前記トランジスタＴＮ５１、ＴＮ５２は、ゲート酸化膜厚が同一とされている。このため、これらトランジスタＴＮ５１、ＴＮ５２の閾値電圧のばらつきがキャンセルされる。したがって、反転入力端の電圧と非反転入力端の電圧がほぼ等しくなった安定状態において、トランジスタＴＮ５１、ＴＮ５２に流れる電流の比を一定とすることができる。しかも、ＮチャネルＭＯＳトランジスタからなるＴＮ１、ＴＮ２をＮチャネルＭＯＳトランジスタからなるトランジスタＴＮ５１により駆動している。このため、これらトランジスタの整合性が良く安定な動作が可能である。
【００８８】
（第２の実施例）
上記差動増幅器ＯＰ１、ＯＰ２の電源は、電圧発生回路を安定に動作させるために電圧が安定であることが望ましい。しかし、第１の実施例に示すように、差動増幅器ＯＰ１、ＯＰ２に外部電源Ｖｃｃを供給する場合、外部電源が低電圧化されると差動増幅器の出力電圧の振幅が減少する。このため、差動増幅器ＯＰ１、ＯＰ２の出力電圧によりトランジスタＮＴ１、ＮＴ２を安定に制御することが困難となる。
【００８９】
図１３は、本発明の第２の実施例を示すものであり、図８と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００９０】
図１３に示す内部電圧発生回路４１は、図８に示す回路と差動増幅器ＯＰ１１、ＯＰ２１が相違する。これら差動増幅器ＯＰ１１、ＯＰ２１には、例えば電圧ＶＰＰより低く、電源電圧Ｖcc以上で、電源電圧Ｖｃｃの変動による影響が少ない電圧ＶＰＰ２が供給される。差動増幅器ＯＰ１１、ＯＰ２１を正常に動作させるために、電圧ＶＰＰより低く、電源電圧Ｖcc以上であることが好ましい。この電圧ＶＰＰ２は、図５に示す前記チャージポンプ回路３９とは、別のチャージポンプ回路６０により発生される。このチャージポンプ回路６０の構成は、例えば図７に示す回路構成に比べて、トランジスタ及びキャパシタの数が削減されている。
【００９１】
図１４は、上記差動増幅器ＯＰ１１、ＯＰ２１の一例を示している。この差動増幅器ＯＰ１１、ＯＰ２１はカレントミラー型差動増幅器により構成されている。図１４において、ＰチャンネルＭＯＳトランジスタＴＰ６１、ＴＰ６２のソースは、ＰチャンネルＭＯＳトランジスタＴＰ６３を介して電源ＶＰＰ２が供給される端子に接続されている。これらトランジスタＴＰ６１、ＴＰ６２のゲートは互いに接続され、その接続点はトランジスタＴＰ６２のドレインに接続されている。前記トランジスタＴＰ６３のゲートには制御信号／ＳＡＥＮが供給される。
【００９２】
ＮチャンネルＭＯＳトランジスタＴＮ６１、ＴＮ６２のドレインは、前記トランジスタＴＰ６１、ＴＰ６２のドレインにそれぞれ接続されている。これらトランジスタＴＮ６１、ＴＮ６２のソースはＮチャンネルＭＯＳトランジスタＴＮ６３を介して接地されている。トランジスタＴＮ６３のゲートは、前記トランジスタＴＰ６１、６２のゲートに接続されている。
【００９３】
前記トランジスタＴＮ６１、ＴＮ６２はイントリンシック型のトランジスタであり、閾値電圧はほぼ０Ｖに設定されている。トランジスタＴＮ６１のゲートは反転入力端であり、トランジスタＴＮ６２のゲートは非反転入力端である。トランジスタＴＮ６１とトランジスタＴＰ６１の接続ノードは出力端である。トランジスタＴＮ６３は、トランジスタＴＮ６１、ＴＮ６２のソース電圧を上げ、トランジスタＴＮ６１、ＴＮ６２の検知感度を上げている。
【００９４】
差動増幅器ＯＰ１１、ＯＰ２１を構成するトランジスタＴＮ６３と、差動増幅器ＯＰ１１の出力端に接続されるトランジスタＴＮ２、ＴＮ６、及び差動増幅器ＯＰ２１の出力端に接続されるトランジスタＴＮ１、ＴＮ５は同時に形成される。このため、これらトランジスタのゲート酸化膜の膜厚は同一となる。したがって、これらトランジスタはプロセスのばらつきに影響を受けることがなく、回路の特性を安定に保持できる。
【００９５】
また、トランジスタＴＮ６１はトランジスタＴＮ６１、ＴＮ６２と同一導電型のトランジスタにより構成されている。このため、差動増幅器ＯＰ１１、ＯＰ２１の出力の特性とトランジスタＴＮ１、ＴＮ２の電気的特性を合わせることができ安定な動作を行うことができる。
【００９６】
さらに、前記トランジスタＴＮ６１、ＴＮ６２はチャネルに不純物を導入しないイントリンシック型のトランジスタである。このため、これらトランジスタＴＮ６１、ＴＮ６２の閾値電圧のばらつきは殆どない。したがって、反転入力端及び非反転入力端に供給される電圧に応じて正確に動作することができる。
【００９７】
上記第２の実施例によれば、差動増幅器ＯＰ１１、ＯＰ２１には、電圧ＶＰＰ２が供給されている。この電圧ＶＰＰ２はチャージポンプ回路６０により生成されているため、電源電圧の変化に対する依存性が少ない。したがって、電源電圧が低下された場合においても、差動増幅器ＯＰ１１、ＯＰ２１の出力電圧の振幅を十分確保でき、安定な動作を行うことができる。
【００９８】
また、差動増幅器ＯＰ１１、ＯＰ２１をカレントミラー型の差動増幅器により構成し、差動増幅器ＯＰ１１、ＯＰ２１の出力の特性とトランジスタＴＮ１、ＴＮ２の特性を合わせている。したがって、差動増幅器ＯＰ１１、ＯＰ２１の回路特性をプロセスのばらつきに影響を受けることなく安定に保持できる。
【００９９】
図１５は、図１３に示す内部電圧発生回路４１において、所定の出力電圧Ｖoutが発生されるまでの遷移時間と外部電源電圧との関係を示している。第２の実施例に示す回路の場合、特性Ａに示すように、電源電圧が約３Ｖから約１．５Ｖの範囲において、遷移時間を０．５μｓに保つことができた。特性Ｂは第１の実施例の場合であり、外部電源電圧が低下することにより遷移時間が長くなることが分かる。
【０１００】
（第３の実施例）
図１６は、本発明の第３の実施例を示しており、図８と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１０１】
図１６において、負荷抵抗回路５２とラダー抵抗回路５３の相互間には、抵抗Ｒ７０が接続されている。この抵抗Ｒ７０には直列接続されたスイッチＳＷ１、ＳＷ２が並列接続されている。これらスイッチＳＷ１、ＳＷ２の接続ノードの電圧ＶＧＡは前記差動増幅器ＯＰ１の反転入力端に供給される。また、ラダー抵抗回路５３と抵抗７０との接続ノードの電圧ＶＧＢは前記差動増幅器ＯＰ２の非反転入力端に供給される。差動増幅器ＯＰ１の非反転入力端及び差動増幅器ＯＰ２の反転入力端には基準電圧Ｖrefが供給される。
【０１０２】
上記構成において、スイッチＳＷ１をオフ、スイッチＳＷ２をオンとすると、第１の実施例とほぼ同じ動作となる。第３の実施例ではスイッチＳＷ１をオン、スイッチＳＷ２をオフとする。このようにスイッチＳＷ１、ＳＷ２を設定すると、電圧ＶＧＡとＶＧＢに抵抗７０による電位差が生じる。電圧ＶＧＡとＶＧＢの関係はＶＧＡ＞ＶＧＢである。また、定常状態における電圧ＶＧＡ、ＶＧＢと基準電圧Ｖrefの関係は、ＶＧＡ＞Ｖref＞ＶＧＢである。このため、差動増幅器ＯＰ１、ＯＰ２の出力信号は定常状態において、ローレベルとされている。
【０１０３】
各ビットの動作モードにおいて、アドレス信号が変化され、電圧ＶＧＡ、ＶＧＢが変化した場合、差動増幅器ＯＰ１、ＯＰ２において、電圧ＶＧＡ、ＶＧＢと基準電圧Ｖrefが比較される。この比較結果に応じてトランジスタＴＮ２、ＴＰ１、あるいはトランジスタＴＮ１が駆動され、出力ノードＮ１が充電あるいは放電される。そして、電圧ＶＧＡ、ＶＧＢと基準電圧Ｖrefがほぼ等しくなるようにフィードバック制御される。
【０１０４】
図１７は、図１６に示す内部電圧発生回路４１の充放電動作を示している。各ビットの動作モードにおいて、アドレス信号の変化により、例えば電圧ＶＧＡ、ＶＧＢが低下し、電圧ＶＧＡが基準電圧Ｖrefより低くなったとする。すると差動増幅器ＯＰ１の出力信号がハイレベルとなり、トランジスタＴＮ２、ＴＰ１により出力ノードＮ１が充電される。出力電圧Ｖoutの上昇に伴い電圧ＶＧＡ、ＶＧＢが上昇し、電圧ＶＧＡが基準電圧Ｖrefより高くなると差動増幅器ＯＰ１の出力信号がローレベルとなる。したがって、出力ノードの充電が停止される。
【０１０５】
一方、アドレス信号の変化により、電圧ＶＧＡ、ＶＧＢが上昇し、電圧ＶＧＢが基準電圧Ｖrefより高くなったとする。すると差動増幅器ＯＰ２の出力信号がハイレベルとなり、トランジスタＴＮ１により出力ノードＮ１が放電される。出力電圧Ｖoutの下降に伴い電圧ＶＧＢが下降し、電圧ＶＧＢが基準電圧Ｖrefより低くなると差動増幅器ＯＰ２の出力信号がローレベルとなる。したがって、出力ノードの放電が停止される。
【０１０６】
上記第３の実施例によれば、差動増幅器ＯＰ１、ＯＰ２に供給される電圧ＶＧＡ、ＶＧＢに電位差を設け、定常状態において、差動増幅器ＯＰ１、ＯＰ２の出力信号がローレベルとなり、トランジスタＴＮ１、ＴＰ１が確実にオフするように設定されている。したがって、出力ノードＮ１の充放電が停止している定常状態における消費電流を削減することができる。
【０１０７】
（第４の実施例）
図１８は、本発明の第４の実施例を示しており、図８と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１０８】
この実施例において、差動増幅器ＯＰ１の反転入力端及び差動増幅器ＯＰ２の非反転入力端には電圧設定回路５１の接続ノードＮ２の電圧ＶＧが供給される。また、差動増幅器ＯＰ１の非反転入力端には第１の基準電圧Ｖref1が供給され、差動増幅器ＯＰ２の反転入力端には第２の基準電圧Ｖref2が供給される。第１、第２の基準電圧Ｖref1、Ｖref2と電圧ＶＧの関係は、Ｖref1＜ＶＧ＜Ｖref2に設定されている。このため、差動増幅器ＯＰ１、ＯＰ２の出力信号は定常状態において、ローレベルとされている。
【０１０９】
各ビットの動作モードにおいて、アドレス信号が変化され、電圧ＶＧが変化した場合、差動増幅器ＯＰ１、ＯＰ２において、電圧ＶＧと基準電圧Ｖref1、ref2とが比較される。この比較結果に応じてトランジスタＴＮ２、ＴＰ１、あるいはトランジスタＴＮ１が駆動され、出力ノードＮ１が充電あるいは放電される。そして、電圧ＶＧと基準電圧Ｖref1、ref2がほぼ等しくなるようにフィードバック制御される。
【０１１０】
図１９は、図１８に示す内部電圧発生回路４１の充放電動作を示している。各ビットの動作モードにおいて、アドレス信号の変化により、例えば電圧ＶＧが低下し、電圧ＶＧが基準電圧Ｖref1より低くなったとする。すると差動増幅器ＯＰ１の出力信号がハイレベルとなり、トランジスタＴＮ２、ＴＰ１により出力ノードＮ１が充電される。出力電圧Ｖoutの上昇に伴い電圧ＶＧが上昇し、電圧ＶＧＡが基準電圧Ｖref1より高くなると差動増幅器ＯＰ１の出力信号がローレベルとなる。したがって、出力ノードの充電が停止される。
【０１１１】
一方、アドレス信号の変化により、電圧ＶＧが上昇し、電圧ＶＧが基準電圧Ｖref2より高くなったとする。すると差動増幅器ＯＰ２の出力信号がハイレベルとなり、トランジスタＴＮ１により出力ノードＮ１が放電される。出力電圧Ｖoutの下降に伴い電圧ＶＧが下降し、電圧ＶＧが基準電圧Ｖref2より低くなると差動増幅器ＯＰ２の出力信号がローレベルとなる。したがって、出力ノードの放電が停止される。
【０１１２】
上記第４の実施例によれば、差動増幅器ＯＰ１に定常状態における電圧ＶＧより低い第１の基準電圧Ｖref1を供給し、差動増幅器ＯＰ２に定常状態における電圧ＶＧより高い第２の基準電圧Ｖref2を供給している。このため、定常状態において、差動増幅器ＯＰ１、ＯＰ２の出力信号がローレベルとなり、トランジスタＴＮ１、ＴＰ１が確実にオフする。したがって、出力ノードＮ１の充放電が停止している定常状態における消費電流を削減することができる。
【０１１３】
尚、本発明は、ＮＯＲ型フラッシュＥＥＰＲＯＭに適用した場合について説明したが、これに限定されるものではなく、図２０に示すダイナミックＤＲＡＭ、図２１に示すスタティックＲＡＭ、あるいは図２２に示す強誘電体メモリ（ＦＲＡＭ：Ferroelrctric Random Access Memory）に本発明を適用することも可能である。
【０１１４】
また、図１６、図１８において、差動増幅器ＯＰ１、ＯＰ２には電源Ｖｃｃを供給している。しかし、これら差動増幅器ＯＰ１、ＯＰ２に図１３と同様に電源ＶＰＰ２を供給してもよい。
【０１１５】
さらに、上記第１乃至第４の実施例に記載した構成を組み合わせて実施することも可能である。
【０１１６】
その他、本発明は上記実施例に限定されるものではなく、発明の要旨を変えない範囲で種々変形実施可能なことは勿論である。
【０１１７】
【発明の効果】
以上、詳述したようにこの発明によれば、所要の電圧を高速に発生することができ、しかも消費電流を低減することが可能な電圧発生回路を提供できる。
【図面の簡単な説明】
【図１】不揮発性半導体メモリの一連動作と電圧の関係の例を示す図。
【図２】従来の内部電圧発生回路の一例を示す回路図。
【図３】従来の内部電圧発生回路の他の例を示す回路図。
【図４】図３の動作特性を示す図。
【図５】本発明が適用される不揮発性半導体メモリを示す構成図。
【図６】図５に示すメモリセルアレイの一例を示す回路図。
【図７】図５に示すチャージポンプ回路一例を示す回路図。
【図８】本発明の第1の実施例を示すものであり、図５に示す内部電圧発生回路を示す回路図。
【図９】図８に示す電圧設定回路の一例を示す回路図。
【図１０】図８に示す選択回路の一例を示す回路図。
【図１１】第１の実施例の動作特性を示す図。
【図１２】図８に示す差動増幅器の一例を示す回路図。
【図１３】本発明の第２の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図１４】図１３に示す差動増幅器の一例を示す回路図。
【図１５】本発明の第２の実施例の所定の出力電圧が発生されるまでの遷移時間と外部電源電圧との関係を示す図。
【図１６】本発明の第３の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図１７】図１６の動作を説明するために示す波形図。
【図１８】本発明の第４の実施例を示すものであり、内部電圧発生回路の構成を示す回路図。
【図１９】図１８の動作を説明するために示す波形図。
【図２０】本発明が適用されるメモリセルの例を示すものであり、ダイナミックＤＲＡＭを示す回路図。
【図２１】本発明が適用されるメモリセルの例を示すものであり、スタティックＲＡＭを示す回路図。
【図２２】本発明が適用されるメモリセルの例を示すものであり、強誘電体メモリを示す回路図。
【符号の説明】
３１…メモリセルアレイ、
３９…チャージ・ポンプ回路、
４０…基準電圧発生回路、
４１…内部電圧発生回路、
ＯＰ１、ＯＰ２…差動増幅器、
ＴＰ１…ＰチャンネルＭＯＳトランジスタ、
ＴＮ１…ＮチャンネルＭＯＳトランジスタ、
５１…電圧設定回路、
５２…負荷抵抗回路、
５３…ラダー抵抗回路。
Claims (16)
- 少なくとも２種類以上の出力電位を出力する出力ノードと、
前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第１のノードを有する分圧回路と、
基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、
前記基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記基準電圧との電位差に応じて第２の出力信号を出力する第２の差動増幅器と、
第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の前記第１の出力信号に応じて前記出力ノードを充電する充電回路と、
第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の前記第２の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、
前記分圧回路は、一端が前記出力ノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、
前記第１の抵抗回路の他端に接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、
前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路と
を具備することを特徴とする電圧発生回路。 - 少なくとも２種類以上の出力電位を出力する出力ノードと、
前記出力ノードに接続され、前記出力ノードの出力電位を分圧した第１の分圧電圧及び第２の分圧電圧を第１、第２のノードからそれぞれ出力する分圧回路と、
基準電圧と前記分圧回路の前記第１のノードから出力される前記第１の分圧電圧が供給され、前記第１の分圧電圧と前記基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、
前記基準電圧と前記分圧回路の前記第２のノードから出力される前記第２の分圧電圧が供給され、前記第２の分圧電圧と前記基準電圧との電位差に応じて第２の出力信号を出力する第２の差動増幅器と、
第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の出力信号に応じて前記出力ノードを充電する充電回路と、
第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の出力信号に応じて前記出力ノードを放電する放電回路とを具備し、
前記分圧回路は、一端が前記出力ノードに接続され、他端が前記第１のノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、
前記第２のノードに接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、
前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路と、
前記第１のノードと前記第２のノードとの間に接続され、前記第１の分圧電圧及び第２の分圧電圧を発生する分圧抵抗と
を具備することを特徴とする電圧発生回路。 - 前記第１の抵抗回路は、互いに異なる抵抗値を有し、各一端が前記第１のノードに共通接続される複数の第１の抵抗を有する第１の抵抗群と、
電流経路の各一端が前記出力ノードに接続され、電流経路の各他端が前記各第１の抵抗の他端にそれぞれ接続され、第１の制御信号に応じて１つが導通され、これにより前記複数の第１の抵抗の１つを選択する複数の第１のスイッチを有する第１のスイッチ回路と
を具備することを特徴とする請求項２記載の電圧発生回路。 - 前記第２の抵抗回路は、直列接続された複数の第２の抵抗を有する第２の抵抗群と、
一端が前記第２の抵抗の各接続ノードにそれぞれ接続された複数の第３の抵抗を有する第３の抵抗群と、
電流経路の一端が前記第２のノードに接続され、電流経路の他端が前記各第３の抵抗の他端に接続され、前記第２の制御信号に応じてオン、オフが制御される複数の第２のスイッチを有する第２のスイッチ回路と、
第３のノードに接続され、前記第３のノードに電流を供給する電流源回路と、
電流経路の一端が前記第３のノードに共通接続され、電流経路の他端が前記各第３の抵抗の他端に接続され、前記第２の制御信号に応じてオン、オフが制御される複数の第３のスイッチを有する第３のスイッチ回路と
を具備することを特徴とする請求項２記載の電圧発生回路。 - 前記電流源回路は前記第３のノードを定電位に保持することを特徴とする請求項４記載の電圧発生回路。
- 前記各第３の抵抗は、前記各第２の抵抗の２倍の抵抗値を有することを特徴とする請求項４記載の電圧発生回路。
- 前記第３の抵抗回路は、電流経路の一端が前記第２の抵抗群の異なる接続ノードにそれぞれ接続され、前記第１の制御信号によりオン、オフされる複数の第４のスイッチを有する第４のスイッチ回路と、
一端が前記各第４のスイッチの電流経路の他端に接続され、他端が前記第２の電源に接続された複数の第４の抵抗を有する第４の抵抗群と
をさらに具備することを特徴とする請求項４記載の電圧発生回路。 - 少なくとも２種類以上の出力電位を出力する出力ノードと、
前記出力ノードに接続され、前記出力ノードの出力電位を分圧した分圧電圧を出力する第１のノードを有する分圧回路と、
第１の基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第１の基準電圧との電位差に応じて第１の出力信号を出力する第１の差動増幅器と、
第２の基準電圧と前記分圧回路の前記第１のノードから出力された前記分圧電圧が供給され、前記分圧電圧と前記第２の基準電圧との電位差に応じて、第２の出力信号を出力する第２の差動増幅器と、
第１の電源と前記出力ノードの間に接続され、前記第１の差動増幅器の前記第１の出力信号に応じて前記出力ノードを充電する充電回路と、
第２の電源と前記出力ノードの間に接続され、前記第２の差動増幅器の前記第２の出力信号に応じて前記出力ノードの電荷を放電する放電回路とを具備し、
前記分圧回路は、一端が前記出力ノードに接続され、第１の制御信号に応じて抵抗値が可変される第１の抵抗回路と、
前記第１の抵抗回路の他端に接続され、第２の制御信号に応じて抵抗値が変化されることにより、前記第１の抵抗回路に流れる電流を制御する第２の抵抗回路と、
前記第２の抵抗回路に接続され、前記第１の抵抗回路とともに、前記第１の制御信号により制御され、前記第１の抵抗回路に設定された抵抗値に応じて前記第１の抵抗回路に流れる電流の最大値、最小値を等しく設定する第３の抵抗回路と
を具備することを特徴とする電圧発生回路。 - 前記第１の抵抗回路は、互いに異なる抵抗値を有し、各一端が前記第１のノードに共通接続された複数の第１の抵抗を有する第１の抵抗群と、
電流経路の一端が前記出力ノードに接続され、電流経路の他端が前記各第１の抵抗の他端にそれぞれ接続され、第１の制御信号に応じて１つが導通され、これにより前記複数の第１の抵抗の１つが選択される複数の第１のスイッチを有する第１のスイッチ回路と
を具備することを特徴とする請求項１又は８記載の電圧発生回路。 - 前記第２の抵抗回路は、直列接続された複数の第２の抵抗を有する第２の抵抗群と、
一端が前記第２の抵抗の各接続ノードにそれぞれ接続された複数の第３の抵抗を有する第３の抵抗群と、
電流経路の一端が前記第１のノードに共通接続され、電流経路の他端が前記各第３の抵抗の他端に接続され、前記第２の制御信号に応じてオン、オフが制御される複数の第２のスイッチを有する第２のスイッチ回路と、
第２のノードに接続され、前記第２のノードに電流を供給する電流源回路と、
電流経路の一端が前記第２のノードに共通接続され、電流経路の他端が前記各第３の抵抗の他端に接続され、前記第２の制御信号に応じてオン、オフが制御される複数の第３のスイッチを有する第３のスイッチ回路と
を具備することを特徴とする請求項１又は８記載の電圧発生回路。 - 前記電流源回路は前記第２のノードを定電位に保持することを特徴とする請求項１０記載の電圧発生回路。
- 前記各第３の抵抗は、前記各第２の抵抗の２倍の抵抗値を有することを特徴とする請求項１０記載の電圧発生回路。
- 前記第３の抵抗回路は、電流経路の一端が前記第２の抵抗群の異なる接続ノードにそれぞれ接続され、前記第１の制御信号によりオン、オフされる複数の第４のスイッチを有する第４のスイッチ回路と、
一端が前記各第４のスイッチの電流経路の他端に接続され、他端が前記第２の電源に接続された複数の第４の抵抗を有する第４の抵抗群と
をさらに具備することを特徴とする請求項１０記載の電圧発生回路。 - 前記充電回路に接続され、外部電源電圧を昇圧して第１の電圧を有する前記第１の電源を発生する第１の電源回路をさらに具備することを特徴とする請求項１又は８記載の電圧発生回路。
- 前記第１、第２の差動増幅器に接続され、外部電源電圧を昇圧して前記外部電源電圧以上で前記第１の電圧より低くい第２の電圧を発生する第２の電源回路をさらに具備することを特徴とする請求項１４記載の電圧発生回路。
- 前記第１、第２の差動増幅器は、電流経路の各一端に前記第２の電圧がそれぞれ供給され、各ゲートが共通接続された第１導電型の第１、第２のトランジスタと、
電流経路の一端が前記第１のトランジスタの前記電流経路の他端に接続された第２導電型の第３のトランジスタと、
電流経路の一端が前記第２のトランジスタの前記電流経路の他端及びゲートに接続された第２導電型の第４のトランジスタと、
電流経路の一端が前記第３、第４のトランジスタの前記電流経路の他端に接続され、前記電流経路の他端が前記第２の電源に接続され、ゲートが前記第１、第２のトランジスタのゲートに接続された第２導電型の第５のトランジスタと
を具備することを特徴とする請求項１５記載の電圧発生回路。
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