JP2007251022A - 半導体装置及びその試験方法 - Google Patents

Abstract

【課題】極めて簡易な構成の試験装置により、正確且つ確実に、各半導体チップが形成された半導体ウェーハの状態で少なくとも複数の半導体チップについて一括してプローブ試験を行う。
【解決手段】各第２の電極パッド３は、一括検査時において正確且つ確実にプローブを当接させるべく、半導体チップ１の裏面１ｂを各第２の電極パッド３の設置数に分割した各領域を最大限に占める大きさに形成されている。即ち、この設置数が９個であれば、当該裏面１ｂを９つの領域Ｒに分割し、分割された各領域Ｒを最大限に占める大きさとする。
【選択図】図１

Description

本発明は、半導体チップを備えた半導体装置及びその試験方法に関する。

通常、半導体装置は、半導体ウェーハ上にリソグラフィー等の手法により各種の半導体素子を有する複数の半導体チップを形成し、ダイシングと称される切断工程において半導体ウェーハから個々の半導体チップを切り出して分離し、ワイヤボンディング工程、半導体チップの樹脂封止を行うパッケージング工程等を経て完成される。

上記の各工程を経て半導体装置を製造するに際して、半導体チップに各種の試験が施される。これら試験のうち、装置動作に必要な電源・入出力信号の印加状態を調べる試験や、負荷電圧を印加するストレス試験等は、試験機器の探針（プローブ電極）を半導体チップの表面に設けられた所定の電極パッドに当接させ、所定の通電を行うことにより実行される（プローブ試験）。

特開２００４−２８８９１１号公報

検査の簡略化・高効率化を実現すべく、上記の試験機器を用いた針当て試験を、各半導体チップが形成された半導体ウェーハの状態で、少なくとも複数の半導体チップについて一括して行うことが望まれる。
この一括検査を実現すべく、例えば半導体チップに特殊回路を搭載し、半導体チップの表面に設けられた多数の電極パッドのうち、使用最低限の電源・入出力を行う電極パッドを絞り込んで、比較的少数の電極パッドのみを用いてプローブ試験を行うことが考えられる。

しかしながら、近時では、半導体素子の微細化・高集積化の要請に応えるべく、半導体チップに設ける電極パッドを益々小さいサイズに形成する必要があり、且つ隣接する電極パッドの間隔も狭くせざるを得ない。従って、特殊回路を用いてプローブ試験用の電極パッドを絞り込んだとしても、試験装置は上記の一括検査を正確に行う程の高い精度を有していない。勿論、この一括検査のために電極パッドを大きく形成することは、上記の微細化・高集積化の要請に反する結果となるため、採用することはできない。

この点、特許文献１には、半導体チップの未だ発現していない欠陥を検査段階で除去すべく行われるバーン・イン試験に適用した試験装置として、配設ピッチを変えた２種類のプローブ電極を備えた構成が開示されている。しかしながら、このように大きな装置変更をすることなく、簡易バーン・イン試験を含めたプローブ試験を確実に行う手法が模索されている現況にある。

本発明は、上記の課題に鑑みてなされたものであり、極めて簡易な構成の試験装置により、正確且つ確実に、各半導体チップが形成された半導体ウェーハの状態で少なくとも複数の半導体チップについて一括してプローブ試験を行うことを可能とし、検査の簡略化、短時間化、及び高効率化を実現する半導体装置及びその試験方法を提供することを目的とする。

本発明の半導体装置は、半導体チップを備えた半導体装置であって、前記半導体チップは、表面に複数の第１の電極パッドが設けられるとともに、裏面に複数の第２の電極パッドが設けられており、前記第２の電極パッドは、前記裏面を当該各第２の電極パッドの設置数に分割した各領域を最大限に占める大きさに形成されている。

本発明の半導体装置の試験方法は、表面に複数の第１の電極パッドが設けられるとともに、裏面に複数の第２の電極パッドが設けられており、前記第２の電極パッドが、前記裏面を当該各第２の電極パッドの設置数に分割した各領域を最大限に占める大きさに形成されてなる半導体チップが複数設けられた半導体ウェーハについて、前記半導体ウェーハの状態で、前記各半導体チップの前記各第２の電極パッドにそれぞれ検査プローブを当接させて、複数の前記各半導体チップに対して一括して前記各半導体チップの試験を行う。

本発明によれば、極めて簡易な構成の試験装置により、正確且つ確実に、各半導体チップが形成された半導体ウェーハの状態で少なくとも複数の半導体チップについて一括してプローブ試験を行うことが可能となり、検査の簡略化、短時間化、及び高効率化を実現することができる。

−本発明の基本骨子−
本発明者は、相反する２つの要請、即ち、半導体素子の微細化・高集積化の要請と、プローブを用いて半導体ウェーハの状態で各半導体チップの一括検査を行う要請とを共に満たすべく、半導体チップの表面には微細且つ狭間隔に正規の電極パッド（第１の電極パッド）を配設し、その一方で、半導体チップの裏面に電源及び入出力信号を供給可能なプローブ試験に供される電極パッド（第２の電極パッド）を配設する構成に想到した。

ここで、第２の電極パッドについては、一括検査時において正確且つ確実にプローブを当接させるべく、半導体チップの裏面を各第２の電極パッドの設置数に分割した各領域を最大限に占める大きさに形成する。即ち、この設置数が９個であれば、当該裏面を９つの領域に分割し、分割された各領域を最大限に占める大きさとする。

具体的には、第２の電極パッドの面積をＳ_P、分割された各領域の占める面積をＳ_Rとして、
０．９５Ｓ_R≦Ｓ_P＜Ｓ_R
を満たすように面積Ｓ_Pとなるように、各第２の電極パッドを配設する。

このように各半導体チップが形成された半導体ウェーハの状態で、半導体ウェーハの裏面（各半導体チップの裏面）にプローブカードを設置する。ここで、プローブカードには第２の電極パッドに対応した各プローブが配設されている。第２の電極パッドは、上記のように可及的に大きなサイズに形成されているため、対応するプローブを容易且つ確実に第２の電極パッドに当接させることが可能となり、正確な一斉検査が実現する。ここで、０．９５Ｓ_R≦Ｓ_Pであれば、十分に確実な当接が可能となる。

（本発明を適用した具体的な実施形態）
図１は、本実施形態による半導体装置の構成要素である各半導体チップの概略構成を示す平面図であり、（ａ）が表面、（ｂ）が裏面をそれぞれ示す。

半導体チップ１は、ウェハレベルでの検査及び一括検査に必要な、いわゆるBIST（Built In Self Test）回路を内部に有している。BIST回路とは、検査を効率的に行うために、半導体素子の中に予め組み込まれた検査用の回路である。

図１（ａ）に示すように、半導体チップ１の表面１ａには、正規の外部接続端子であり、内部の各配線と接続されてなる第１の電極パッド２が複数設けられている。

一方、図１（ｂ）に示すように、半導体チップ１の表面１ｂには、電源及び入出力信号を供給可能なプローブ試験に供される第２の電極パッド３が少数、ここでは例えば９個設けられている。

各第２の電極パッド３は、一括検査時において正確且つ確実にプローブを当接させるべく、半導体チップ１の裏面１ｂを各第２の電極パッド３の設置数に分割した各領域を最大限に占める大きさに形成されている。即ち、この設置数が９個であれば、当該裏面１ｂを９つの領域Ｒに分割し、分割された各領域Ｒを最大限に占める大きさとする。

具体的には、第２の電極パッド３の面積をＳ_P、分割された各領域Ｒの占める面積をＳ_Rとして、
０．９５Ｓ_R≦Ｓ_P＜Ｓ_R ・・・（１）
を満たすように面積Ｓ_Pとなるように、各第２の電極パッド３を配設する。本実施形態では例えば、Ｓ_P＝０．９６Ｓ_Rとする。ここで、第２の電極パッド３の面積が領域Ｒの面積の９５％以上であれば、後述する一括検査において、試験装置のプローブを対応する第２の電極パッド３に確実に当接させることができる。

ここで、図２に示すように、第２の電極パッド３のサイズについては、隣接する第２の電極パッド３間の離間距離が、半導体チップ１を半導体ウェーハから切り出す際のスクライブラインの幅Ｓ_Wと同等、例えば１００μｍ程度なる大きさに形成しても良い。勿論、離間距離をスクライブラインの幅Ｗと同等とする条件と、（１）式の双方を満たすように、第２の電極パッド３のサイズを決定しても良い。

第２の電極パッド３は、プローブ試験のみに用いられるものとして構成しても良い。本実施形態では、電源及び入出力信号が供給される外部接続用端子として第２の電極パッド３を用いる場合について例示する。

例えば、半導体チップ１がステージ１１にワイヤボンディングされた半導体装置の様子を図３に模式的に示す。
このように、半導体チップ１はその裏面１ｂで不図示のシートを介してステージ１１に固定されており、表面１ａに配設された各第１の電極パッド２がステージ１１の端子１２とボンディングワイヤ１３により電気的に接続されている。ここで、裏面１ｂに配設された第２の電極パッド３は、例えばシートに形成された引き出し導電部を介して所定の端子１２と電気的に接続されている。

以下、半導体チップ１の一括検査について説明する。
図４は、上記の半導体チップ１が複数設けられた半導体ウェーハ、及びこの半導体ウェーハに適用されるプローブカードを示す模式図であり、（ａ）が半導体ウェーハの平面図、（ｂ）がプローブカードの平面図、（ｃ）がプローブカードの破線Ｉ−Ｉに沿った断面図である。

半導体ウェーハ１０は、図４（ａ）に示すように、各半導体チップ１が形成された状態とされている。
プローブカード２１は、図４（ｂ）に示すように、各半導体チップ１毎に対応したプローブ機構２２が設けられている。各プローブ機構２２は、各半導体チップ１の裏面１ｂに配設された各第２の電極パッド３に対応するように複数の各プローブ電極２３が設けられている。なお、図４（ｂ）では、各裏面１ｂに対応して３本のプローブ電極２３から構成された各プローブ機構２２が例示されている。

各プローブ電極２３は、図４（ｃ）に示すように、上記のように裏面１ｂにおける各第２の電極パッド３が可及的に大きなサイズに形成されているため、極細で微小な探針を要さず、比較的大きく安価な接触ピンである、いわゆるポゴピンで構成することができる。図４（ｃ）では、プローブ電極２３が配されてなるポゴピンアレイを示す。ポゴピンであるプローブ２２は、第２の電極パッド３への当接時において、バネ等の弾性部材２３ｂにより、先端部２３ａが第２の電極パッド３に弾発付勢するように構成されている。このように、ポゴピンをプローブ電極２３として適用することにより、半導体ウェーハ１０に対応して、安価で容易にプローブカード２１を提供することができる。

図５は、試験装置の概略構成を示す模式図である。
この試験装置は、半導体ウェーハ１０が裏面１ｂを上に向けて載置固定されるウェーハステージ３１と、不図示の昇降機構によって昇降可能に構成されたと、半導体ウェーハ１０に対応したプローブカード２１とを備えて構成されている。

テストヘッド３２は、半導体ウェーハ１０の各半導体チップ１に第２の電極パッド３から電圧を印加する試料用電源や、各半導体チップ１の第２の電極パッド３からの出力を測定部に取り込むための入力部等を有する不図示のいわゆるピンエレクトロニクスが内蔵されている。

プローブカード２１は、各プローブ機構２２のプローブ電極２３が対応する各半導体チップ１の裏面における第２の電極パッド３に当接するように、半導体ウェーハ１０上に設置される。テストヘッド３２は、この状態で第２の電極パッド３を介して、各プローブ電極２３から各半導体チップ１に電源電圧を供給し、入出力信号の送受を行う。

本実施形態では、各第２の電極パッド３が可及的に大きなサイズに形成されているため、全ての半導体チップ１に対応してプローブ電極２３を正確且つ容易に第２の電極パッド３に当接させることができる。従って、この試験装置を用いて、半導体ウェーハ１０の状態で各半導体チップ１に対して、プローブ試験を一括して実行することができる。

なおこの場合、半導体ウェーハ１０の全ての半導体チップ１に一括してプローブ試験を行う代わりに、一部の半導体チップ１のみにプローブ試験を実行するようにすることも可能である。

以上説明したように、本実施形態によれば、極めて簡易な構成の試験装置により、正確且つ確実に、各半導体チップ１が形成された半導体ウェーハ１０の状態で少なくとも複数の半導体チップ１について一括してプローブ試験を行うことが可能となり、検査の簡略化、短時間化、及び高効率化を実現することができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）半導体チップを備えた半導体装置であって、
前記半導体チップは、表面に複数の第１の電極パッドが設けられるとともに、裏面に複数の第２の電極パッドが設けられており、
前記第２の電極パッドは、前記裏面を当該各第２の電極パッドの設置数に分割した各領域を最大限に占める大きさに形成されていることを特徴とする半導体装置。

（付記２）前記第２の電極パッドの面積Ｓ_Pは、前記各領域の占める面積をＳ_Rとして、
０．９５Ｓ_R≦Ｓ_P＜Ｓ_R
を満たす値であることを特徴とする付記１に記載の半導体装置。

（付記３）隣接する前記第２の電極パッド間の離間距離は、前記半導体チップを半導体ウェーハから切り出す際のスクライブラインの幅と同等であることを特徴とする付記１又は２に記載の半導体装置。

（付記４）前記第２の電極パッドは、電源及び入出力信号が供給可能とされた端子であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。

（付記５）表面に複数の第１の電極パッドが設けられるとともに、裏面に複数の第２の電極パッドが設けられており、前記第２の電極パッドが、前記裏面を当該各第２の電極パッドの設置数に分割した各領域を最大限に占める大きさに形成されてなる半導体チップが複数設けられた半導体ウェーハについて、
前記半導体ウェーハの状態で、前記各半導体チップの前記各第２の電極パッドにそれぞれ検査プローブを当接させて、複数の前記各半導体チップに対して一括して前記各半導体チップの試験を行うことを特徴とする半導体装置の試験方法。

（付記６）前記半導体ウェーハに設けられた全ての前記各半導体チップに対して一括して前記試験を行うことを特徴とする付記５に記載の半導体装置の試験方法。

（付記７）前記第２の電極パッドの面積Ｓ_Pは、前記各領域の占める面積をＳ_Rとして、
０．９５Ｓ_R≦Ｓ_P＜Ｓ_R
を満たす値であることを特徴とする付記５又は６に記載の半導体装置の試験方法。

（付記８）隣接する前記第２の電極パッド間の離間距離は、隣接する前記半導体チップ間を隔てるスクライブラインの幅と同等であることを特徴とする付記５〜７のいずれか１項に記載の半導体装置の試験方法。

（付記９）前記第２の電極パッドは、電源及び入出力信号が供給可能とされた端子であることを特徴とする付記５〜８のいずれか１項に記載の半導体装置の試験方法。

本実施形態による半導体装置の構成要素である各半導体チップの概略構成を示す平面図である。 各半導体チップ概略構成を示す平面図である。 半導体チップがステージにワイヤボンディングされた半導体装置の様子を示す概略斜視図である。 半導体チップが複数設けられた半導体ウェーハ、及びこの半導体ウェーハに適用されるプローブカードを示す模式図である。 試験装置の概略構成を示す模式図である。

符号の説明

１ 半導体チップ
１ａ 表面
１ｂ 裏面
２ 第１の電極パッド
３ 第２の電極パッド
１０ 半導体ウェーハ
１１ ステージ
１２ 端子
１３ ボンディングワイヤ
２１ プローブカード
２２ プローブ機構
２３ プローブ電極

Claims (5)

1. 半導体チップを備えた半導体装置であって、
   前記半導体チップは、表面に複数の第１の電極パッドが設けられるとともに、裏面に複数の第２の電極パッドが設けられており、
   前記第２の電極パッドは、前記裏面を当該各第２の電極パッドの設置数に分割した各領域を最大限に占める大きさに形成されていることを特徴とする半導体装置。
2. 前記第２の電極パッドの面積Ｓ_Pは、前記各領域の占める面積をＳ_Rとして、
   ０．９５Ｓ_R≦Ｓ_P＜Ｓ_R
   を満たす値であることを特徴とする請求項１に記載の半導体装置。
3. 表面に複数の第１の電極パッドが設けられるとともに、裏面に複数の第２の電極パッドが設けられており、前記第２の電極パッドが、前記裏面を当該各第２の電極パッドの設置数に分割した各領域を最大限に占める大きさに形成されてなる半導体チップが複数設けられた半導体ウェーハについて、
   前記半導体ウェーハの状態で、前記各半導体チップの前記各第２の電極パッドにそれぞれ検査プローブを当接させて、複数の前記各半導体チップに対して一括して前記各半導体チップの試験を行うことを特徴とする半導体装置の試験方法。
4. 前記半導体ウェーハに設けられた全ての前記各半導体チップに対して一括して前記試験を行うことを特徴とする請求項３に記載の半導体装置の試験方法。
5. 前記第２の電極パッドの面積Ｓ_Pは、前記各領域の占める面積をＳ_Rとして、
   ０．９５Ｓ_R≦Ｓ_P＜Ｓ_R
   を満たす値であることを特徴とする請求項３又は４に記載の半導体装置の試験方法。

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