JP6460016B2 - スイッチング素子 - Google Patents

スイッチング素子 Download PDF

Info

Publication number
JP6460016B2
JP6460016B2 JP2016046134A JP2016046134A JP6460016B2 JP 6460016 B2 JP6460016 B2 JP 6460016B2 JP 2016046134 A JP2016046134 A JP 2016046134A JP 2016046134 A JP2016046134 A JP 2016046134A JP 6460016 B2 JP6460016 B2 JP 6460016B2
Authority
JP
Japan
Prior art keywords
range
metal layer
region
insulating film
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016046134A
Other languages
English (en)
Other versions
JP2017162993A (ja
Inventor
明高 添野
明高 添野
敬史 久野
敬史 久野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2016046134A priority Critical patent/JP6460016B2/ja
Priority to US15/425,714 priority patent/US9768287B1/en
Priority to DE102017104716.6A priority patent/DE102017104716B4/de
Priority to CN201710138551.8A priority patent/CN107180863B/zh
Publication of JP2017162993A publication Critical patent/JP2017162993A/ja
Application granted granted Critical
Publication of JP6460016B2 publication Critical patent/JP6460016B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26122—Auxiliary members for layer connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/26145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本明細書が開示する技術は、スイッチング素子に関する。
特許文献１には、上面がはんだによってヒートシンクブロックに接続された半導体基板を有するスイッチング素子が開示されている。
また、特許文献２には、半導体基板の上面において直線状に伸びる複数のトレンチを有するスイッチング素子が開示されている。各トレンチは、所定の方向に沿って互いに平行に伸びている。トレンチの内面は、ゲート絶縁膜によって覆われている。トレンチの内部にゲート電極が配置されている。層間絶縁膜が、半導体基板の上面とゲート電極を覆っている。半導体基板のうちの２つのトレンチによって挟まれた半導体領域（以下、トレンチ間領域という）の上部では、層間絶縁膜にコンタクトホールが設けられている。上部電極が、層間絶縁膜を覆っており、コンタクトホール内で半導体基板に接している。各トレンチ間領域は、第１導電型（ここでは、ｎ型）の第１領域（エミッタ領域）と、第２導電型（ここでは、ｐ型）のボディ領域を有している。第１領域は、上部電極とゲート絶縁膜に接している。ボディ領域は、上部電極に接しており、第１領域の下側でゲート絶縁膜に接している。また、半導体基板は、第１導電型の第２領域（ドリフト領域）を有している。第２領域は、ボディ領域の下側でゲート絶縁膜に接しており、ボディ領域によって第１領域から分離されている。このスイッチング素子では、ゲート電極の電位を所定の電位に制御すると、ボディ領域にチャネルが形成される。チャネルによって、第１領域と第２領域が接続される。このため、第１領域と第２領域の間で電流が流れる。
特開２００５−１１６９６３号公報 特開２０１１−１８７７０８号公報
特許文献１のようなスイッチング素子の上部電極は、通常、第１金属層と第２金属層を有している。第１金属層は、半導体基板の上面に接触する金属層である。第１金属層は、半導体基板を汚染し難く、かつ、半導体基板に対して低抵抗で接触する材料によって構成される。第２金属層は、第１金属層上に配置されており、はんだに接触する金属層である。第２金属層は、はんだに対して接続され易い材料によって構成される。
特許文献２のようにトレンチを有するスイッチング素子において、上部電極をはんだにより外部に接続するために、上部電極を第１金属層と第２金属層によって構成する場合がある。例えば、図９は、トレンチ１４０を有するスイッチング素子の断面を示している。図９では、上部電極１５０が、第１金属層１５１と第２金属層１５２によって構成されている。第１金属層１５１を成膜するときに、層間絶縁膜１６２のコンタクトホール１６２ａの上部において、第１金属層１５１の表面に凹部１５１ａが形成される。したがって、第１金属層１５１の上面は、多数の凹部１５１ａを有している。第２金属層１５２は、第１金属層１５１上に配置されている。したがって、第２金属層１５２は、各凹部１５１ａ内に充填されている。また、特許文献２のようなスイッチング素子では、通常、図９のように、半導体基板１１８の外周部の上面が、絶縁保護膜１６０によって覆われている。絶縁保護膜１６０は、第１金属層１５１との間に隙間が生じないように、第１金属層１５１の外周側の部分を覆うように設けられる。絶縁保護膜１６０は、開口１８０を有している。開口１８０内において、第２金属層１５２が第１金属層１５１を覆っている。また、第２金属層１５２は、絶縁保護膜１６０との間に隙間が生じないように、絶縁保護膜１６０の内周側の端部１６０ａ（開口１８０の側面）に接するように設けられる。なお、図９では、第２金属層１５２の一部が絶縁保護膜１６０上に乗り上げているが、必ずしも乗り上げている必要はない。
図９のスイッチング素子が動作すると、半導体基板１１８の温度が上昇する。すると、第１金属層１５１、第２金属層１５２及び絶縁保護膜１６０の温度も上昇する。一般に、第２金属層１５２の線膨張係数は、第１金属層１５１の線膨張係数よりも小さい。また、一般に、絶縁保護膜１６０の線膨張係数は、第１金属層１５１の線膨張係数と同程度か、それより大きい。第１金属層１５１と第２金属層１５２が接触している範囲では、第１金属層１５１が第２金属層１５２と共に熱膨張する。この範囲では、第２金属層１５２の線膨張係数が小さいので、第１金属層１５１の熱膨張が抑制される。特に、第２金属層１５２が第１金属層１５１の上面の各凹部１５１ａ内に充填されているので、第１金属層１５１は第２金属層１５２によって強く拘束される。このため、第１金属層１５１と第２金属層１５２が接触している範囲では、第１金属層の熱膨張量が小さい。他方、第１金属層１５１と絶縁保護膜１６０とが接触している範囲では、第１金属層１５１が絶縁保護膜１６０と共に熱膨張する。この範囲では、絶縁保護膜１６０の線膨張係数が比較的大きいので、第１金属層１５１の熱膨張量が比較的大きい。絶縁保護膜１６０の内周側の端部１６０ａの直下の第１金属層１５１は、熱膨張量が小さい範囲（第１金属層１５１が第２金属層１５２に接している範囲）と熱膨張量が大きい範囲（第１金属層１５１が絶縁保護膜１６０に接している範囲）の境界に位置している。このため、スイッチング素子の温度が変化するときに、端部１６０ａの直下の第１金属層１５１に応力が集中し、この部分で第１金属層１５１にクラックが生じやすい。
これに対し、図１０に示すように、絶縁保護膜１６０の内周側の端部１６０ａの近傍において、トレンチ間領域１４２（２つのトレンチ１４０に挟まれた領域）の上面全体を層間絶縁膜１６２によって覆う（つまり、端部１６０ａ近傍の層間絶縁膜１６２にコンタクトホール１６２ａを設けない）ことが考えられる。コンタクトホール１６２ａを設けない範囲では、層間絶縁膜１６２の上面が平坦となる。このため、この範囲の層間絶縁膜１６２上では、第１金属層１５１の上面も平坦となる。つまり、この範囲では、第１金属層１５１の上面に凹部１５１ａが存在しない。したがって、この範囲では、第１金属層１５１が平坦面において第２金属層１５２と接触する。平坦面では第２金属層１５２による第１金属層１５１に対する拘束が弱い。このため、平坦面の範囲では、凹部１５１ａが存在する範囲に比べて、第１金属層１５１の熱膨張量が大きい（但し、この平坦面の範囲でも、第１金属層１５１が絶縁保護膜１６０に接している範囲よりは熱膨張量は小さい）。その結果、絶縁保護膜１６０の端部１６０ａの直下において、第１金属層１５１の熱膨張量が小さい範囲（第２金属層１５２に接している範囲）と第１金属層１５１の熱膨張量が大きい範囲（絶縁保護膜１６０に接している範囲）との間における第１金属層１５１の熱膨張量の差が小さくなる。したがって、この構成によれば、端部１６０ａの直下の第１金属層１５１に生じる応力が抑制され、この部分で第１金属層１５１にクラックが生じることが抑制される。
しかしながら、図１０の構成では、スイッチング素子がオンするときに、第２領域１２６の抵抗が高くなるという問題が生じる。以下、詳細に説明する。図１０において、コンタクトホール１６２ａが存在しない範囲の層間絶縁膜１６２の下部の各トレンチ間領域１４２では、ボディ領域１２４が上部電極１５０に接続されていない。スイッチング素子がオフすると、第２領域１２６とボディ領域１２４の間の電位差が大きくなる。すると、第２領域１２６とボディ領域１２４の界面のｐｎ接合からその周囲に空乏層が伸びる。この空乏層によって、第２領域１２６の広い範囲が空乏化される。また、この空乏層によって、ボディ領域１２４も部分的に空乏化される。ボディ領域１２４に空乏層が広がる際に、ボディ領域１２４内に存在する電荷（例えば、正孔）の一部が、第２領域１２６内に存在する電荷（例えば、電子）との再結合によって消滅する。したがって、空乏層が広がると、ボディ領域１２４内に存在する電荷が減少する。
その後、ゲート電極１３０の電位がゲートオン電位に制御されると、ボディ領域１２４内のゲート絶縁膜１３２に隣接する領域にチャネルが形成される。すると、第２領域１２６が第１領域１２２と略同電位となる。すると、ボディ領域１２４が上部電極１５０に接続されている範囲では、上部電極１５０からボディ領域１２４に短時間で電荷が供給される。これによって、ボディ領域１２４と第２領域１２６の界面のｐｎ接合から伸びている空乏層が短時間で消滅する。このため、下部電極１５４と上部電極１５０の間で電流が流れる。
これに対して、コンタクトホール１６２ａが存在しない範囲では、上部電極１５０からボディ領域１２４に電荷が供給され難い。例えば、コンタクトホール１６２ａが存在しない範囲のボディ領域１２４が上部電極１５０から電気的に分離されていると、上部電極１５０からこの範囲のボディ領域１２４にはほとんど電荷が供給されない。また、コンタクトホール１６２ａが存在しない範囲のボディ領域１２４が図示しない範囲で上部電極１５０に接続されていたとしても、その接続部からコンタクトホール１６２ａが存在しない範囲のボディ領域１２４までの距離が長いので、この範囲のボディ領域１２４に電荷が供給されるまでに時間を要する。このように、コンタクトホール１６２ａが存在しない範囲のボディ領域１２４には電荷が供給され難いので、チャネルが形成されてもしばらくの間はこの範囲のボディ領域１２４の下部に空乏層が伸びている状態が維持される。つまり、オン状態においても、しばらくの間は、図１０に示すように、コンタクトホール１６２ａが存在しない範囲のボディ領域１２４から第２領域１２６内に空乏層１５９が広がっている。このため、このスイッチング素子では、オン直後において第２領域１２６内の電流経路が狭く、第２領域１２６の抵抗が高い。このように、このスイッチング素子では、オン直後において、第２領域１２６の抵抗が高い。
なお、図９、１０では、コレクタ領域１２８を有するスイッチング素子（つまり、ＩＧＢＴ：Insulated Gate Bipolar Transistor）を例として説明したが、コレクタ領域１２８を有さないＦＥＴ（Field Effect Transistor）でも同様の問題がある。ＦＥＴにおいては、ｎチャネル型とｐチャネル型のいずれでも、上記の問題が生じる。また、図９、１０では、電極１５４が半導体基板１１８の下面に設けられていた。しかしながら、電極１５４がその他の位置に設けられる場合もある。
本明細書では、絶縁保護膜の開口の側面の下部における第１金属層のクラックを抑制することができ、スイッチング素子がオンしているときの第２領域の抵抗を低減することができる技術を提供する。
本明細書が開示するスイッチング素子は、半導体基板とゲート絶縁膜とゲート電極と層間絶縁膜と第１金属層と第２金属層と絶縁保護膜を備えている。前記半導体基板が、第１素子範囲と、無効範囲を有している。前記第１素子範囲内の前記半導体基板の上面に、第１方向に沿って伸びる複数の第１トレンチが、前記第１方向に直交する第２方向に間隔を開けて設けられている。前記無効範囲が、前記第２方向において前記第１素子範囲に隣接している。前記無効範囲内の前記上面に、前記第１トレンチが設けられていない。前記ゲート絶縁膜が、前記第１トレンチの内面を覆っている。前記ゲート電極が、前記第１トレンチの内部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記層間絶縁膜が、前記上面と前記ゲート電極を覆っている。前記第１素子範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられている。前記無効範囲内では、前記上面を覆っている部分の前記層間絶縁膜に、前記第２方向における幅が前記複数の第１トレンチの前記第２方向におけるピッチよりも広い幅広コンタクトホールが設けられている。前記第１金属層が、前記層間絶縁膜を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されており、前記コンタクトホール及び前記幅広コンタクトホール内で前記半導体基板に接している。前記第１金属層の表面には、前記コンタクトホールの上部に第１凹部が設けられているとともに前記幅広コンタクトホールの上部に第２凹部が設けられている。前記絶縁保護膜が、前記第２凹部の底面の外周側の部分を覆っている。前記絶縁保護膜には、前記第１素子範囲を含む前記第１素子範囲よりも広い範囲に開口が設けられている。前記開口の側面が前記第２凹部内に配置されている。前記第２金属層が、前記開口内において前記第１金属層の前記表面に接しているとともに前記開口の前記側面に接しており、前記第１金属層よりも小さい線膨張係数を有している。前記第１素子範囲内の前記第１トレンチによって挟まれている各半導体領域が、前記コンタクトホール内の前記第１金属層に接しているとともに前記ゲート絶縁膜に接している第１導電型の第１領域と、前記コンタクトホール内の前記第１金属層に接しているとともに前記第１領域の下側で前記ゲート絶縁膜に接している第２導電型のボディ領域を備えている。前記無効範囲内の半導体領域が、前記幅広コンタクトホール内の前記第１金属層に接しており、前記上面から前記第１トレンチの下端よりも深い位置まで伸びている第２導電型の周辺第２導電型領域を備えている。前記半導体基板が、前記ボディ領域の下部と前記周辺第２導電型領域の下部に跨って配置されており、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、かつ、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域を備えている。
このスイッチング素子では、無効範囲内の半導体基板の上面に第１トレンチが設けられていない。また、無効範囲内の層間絶縁膜に幅広コンタクトホールが設けられている。幅広コンタクトホール内において、第１金属層が周辺第２導電型領域に接している。スイッチング素子がオフするときには、周辺第２導電型領域と第２領域の界面のｐｎ接合から空乏層が伸びる。このとき、周辺第２導電型領域内の電荷が減少する。スイッチング素子がオンするときには、幅広コンタクトホール内の第１金属層から周辺第２導電型領域に電荷が供給される。このため、スイッチング素子がオンするときに、周辺第２導電型領域と第２領域の界面のｐｎ接合から伸びていた空乏層が短時間で消滅する。したがって、第２領域の広い範囲で電流が流れることが可能となる。このため、このスイッチング素子は、オンしてから短時間で第２領域の抵抗が下がる。このスイッチング素子は、低損失で動作することができる。
また、第１金属層が幅広コンタクトホール内まで伸びているので、幅広コンタクトホールの上部の第１金属層の表面に第２凹部が形成されている。幅広コンタクトホールの幅が広いので、第２凹部の幅も広い。したがって、第２凹部の底面は、広い範囲で平坦となっている。このスイッチング素子では、絶縁保護膜の開口の側面（絶縁保護膜の内周側端部）が、第２凹部内（すなわち、第１金属層の表面が平坦な範囲内）に位置している。このため、図１０の場合と同様に、絶縁保護膜の開口の側面の直下において、第１金属層に加わる応力が緩和される。したがって、このスイッチング素子では、絶縁保護膜の開口の側面の直下において、第１金属層にクラックが生じ難い。
また、第１トレンチが存在しない無効範囲を設けると、スイッチング素子がオフ状態のときに、無効範囲に近い位置に配置されている第１トレンチの下端の周辺で電界が集中するおそれがある。しかしながら、このスイッチング素子では、無効範囲内の周辺第２導電型領域が、第１トレンチの下端よりも深い位置まで伸びている。このような構成によると、スイッチング素子がオフ状態のときに、周辺第２導電型領域から伸びる空乏層によって無効範囲に近い位置に配置されている第１トレンチの下端が保護される。これによって、この第１トレンチの下端の周辺における電界集中が抑制される。このスイッチング素子によれば、第１トレンチが存在しない無効範囲を設けても、十分な耐圧を得ることができる。
以上に説明したように、本明細書に開示のスイッチング素子によれば、絶縁保護膜の開口の側面の直下における第１金属層のクラックを抑制することができる。また、このスイッチング素子によれば、オンしたときにおける第２領域の抵抗を短時間で低下させることができる。また、このスイッチング素子によれば、第１トレンチが存在しない無効範囲を設けても、電界集中が抑制される。
実施例１のＩＧＢＴの平面図。 図１のＩＩ−ＩＩ線における縦断面図。 図１のＩＩＩ−ＩＩＩ線における縦断面図。 図２の拡大図。 実施例２のＩＧＢＴの平面図。 変形例１のＩＧＢＴの平面図。 変形例２のＩＧＢＴの縦断面図。 変形例３のＩＧＢＴの縦断面図。 比較例１のスイッチング素子の縦断面図。 比較例２のスイッチング素子の縦断面図。
図１〜３に示す実施例１のＩＧＢＴ１０は、半導体基板１８と、半導体基板１８の上面１８ａ及び下面１８ｂに設けられた電極、絶縁膜を有している。なお、図１では、説明のため、半導体基板１８の上面１８ａ上の電極、絶縁膜の図示を省略している。また、図１では、図の見易さのため、終端領域３４とガードリング３６をハッチングにより示している。また、以下では、半導体基板１８の上面１８ａに平行な一方向をｘ方向といい、上面１８ａに平行でｘ方向と直交する方向をｙ方向という。
図１に示すように、半導体基板１８の上面１８ａには、複数のトレンチ４０が設けられている。各トレンチ４０は、ｘ方向に長く伸びおり、互いに平行である。複数のトレンチ４０は、ｙ方向に間隔を開けて配置されている。ｙ方向隣接する２つのトレンチ４０の間の各領域を、以下では、トレンチ間領域４２という。半導体基板１８は、第１素子範囲１１、第２素子範囲１２及び囲繞範囲１３を有している。トレンチ４０は、第１素子範囲１１と第２素子範囲１２内に設けられている。囲繞範囲１３内には、トレンチ４０が存在しない。囲繞範囲１３内には何れのトレンチも設けられておらず、囲繞範囲１３内では半導体基板１８の上面１８ａが平坦である。
第１素子範囲１１は、半導体基板１８の略中央に設けられている。第１素子範囲１１内において、トレンチ４０はｙ方向に一定のピッチＰ１で繰り返し形成されている。
囲繞範囲１３は、第１素子範囲１１の外周側（すなわち、第１素子範囲１１と半導体基板１８の外周端面１８ｃの間）に設けられている。囲繞範囲１３は、第１素子範囲１１の周囲を取り囲んでいる。上述したように、囲繞範囲１３内には、トレンチが設けられていない。第１素子範囲１１に対してｙ方向に隣接する部分の囲繞範囲１３のｙ方向における幅Ｗ１（すなわち、ｙ方向における第１素子範囲１１と第２素子範囲１２の間の間隔）は、上述したピッチＰ１の２倍以上である。また、第１素子範囲１１に対してｘ方向に隣接する部分の囲繞範囲１３のｘ方向における幅Ｗ２も、ピッチＰ１の２倍以上である。
第２素子範囲１２は、囲繞範囲１３の外周側（すなわち、囲繞範囲１３と半導体基板１８の外周端面１８ｃの間）に設けられている。第２素子範囲１２内において、トレンチ４０はｙ方向に一定のピッチＰ１で繰り返し形成されている。第１素子範囲１１と第２素子範囲１２の間に囲繞範囲１３（すなわち、トレンチを有さない範囲）が配置されている。囲繞範囲１３によって、第２素子範囲１２は第１素子範囲１１から分離されている。第２素子範囲１２は、囲繞範囲１３の周囲を取り囲んでいる。第２素子範囲１２内において、トレンチ４０はｙ方向に上述したピッチＰ１（第１素子範囲１１内のトレンチ４０のピッチＰ１）と同じピッチで繰り返し形成されている。
第２素子範囲１２の外周側（すなわち、第２素子範囲１２と半導体基板１８の外周端面１８ｃの間）には、外周耐圧範囲１４が設けられている。外周耐圧範囲１４には、トレンチ４０が存在しない。外周耐圧範囲１４は、第２素子範囲１２を取り囲んでいる。
図２、３に示すように、トレンチ４０の内面は、ゲート絶縁膜３２によって覆われている。また、トレンチ４０内には、ゲート電極３０が配置されている。ゲート電極３０は、ゲート絶縁膜３２によって半導体基板１８から絶縁されている。
図２、３に示すように、第１素子範囲１１内の各トレンチ間領域４２は、エミッタ領域２２とボディ領域２４を有している。
エミッタ領域２２は、ｎ型領域である。エミッタ領域２２は、半導体基板１８の上面１８ａに露出する範囲に配置されている。エミッタ領域２２は、トレンチ４０の最上部において、ゲート絶縁膜３２に接している。
ボディ領域２４は、ｐ型領域である。ボディ領域２４は、エミッタ領域２２が存在しない範囲で、半導体基板１８の上面１８ａに露出している。ボディ領域２４は、上面１８ａに露出する位置からエミッタ領域２２の下側の位置まで伸びている。ボディ領域２４は、高濃度領域２４ａと、高濃度領域２４ａよりもｐ型不純物濃度が低い低濃度領域２４ｂを有している。高濃度領域２４ａは、上面１８ａに露出する範囲に配置されている。低濃度領域２４ｂは、エミッタ領域２２よりも下側に配置されている。低濃度領域２４ｂは、エミッタ領域２２の下側で、ゲート絶縁膜３２に接している。
第２素子範囲１２内の各トレンチ間領域４２も、エミッタ領域２２とボディ領域２４を有している。第２素子範囲１２内のエミッタ領域２２及びボディ領域２４は、第１素子範囲１１内のエミッタ領域２２及びボディ領域２４と同じ構成を有している。
図２、３に示すように、囲繞範囲１３内には、周辺ｐ型領域２９が設けられている。周辺ｐ型領域２９は、囲繞範囲１３内で半導体基板１８の上面１８ａに露出する範囲に設けられている。周辺ｐ型領域２９は、ボディ領域２４の低濃度領域２４ｂよりも高いｐ型不純物濃度を有するｐ型領域である。周辺ｐ型領域２９は、半導体基板１８の上面１８ａから、各トレンチ４０の下端よりも下側の深さまで伸びている。周辺ｐ型領域２９は、囲繞範囲１３に沿って、第１素子範囲１１の周囲を囲むように伸びている。図２に示すように、周辺ｐ型領域２９は、ｙ方向において第１素子範囲１１内で最も囲繞範囲１３側に位置するトレンチ４０（以下、トレンチ４０ａという）を覆っている。より詳細には、周辺ｐ型領域２９は、トレンチ４０ａの両側面と底面に接している。また、図２に示すように、周辺ｐ型領域２９は、ｙ方向において第２素子範囲１２内で最も囲繞範囲１３側に位置するトレンチ４０（以下、トレンチ４０ｂという）を覆っている。より詳細には、周辺ｐ型領域２９は、トレンチ４０ｂの両側面と底面に接している。また、図３に示すように、周辺ｐ型領域２９は、第１素子範囲１１内の各トレンチ４０のｘ方向の端部を覆っている。より詳細には、周辺ｐ型領域２９は、第１素子範囲１１内の各トレンチ４０のｘ方向の端部において、各トレンチ４０の側面と底面に接している。また、図３に示すように、周辺ｐ型領域２９は、第２素子範囲１２内の各トレンチ４０のｘ方向の端部を覆っている。より詳細には、周辺ｐ型領域２９は、第２素子範囲１２内の各トレンチ４０のｘ方向の端部において、各トレンチ４０の側面と底面に接している。
図１、２に示すように、外周耐圧範囲１４には、終端領域３４と複数のガードリング３６が設けられている。
終端領域３４は、ｐ型領域であり、半導体基板１８の上面１８ａに露出する範囲に配置されている。終端領域３４は、上面１８ａからトレンチ４０の下端よりも下側の深さまで伸びている。終端領域３４は、第１素子範囲１１、囲繞範囲１３及び第２素子範囲１２を含む範囲を囲むように環状に伸びている。
各ガードリング３６は、ｐ型領域であり、半導体基板１８の上面１８ａに露出する範囲に配置されている。各ガードリング３６は、上面１８ａからトレンチ４０の下端よりも下側の深さまで伸びている。各ガードリング３６によって、終端領域３４が、多重に囲まれている。すなわち、各ガードリング３６は、第１素子範囲１１、囲繞範囲１３及び第２素子範囲１２を含む範囲を囲むように環状に伸びている。各ガードリング３６は、ボディ領域２４及び終端領域３４から分離されている。また、各ガードリング３６は、互いから分離されている。
図２、３に示すように、半導体基板１８は、ドリフト領域２６、バッファ領域２７及びコレクタ領域２８を有している。
ドリフト領域２６は、ｎ型不純物濃度が低いｎ型領域である。ドリフト領域２６は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２及び外周耐圧範囲１４に跨って分布している。ドリフト領域２６は、第１素子範囲１１内において、ボディ領域２４の下側に配置されており、ボディ領域２４に対して下側から接している。第１素子範囲１１内において、ドリフト領域２６は、ボディ領域２４によってエミッタ領域２２から分離されている。第１素子範囲１１内において、ドリフト領域２６は、ボディ領域２４の下側でゲート絶縁膜３２に接している。ドリフト領域２６は、囲繞範囲１３内において、周辺ｐ型領域２９の下側に配置されており、周辺ｐ型領域２９に対して下側から接している。ドリフト領域２６は、第２素子範囲１２内において、ボディ領域２４の下側に配置されており、ボディ領域２４に対して下側から接している。第２素子範囲１２内において、ドリフト領域２６は、ボディ領域２４によってエミッタ領域２２から分離されている。第２素子範囲１２内において、ドリフト領域２６は、ボディ領域２４の下側でゲート絶縁膜３２に接している。ドリフト領域２６は、外周耐圧範囲１４内において、終端領域３４と各ガードリング３６に接している。ドリフト領域２６によって、終端領域３４がガードリング３６から分離されている。また、ドリフト領域２６によって、各ガードリング３６が互いから分離されている。
バッファ領域２７は、ドリフト領域２６よりもｎ型不純物濃度が高いｎ型領域である。バッファ領域２７は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２及び外周耐圧範囲１４に跨って分布している。バッファ領域２７は、ドリフト領域２６の下側に配置されており、ドリフト領域２６に対して下側から接している。
コレクタ領域２８は、ｐ型領域である。コレクタ領域２８は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２及び外周耐圧範囲１４に跨って分布している。コレクタ領域２８は、バッファ領域２７の下側に配置されており、バッファ領域２７に対して下側から接している。コレクタ領域２８は、半導体基板１８の下面１８ｂに露出している。
図２、３に示すように、半導体基板１８上には、層間絶縁膜６２、オーミック金属層５１、複数の環状電極５３、絶縁保護膜６０及び表面金属層５２が配置されている。
層間絶縁膜６２は、半導体基板１８の上面１８ａ上に配置されている。層間絶縁膜６２によって、ゲート電極３０の上面全体が覆われている。第１素子範囲１１及び第２素子範囲１２内の各トレンチ間領域４２の上部に、層間絶縁膜６２を上下方向に貫通するコンタクトホール６２ａが設けられている。囲繞範囲１３内に、層間絶縁膜６２を上下方向に貫通する幅広コンタクトホール６２ｂが設けられている。幅広コンタクトホール６２ｂは、半導体基板１８の上面１８ａにおいて、囲繞範囲１３に沿って第１素子範囲１１を囲むように伸びている。図２に示す範囲においては、幅広コンタクトホール６２ｂのｙ方向の幅Ｗ３は囲繞範囲１３のｙ方向の幅Ｗ１よりも少し小さいが、幅Ｗ３と幅Ｗ１は略等しい。幅Ｗ３は、上述したピッチＰ１の２倍以上である。図３に示す範囲においては、幅広コンタクトホール６２ｂのｘ方向の幅Ｗ４は囲繞範囲１３のｘ方向の幅Ｗ２よりも少し小さいが、幅Ｗ４と幅Ｗ２は略等しい。幅Ｗ４は、上述したピッチＰ１の２倍以上である。外周耐圧範囲１４内の層間絶縁膜６２には、終端領域３４の上部と各ガードリング３６の上部等にコンタクトホールが設けられている。
オーミック金属層５１は、第１素子範囲１１、囲繞範囲１３、第２素子範囲１２内において、層間絶縁膜６２を覆っている。オーミック金属層５１は、ＡｌＳｉ（アルミニウムとシリコンの合金）によって構成されている。オーミック金属層５１は、層間絶縁膜６２の表面と半導体基板１８の上面１８ａに沿って伸びており、略一定の厚みを有している。
第１素子範囲１１及び第２素子範囲１２内では、コンタクトホール６２ａに倣って、オーミック金属層５１の上面が凹んでいる。すなわち、各コンタクトホール６２ａの上部のオーミック金属層５１の表面に、凹部５１ａが設けられている。オーミック金属層５１は、各コンタクトホール６２ａ内において、半導体基板１８の上面１８ａに接している。オーミック金属層５１は、各コンタクトホール６２ａ内において、エミッタ領域２２とボディ領域２４の高濃度領域２４ａに対してオーミック接触している。
囲繞範囲１３内では、幅広コンタクトホール６２ｂに倣って、オーミック金属層５１の上面が凹んでいる。すなわち、幅広コンタクトホール６２ｂの上部のオーミック金属層５１の表面に、凹部５１ｂが設けられている。図２に示すように、凹部５１ｂのｙ方向の幅は、幅広コンタクトホール６２ｂのｙ方向の幅Ｗ３と略等しい。また、図３に示すように、凹部５１ｂのｘ方向の幅は、幅広コンタクトホール６２ｂのｘ方向の幅Ｗ４と略等しい。凹部５１ｂの底面（すなわち、オーミック金属層５１の凹部５１ｂの底部を構成する部分の表面）は、半導体基板１８の上面１８ａに沿って平坦である。凹部５１ｂの幅が広いので、凹部５１ｂの内部に幅が広い平坦面が形成されている。オーミック金属層５１は、幅広コンタクトホール６２ｂ内において、半導体基板１８の上面１８ａに接している。オーミック金属層５１は、幅広コンタクトホール６２ｂ内において、周辺ｐ型領域２９にオーミック接触している。
オーミック金属層５１の一部は、終端領域３４上まで伸びている。オーミック金属層５１は、終端領域３４の上部のコンタクトホール内において、終端領域３４とオーミック接触している。
複数の環状電極５３は、各ガードリング３６の上部に配置されている。各環状電極５３は、ガードリング３６に沿って環状に伸びている。各環状電極５３は、各ガードリング３６の上部のコンタクトホール内において、ガードリング３６とオーミック接触している。
絶縁保護膜６０は、第２素子範囲１２と外周耐圧範囲１４内において、オーミック金属層５１、層間絶縁膜６２及び環状電極５３の上部に配置されている。第２素子範囲１２と外周耐圧範囲１４の表面全体が、絶縁保護膜６０によって覆われている。絶縁保護膜６０の一部は、囲繞範囲１３まで伸びており、凹部５１ｂの底面（すなわち、凹部５１ｂの底面を構成するオーミック金属層５１）の外周側の部分を覆っている。絶縁保護膜６０には、半導体基板１８の上面１８ａの中央部に、開口８０が設けられている。図１に示すように、開口８０は、第１素子範囲１１を含む第１素子範囲１１よりも広い範囲に設けられている。すなわち、開口８０内に、第１素子範囲１１の全体と、囲繞範囲１３の内周側の部分が位置している。図１、２に示すように、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）は、凹部５１ｂ内（すなわち、囲繞範囲１３内）に位置している。絶縁保護膜６０は、樹脂（例えば、ポリイミド）によって構成されている。絶縁保護膜６０の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりもわずかに大きい。
表面金属層５２は、絶縁保護膜６０に覆われていない範囲のオーミック金属層５１（すなわち、囲繞範囲１３内のオーミック金属層５１の内周側の部分と第１素子範囲１１内のオーミック金属層５１）の表面を覆っている。表面金属層５２は、第１素子範囲１１内において、各凹部５１ａ内に充填されている。また、表面金属層５２は、絶縁保護膜６０に覆われていない範囲の凹部５１ｂ内に充填されている。凹部５１ｂの底面（すなわち、平坦面）において、表面金属層５２がオーミック金属層５１に接している。図２に示すように、凹部５１ｂの底面において表面金属層５２がオーミック金属層５１に接している範囲のｙ方向の幅Ｗ５は、凹部５１ａのｙ方向の幅よりも広く、上述したピッチＰ１よりも広い。また、図３に示すように、凹部５１ｂの底面において表面金属層５２がオーミック金属層５１に接している範囲のｘ方向の幅Ｗ６は、凹部５１ａのｙ方向の幅よりも広く、上述したピッチＰ１よりも広い。表面金属層５２の外周側の一部は、絶縁保護膜６０上に乗り上げている。したがって、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）において、表面金属層５２が絶縁保護膜６０に接している。表面金属層５２は、ニッケルにより構成されている。表面金属層５２（すなわち、ニッケル）は、はんだ濡れ性が高い。表面金属層５２（すなわち、ニッケル）の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりも小さい。表面金属層５２には、はんだ層５５が接合されている。はんだ層５５によって、表面金属層５２は図示しない金属ブロックに接続されている。
半導体基板１８の下面１８ｂには、下部電極５４が配置されている。下部電極５４は、コレクタ領域２８にオーミック接触している。
次に、ＩＧＢＴ１０の動作について説明する。ＩＧＢＴ１０は、オーミック金属層５１と下部電極５４の間に下部電極５４側が高電位となる電圧が印加された状態で使用される。ゲート電極３０に閾値よりも高い電位を印加すると、ゲート絶縁膜３２に隣接する範囲でボディ領域２４内にチャネルが形成される。チャネルによって、エミッタ領域２２とドリフト領域２６が接続される。その結果、オーミック金属層５１から、エミッタ領域２２、チャネル、ドリフト領域２６、バッファ領域２７及びコレクタ領域２８を介して、下部電極５４へ電子が流れる。また、下部電極５４から、コレクタ領域２８、バッファ領域２７、ドリフト領域２６、ボディ領域２４を介して、オーミック金属層５１へ正孔が流れる。すなわち、ＩＧＢＴ１０がオンし、下部電極５４からオーミック金属層５１へ電流が流れる。
ゲート電極３０の電位を閾値よりも低い電位に低下させると、チャネルが消失する。すると、第１素子範囲１１と第２素子範囲１２内では、ボディ領域２４とドリフト領域２６の界面のｐｎ接合２５ａに逆電圧が印加される。このため、ｐｎ接合２５ａからボディ領域２４とドリフト領域２６に空乏層が広がる。ドリフト領域２６のｎ型不純物濃度が極めて低いので、ドリフト領域２６が広い範囲で空乏化される。また、ボディ領域２４に空乏層が広がる際に、空乏化される領域内に存在する正孔がドリフト領域２６内の電子と再結合して消滅する。したがって、空乏層が広がる際に、ボディ領域２４内に存在する正孔が減少する。
また、囲繞範囲１３内では、周辺ｐ型領域２９とドリフト領域２６の界面のｐｎ接合２５ｂに逆電圧が印加される。このため、ｐｎ接合２５ｂから周辺ｐ型領域２９とドリフト領域２６に空乏層が広がる。ｐｎ接合２５ｂから広がる空乏層によっても、ドリフト領域２６が空乏化される。また、周辺ｐ型領域２９に空乏層が広がる際に、空乏化される領域内に存在する正孔がドリフト領域２６内の電子と再結合して消滅する。したがって、空乏層が広がる際に、周辺ｐ型領域２９内に存在する正孔が減少する。
また、外周耐圧範囲１４内では、終端領域３４とドリフト領域２６の界面のｐｎ接合２５ｃに逆電圧が印加される。このため、ｐｎ接合２５ｃから終端領域３４とドリフト領域２６に空乏層が広がる。ｐｎ接合２５ｃからドリフト領域２６に広がる空乏層が最も内周側のガードリング３６に達すると、そのガードリング３６から周囲のドリフト領域２６に空乏層が広がる。最も内周側のガードリング３６からドリフト領域２６に広がる空乏層が、隣のガードリング３６に達すると、そのガードリング３６から周囲のドリフト領域２６に空乏層が広がる。このように、外周耐圧範囲１４内では、複数のガードリング３６を介して空乏層が外周側に伸びる。このため、外周耐圧範囲１４内では、ドリフト領域２６が、半導体基板１８の外周端面１８ｃ近傍まで空乏化される。
以上に説明したように、ゲート電極３０の電位を閾値よりも低い電位に低下させると、チャネルが消失するとともに、ドリフト領域２６が広い範囲で空乏化される。空乏層によって、ボディ領域２４がバッファ領域２７から分離される。このため、ゲート電極３０の電位を閾値よりも低い電位に低下させると、ＩＧＢＴ１０に流れる電流が停止する。すなわち、ＩＧＢＴ１０がオフする。
図４の等電位線９２は、ＩＧＢＴ１０がオフしている状態におけるドリフト領域２６内の電位分布を示している。図４に示す範囲において、ドリフト領域２６は全体が空乏化されている。また、周辺ｐ型領域２９とボディ領域２４は、その下端部の近傍で部分的に空乏化されているが、大部分が非空乏化領域となっている。
図４に示すように、第１素子範囲１１及び第２素子範囲１２では、トレンチ４０がボディ領域２４の下端よりも下側に突出しているので、トレンチ４０の下部ではボディ領域２４の下部よりも等電位線９２が下側にシフトしている。但し、ボディ領域２４の電位がゲート電極３０の電位と略等しく、かつ、ボディ領域２４の下端とゲート電極３０の下端との間で深さの差が小さいので、ボディ領域２４の下部とゲート電極３０の下部とで等電位線９２の深さの差はそれほど大きくない。
囲繞範囲１３では、周辺ｐ型領域２９がトレンチ４０の下端よりも下側の深さまで広がっている。このため、周辺ｐ型領域２９の下部（すなわち、囲繞範囲１３内）では、第１素子範囲１１内及び第２素子範囲１２内よりも等電位線９２が下側にシフトしている。このように等電位線９２が分布すると、囲繞範囲１３に近い位置に配置されているトレンチ４０の下端において電界が緩和される。このＩＧＢＴ１０では、囲繞範囲１３内及びその周辺において電界集中が抑制される。したがって、このＩＧＢＴ１０は、高い耐圧を有する。
また、図３に示す断面においては、トレンチ４０のｘ方向の端部が周辺ｐ型領域２９に覆われている。周辺ｐ型領域２９のｐ型不純物濃度は、トレンチ４０のｘ方向の端部を覆っている部分が完全には空乏化しない程度に高い濃度（少なくとも、ボディ領域２４の低濃度領域２４ｂよりも高い濃度）に調整されている。したがって、ＩＧＢＴ１０がオフしていても、トレンチ４０のｘ方向の端部が空乏化していない周辺ｐ型領域２９に覆われている。このため、トレンチ４０のｘ方向の端部に電界が加わり難い。したがって、トレンチ４０のｘ方向の端部においても電界集中が抑制される。したがって、このＩＧＢＴ１０はより高い耐圧を有する。
ＩＧＢＴ１０がオフしている状態から再度、ゲート電極３０の電位が閾値よりも高い電位に引き上げられると、ボディ領域２４にチャネルが形成され、ドリフト領域２６の電位が低下する。すると、オーミック金属層５１からコンタクトホール６２ａを介してボディ領域２４に正孔が供給される。これによって、ボディ領域２４とドリフト領域２６の界面のｐｎ接合２５ａから伸びていた空乏層が収縮して消滅する。このため、ドリフト領域２６内を電子及び正孔が流れることが可能となり、ＩＧＢＴ１０がオンする。
また、ドリフト領域２６の電位が低下すると、オーミック金属層５１から幅広コンタクトホール６２ｂを介して周辺ｐ型領域２９に正孔が供給される。これによって、周辺ｐ型領域２９とドリフト領域２６の界面のｐｎ接合２５ｂから伸びていた空乏層が収縮して消滅する。このため、周辺ｐ型領域２９の下部のドリフト領域２６でも電子及び正孔が流れることが可能となる。これによって、ドリフト領域２６内における電子及び正孔が流れることが可能な領域の幅が広くなり、ドリフト領域２６の抵抗が小さくなる。周辺ｐ型領域２９がその上部のオーミック金属層５１に直接接続されているので、ＩＧＢＴ１０がオンすると短時間で周辺ｐ型領域２９に正孔が供給される。このため、このＩＧＢＴ１０がオンしてから短時間でドリフト領域２６の抵抗が減少する。したがって、このＩＧＢＴ１０では、損失が生じ難い。
また、ＩＧＢＴ１０がオンとオフを繰り返すことで、半導体基板１８の温度が繰り返し変化する。このため、半導体基板１８の上部のオーミック金属層５１、表面金属層５２及び絶縁保護膜６０の温度が繰り返し変化する。
オーミック金属層５１が表面金属層５２と接触している範囲（すなわち、第１素子範囲１１と囲繞範囲１３の内周側）では、オーミック金属層５１が表面金属層５２と共に熱膨張する。上述したように、表面金属層５２（すなわち、ニッケル）の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりも小さい。このため、この範囲では、オーミック金属層５１の熱膨張が抑制される。第１素子範囲１１内では、表面金属層５２がオーミック金属層５１の上面の各凹部５１ａ内に充填されているので、オーミック金属層５１が表面金属層５２によって強く拘束される。このため、第１素子範囲１１内では、オーミック金属層の熱膨張量が小さい。他方、囲繞範囲１３内（すなわち、幅が広い凹部５１ｂ内）では、オーミック金属層５１の上面（すなわち、凹部５１ｂの底面）が平坦である。このように幅が広い範囲でオーミック金属層５１の上面が平坦であり、その平坦な上面に表面金属層５２が接しているので、凹部５１ｂ内では、表面金属層５２によるオーミック金属層５１に対する拘束力が弱い。したがって、この範囲では、第１素子範囲１１内よりも、オーミック金属層５１の熱膨張量が大きい。
オーミック金属層５１が絶縁保護膜６０と接触している範囲（すなわち、囲繞範囲１３の外周側、第２素子範囲１２及び外周耐圧範囲１４）では、オーミック金属層５１が絶縁保護膜６０と共に熱膨張する。上述したように、絶縁保護膜６０（すなわち、ポリイミド）の線膨張係数は、オーミック金属層５１（すなわち、ＡｌＳｉ）の線膨張係数よりもわずかに大きい。このため、この範囲では、オーミック金属層５１の熱膨張量が図２に示す範囲内で最も大きい。
上述したように、実施例１のＩＧＢＴ１０では、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）が、囲繞範囲１３内（すなわち、平坦なオーミック金属層５１上）に配置されている。このため、オーミック金属層５１の熱膨張量が比較的大きい範囲（囲繞範囲１３の内周側）と、オーミック金属層５１の熱膨張量が最も大きい範囲（囲繞範囲１３の外周側）とが隣接している。このため、絶縁保護膜６０の内周側の端部６０ａの周辺において、オーミック金属層５１の熱膨張量の差がそれほど大きくない。このため、端部６０ａの下部においてオーミック金属層５１に極端に大きい応力が生じ難い。したがって、端部６０ａの下部において、オーミック金属層５１にクラックが生じることが抑制される。実施例１のＩＧＢＴ１０は、高い信頼性を有している。
なお、実施例１のＩＧＢＴ１０では、表面金属層５２は、ステンシルマスク（半導体基板１８とは別体として用意されたマスクプレート）を介したスパッタリング（以下、マスクスパッタリングという）によって形成される。マスクスパッタリングは精度がそれほど高くないため、図２に示す表面金属層５２の外周側の端部５２ｂの位置のばらつきは大きい。表面金属層５２の外周側の端部５２ｂが、オーミック金属層５１の外周側の端部５２ｃよりも外周側に突出すると、外周耐圧範囲１４内のドリフト領域２６内の電位分布が乱れて、ＩＧＢＴ１０の耐圧が低下する。また、表面金属層５２の外周側の端部５２ｂが、絶縁保護膜６０の内周側の端部６０ａよりも内周側に位置すると、オーミック金属層５１が露出するため、信頼性が低下する。したがって、オーミック金属層５１の外周側の端部５２ｃと絶縁保護膜６０の内周側の端部６０ａの間の間隔を広く設け、その間隔の中に表面金属層５２の外周側の端部５２ｂを配置することが好ましい。この場合、オーミック金属層５１の外周側の端部５２ｃと囲繞範囲１３の間に第２素子範囲１２（すなわち、スイッチング素子として動作する範囲）を設けることで、半導体基板１８を有効に利用することができ、ＩＧＢＴ１０の電流容量を大きくすることができる。
また、実施例１のＩＧＢＴ１０のように、囲繞範囲１３においてトレンチを無くすことで、ゲート容量（ゲート‐エミッタ間容量及びゲートコレクタ間容量）が小さくなる。これにより、ＩＧＢＴ１０のスイッチング速度を向上させることができる。
また、実施例１のＩＧＢＴ１０のように絶縁保護膜６０の内周側の端部６０ａの下部でオーミック金属層５１を半導体基板１８に接触させる構成では、図１０のように絶縁保護膜１６０の内周側の端部１６０ａの下部で金属層１５１を層間絶縁膜１６２に接触させる構成よりも、オーミック金属層５１に生じる応力を低減することができる。
実施例２のＩＧＢＴでは、図５に示すように、半導体基板１８の上面１８ａに、ｙ方向に伸びる複数のトレンチ４１が形成されている。トレンチ４１は、第１素子範囲１１内と第２素子範囲１２内に設けられており、囲繞範囲１３内には設けられていない。
第１素子範囲１１内において、ｙ方向に平行に伸びる複数のトレンチ４１が設けられている。トレンチ４０とトレンチ４１は互いに繋がっている。すなわち、トレンチ４０とトレンチ４１によって、格子状に伸びるトレンチ（以下、格子状トレンチという）が構成されている。格子状トレンチによって、第１素子範囲１１内の半導体領域が矩形の領域に区画されている。以下では、格子状トレンチによって囲まれた矩形の半導体領域を、セル領域４３という。第２素子範囲１２内にも、ｙ方向に平行に伸びる複数のトレンチ４１が設けられている。第２素子範囲１２内でも、トレンチ４０とトレンチ４１が互いに繋がることで格子状トレンチが構成されている。第２素子範囲１２内にも、格子状トレンチによって区画されたセル領域４３が設けられている。トレンチ４１が設けられている点を除いて、実施例２のＩＧＢＴの構造は、実施例１のＩＧＢＴ１０の構造と等しい。
図５のＡ−Ａ線（ｙ方向にトレンチ４０を横断する位置）における断面は、図２示す断面（実施例１）と等しい。また、図５のＣ−Ｃ線（ｙ方向にトレンチ４１を縦断する位置）における断面は、図３に示す断面と等しい。すなわち、各トレンチ４１のｙ方向の端部が、周辺ｐ型領域２９によって覆われている。したがって、Ａ−Ａ線及びＣ−Ｃ線の位置でも、実施例１と同様にして電界集中が抑制される。また、図５のＢ−Ｂ線（ｘ方向にトレンチ４１を横断する位置）における断面は、図２に示す断面とほぼ等しい。また、図５のＤ−Ｄ線（ｘ方向にトレンチ４０を縦断する位置）における断面は、図３に示す断面と等しい。したがって、Ｂ−Ｂ線及びＤ−Ｄ線の位置でも、実施例１と同様にして電界集中が抑制される。また、実施例２でも、絶縁保護膜６０の内周側の端部６０ａが、幅が広い凹部５１ｂ内に位置しているので、実施例１と同様にしてオーミック金属層５１のクラックが抑制される。また、実施例２でも、幅広コンタクトホール６２ｂを介して周辺ｐ型領域２９がオーミック金属層５１に接続されているので、ＩＧＢＴがオンしたときに短時間でドリフト領域２６の抵抗が低下する。
なお、上述した実施例２において、トレンチ４１がｙ方向に直線状に伸びていた。しかしながら、図６に示すように、トレンチ４１がｙ方向に互い違いに伸びていてもよい。
また、上述した実施例１、２では、図２のように囲繞範囲１３に最も近いトレンチ４０ａ、４０ｂが周辺ｐ型領域２９によって覆われていた。しかしながら、図７に示すように、囲繞範囲１３に最も近いトレンチ４０ａ、４０ｂが周辺ｐ型領域２９によって覆われていなくてもよい。なお、図７においては、耐圧を確保するために、周辺ｐ型領域２９（すなわち、ボディ領域２４の下端よりも深くまで伸びているｐ型領域）が囲繞範囲１３に最も近いトレンチ４０ａ、４０ｂのなるべく近くに配置されることが好ましい。例えば、周辺ｐ型領域２９とトレンチ４０ａ（またはトレンチ４０ｂ）の間の間隔を、上述したピッチＰ１よりも小さくすることが好ましい。
なお、上述した実施例１、２では、表面金属層５２をマスクスパッタリングによって形成した。しかしながら、表面金属層５２をメッキによって形成してもよい。この場合、図８に示すように、表面金属層５２の外周側の端部５２ｂが、絶縁保護膜６０上に乗り上げず、絶縁保護膜６０の内周側の端部６０ａ（すなわち、開口８０の側面）と接触する。この構成でも、上述した実施例と同様の効果を得ることができる。
また、上述した実施例１、２では、ＩＧＢＴについて説明したが、本明細書に開示の技術をＭＯＳＦＥＴ等の他のスイッチング素子に適用してもよい。実施例のコレクタ領域２８に代えて下部電極５４にオーミック接触するｎ型領域（ドレイン領域）を設けることで、ｎチャネル型のＭＯＳＦＥＴを得ることができる。また、ｎチャネル型のＭＯＳＦＥＴにおいてｎ型領域とｐ型領域を反転させることで、ｐチャネル型のＭＯＳＦＥＴを得ることができる。
上述した実施例の構成要素と請求項の構成要素の関係について説明する。実施例のオーミック金属層５１は、請求項の第１金属層の一例である。実施例の表面金属層５２は、請求項の第２金属層の一例である。実施例のエミッタ領域２２は、請求項の第１領域の一例である。実施例のドリフト領域２６は請求項の第２領域の一例である。実施例の周辺ｐ型領域２９は、請求項の周辺第２導電型領域の一例である。実施例の囲繞範囲１３のうちの第１素子範囲１１に対してｙ方向において隣接する部分は、請求項の無効範囲の一例である。実施例のトレンチ４０は、請求項の第１トレンチの一例である。実施例のトレンチ４１（より詳細には、トレンチ４１のうちのトレンチ４０から囲繞範囲１３に向かって伸びている部分）は、請求項の第２トレンチの一例である。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の構成では、半導体基板の上面に、無効範囲の最も近くに位置する第１トレンチから無効範囲に向かって伸びる複数の第２トレンチが設けられている。各第２トレンチの無効範囲側の端面が、周辺第２導電型領域に覆われている。
この構成によれば、第２トレンチと第１トレンチによって複雑な形状のトレンチを構成することができる。また、この構成では、第２トレンチの無効範囲側の端面が周辺第２導電型領域に覆われているので、この端面周辺における電界集中を抑制することができる。
本明細書が開示する一例の構成では、周辺第２導電型領域の第２導電型不純物濃度が、ボディ領域の第１領域の下側に位置する部分の第２導電型不純物濃度よりも高い。
この構成によれば、周辺第２導電型領域が空乏化され難いので、無効範囲近傍のトレンチの周辺における電界集中をより効果的に抑制することができる。
本明細書が開示する一例の構成では、半導体基板が、第１素子範囲と無効範囲を含む範囲の周囲を囲む外周耐圧範囲を有していてもよい。外周耐圧範囲内に、半導体基板の上面に露出しており、第１素子範囲と無効範囲を含む範囲を囲んでおり、第１金属層から電気的に分離されている第２導電型のガードリングが設けられている。
この構成によれば、スイッチング素子の耐圧をより向上させることができる。
本明細書が開示する一例の構成では、半導体基板が、無効範囲と外周耐圧範囲の間に配置されている第２素子範囲を有している。第２素子範囲内の半導体基板の上面に、複数の第１トレンチが、第２方向に間隔を開けて設けられている。第２素子範囲内では、半導体基板の上面を覆っている部分の層間絶縁膜にコンタクトホールが設けられている。第１金属層が、第２素子範囲内のコンタクトホール内で半導体基板の上面に接している。絶縁保護膜が、第２素子範囲内の第１金属層を覆っている。第２金属層が、開口内の第１金属層上から絶縁保護膜上に跨って配置されている。第２金属層の外周側端部が、第１金属層の外周側端部よりも内周側に位置している。第２素子範囲内の第１トレンチによって挟まれている各半導体領域が、第１領域とボディ領域を有している。
スイッチング素子の信頼性の確保のために、絶縁保護膜の内周側端部と第１金属層の外周側端部の間に間隔を設け、その間隔の中に第２金属層の外周側端部を配置することが好ましい。この間隔部分に第２素子範囲（スイッチング素子として機能する範囲）を設けることで、スイッチング素子の電流容量を増加させることができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１１ ：第１素子範囲
１２ ：第２素子範囲
１３ ：囲繞範囲
１４ ：外周耐圧範囲
１８ ：半導体基板
２２ ：エミッタ領域
２４ ：ボディ領域
２６ ：ドリフト領域
２７ ：バッファ領域
２８ ：コレクタ領域
２９ ：周辺ｐ型領域
３０ ：ゲート電極
３２ ：ゲート絶縁膜
３４ ：終端領域
３６ ：ガードリング
４０ ：トレンチ
５１ ：オーミック金属層
５２ ：表面金属層
５４ ：下部電極
５５ ：はんだ層
６０ ：絶縁保護膜
６２ ：層間絶縁膜

Claims (2)

  1. 半導体基板とゲート絶縁膜とゲート電極と層間絶縁膜と第１金属層と第２金属層と絶縁保護膜を備えているスイッチング素子であり、
    前記半導体基板が、第１素子範囲と、無効範囲を有しており、
    前記第１素子範囲内の前記半導体基板の上面に、第１方向に沿って伸びる複数の第１トレンチが、前記第１方向に直交する第２方向に間隔を開けて設けられており、
    前記無効範囲が、前記第２方向において前記第１素子範囲に隣接しており、
    前記無効範囲内の前記上面に、前記第１トレンチが設けられておらず、
    前記ゲート絶縁膜が、前記第１トレンチの内面を覆っており、
    前記ゲート電極が、前記第１トレンチの内部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、
    前記層間絶縁膜が、前記上面と前記ゲート電極を覆っており、
    前記第１素子範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられており、
    前記無効範囲内では、前記上面を覆っている部分の前記層間絶縁膜に、前記第２方向における幅が前記複数の第１トレンチの前記第２方向におけるピッチよりも広い幅広コンタクトホールが設けられており、
    前記第１金属層が、前記層間絶縁膜を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されており、前記コンタクトホール及び前記幅広コンタクトホール内で前記半導体基板に接しており、
    前記第１金属層の表面には、前記コンタクトホールの上部に第１凹部が設けられているとともに前記幅広コンタクトホールの上部に第２凹部が設けられており、
    前記絶縁保護膜が、前記第２凹部の底面の外周側の部分を覆っており、
    前記絶縁保護膜には、前記第１素子範囲を含む前記第１素子範囲よりも広い範囲に開口が設けられており、前記開口の側面が前記第２凹部内に配置されており、
    前記第２金属層が、前記開口内において前記第１金属層の前記表面に接しているとともに前記開口の前記側面に接しており、前記第１金属層よりも小さい線膨張係数を有しており、
    前記第１素子範囲内の前記第１トレンチによって挟まれている各半導体領域が、
    前記コンタクトホール内の前記第１金属層に接しており、前記ゲート絶縁膜に接している第１導電型の第１領域と、
    前記コンタクトホール内の前記第１金属層に接しており、前記第１領域の下側で前記ゲート絶縁膜に接している第２導電型のボディ領域、
    を備えており、
    前記無効範囲内の半導体領域が、前記幅広コンタクトホール内の前記第１金属層に接しており、前記上面から前記第１トレンチの下端よりも深い位置まで伸びている第２導電型の周辺第２導電型領域を備えており、
    前記半導体基板が、前記ボディ領域の下部と前記周辺第２導電型領域の下部に跨って配置されており、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、かつ、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域を備えており、
    前記上面に、前記無効範囲の最も近くに位置する前記第１トレンチから前記無効範囲に向かって伸びる複数の第２トレンチが設けられており、
    前記各第２トレンチの前記無効範囲側の端面が、前記周辺第２導電型領域に覆われている、
    スイッチング素子。
  2. 半導体基板とゲート絶縁膜とゲート電極と層間絶縁膜と第１金属層と第２金属層と絶縁保護膜を備えているスイッチング素子であり、
    前記半導体基板が、第１素子範囲と、無効範囲を有しており、
    前記第１素子範囲内の前記半導体基板の上面に、第１方向に沿って伸びる複数の第１トレンチが、前記第１方向に直交する第２方向に間隔を開けて設けられており、
    前記無効範囲が、前記第２方向において前記第１素子範囲に隣接しており、
    前記無効範囲内の前記上面に、前記第１トレンチが設けられておらず、
    前記ゲート絶縁膜が、前記第１トレンチの内面を覆っており、
    前記ゲート電極が、前記第１トレンチの内部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されており、
    前記層間絶縁膜が、前記上面と前記ゲート電極を覆っており、
    前記第１素子範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられており、
    前記無効範囲内では、前記上面を覆っている部分の前記層間絶縁膜に、前記第２方向における幅が前記複数の第１トレンチの前記第２方向におけるピッチよりも広い幅広コンタクトホールが設けられており、
    前記第１金属層が、前記層間絶縁膜を覆っており、前記層間絶縁膜によって前記ゲート電極から絶縁されており、前記コンタクトホール及び前記幅広コンタクトホール内で前記半導体基板に接しており、
    前記第１金属層の表面には、前記コンタクトホールの上部に第１凹部が設けられているとともに前記幅広コンタクトホールの上部に第２凹部が設けられており、
    前記絶縁保護膜が、前記第２凹部の底面の外周側の部分を覆っており、
    前記絶縁保護膜には、前記第１素子範囲を含む前記第１素子範囲よりも広い範囲に開口が設けられており、前記開口の側面が前記第２凹部内に配置されており、
    前記第２金属層が、前記開口内において前記第１金属層の前記表面に接しているとともに前記開口の前記側面に接しており、前記第１金属層よりも小さい線膨張係数を有しており、
    前記第１素子範囲内の前記第１トレンチによって挟まれている各半導体領域が、
    前記コンタクトホール内の前記第１金属層に接しており、前記ゲート絶縁膜に接している第１導電型の第１領域と、
    前記コンタクトホール内の前記第１金属層に接しており、前記第１領域の下側で前記ゲート絶縁膜に接している第２導電型のボディ領域、
    を備えており、
    前記無効範囲内の半導体領域が、前記幅広コンタクトホール内の前記第１金属層に接しており、前記上面から前記第１トレンチの下端よりも深い位置まで伸びている第２導電型の周辺第２導電型領域を備えており、
    前記半導体基板が、前記ボディ領域の下部と前記周辺第２導電型領域の下部に跨って配置されており、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、かつ、前記ボディ領域によって前記第１領域から分離されている第１導電型の第２領域を備えており、
    前記半導体基板が、前記第１素子範囲と前記無効範囲を含む範囲の周囲を囲む外周耐圧範囲を有しており、
    前記外周耐圧範囲内に、前記上面に露出しており、前記第１素子範囲と前記無効範囲を含む前記範囲を囲んでおり、前記第１金属層から電気的に分離されている第２導電型のガードリングが設けられており、
    前記半導体基板が、前記無効範囲と前記外周耐圧範囲の間に配置されている第２素子範囲を有しており、
    前記第２素子範囲内の前記上面に、複数の前記第１トレンチが、前記第２方向に間隔を開けて設けられており、
    前記第２素子範囲内では、前記上面を覆っている部分の前記層間絶縁膜にコンタクトホールが設けられており、
    前記第１金属層が、前記第２素子範囲内の前記コンタクトホール内で前記上面に接しており、
    前記絶縁保護膜が、前記第２素子範囲内の前記第１金属層を覆っており、
    前記第２金属層が、前記開口内の前記第１金属層上から前記絶縁保護膜上に跨って配置されており、
    前記第２金属層の外周側端部が、前記第１金属層の外周側端部よりも内周側に位置しており、
    前記第２素子範囲内の前記第１トレンチによって挟まれている各半導体領域が、前記第１領域と前記ボディ領域を有している、
    スイッチング素子。
JP2016046134A 2016-03-09 2016-03-09 スイッチング素子 Active JP6460016B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016046134A JP6460016B2 (ja) 2016-03-09 2016-03-09 スイッチング素子
US15/425,714 US9768287B1 (en) 2016-03-09 2017-02-06 Switching device
DE102017104716.6A DE102017104716B4 (de) 2016-03-09 2017-03-07 Schaltvorrichtung
CN201710138551.8A CN107180863B (zh) 2016-03-09 2017-03-09 开关元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016046134A JP6460016B2 (ja) 2016-03-09 2016-03-09 スイッチング素子

Publications (2)

Publication Number Publication Date
JP2017162993A JP2017162993A (ja) 2017-09-14
JP6460016B2 true JP6460016B2 (ja) 2019-01-30

Family

ID=59700511

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016046134A Active JP6460016B2 (ja) 2016-03-09 2016-03-09 スイッチング素子

Country Status (4)

Country Link
US (1) US9768287B1 (ja)
JP (1) JP6460016B2 (ja)
CN (1) CN107180863B (ja)
DE (1) DE102017104716B4 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6299789B2 (ja) * 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
JP6897141B2 (ja) * 2017-02-15 2021-06-30 株式会社デンソー 半導体装置とその製造方法
JP7073695B2 (ja) * 2017-12-06 2022-05-24 株式会社デンソー 半導体装置
JP7013898B2 (ja) * 2018-01-31 2022-02-01 株式会社デンソー スイッチング素子の製造方法
CN109713037B (zh) * 2018-12-29 2021-11-23 安建科技(深圳)有限公司 一种绝缘栅双极性晶体管器件及其制备方法
CN214848639U (zh) * 2021-05-26 2021-11-23 珠海格力电器股份有限公司 半导体器件的元胞结构及半导体器件
CN116799042A (zh) * 2022-03-17 2023-09-22 华为数字能源技术有限公司 芯片和电子设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745557B1 (ko) 1999-02-17 2007-08-02 가부시키가이샤 히타치세이사쿠쇼 Ｉｇｂｔ 및 전력변환 장치
JP2001358338A (ja) * 2000-06-14 2001-12-26 Fuji Electric Co Ltd トレンチゲート型半導体装置
JP2005116963A (ja) 2003-10-10 2005-04-28 Denso Corp 半導体装置
US7239016B2 (en) 2003-10-09 2007-07-03 Denso Corporation Semiconductor device having heat radiation plate and bonding member
JP4829473B2 (ja) * 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
JP2009111188A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体装置
JP4544313B2 (ja) * 2008-02-19 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔとその製造方法
TW201015718A (en) * 2008-10-03 2010-04-16 Sanyo Electric Co Semiconductor device and method for manufacturing the same
JP5350878B2 (ja) * 2009-05-12 2013-11-27 新電元工業株式会社 トレンチゲートパワー半導体装置及びその製造方法
JP5136578B2 (ja) 2010-03-09 2013-02-06 トヨタ自動車株式会社 半導体装置
JP5605095B2 (ja) * 2010-08-31 2014-10-15 三菱電機株式会社 半導体装置
JP5648658B2 (ja) * 2012-08-02 2015-01-07 トヨタ自動車株式会社 半導体装置の製造方法
JP2014038963A (ja) 2012-08-17 2014-02-27 Rohm Co Ltd 半導体装置
CN105556661B (zh) * 2013-09-19 2018-07-24 三菱电机株式会社 半导体装置
JP6264334B2 (ja) 2015-07-21 2018-01-24 トヨタ自動車株式会社 半導体装置

Also Published As

Publication number Publication date
US20170263739A1 (en) 2017-09-14
DE102017104716B4 (de) 2020-06-18
JP2017162993A (ja) 2017-09-14
CN107180863A (zh) 2017-09-19
US9768287B1 (en) 2017-09-19
DE102017104716A1 (de) 2017-09-14
CN107180863B (zh) 2020-08-11

Similar Documents

Publication Publication Date Title
JP6460016B2 (ja) スイッチング素子
JP6588363B2 (ja) スイッチング素子
JP6299789B2 (ja) スイッチング素子
JP6022774B2 (ja) 半導体装置
JP6637012B2 (ja) 半導体装置
JP5701913B2 (ja) 半導体装置
JP2009117634A (ja) 半導体装置
JP6278048B2 (ja) 半導体装置
JP5605230B2 (ja) 半導体装置
JP2006269633A (ja) 電力用半導体装置
JP5694285B2 (ja) 半導体装置
JP7188230B2 (ja) 半導体装置
JP6428503B2 (ja) 半導体装置
JP7147510B2 (ja) スイッチング素子
JP6179468B2 (ja) 半導体装置
JP2014160779A (ja) 半導体装置
JP2013105932A (ja) 半導体装置
JP6852541B2 (ja) 半導体装置
JP6825298B2 (ja) 半導体装置
JP2021005692A (ja) 半導体装置
JP7263978B2 (ja) 半導体装置
JP5884772B2 (ja) 半導体装置
JP2020120022A (ja) 半導体装置
JP2024081939A (ja) スイッチング素子
TW201919246A (zh) 寬帶隙半導體裝置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181029

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20181105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181217

R151 Written notification of patent or utility model registration

Ref document number: 6460016

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250