JP7263978B2 - 半導体装置 - Google Patents

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１に開示の半導体装置は、素子領域と、素子領域の周囲に配置された外周領域を有する半導体基板を備えている。この半導体装置は、素子領域内の半導体基板の上面に設けられた複数のトレンチと、各トレンチの内面を覆うゲート絶縁膜と、各トレンチ内に配置されたゲート電極と、素子領域内において半導体基板の上面に接している上部電極と、半導体基板の下面に接している下部電極を有している。素子領域は、ｎ型のエミッタ領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型のコレクタ領域を有している。外周領域には、素子領域内のドリフト領域と繋がる外周ドリフト領域が設けられている。

特開２０１７－０２８０６９号公報

ゲート電極にゲート閾値以上の電位を印加すると、ゲート絶縁膜に接する範囲のボディ領域にチャネルが形成される。すると、上部電極からエミッタ領域、チャネル、ドリフト領域及びコレクタ領域を経由して、下部電極に向かって電子が流れる。これにより、半導体装置がオンする。半導体装置がオンしているときには、コレクタ領域からドリフト領域内にホールが供給され、ドリフト領域内にホールが蓄積する。

半導体装置がオフするときには、ドリフト領域内に蓄積されたホールが、上部電極に向かって流れる。このとき、外周領域のドリフト領域内に蓄積されたホールは、素子領域内のボディ領域の端部（すなわち、ボディ領域のうちの外周領域近傍の部分）を通って上部電極へ流れようとする。このため、外周領域近傍の素子領域（以下、周辺部という。）では、素子領域の中央部に比べて、上部電極へ流れるホールの密度が高い。その結果、周辺部においてアバランシェ降伏が生じ易い。周辺部は中央部よりもホールが流れることが可能な領域が狭いので、周辺部でアバランシェ降伏が生じると、周辺部の温度が高くなり易い。このため、周辺部でアバランシェ降伏が生じると、アバランシェ耐量が低い。本明細書では、周辺部に加わる負荷を低減し、アバランシェ耐量を向上させる技術を提案する。

本明細書が開示する半導体装置は、半導体基板と、上部電極と、下部電極と、複数のトレンチと、ゲート絶縁膜と、ゲート電極を備えている。前記半導体基板は、素子領域と、前記素子領域の周囲に配置された外周領域とを有している。前記上部電極は、前記素子領域内において前記半導体基板の前記上面に接している。前記下部電極は、前記半導体基板の下面に接している。前記複数のトレンチは、前記素子領域内の前記半導体基板の前記上面に設けられている。前記ゲート絶縁膜は、前記各トレンチの内面を覆っている。前記ゲート電極は、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記素子領域が、エミッタ領域と、ボディ領域と、ドリフト領域と、コレクタ領域を有している。前記エミッタ領域は、前記上部電極に接しており、前記ゲート絶縁膜に接しているｎ型領域である。前記ボディ領域は、前記上部電極に接しており、前記エミッタ領域の下側で前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型領域である。前記コレクタ領域は、前記下部電極に接しており、前記ドリフト領域によって前記ボディ領域から分離されているｐ型領域である。前記外周領域が、前記ドリフト領域と繋がる外周ドリフト領域を有している。前記素子領域が、第１素子領域と、前記第１素子領域の周囲に配置されており、前記外周領域に隣接する第２素子領域と、を有している。前記第２素子領域内の前記ドリフト領域内に、その周囲の前記ドリフト領域よりも結晶欠陥密度が高いライフタイム制御領域が設けられている。前記第１素子領域内の前記ドリフト領域内に、前記ライフタイム制御領域が設けられていない。

上記の半導体装置は、外周領域に隣接する第２素子領域（すなわち、周辺部）内のドリフト領域内に、ライフタイム制御領域が設けられている。ライフタイム制御領域は、ホールの再結合中心として機能する。このため、第２素子領域内のドリフト領域では、ホールのライフタイムが短い。したがって、半導体装置がオンしているときに、第２素子領域（すなわち、外周領域近傍の素子領域）にホールが過剰に蓄積されることが抑制される。このため、半導体装置がオフするときに、第２素子領域を通って上部電極へ流れるホールの密度が低くなる。その結果、第２素子領域で、アバランシェ降伏が生じ難い。第１素子領域内のドリフト領域には、ライフタイム制御領域が設けられていない。このため、この半導体装置では、第１素子領域（すなわち、中央部）で第２素子領域よりもアバランシェ降伏が生じやすい。第１素子領域では、ホールが流れることが可能な領域が広い。したがって、中央部でアバランシェ降伏が生じると、中央部の温度が高くなり難い。このため、上記の半導体装置は、アバランシェ耐量が高い。

実施例１の半導体装置の平面図。 図１のＩＩ－ＩＩ線における断面図。 実施例２の半導体装置の断面図（図２に対応する図）。 実施例３の半導体装置の断面図（図２に対応する図）。

（実施例１）
図１及び図２は、実施例１の半導体装置１０を示している。半導体装置１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、半導体基板１２を有している。半導体基板１２は、例えば、ＳｉやＳｉＣといった半導体材料により構成されている。図１に示すように、半導体基板１２は、素子領域１４と外周領域１６を有している。素子領域１４は、半導体基板１２の中央部に配置されている。外周領域１６は、素子領域１４の周囲に配置されている。素子領域１４は、ＩＧＢＴ構造が形成されている領域である。

図２は、図１のＩＩ－ＩＩ線における断面図である。図２において、左側が半導体基板１２の中央側であり、右側が半導体基板１２の外周端側である。図２に示すように、半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、素子領域１４から外周領域１６の一部に跨る範囲において、半導体基板１２の上面１２ａに接している。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂの略全域を覆っている。

半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、図２の紙面に垂直な方向に互いに平行に伸びている。素子領域１４及び外周領域１６のそれぞれに、複数のトレンチ２２が設けられている。なお、隣接する２つのトレンチ２２が、図示しない位置において接続されていてもよい。すなわち、半導体基板１２を平面視したときに、トレンチ２２が格子状に形成されていてもよい。各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の表面は、層間絶縁膜２８によって覆われている。各ゲート電極２６は、層間絶縁膜２８によって上部電極７０から絶縁されている。

素子領域１４における半導体基板１２の内部には、エミッタ領域３０、ボディ領域３２、ドリフト領域３４、及び、コレクタ領域３６が設けられている。

エミッタ領域３０は、ｎ型領域である。各エミッタ領域３０は、半導体基板１２の上面１２ａに露出しており、上部電極７０にオーミック接触している。各エミッタ領域３０は、ゲート絶縁膜２４に接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各エミッタ領域３０に接している。ボディ領域３２は、２つのエミッタ領域３０に挟まれた範囲から各エミッタ領域３０の下側まで伸びている。ボディ領域３２は、コンタクト領域３２ａとメインボディ領域３２ｂを有している。コンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのエミッタ領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインボディ領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、エミッタ領域３０の下側でゲート絶縁膜２４に接している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってエミッタ領域３０から分離されている。ドリフト領域３４は、トレンチの下端部分において、ゲート絶縁膜２４に接している。

コレクタ領域３６は、ｐ型領域である。コレクタ領域３６は、ドリフト領域３４の下側に配置されている。コレクタ領域３６は、半導体基板１２の下面１２ｂに露出している。コレクタ領域３６は、下部電極７２にオーミック接触している。

外周領域１６における半導体基板１２の内部には、ｎ型領域３１と、耐圧領域４０と、外周ドリフト領域４２が設けられている。ｎ型領域３１は、素子領域１４内のエミッタ領域３０と同様の構成を有している。耐圧領域４０は、ｐ型領域である。耐圧領域４０は、半導体基板１２の上面１２ａからトレンチ２２よりも下側まで伸びている。耐圧領域４０は、ｎ型領域３１と、トレンチ２２を覆うように配置されている。外周ドリフト領域４２は、ｎ型領域である。外周ドリフト領域４２は、耐圧領域４０の下側に配置されている。外周ドリフト領域４２は、トレンチ２２に接していない。外周ドリフト領域４２は、素子領域１４内のドリフト領域３４と繋がっている。外周ドリフト領域４２は、素子領域１４内のドリフト領域３４と略同じｎ型不純物濃度を有している。外周ドリフト領域４２の下側には、コレクタ領域３６が設けられている。

素子領域１４は、第１素子領域１４ａと第２素子領域１４ｂを有している。第１素子領域１４ａは、素子領域１４の中央部に配置されている。第２素子領域１４ｂは、第１素子領域１４ａの周囲（すなわち、第１素子領域１４ａよりも半導体基板１２の外周端側）に配置されており、外周領域１６に隣接している。

第２素子領域１４ｂ内のドリフト領域３４内には、ライフタイム制御領域８０が設けられている。ライフタイム制御領域８０は、その周囲のドリフト領域３４よりも、結晶欠陥密度が高い領域である。ライフタイム制御領域８０は、半導体基板１２の平面方向に層状に分布している。なお、ライフタイム制御領域８０が設けられる深さは特に限定されないが、本実施例では、ライフタイム制御領域８０が、トレンチ２２の下端と、外周領域１６内の耐圧領域４０の下端との間の深さに設けられている。ライフタイム制御領域８０は、半導体基板１２に荷電粒子を注入することで形成される。ライフタイム制御領域８０は、第１素子領域１４ａ内のドリフト領域３４内、及び、外周ドリフト領域４２内には設けられていない。

半導体装置１０の使用時には、下部電極７２に上部電極７０よりも高い電位が印加される。ゲート電極２６にゲート閾値以上の電位（すなわち、ゲート－エミッタ間電位）を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成される。素子領域１４では、チャネルによってエミッタ領域３０とドリフト領域３４が接続される。このため、電子が、上部電極７０からエミッタ領域３０、チャネル、ドリフト領域３４及びコレクタ領域３６を経由して、下部電極７２へ流れる。また、ホールが、コレクタ領域３６からドリフト領域３４に流入する。ドリフト領域３４にホールが流入することで、ドリフト領域３４の抵抗が低下し、電子がドリフト領域３４内を低損失で流れることが可能となる。また、外周領域１６内では、ホールが、コレクタ領域３６から外周ドリフト領域４２に流入する。

その後、ゲート電極２６の電位を低下させると、チャネルが消失し、半導体装置１０がオフする。すると、半導体装置１０がオンしているときにドリフト領域３４内及び外周ドリフト領域４２内に蓄積されたホールが、コンタクト領域３２ａを介して上部電極７０へ排出される。このとき、外周領域１６の外周ドリフト領域４２に蓄積されたホールは、矢印９０に示すように、素子領域１４内のボディ領域３２の端部（すなわち、第２素子領域１４ｂのボディ領域３２）を通って上部電極７０へ流れようとする。また、第２素子領域１４ｂ内のドリフト領域３４内に蓄積されたホールも、矢印９２に示すように、第２素子領域１４ｂのボディ領域３２を通って上部電極７０へ流れる。このため、第２素子領域１４ｂでは、ホールの密度が高くなり易い。しかしながら、本実施例では、第２素子領域１４ｂのドリフト領域３４内に、ライフタイム制御領域８０が設けられている。このため、第２素子領域１４ｂ内では、ホールのライフタイムが短く、半導体装置１０がオンしているときに、第２素子領域１４ｂのドリフト領域３４内にホールが蓄積されることが抑制される。このため、本実施例の半導体装置１０では、半導体装置１０がオフするときに、第２素子領域１４ｂを通って上部電極７０へ流れるホールの密度が低い。その結果、第２素子領域１４ｂでアバランシェ降伏が生じ難い。他方、第１素子領域１４ａ内のドリフト領域３４には、ライフタイム制御領域８０が設けられていない。このため、この半導体装置１０では、第２素子領域１４ｂよりも第１素子領域１４ａでアバランシェ降伏が生じ易い。第１素子領域１４ａ（すなわち、半導体基板１２の中央部）では、ホールが流れることが可能な領域が広い。したがって、第１素子領域１４ａでアバランシェ降伏を生じさせても、第１素子領域１４ａの温度が過度に高くなり難い。このため、本実施例の半導体装置１０は、アバランシェ耐量が高い。

（実施例２）
図３は、実施例２の半導体装置１００を示している。以下では、実施例１と同様の要素には同様の符号を付し、その説明を省略する。実施例２の半導体装置１００は、実施例１の半導体装置１０におけるコレクタ領域３６の構成が異なっている。

図３に示すように、半導体装置１００では、素子領域１４内のコレクタ領域３６が、第１コレクタ領域３６ａと、第２コレクタ領域３６ｂを有している。第１コレクタ領域３６ａは、第１素子領域１４ａ内に配置されている。第２コレクタ領域３６ｂは、第２素子領域１４ｂ内に配置されている。第２コレクタ領域３６ｂのｐ型不純物濃度が、第１コレクタ領域３６ａのｐ型不純物濃度よりも低い。すなわち、本実施例の半導体装置１００では、外周領域１６近傍に位置する第２素子領域１４ｂ内の第２コレクタ領域３６ｂのｐ型不純物濃度が相対的に低くなっている。

本実施例の半導体装置１００は、第２コレクタ領域３６ｂのｐ型不純物濃度が低い。このため、半導体装置１００がオンしているときに、第２コレクタ領域３６ｂからドリフト領域３４内に供給されるホールの量が少ない。その結果、第２素子領域１４ｂでは、半導体基板１２の中央部（すなわち、第１素子領域１４ａ）と比較して、ドリフト領域３４内に蓄積されるホールの量が相対的に少なくなるため、第２素子領域１４ｂでアバランシェ降伏が生じることがより抑制される。したがって、この半導体装置１００では、第１素子領域１４ａでアバランシェ降伏がより生じ易い。このため、半導体装置１００は、アバランシェ耐量が高い。

（実施例３）
図４は、実施例３の半導体装置２００を示している。実施例３の半導体装置２００では、第１素子領域１４ａ内において隣接する２つのトレンチ２２の間隔Ｓ１と、第２素子領域１４ｂ内において隣接する２つのトレンチ２２の間隔Ｓ２とが異なっている。第２素子領域１４ｂ内における間隔Ｓ２は、第１素子領域１４ａ内における間隔Ｓ１よりも広い。なお、半導体基板１２を平面視したときに、トレンチ２２が格子状に設けられている場合には、第２素子領域１４ｂ内の単位格子の面積が、第１素子領域１４ａ内の単位格子の面積よりも大きくなるようにトレンチ２２を設けてもよい。

本実施例の半導体装置２００では、間隔Ｓ２が相対的に広いので、半導体装置２００がオンしているときに、コレクタ領域３６から供給されるホールが上部電極７０へ抜け易い。このため、半導体装置２００がオンしているときに、第２素子領域１４ｂのドリフト領域３４内にホールが蓄積し難い。さらに、半導体装置２００がオフするときに、第２素子領域１４ｂのドリフト領域３４に蓄積されたホールが上部電極７０に向かって流れる領域が広いので、第２素子領域１４ｂを流れるホールの密度が高くなり難い。このため、第２素子領域１４ｂでアバランシェ降伏が生じ難く、アバランシェ耐量を向上させることができる。なお、本実施例の構成は、実施例２の半導体装置１００に採用してもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体装置
１２：半導体基板
１２ａ：上面
１２ｂ：下面
１４：素子領域
１４ａ：第１素子領域
１４ｂ：第２素子領域
１６：外周領域
２２：トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：エミッタ領域
３１：ｎ型領域
３２：ボディ領域
３２ａ：コンタクト領域
３２ｂ：メインボディ領域
３４：ドリフト領域
３６：コレクタ領域
４０：耐圧領域
４２：外周ドリフト領域
７０：上部電極
７２：下部電極
８０：ライフタイム制御領域

Claims (3)

1. 半導体装置であって、
   素子領域と、前記素子領域の周囲に配置された外周領域と、を有する半導体基板と、
   前記素子領域内において前記半導体基板の上面に接している上部電極と、
   前記半導体基板の下面に接している下部電極と、
   前記素子領域内の前記半導体基板の前記上面に設けられている複数のトレンチと、
   前記各トレンチの内面を覆っているゲート絶縁膜と、
   前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
   を備えており、
   前記素子領域が、
   前記上部電極に接しており、前記ゲート絶縁膜に接しているｎ型のエミッタ領域と、
   前記上部電極に接しており、前記エミッタ領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
   前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記エミッタ領域から分離されているｎ型のドリフト領域と、
   前記下部電極に接しており、前記ドリフト領域によって前記ボディ領域から分離されているｐ型のコレクタ領域、
   を有しており、
   前記外周領域が、前記ドリフト領域と繋がるｎ型の外周ドリフト領域を有しており、
   前記素子領域が、第１素子領域と、前記第１素子領域の周囲に配置されており、前記外周領域に隣接する第２素子領域と、を有しており、
   前記コレクタ領域が、前記ドリフト領域及び前記外周ドリフト領域の下側で、前記第１素子領域、前記第２素子領域、及び前記外周領域に跨って分布しており、
   前記第２素子領域内の前記ドリフト領域内に、その周囲の前記ドリフト領域よりも結晶欠陥密度が高いライフタイム制御領域が設けられており、
   前記第１素子領域内の前記ドリフト領域内に、前記ライフタイム制御領域が設けられていない、
   半導体装置。
2. 前記第２素子領域内の前記コレクタ領域のｐ型不純物濃度が、前記第１素子領域内の前記コレクタ領域のｐ型不純物濃度よりも低い、請求項１に記載の半導体装置。
3. 前記第２素子領域内において隣接する２つの前記トレンチの間隔が、前記第１素子領域内において隣接する２つの前記トレンチの間隔よりも広い、請求項１又は２に記載の半導体装置。

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