JP2007312084A - Ａ／ｄ変換器のデータ補正回路 - Google Patents

Abstract

【課題】補正処理に用いる基準電圧がばらついても高精度のＡ／Ｄ変換値を得る。
【解決手段】基準電圧生成回路５で生成された基準電圧Ｖ１、Ｖ２、Ｖ３をＩＣ検査工程で実際に測定し、その実測した基準電圧Ｖ１、Ｖ２、Ｖ３に対応する理想Ａ／Ｄ変換値を求めて基準データＶ1D、Ｖ2D、Ｖ3Dとしてメモリ１４に書き込む。補正制御回路１３は、入力電圧Ｖinがリファレンス電圧Ｖref-、Ｖref+、基準電圧Ｖ１、Ｖ２、Ｖ３の場合に、Ａ／Ｄ変換器４が出力するＡ／Ｄ変換値Ｖref-A、Ｖref+A、Ｖ1A、Ｖ2A、Ｖ3Aを補正データとしてレジスタ１５に書き込み、信号電圧Ｖｓに対しＡ／Ｄ変換器４が出力するＡ／Ｄ変換値を、補正データ、基準データおよび規定値（０００Ｈ、ＦＦＦＨ）を用いて補正する。
【選択図】図１

Description

本発明は、Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正するＡ／Ｄ変換器のデータ補正回路に関する。

パルス位相差符号化回路を用いたＡ／Ｄ変換器が提案されている（特許文献１参照）。このＡ／Ｄ変換器は、複数のゲートがリング状に連結されたパルス周回回路、このパルス周回回路におけるパルス信号の周回回数をカウントするカウンタ、パルス周回回路内におけるパルス信号の周回位置に応じたデータを出力する周回位置検出回路、周回位置検出回路の周回位置データとカウンタのカウントデータとを合成してＡ／Ｄ変換値を得るデータ合成回路、パルス周回回路の周回動作などを制御する制御回路から構成されている。

この方式のＡ／Ｄ変換器は、小型、高分解能であり、フィルタ作用を有するという優れた特徴があるが、その一方でパルス周回回路の温度特性、電圧特性による非直線性誤差が比較的大きく、また温度特性を持っている。これに対して、何点かの基準電圧を生成し、その基準電圧に基づいてＡ／Ｄ変換値の補正処理を行って非直線性誤差を低減する方法が提案されている（特許文献２、３参照）。
特開平５−２５９９０７号公報 特開２００４−２７４１５７号公報 特開２００５−４５５３８号公報

基準電圧は、一般にＩＣチップ内でリファレンス電圧を抵抗分圧することにより作られている。例えば１２ビットのＡ／Ｄ変換器において、リファレンス電圧Ｖrefを抵抗分圧して作った１／２Ｖrefを基準電圧とした場合、上記特許文献２、３に記載のＡ／Ｄ変換器は、その基準電圧のＡ／Ｄ変換値が２０４８（フルスケール４０９５の１／２）になるという前提でＡ／Ｄ変換値の補正処理を行っている。

しかし、ＩＣチップ内での抵抗分圧比は、温度変動による変化や経時変化は小さいものの、抵抗の加工（エッチング）精度に依存するばらつきを持っている。従って、このばらつきを持つ分圧抵抗により得られた基準電圧に基づいて上記Ａ／Ｄ変換値の補正処理を行うと、補正後のＡ／Ｄ変換値にも上記抵抗分圧比のばらつきに応じた変換誤差が現れ、Ａ／Ｄ変換精度が低下してしまう。

この抵抗分圧比のばらつき（誤差）を低減する技術としてトリミングがある。トリミングには、レーザーで抵抗を加工して抵抗比を理想値に近付けるもの、抵抗比を微調整できるように調整用の抵抗を追加した回路とし、メモリ等に調整値を書き込んで抵抗比を理想値に近付けるものなどがある。しかし、トリミングを用いると、加工コストやレイアウトサイズが増大してコストが高くなる。

本発明は上記事情に鑑みてなされたもので、その目的は、補正処理に用いる基準電圧がばらついても高精度のＡ／Ｄ変換値が得られるＡ／Ｄ変換器のデータ補正回路を提供することにある。

請求項１に記載した手段によれば、基準電圧生成回路において第１規定電圧と第２規定電圧との差電圧を抵抗分圧して生成した基準電圧を検査工程で実際に測定し、第１規定電圧を所定の第１規定値に対応させ、第２規定電圧を所定の第２規定値に対応させた場合の上記実測された基準電圧に対応する理想Ａ／Ｄ変換値を求め、それを基準データとして第１記憶手段に記憶する。

データ補正回路は、アナログ信号入力電圧をＡ／Ｄ変換器に入力してＡ／Ｄ変換を行うのに先立って、第１規定電圧、第２規定電圧、基準電圧をそれぞれＡ／Ｄ変換器に入力してＡ／Ｄ変換を行い、Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正データとして第２記憶手段に記憶する。そして、アナログ信号入力電圧をＡ／Ｄ変換器に入力してＡ／Ｄ変換を行ったときに、Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を、第１記憶手段に記憶されている基準データ、第１規定値、第２規定値および第２記憶手段に記憶されている補正データに基づいて補正する。

この補正によれば、Ａ／Ｄ変換器の非直線性誤差を低減できるのみならず、抵抗分圧比のばらつきにより基準電圧に誤差が存在しても、実測した基準電圧に対して理想Ａ／Ｄ変換値が対応付けられるので、その基準電圧を用いて補正したＡ／Ｄ変換値には抵抗分圧比の誤差は含まれず、高精度のＡ／Ｄ変換値が得られる。

請求項２に記載した手段によれば、アナログ信号を入力したときにＡ／Ｄ変換器から出力されるＡ／Ｄ変換値を挟み込むように選択された２つの補正データとこれら２つの補正データにそれぞれ対応する基準データ、第１規定値または第２規定値とに基づいて１次近似演算を行い、上記Ａ／Ｄ変換値を補正する。具体的には、基準点（基準電圧の補正データ，基準電圧の基準データ）、規定点（第１規定電圧の補正データ，第１規定値）、規定点（第２規定電圧の補正データ，第２規定値）のうち選択された２点を結ぶ１次近似直線において、Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値に対応する値を求める。これにより、基準点間、基準点−規定点間ごとに１次補正がなされた高精度のＡ／Ｄ変換値が得られる。

請求項３に記載した手段によれば、アナログ信号を入力したときにＡ／Ｄ変換器から出力されるＡ／Ｄ変換値を挟み込むように選択された３つの補正データとこれら３つの補正データにそれぞれ対応する基準データ、第１規定値または第２規定値とに基づいて２次近似演算を行い、上記Ａ／Ｄ変換値を補正する。具体的には、上記基準点および規定点のうち選択された３点を結ぶ２次近似曲線において、Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値に対応する値を求める。これにより、基準点間、基準点−規定点間ごとに２次補正がなされたより高精度のＡ／Ｄ変換値が得られる。

請求項４に記載した手段によれば、第１規定電圧、第２規定電圧および基準電圧を対象として所定の順序で選択した電圧とアナログ信号入力電圧とを交互にＡ／Ｄ変換器に入力し、第１規定電圧、第２規定電圧および基準電圧をＡ／Ｄ変換器に入力してＡ／Ｄ変換したときにＡ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正データとして第２の記憶手段に記憶する。これにより、Ａ／Ｄ変換の継続実行中に補正データが常に更新されるので、規定電圧の変動により基準電圧が変化しても、第１、第２規定電圧と第１、第２規定値との対応関係の下での基準電圧の正確な補正データが得られ、高精度のＡ／Ｄ変換値が得られる。

請求項５に記載した手段によれば、第１規定電圧と第２規定電圧の差電圧をほぼ等分に分圧してなる１または複数の基準電圧を生成するので、Ａ／Ｄ変換器の入力電圧範囲においてほぼ一定電圧ごとに上記基準点による完全な補正が可能となり、データ補正後のＡ／Ｄ変換値の最大誤差を低減することができる。

請求項６に記載した手段によれば、基準電圧生成回路の動作温度範囲を複数の温度領域に区分し、その各温度領域ごとに求めた代表値としての基準データを第１記憶手段に記憶する。そして、第１記憶手段に記憶されている基準データのうち、温度検出手段により検出された基準電圧生成回路の温度が属する温度領域の基準データを用いてＡ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正する。これにより、基準電圧生成回路において生成される基準電圧が温度に応じて変化する場合であっても、その温度特性まで含めたＡ／Ｄ変換値の補正が可能となる。

請求項７に記載した手段によれば、パルス周回回路におけるゲートの遅延時間がその電源電圧であるＡ／Ｄ変換対象の入力電圧に応じて変化し、その変化を所定のサンプリング時間におけるパルス信号の周回回数およびサンプリング時間終了時におけるパルス信号の周回位置として検出する。そして、周回位置データと周回数データ（カウントデータ）とを合成したデジタルデータをＡ／Ｄ変換値とする。このＡ／Ｄ変換器は、小型、高分解能であり、フィルタ作用を有するという優れた特徴がある。また、ゲートの遅延時間は、電源電圧に対して固有の２次関数特性を有しているが、データ補正回路により補正されるので直線性の高いＡ／Ｄ変換値を得られる。

請求項８に記載した手段によれば、変換制御信号に同期して、所定電圧から一定の傾きで増加または減少するランプ波形電圧が生成され、このランプ波形電圧の生成時に第１信号が出力される。そして、ランプ波形電圧とＡ／Ｄ変換対象の入力電圧とを比較することにより、ランプ波形電圧と入力電圧とが一致した時に第２信号が出力される。

ランプ波形電圧は一定の傾きを有しているので、第１信号と第２信号との時間間隔は、入力電圧の大きさに応じてリニアに変化し、その関係は上記ランプ波形電圧の直線性と同等の直線性を有している。そして、この時間間隔は、パルス周回回路におけるパルスの周回位置データと周回数データ（カウントデータ）として検出され、それらを合成したデジタルデータがＡ／Ｄ変換値となる。本Ａ／Ｄ変換器のパルス周回回路は一定の電源電圧の下で動作するので非直線性誤差は小さく、しかもデータ補正回路によりランプ波形電圧の非直線性まで含めてＡ／Ｄ変換値を補正できるので、優れた直線性を持つ高精度のＡ／Ｄ変換値が得られる。

請求項９に記載した手段によれば、Ａ／Ｄ変換対象の入力電圧が所定の判定しきい値以上である場合には、選択回路により第１レベルシフト回路が選択され、変換対象電圧に対し第１オフセット電圧だけ低電位側にシフトした電圧がＡ／Ｄ変換器に与えられる。一方、変換対象電圧が上記判定しきい値未満である場合には、選択回路により第２レベルシフト回路が選択され、変換対象電圧に対し第２オフセット電圧だけ高電位側にシフトした電圧がＡ／Ｄ変換器に与えられる。Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値は、選択回路の選択状態に応じた補正および基準データと補正データに基づいた補正により最終的なＡ／Ｄ変換値となる。

レベルシフト回路は、一般に、レベル変換回路としての機能とともに、高入力インピーダンス、低出力インピーダンスのインピーダンス変換回路としての機能を持っているので、容量成分（寄生容量やホールドコンデンサ）が存在するＡ／Ｄ変換器の入力を低出力インピーダンスで駆動することができ、Ａ／Ｄ変換器の入力電圧の整定時間を短縮し、上記容量成分に起因する変換誤差を低減することができる。また、入力電圧範囲は、Ａ／Ｄ変換器自体の入力電圧範囲よりも拡大するので、実質的にＡ／Ｄ変換器の分解能を高めたのと同等の効果が得られる。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図７を参照しながら説明する。
図１は、Ａ／Ｄ変換装置の全体構成を示しており、一部の回路部分を除いて機能ブロックにより表している。このＡ／Ｄ変換装置１は、ＭＯＳプロセスにより製造されたワンチップマイクロコンピュータ（半導体集積回路装置）内の周辺回路として構成されており、例えば車両のエンジン制御において各種センサから入力された信号をＡ／Ｄ変換するようになっている。このＩＣは、図示しない電源用ＩＣから電源電圧Ｖddの供給を受けて動作するようになっている。

ＩＣ外部から信号電圧Ｖｓが入力される入力端子２は、選択回路３のスイッチＳＷ１を介してＡ／Ｄ変換器４の入力端子に接続されている。基準電圧生成回路５は、上記電源電圧Ｖddを有する電源線６とグランド電圧ＧＮＤを有する電源線７との間に直列接続された分圧用の抵抗Ｒ１〜Ｒ４から構成されている。本実施形態において、電源電圧Ｖddはリファレンス電圧Ｖref+（第１規定電圧に相当）として用いられており、グランド電圧はリファレンス電圧Ｖref-（第２規定電圧に相当）として用いられている。抵抗Ｒ１〜Ｒ４の抵抗値は全てＲとなるように設計されているが、実際には製造プロセスでの加工（エッチング）精度などに依存するばらつきを持っている。

ＩＣの出力端子８、１２は、それぞれ電源線７、６に接続されており、グランド電圧ＧＮＤ（リファレンス電圧Ｖref-）、電源電圧Ｖdd（リファレンス電圧Ｖref+）を出力するようになっている。また、出力端子９、１０、１１は、それぞれ基準電圧生成回路５の分圧ノードＮ１、Ｎ２、Ｎ３に接続されており、抵抗分圧により生成された基準電圧Ｖ１、Ｖ２、Ｖ３（Ｖ１＜Ｖ２＜３）を出力するようになっている。これらの出力端子８〜１２は、後述するＩＣの検査工程において基準電圧Ｖ１、Ｖ２、Ｖ３を測定するために用いられる。出力端子８〜１２に替えて、ＩＣチップ上のパッドとして形成してもよい。

選択回路３は、上述したスイッチＳＷ１の他に、電源線７、基準電圧生成回路５のノードＮ１、Ｎ２、Ｎ３、電源線６のそれぞれとＡ／Ｄ変換器４の入力端子との間に介在するスイッチＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を有している。これらスイッチＳＷ１〜ＳＷ６は、後述する補正制御回路１３により何れか１つが選択的にオンされるようになっている。

Ａ／Ｄ変換器４は、選択回路３を介して入力された電圧Ｖinをｎビット（例えば１５ビット）の分解能でＡ／Ｄ変換するもので、具体的には図２、図３に示す構成を備えている。また、補正制御回路１３（補正演算手段に相当）は、メモリ１４に記憶されている基準データとレジスタ１５に記憶されている補正データを用いて、Ａ／Ｄ変換器４から入力したＡ／Ｄ変換値を補正するもので、具体的には図４に示す構成を備えている。ここで、メモリ１４は第１記憶手段に相当し例えばＥＥＰＲＯＭなどの不揮発性メモリから構成されており、レジスタ１５は第２記憶手段に相当する。これら基準電圧生成回路５、補正制御回路１３、メモリ１４およびレジスタ１５によりＡ／Ｄ変換器４のデータ補正回路１６が構成されている。

続いて、図２、図３を参照しながらＡ／Ｄ変換器４の構成を説明する。
Ａ／Ｄ変換器４は、図２に示すようにアッテネータ１７、その後に設けられたパルス位相差符号化回路１８および制御回路１９から構成されている。アッテネータ１７は、基準電圧Ｖ２を中心として入力電圧Ｖinの振幅を増減する回路であり、ボルテージフォロアのオペアンプ２０と、オペアンプ２１および抵抗Ｒ５、Ｒ６からなる反転増幅回路２２とから構成されている。

制御回路１９は、図３に示すように、Ａ／Ｄ変換の開始を指示するスタート信号ＡＤstart、クロックＣＬＫ、イネーブル信号ＥＮを入力し、サンプリング時間に同期した信号ＰＡ、ＰＢを生成するものである。３ビットのジョンソンカウンタ２３は、クロックＣＬＫに同期して（Ｑ２，Ｑ１，Ｑ０）＝（０，０，０）、（０，０，１）、（０，１，１）、（１，１，１）、（１，１，０）、（１，０，０）、（０，０，０）の順に出力を変化させるようになっている。

出力Ｑ０、Ｑ１、Ｑ２は、インバータ２４〜２６を介してＡＮＤゲート２７、２８に入力されている。ＡＮＤゲート２８は、Ｑ２・／Ｑ１・／Ｑ０の論理からなる信号ＰＢを出力する。ＡＮＤゲート２７は／Ｑ２・／Ｑ１・Ｑ０の論理信号を出力し、この論理信号がＬレベルからＨレベルに変化すると、Ｄフリップフロップ２９は信号ＰＡをＬレベルからＨレベルに変化させる。

Ｄフリップフロップ３０は、ジョンソンカウンタ２３とＤフリップフロップ２９に対しリセット信号を出力するもので、スタート信号ＡＤstartがＬレベルからＨレベルに変化すると、出力信号Ｐ０がＬレベルからＨレベルに変化する。この出力信号Ｐ０は、ＡＮＤゲート３１、３２を介してジョンソンカウンタ２３とＤフリップフロップ２９の各リセット端子に与えられている。また、上述の信号ＰＢは奇数段のインバータからなる遅延回路３３およびＡＮＤゲート３４を介してＤフリップフロップ３０のリセット端子に与えられている。リセット端子に繋がるＡＮＤゲート３１、３２、３４には、イネーブル信号ＥＮが入力されている。

図２に示すパルス位相差符号化回路１８は、リングディレイライン３５（パルス周回回路に相当）、カウンタ３６、Ｄフリップフロップ３７、パルスセレクタ３８（周回位置検出回路に相当）、エンコーダ３９（周回位置検出回路に相当）および減算回路４０（データ合成回路に相当）から構成されている。

リングディレイライン３５は、奇数（例えば３１）段の反転ゲート３５ａ（その内１つはＮＡＮＤゲート３５ｂ：ゲートに相当）をリング状に接続して構成され、制御回路１９から信号ＰＡが出力されると発振動作（パルス信号の周回動作）を開始するようになっている。反転ゲート３５ａとＮＡＮＤゲート３５ｂには、電源電圧としてアッテネータ１７を介してＡ／Ｄ変換の対象となる電圧Ｖinが与えられている。

カウンタ３６は、リングディレイライン３５内でリング状に伝送されるパルス信号の周回数をカウントする１０ビットカウンタである。Ｄフリップフロップ３７は、信号ＰＢの立ち上がりに同期してカウンタ３６のカウント値を保持するようになっている。

パルスセレクタ３８は、信号ＰＢに立ち上がりが生じた時のリングディレイライン３５内の周回パルス信号の位置を示す信号を出力するようになっている。また、エンコーダ３９は、このパルスセレクタ３８からの出力信号に対応した例えば５ビットのデジタルデータを発生するようになっている。

減算回路４０は、Ｄフリップフロップ３７からのデジタルデータ（カウント値）が上位１０ビット、エンコーダ３９からのデジタルデータが下位５ビットとなるように両デジタルデータを合成する。この場合、リングディレイライン３５が有する反転ゲートの数は３２個ではなく３１個であるため、両デジタルデータを連結したデータは、カウント値が１進むごとにリングディレイライン３５の分解能（反転ゲート３５ａの遅延時間）ｔｄだけの誤差が生じることになる。そこで、両デジタルデータを連結した１５ビットデータに対し、Ｄフリップフロップ３７の出力データをＬＳＢ詰めで桁合わせして減算を行う。これにより、Ａ／Ｄ変換値ＴＤＯが得られる。

図４は、補正制御回路１３の構成を示している。制御ロジック４１は、マルチプレクサ４２、４３、演算器４４およびレジスタ４５の動作を制御して、後述する補正演算を実行するようになっている。マルチプレクサ４２は、Ａ／Ｄ変換器４から出力されたＡ／Ｄ変換値、メモリ１４に記憶された基準データおよびレジスタ１５に記憶された補正データを入力し、１つのデータを選択して演算器４４に対し出力する。マルチプレクサ４３は、レジスタ４５に記憶されたデータ、メモリ１４に記憶された基準データおよびレジスタ１５に記憶された補正データを入力し、１つのデータを選択して演算器４４に対し出力する。演算器４４は、マルチプレクサ４２、４３から入力したデータに対し演算を実行し、その結果をレジスタ４５に記憶させる。補正演算に用いるデータ（Ａ／Ｄ変換値、基準データ、補正データ）は全て１５ビットの分解能を持っており、最終的なＡ／Ｄ変換値は下位３ビットを切り捨てて１２ビットとしている。

次に、本実施形態の作用について図５ないし図７も参照しながら説明する。
図５は、Ａ／Ｄ変換器４によるＡ／Ｄ変換動作の波形図であり、上から順に入力電圧Ｖin、イネーブル信号ＥＮ、スタート信号ＡＤstart、クロックＣＬＫ、信号Ｐ０、信号ＰＡ、信号ＰＢ、Ａ／Ｄ変換値ＴＤＯを示している。１回のＡ／Ｄ変換は、イネーブル信号ＥＮをＨレベルにした状態で、スタート信号ＡＤstartを少なくともサンプリング時間（４・ＴCLK）だけＨレベルにすることにより実行される。そして、Ｈレベルのスタート信号ＡＤstartを一旦Ｌレベルにして再びＨレベルにすれば、連続的にＡ／Ｄ変換が実行される。

図３および図５を参照すれば、イネーブル信号ＥＮをＨレベルにした状態でスタート信号ＡＤstartをＬレベルからＨレベルにすると、信号Ｐ０がＨレベルになりジョンソンカウンタ２３とＤフリップフロップ２９のリセットが解除される。その直後のクロックＣＬＫの立ち上がりに同期してジョンソンカウンタ２３の出力（Ｑ２，Ｑ１，Ｑ０）が（０，０，１）になり、Ｄフリップフロップ２９の出力信号ＰＡがＨレベルになる。

クロックＣＬＫの４周期（＝４・ＴCLK）が経過すると、クロックＣＬＫの立ち上がりに同期してジョンソンカウンタ２３の出力（Ｑ２，Ｑ１，Ｑ０）が（１，０，０）になり、信号ＰＢがＨレベルになる。この信号ＰＢは、遅延回路３２で遅延時間だけ遅れてＤフリップフロップ３０をリセットし、信号Ｐ０を介してジョンソンカウンタ２３とＤフリップフロップ２９をリセットする。このため、信号Ｐ０、ＰＡ、ＰＢが同時にＬレベルになる。

図２に示すリングディレイライン３５では、信号ＰＡがＨレベルとなるサンプリング期間（４・ＴCLK）だけパルス信号が周回し、カウンタ３６はこのパルス信号の周回数をカウントする。信号ＰＢが立ち上がると、Ｄフリップフロップ３７はカウンタ３６のカウント値を保持し、パルスセレクタ３８およびエンコーダ３９はパルス信号の位置を示す信号を出力する。減算回路４０は、上述したようにＤフリップフロップ３７からのデータとエンコーダ３９からのデータを合成してＡ／Ｄ変換値ＴＤＯを出力する。

すなわち、Ａ／Ｄ変換器４は、リングディレイライン３５におけるパルスの周回速度がその電源電圧つまり入力電圧Ｖinにより変化する特性を利用し、サンプリング期間（４・ＴCLK）におけるパルスの周回数を計測してＡ／Ｄ変換値を得るものである。ただし、反転ゲート３５ａおよびＮＡＮＤゲート３５ｂの遅延時間は、電源電圧に対して固有の２次関数特性を有しているため、Ａ／Ｄ変換器４の入出力特性も非線形となる。

そこで、補正制御回路１３は、ＩＣ外部からの信号電圧Ｖｓに対しＡ／Ｄ変換器４が出力したＡ／Ｄ変換値を補正する。図６は、補正前と補正後のＡ／Ｄ変換の入出力特性を示している。横軸は、Ａ／Ｄ変換器４への入力電圧Ｖinを表しており、縦軸は、上半分がＡ／Ｄ変換器４が出力する補正前のＡ／Ｄ変換値、下半分が補正制御回路１３が出力する補正後のＡ／Ｄ変換値を表している。図中に示す一点鎖線（直線）は、理想的なＡ／Ｄ変換特性を表している。

Ａ／Ｄ変換器４は、入力電圧Ｖinがリファレンス電圧Ｖref-、Ｖref+、基準電圧Ｖ１、Ｖ２、Ｖ３の場合に、それぞれＡ／Ｄ変換値Ｖref-A、Ｖref+A、Ｖ1A、Ｖ2A、Ｖ3Aを出力する。上述したように、このＡ／Ｄ変換器４の入出力特性は非線形となる。補正制御回路１３は、選択回路３のスイッチＳＷ１〜ＳＷ６を切り替えることにより、電圧Ｖref-、Ｖref+、Ｖ１、Ｖ２、Ｖ３を対象として所定の順序で選択した電圧と信号電圧Ｖｓとを交互にＡ／Ｄ変換器４に入力してＡ／Ｄ変換値を得る。一例を示せば、Ｖref-、Ｖｓ、Ｖ１、Ｖｓ、Ｖ２、Ｖｓ、Ｖ３、Ｖｓ、Ｖref+、Ｖｓ、Ｖref-、Ｖｓ、…の順となる。Ａ／Ｄ変換器４が出力する上記５つのＡ／Ｄ変換値Ｖref-A、Ｖref+A、Ｖ1A、Ｖ2A、Ｖ3Aは、それぞれ１５ビットの補正データとしてレジスタ１５に順次上書きされる。

補正制御回路１３は、リファレンス電圧Ｖref-、Ｖref+、基準電圧Ｖ１、Ｖ２、Ｖ３に対する最終的なＡ／Ｄ変換値がそれぞれ０００Ｈ、ＦＦＦＨ、Ｖ1D、Ｖ2D、Ｖ3Dとなるように、外部からの信号電圧Ｖｓに対しＡ／Ｄ変換器４が出力したＡ／Ｄ変換値を補正する。ここで、０００Ｈ、ＦＦＦＨは、第１規定値、第２規定値に相当し、Ｖ1D、Ｖ2D、Ｖ3Dは基準データに相当する。規定値０００Ｈ、ＦＦＦＨは、Ａ／Ｄ変換器４に与えられるリファレンス電圧Ｖref-、Ｖref+とフルスケールとの関係に基づいて決められている。

基準データＶ1D、Ｖ2D、Ｖ3Dは、ＩＣの検査工程においてメモリ１４に書き込まれる。ＩＣの検査工程において、テスタからＩＣに電源電圧Ｖddを供給し、その電源電圧Ｖddの下で出力端子８をグランドとして出力端子９、１０、１１に現れる基準電圧Ｖ１、Ｖ２、Ｖ３を高精度に実測する。上述したように、基準電圧生成回路５を構成する分圧用の抵抗Ｒ１〜Ｒ４には製造プロセスでの加工精度などによるばらつきがあるため、基準電圧Ｖ１、Ｖ２、Ｖ３の実測値はＩＣごとにばらついている。

実測後、リファレンス電圧Ｖref-（０Ｖ）を規定値０００Ｈに対応させ、リファレンス電圧Ｖref+（電源電圧Ｖdd）を規定値ＦＦＦＨに対応させ、Ａ／Ｄ変換装置１の入出力特性が完全に線形であるとして基準電圧Ｖ１、Ｖ２、Ｖ３に対応する理想Ａ／Ｄ変換値を演算し、それらを基準データＶ1D、Ｖ2D、Ｖ3Dとする。リファレンス電圧Ｖref+（電源電圧Ｖdd）がばらつく虞がある場合には、出力端子１２の電圧Ｖref+も実測し、その実測した電圧Ｖref+を規定値ＦＦＦＨに対応させた上で上記基準データＶ1D、Ｖ2D、Ｖ3Dを求めればよい。なお、実際の補正演算は１５ビットで行い、最終結果のＬＳＢ側３ビットを切り捨てて１２ビットのＡ／Ｄ変換値を得るので、実際の規定値と基準データは１５ビットである（従って、実際の第２規定値は７ＦＦＦＨとなる）。

図７は、補正制御回路１３が実行する補正演算の説明図であり、図７（ａ）は１次近似演算を用いた補正例を示している。すなわち、信号電圧Ｖｓに対しＡ／Ｄ変換器４が出力したＡ／Ｄ変換値をＡＤとすると、レジスタ１５に記憶されている補正データのうちＡ／Ｄ変換値ＡＤを挟み込む２つの補正データ（この例ではＶ3AとＶref+A）と、これら２つの補正データにそれぞれ対応する基準データまたは規定値（この例ではＶ3Dと７ＦＦＦＨ）を読み出す。そして、（１）式の関係式の下で、補正後のＡ／Ｄ変換値ＡＤＦ（１５ビット）を（２）式により求め、最終的に下位３ビットを切り捨てる（図４も参照）。図７（ａ）に示す実線は近似１次直線を示し、一点鎖線は補正後のＡ／Ｄ変換装置１全体としてのＡ／Ｄ変換特性を示している。

図７（ｂ）は、２次近似演算を用いた補正例を示している。レジスタ１５に記憶されている補正データのうちＡ／Ｄ変換値ＡＤを挟み込む３つの補正データ（この例ではＶ1AとＶ2AとＶ3A）と、これら３つの補正データにそれぞれ対応する基準データまたは規定値（この例ではＶ1DとＶ2DとＶ3D）を読み出す。そして、この３つの基準点（Ｖ1A，Ｖ1D）、（Ｖ2A，Ｖ2D）、（Ｖ3A，Ｖ3D）に基づいて、（３）式で示す２次式の係数ａ、ｂ、ｃを算出し、Ａ／Ｄ変換器４が出力したＡ／Ｄ変換値ＡＤをｘに代入してｙつまり補正後のＡ／Ｄ変換値を求める。図７（ｂ）に示す実線は近似２次曲線を示し、一点鎖線は補正後のＡ／Ｄ変換装置１全体としてのＡ／Ｄ変換特性を示している。

以上説明したように、本実施形態のＡ／Ｄ変換装置１は、パルス位相差符号化回路１８を用いたＡ／Ｄ変換器４を備えているので、小型、高分解能であり、フィルタ作用が得られる。また、信号電圧Ｖｓに対しＡ／Ｄ変換器４が出力するＡ／Ｄ変換値を、リファレンス電圧Ｖref-、Ｖref+、基準電圧Ｖ１、Ｖ２、Ｖ３に対しＡ／Ｄ変換器４がそれぞれ出力する補正データＶref-A、Ｖref+A、Ｖ1A、Ｖ2A、Ｖ3A、基準電圧Ｖ１、Ｖ２、Ｖ３に対応する基準データＶ1D、Ｖ2D、Ｖ3D、およびリファレンス電圧Ｖref-、Ｖref+に対応する規定値０００Ｈ、ＦＦＦＨに基づいて補正するので、Ａ／Ｄ変換器４の持つ非直線性誤差を低減することができる。

従来から行われている補正では、基準電圧Ｖ１、Ｖ２、Ｖ３に対する基準データを一定値としていた。これに対し、本実施形態では、基準電圧生成回路５で生成された基準電圧Ｖ１、Ｖ２、Ｖ３をＩＣ検査工程で実際に測定し、その実測した基準電圧Ｖ１、Ｖ２、Ｖ３に対応する理想Ａ／Ｄ変換値を求めて基準データＶ1D、Ｖ2D、Ｖ3Dとしてメモリ１４に書き込む。そして、補正制御回路１３は、信号電圧Ｖｓに対しＡ／Ｄ変換器４が出力するＡ／Ｄ変換値を、上記補正データ、理想Ａ／Ｄ変換値である基準データＶ1D、Ｖ2D、Ｖ3Dおよび上記規定値０００Ｈ、ＦＦＦＨを用いて補正するので、製造プロセスでの加工精度などにより抵抗分圧比にばらつきが存在しても、その抵抗分圧比の誤差を含まない高精度のＡ／Ｄ変換値が得られる。

基準電圧生成回路５は、リファレンス電圧Ｖref+とＶref-の差電圧をほぼ等分に分圧してなる基準電圧Ｖ１、Ｖ２、Ｖ３を生成するので、Ａ／Ｄ変換器４の入力電圧範囲においてほぼ一定電圧ごとに上記基準点による完全な補正が可能となり、データ補正後のＡ／Ｄ変換値の最大誤差を低減することができる。なお、出力端子８〜１２がモールドパッケージの端子である場合には、組立工程後の検査工程で基準電圧Ｖ１、Ｖ２、Ｖ３を測定することにより、モールドによる応力が加わった状態での電圧を測定でき、より高精度のＡ／Ｄ変換値が得られる。

Ａ／Ｄ変換装置１は、選択回路３のスイッチＳＷ１〜ＳＷ６を切り替えることにより、外部からの信号電圧Ｖｓに対するＡ／Ｄ変換の合間に、リファレンス電圧Ｖref-、Ｖref+および基準電圧Ｖ１、Ｖ２、Ｖ３に対するＡ／Ｄ変換を実行して最新の補正データＶref-A、Ｖref+A、Ｖ1A、Ｖ2A、Ｖ3Aを得るので、リファレンス電圧Ｖref+が変動しても高精度のＡ／Ｄ変換値が得られる。

（第２の実施形態）
次に、本発明の第２の実施形態について図８ないし図１２を参照しながら説明する。
本実施形態のＡ／Ｄ変換装置は、図１に示すＡ／Ｄ変換器４に替えてＡ／Ｄ変換器４６を備えた点において第１の実施形態と異なっている。図１に示すその他の構成部分は第１の実施形態と同様である。Ａ／Ｄ変換器４６は、図８に示すようにパルス位相差符号化回路４７を備えているが、リングディレイライン３５の反転ゲート３５ａおよびＮＡＮＤゲート３５ｂに一定の電源電圧を与え、信号ＰＡのパルス幅を入力電圧Ｖinに応じて変化させることによりＡ／Ｄ変換値ＴＤＯを得るようになっている。

Ａ／Ｄ変換器４６は、パルス位相差符号化回路４７、入力処理回路４８、ランプ波形発生回路４９、電圧−時間変換回路５０および制御回路５１から構成されている。これらの回路は、電源線５２、５３から電源電圧Ｖdd（本実施形態では５Ｖ）の供給を受けて動作するようになっている。以下、これらの各回路の構成について説明する。

図９は、入力処理回路４８の回路構成を示している。入力処理回路４８は、制御回路５１から出力されるスタート信号ＡＤstartに従って入力電圧Ｖinをサンプル・ホールドするサンプル・ホールド回路５４と、ホールドされた入力電圧Ｖin（０Ｖ〜５Ｖ）をより狭い電圧範囲（１．２５Ｖ〜３．７５Ｖ）に変換する電圧変換回路５５とから構成されている。

サンプル・ホールド回路５４は、ホールド用のコンデンサＣ１、オペアンプ５６およびアナログスイッチ５７〜５９を主体に構成されている。入力電圧Ｖinは、アナログスイッチ５７とコンデンサＣ１とを介してオペアンプ５６の反転入力端子に入力されており、コンデンサＣ１の両端子とオペアンプ５６の出力端子との間にはそれぞれアナログスイッチ５８、５９が接続されている。オペアンプ５６の非反転入力端子には、基準電圧生成回路５（図１参照）で生成された基準電圧Ｖ２が与えられている。アナログスイッチ５７〜５９の制御端子には、図に示すようにインバータ６０、６１を介してスタート信号ＡＤstartが与えられている。

電圧変換回路５５において、電源線５２と５３との間には抵抗Ｒ７とＲ８とが直列に接続されており、抵抗Ｒ７とＲ８との共通接続点と上記オペアンプ５６の出力端子との間には抵抗Ｒ９が接続されている。上記共通接続点の電圧は、電圧−時間変換回路５０の入力電圧Ｖinhとなる。抵抗Ｒ７〜Ｒ９の抵抗値（符号と同じくＲ７〜Ｒ９で表す）は、例えば次の（４）式の関係を有している。
Ｒ７＝Ｒ８＝２・Ｒ９ …（４）

図１０は、ランプ波形発生回路４９と電圧−時間変換回路５０の回路構成を示している。ランプ波形発生回路４９は、コンデンサＣ２を定電流で充電することにより、一定の傾きで増加するランプ波形電圧ＶＬを生成するものである。すなわち、電源線５２と５３との間には、トランジスタＱ１と抵抗Ｒ１０並びに抵抗Ｒ１１とトランジスタＱ２とコンデンサＣ２がそれぞれ直列に接続されている。コンデンサＣ２には、電荷放電用のトランジスタＱ３が並列に接続されており、そのゲートには後述するリセット信号ＣＮ１が与えられるようになっている。オペアンプ６２は、トランジスタＱ２のゲート電圧を制御して定電流を流すために設けられ、その非反転入力端子はトランジスタＱ２のソースに接続され、反転入力端子はトランジスタＱ１のドレインおよびゲートに接続されている。

電圧−時間変換回路５０は、入力処理回路４８から入力した入力電圧Ｖinh、ランプ波形発生回路４９から入力したランプ波形電圧ＶＬおよび制御回路５１から入力したスタート信号ＡＤstartとイネーブル信号ＥＮに基づいて、信号ＰＡ、ＰＢを生成し出力するようになっている。この電圧−時間変換回路５０は、３つのＤフリップフロップ６３〜６５を備えている。これらＤフリップフロップ６３〜６５のデータ入力端子Ｄは全て電源線５２に接続されており、各リセット入力端子／ＲにはそれぞれＡＮＤゲート６６〜６８からリセット信号が与えられるようになっている。Ｄフリップフロップ６４のクロック入力端子ＣＫにはスタート信号ＡＤstartが入力されており、ＡＮＤゲート６６〜６８の入力端子にはイネーブル信号ＥＮが入力されている。

Ｄフリップフロップ６３は、入力電圧Ｖinhとランプ波形電圧ＶＬとが一致した時に幅狭のパルス信号Ｐ１を出力するものである。このパルス信号Ｐ１はそのまま信号ＰＢとして出力される。また、Ｄフリップフロップ６４と６５は、パルス信号Ｐ１（ＰＢ）のダウンエッジに同期して、トランジスタＱ３に対するリセット信号ＣＮ１を生成するものである。

上述した幅狭のパルス信号Ｐ１を生成するため、Ｄフリップフロップ６３の出力端子Ｑは、奇数個のインバータが直列接続されてなる遅延回路６９を介してＡＮＤゲート６６の入力端子に接続されている。同様に、幅狭のパルス信号Ｐ２を生成するＤフリップフロップ６５も遅延回路７０を備えている。コンパレータ７１は、入力電圧Ｖinhとランプ波形電圧ＶＬとを比較するもので、その出力端子はＤフリップフロップ６３のクロック入力端子ＣＫに接続されている。

Ｄフリップフロップ６３の出力端子Ｑは、インバータ７２を介してＤフリップフロップ６５のクロック入力端子ＣＫに接続されており、そのＤフリップフロップ６５の出力端子Ｑは、インバータ７３を介してＡＮＤゲート６７の入力端子に接続されている。また、Ｄフリップフロップ６４の出力端子Ｑは、インバータ７４を介してトランジスタＱ３のゲートに接続されている。インバータ７４の出力信号が上記リセット信号ＣＮ１である。

次の、本実施形態の作用について図１１および図１２も参照しながら説明する。
図１１は、Ａ／Ｄ変換器４６によるＡ／Ｄ変換動作の波形図であり、上から順に入力電圧Ｖin、イネーブル信号ＥＮ、スタート信号ＡＤstart、ランプ波形電圧ＶＬ、信号Ｐ１、信号Ｐ２、信号ＰＡ、信号ＰＢ、Ａ／Ｄ変換値ＴＤＯを示している。制御回路５１は、イネーブル信号ＥＮをＨレベルにした状態で、周期ＡＤｔごとにスタート信号ＡＤstart（変換制御信号に相当）をＬレベルからＨレベルにすることで、連続的にＡ／Ｄ変換を実行する。

スタート信号ＡＤstartがＬレベルにある時、サンプル・ホールド回路５４のアナログスイッチ５７、５９はオン、アナログスイッチ５８はオフとなっており、コンデンサＣ１は入力電圧Ｖinにより充電されている（サンプリング状態）。その後、スタート信号ＡＤstartがＬレベルからＨレベルになると、サンプル・ホールド回路５４のアナログスイッチ５７、５９がオフ、アナログスイッチ５８がオンとなり、入力電圧Ｖinがホールドされる（ホールド状態）。ホールドされた入力電圧Ｖinhは、電圧変換回路５５を通して電圧−時間変換回路５０に与えられる。

また、スタート信号ＡＤstartがＬレベルからＨレベルになると、信号ＰＡがＬレベルからＨレベル、リセット信号ＣＮ１がＨレベルからＬレベルになり、ランプ波形発生回路４９においてトランジスタＱ３がオフする。これにより、コンデンサＣ２はＶth(Q1)／Ｒ１１（Ｖth(Q1)：トランジスタＱ１のしきい値電圧）なる定電流で充電され、ランプ波形電圧ＶＬはＶth(Q1)／（Ｃ・Ｒ１１）なる一定の傾きで基準電圧０Ｖからリニアに増加する。

その後、ランプ波形電圧ＶＬが入力電圧Ｖinh（図１１ではＶinh1、Ｖinh2、Ｖinh3、…）に等しくなると、コンパレータ７１の出力信号がＬレベルからＨレベルに変化し、信号Ｐ１（ＰＢ）が一時的にＨレベルになる。第１の実施形態で説明したように、この信号ＰＢに同期して、Ｄフリップフロップ３７はカウンタ３６のカウント値を保持し、パルスセレクタ３８およびエンコーダ３９はパルス信号の位置を示す信号を出力する。そして、減算回路４０は、Ｄフリップフロップ３７からのデータとエンコーダ３９からのデータを合成してＡ／Ｄ変換値ＴＤＯを出力する。

信号Ｐ１がＨレベルからＬレベルに戻ると、信号Ｐ２が一時的にＨレベルとなり、Ｄフリップフロップ６４がリセットされる。これにより、リセット信号ＣＮ１がＬレベルからＨレベルに変化し、ランプ波形発生回路４９においてトランジスタＱ３がオンとなる。その結果、ランプ波形電圧ＶＬは、短時間のうちに０Ｖにまで放電される。その後、制御回路５１は、スタート信号ＡＤstartをＨレベルからＬレベルに戻す。ここで、信号ＰＡの立ち上がりが第１信号に相当し、信号ＰＡの立ち下がりが第２信号に相当する。

補正制御回路１３によるＡ／Ｄ変換値の補正方法は第１の実施形態と同じである。図１２は、図６と同様にして補正前と補正後のＡ／Ｄ変換の入出力特性を示したものである。Ａ／Ｄ変換器４６は、Ａ／Ｄ変換器４とは異なりリングディレイライン３５に一定の電源電圧が与えられているので、パルス位相差符号化回路４７に固有の非直線性誤差が非常に小さくなる。従って、Ａ／Ｄ変換器４６の入出力特性（補正前）は、ランプ波形電圧ＶＬの直線性と同程度の直線性を有することになり、ランプ波形電圧ＶＬの直線性を高めることにより直線性誤差の少ない高精度のＡ／Ｄ変換値が得られる。

本実施形態のＡ／Ｄ変換装置は、このＡ／Ｄ変換器４６が出力するＡ／Ｄ変換値を補正制御回路１３により補正するので、図７（ａ）に示した１次近似演算を用いた補正であっても補正後の入出力特性は極めて直線性が高く、基準電圧生成回路５の抵抗分圧比の誤差を含まない極めて高精度のＡ／Ｄ変換値が得られる。その他、本実施形態によっても第１の実施形態と同様の作用および効果が得られる。

（第３の実施形態）
次に、上述した第１の実施形態に変更を加えた第３の実施形態について図１３を参照しながら説明する。
メモリ１４ａ、１４ｂ、１４ｃ（第１記憶手段に相当）には、低温用、室温用、高温用の基準データＶ1D、Ｖ2D、Ｖ3Dがそれぞれ記憶されている。これら３組の基準データＶ1D、Ｖ2D、Ｖ3Dは、Ａ／Ｄ変換装置が内蔵されたＩＣの動作温度範囲を低温、室温、高温の３つの温度領域に区分し、ＩＣの検査工程において当該ＩＣを上記各温度領域の代表温度（例えば中央値）に保った状態で実測した基準電圧Ｖ１、Ｖ２、Ｖ３に対する理想Ａ／Ｄ変換値である。

ＩＣ内には、定電流回路７５とダイオードＤ１〜Ｄ３との直列回路からなる温度検出回路７６（温度検出手段に相当）が形成されている。ダイオードＤ１〜Ｄ３の順方向電圧３・Ｖｆは温度に応じて変化する。この順方向電圧をＡ／Ｄ変換器４（および補正制御回路１３）を介して判定ロジック７７に入力する。判定ロジック７７は、入力した電圧に基づいて温度を検出し、その検出温度が属する温度領域の基準データＶ1D、Ｖ2D、Ｖ3Dを読み出し可能なようにマルチプレクサ７８に対し切替信号を出力する。

例えば、検出温度が低温領域である場合、マルチプレクサ７８はメモリ１４ａ側に切り替えられ、補正制御回路１３は、メモリ１４ａから読み出した低温用の基準データＶ1D、Ｖ2D、Ｖ3Dを用いてＡ／Ｄ変換値を補正する。検出温度が室温領域である場合、検出温度が高温領域である場合も同様である。

本実施形態によれば、基準電圧生成回路５において生成される基準電圧Ｖ１、Ｖ２、Ｖ３が温度に応じて変化する場合であっても、その温度特性まで含めたＡ／Ｄ変換値の補正が可能となる。なお、本実施形態の構成は、第２の実施形態についても同様に適用できる。また、ＩＣの動作温度範囲を２つまたは４つ以上の温度領域に区分してもよい。区分数が増えるほど高精度のＡ／Ｄ変換値が得られる。

（第４の実施形態）
次に、本発明の第４の実施形態について図１４ないし図１６を参照しながら説明する。
図１４は、Ａ／Ｄ変換装置の全体構成を示しており、図１と同一部分には同一符号を付している。このＡ／Ｄ変換装置７９において、入力端子２は、選択回路３のスイッチＳＷ１を介して２つのレベルシフト回路８０、８１に接続されている。レベルシフト回路８０（第１レベルシフト回路に相当）は、入力電圧Ｖ０をＶt1（第１オフセット電圧に相当）だけ低電位側にシフトして出力するもので、レベルシフト回路８１（第２レベルシフト回路に相当）は、入力電圧Ｖ０をＶt2（第２オフセット電圧に相当）だけ高電位側にシフトして出力するものである。

マルチプレクサ８２は、レベルシフト回路８０の出力電圧Ｖａとレベルシフト回路８１の出力電圧Ｖｂの何れか一方を制御信号Ｓ１に従って選択し、その選択した電圧ＶinをＡ／Ｄ変換器４に対し出力するようになっている。

補正制御回路８３（補正演算手段に相当）は、選択回路３のスイッチＳＷ１〜ＳＷ６を切り替えることにより、リファレンス電圧Ｖref-、Ｖref+および基準電圧Ｖ１、Ｖ２、Ｖ３を対象として所定の順序で選択した電圧と信号電圧Ｖｓとを交互にＡ／Ｄ変換器４に入力してＡ／Ｄ変換値を得る。レベル判定回路８４は、上記マルチプレクサ８２とともに選択回路８５を構成し、補正制御回路８３から出力される制御信号Ｓ２、Ｓ３に応じて、マルチプレクサ８２に対してレベルシフト回路８０、８１の選択を指令する制御信号Ｓ１を出力するようになっている。

すなわち、補正制御回路８３は、リファレンス電圧Ｖref-および基準電圧Ｖ１、Ｖ２をＡ／Ｄ変換する場合には、レベル判定回路８４に対し制御信号（Ｓ２，Ｓ３）＝（＊，１）を出力する。レベル判定回路８４は、マルチプレクサ８２に対しレベルシフト回路８１の選択を指令する制御信号Ｓ１（例えば０）を出力し、Ａ／Ｄ変換値Ｖref-P、Ｖ1P、Ｖ2Pを補正データとしてレジスタ１５に記憶する。ここで、０はＬレベル、１はＨレベル、＊はＬレベルまたはＨレベルの何れかであることを表している。

また、補正制御回路８３は、基準電圧Ｖ２、Ｖ３およびリファレンス電圧Ｖref+をＡ／Ｄ変換する場合には、レベル判定回路８４に対し制御信号（Ｓ２，Ｓ３）＝（１，０）を出力する。レベル判定回路８４は、マルチプレクサ８２に対しレベルシフト回路８０の選択を指令する制御信号Ｓ１（例えば１）を出力し、Ａ／Ｄ変換値Ｖ2N、Ｖ3N、Ｖref+Nを補正データとしてレジスタ１５に記憶する。

さらに、補正制御回路８３は、入力電圧ＶｓをＡ／Ｄ変換する場合には、レベル判定回路８４に対し制御信号（Ｓ２，Ｓ３）＝（０，０）を出力する。レベル判定回路８４は、入力電圧Ｖ０（＝Ｖｓ）が基準電圧Ｖ２以上の場合には、マルチプレクサ８２に対しレベルシフト回路８０の選択を指令する制御信号Ｓ１（＝１）を出力し、入力電圧Ｖ０（＝Ｖｓ）が基準電圧Ｖ２未満の場合には、マルチプレクサ８２に対しレベルシフト回路８１の選択を指令する制御信号Ｓ１（＝０）を出力する。
基準電圧生成回路５、補正制御回路８３、メモリ１４、レジスタ１５、レベルシフト回路８０、８１および選択回路８５によりＡ／Ｄ変換器４のデータ補正回路８６が構成されている。

続いて、図１５を参照しながら、上記レベルシフト回路８０、８１、マルチプレクサ８２およびレベル判定回路８４の具体的な回路構成を説明する。レベルシフト回路８０は、トランジスタＱ１２を用いたソースフォロア回路であり、そのゲートとドレインとの間には、ボルテージフォロアの接続形態を持つオペアンプ８７が接続されている。トランジスタＱ１２のソースと電源線７との間には定電流回路として動作するトランジスタＱ１３が接続されている。シフト電圧Ｖt1はトランジスタＱ１１のゲート・ソース間電圧に等しく、レベルシフト回路８０の出力電圧ＶａはＶ０−Ｖt1となる。

同様に、レベルシフト回路８１は、トランジスタＱ１４を用いたソースフォロア回路であり、そのゲートとドレインとの間には、ボルテージフォロアの接続形態を持つオペアンプ８８が接続されている。トランジスタＱ１４のソースと電源線６との間には定電流回路として動作するトランジスタＱ１５が接続されている。シフト電圧Ｖt2はトランジスタＱ１４のゲート・ソース間電圧に等しく、レベルシフト回路８１の出力電圧ＶｂはＶ０＋Ｖt2となる。

定電流生成回路８９は、上記トランジスタＱ１３、Ｑ１５を定電流回路として動作させるための基準の定電流を生成するものであり、カレントミラー回路を構成するトランジスタＱ１６、Ｑ１７、トランジスタＱ１６と電源線７との間に接続された抵抗Ｒ１２、およびトランジスタＱ１７と電源線７との間に接続されたトランジスタＱ１８から構成されている。

マルチプレクサ８２は、レベルシフト回路８０とＡ／Ｄ変換器４の間に設けられたアナログスイッチ９０、レベルシフト回路８１とＡ／Ｄ変換器４の間に設けられたアナログスイッチ９１、およびインバータ９２から構成されている。レベル判定回路８４からの制御信号Ｓ１は、直接またはインバータ９２を介してアナログスイッチ９０、９１に与えられ、制御信号Ｓ１が１のときにはアナログスイッチ９０がオン、アナログスイッチ９１がオフとなり、制御信号Ｓ１が０のときにはアナログスイッチ９０がオフ、アナログスイッチ９１がオンとなる。

レベル判定回路８４は、入力電圧Ｖ０と基準電圧Ｖ２とを比較するコンパレータ９３を備えている。コンパレータ９３の出力信号は、ＯＲゲート９４を通してＡＮＤゲート９５に入力されている。ＯＲゲート９４の他方の入力端子には制御信号Ｓ２が入力され、ＡＮＤゲート９５の他方の入力端子にはインバータ９６を通して制御信号Ｓ３が入力されるようになっている。

図１６は、図６と同様にして補正前と補正後のＡ／Ｄ変換の入出力特性を示したものである。外部からの信号電圧ＶｓをＡ／Ｄ変換する場合、マルチプレクサ８２は、入力電圧Ｖ０がＶ２以上の場合にはレベルシフト回路８０の出力電圧Ｖａを選択し、入力電圧Ｖ０がＶ２未満の場合にはレベルシフト回路８１の出力電圧Ｖｂを選択する。このような電圧シフト制御により、信号電圧Ｖｓの入力電圧範囲は、Ａ／Ｄ変換器４自体の［０Ｖ〜Ｖref+］から［−Ｖt2〜Ｖref+＋Ｖt1］に拡大することができる。図中に示す曲線Ｌａ、Ｌｂは、それぞれレベルシフト回路８０の出力電圧Ｖａ、レベルシフト回路８１の出力電圧ＶｂをＡ／Ｄ変換した補正前の入出力特性を示している。

補正制御回路８３は、補正データＶref-Pと規定値０００Ｈ、補正データＶ1Pと基準データＶ1D、補正データＶ2Pと基準データＶ2D、補正データＶ2Nと基準データＶ2D、補正データＶ3Nと基準データＶ3D、補正データＶref+Nと規定値ＦＦＦＨとの対応関係に基づいて、信号電圧Ｖｓに対しＡ／Ｄ変換器４が出力するＡ／Ｄ変換値を１次補正する。図中に示す曲線Ｌｃは、補正後のＡ／Ｄ変換装置全体としての入出力特性を示している。

本実施形態によっても第１の実施形態と同様の効果が得られる。さらに、信号電圧Ｖｓの入力電圧範囲を−Ｖt2からＶref+＋Ｖt1までの範囲に拡大することができる。その結果、１ＬＳＢあたりの電圧値は上記各実施形態のものと同じであるが、入力電圧範囲が拡大したことにより実質的にＡ／Ｄ変換器の分解能を高めたのと同等の効果が得られる。なお、補正制御回路８３が実行する補正は、２次近似演算を用いた補正であってもよい。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
Ａ／Ｄ変換器は、上述した方式に限られず例えば積分型であってもよい。本発明に係るデータ補正回路は、特温度特性や非直線性誤差が大きいＡ／Ｄ変換器に対し適用するとより大きな効果が得られる。

第２の実施形態において、２次近似演算を用いた補正を行ってもよい。
第４の実施形態において、Ａ／Ｄ変換器４に替えてＡ／Ｄ変換器４６を用いてもよい。
電圧Ｖref-、Ｖref+、Ｖ１、Ｖ２、Ｖ３を対象として所定の順序で選択した電圧と信号電圧Ｖｓとを交互にＡ／Ｄ変換器４、４６に入力してＡ／Ｄ変換値を得る場合、信号電圧Ｖｓを連続して所定回数だけＡ／Ｄ変換するごとに上記選択した電圧をＡ／Ｄ変換するようにしてもよい。

本発明の第１の実施形態を示すＡ／Ｄ変換装置の全体構成図 Ａ／Ｄ変換器の構成図 制御回路の構成図 補正制御回路の構成図 Ａ／Ｄ変換動作の波形図 補正前と補正後のＡ／Ｄ変換の入出力特性を示す図 補正制御回路が実行する（ａ）１次補正および（ｂ）２次補正の説明図 本発明の第２の実施形態を示す図２相当図 入力処理回路の構成図 ランプ波形発生回路と電圧−時間変換回路の構成図 図５相当図 図６相当図 本発明の第３の実施形態を示す温度検出回路および基準データ用メモリに係る構成図 本発明の第４の実施形態を示す図１相当図 レベルシフト回路、マルチプレクサおよびレベル判定回路の構成図 図６相当図

符号の説明

４、４６はＡ／Ｄ変換器、５は基準電圧生成回路、１４、１４ａ、１４ｂ、１４ｃはメモリ（第１記憶手段）、１５はレジスタ（第２記憶手段）、１３、８３は補正制御回路（補正演算手段）、１６、８６はデータ補正回路、１９は制御回路、３５はリングディレイライン（パルス周回回路）、３５ａは反転ゲート（ゲート）、３５ｂはＮＡＮＤゲート（ゲート）、３６はカウンタ、３８はパルスセレクタ（周回位置検出回路）、３９はエンコーダ（周回位置検出回路）４０は減算回路（データ合成回路）、４９はランプ波形発生回路、５０は電圧−時間変換回路、７６は温度検出回路（温度検出手段）、８０はレベルシフト回路（第１レベルシフト回路）、８１はレベルシフト回路（第２レベルシフト回路）、８５は選択回路である。

Claims (9)

1. Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正するＡ／Ｄ変換器のデータ補正回路において、
   第１規定電圧と第２規定電圧との差電圧を抵抗分圧して基準電圧を生成する基準電圧生成回路と、
   前記第１規定電圧に対するＡ／Ｄ変換値を所定の第１規定値に対応させ、前記第２規定電圧に対するＡ／Ｄ変換値を所定の第２規定値に対応させた場合に、実測された前記基準電圧に対応する理想Ａ／Ｄ変換値を基準データとして記憶する第１記憶手段と、
   前記第１規定電圧、前記第２規定電圧、前記基準電圧をそれぞれ前記Ａ／Ｄ変換器の入力電圧としたときに前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正データとして記憶する第２記憶手段と、
   前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を、前記補正データ、前記基準データ、前記第１規定値および前記第２規定値に基づいて補正する補正演算手段とを備えたことを特徴とするＡ／Ｄ変換器のデータ補正回路。
2. 前記補正演算手段は、前記補正データのうち前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を挟み込む２つの補正データとこれら２つの補正データにそれぞれ対応する前記基準データ、前記第１規定値または前記第２規定値とに基づいて１次近似演算を行うことにより、前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正することを特徴とする請求項１記載のＡ／Ｄ変換器のデータ補正回路。
3. 前記補正演算回路は、前記補正データのうち前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を挟み込む３つの補正データとこれら３つの補正データにそれぞれ対応する前記基準データ、前記第１規定値または前記第２規定値とに基づいて２次近似演算を行うことにより、前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正することを特徴とする請求項１記載のＡ／Ｄ変換器のデータ補正回路。
4. 前記第１規定電圧、前記第２規定電圧および前記基準電圧を対象として所定の順序で選択した電圧とアナログ信号入力電圧とを交互に前記Ａ／Ｄ変換器に入力し、前記第１規定電圧、前記第２規定電圧および前記基準電圧を前記Ａ／Ｄ変換器に入力してＡ／Ｄ変換したときに前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を前記補正データとして前記第２記憶手段に記憶するように構成されていることを特徴とする請求項１ないし３の何れかに記載のＡ／Ｄ変換器のデータ補正回路。
5. 前記基準電圧生成回路は、前記第１規定電圧と前記第２規定電圧の差電圧をほぼ等分に分圧してなる基準電圧を生成することを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換器のデータ補正回路。
6. 前記基準電圧生成回路の温度を検出する温度検出手段を備え、
   前記第１記憶手段は、前記基準電圧生成回路の動作温度範囲を複数の温度領域に区分した場合の当該各温度領域ごとに、前記基準電圧生成回路が当該各温度領域を代表する温度にあるときに実測された前記基準電圧に対応する理想Ａ／Ｄ変換値を基準データとして記憶し、
   前記補正演算手段は、前記第１記憶手段に記憶されている基準データのうち、前記温度検出手段により検出された温度が属する温度領域の基準データを用いて前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正することを特徴とする請求項１ないし５の何れかに記載のＡ／Ｄ変換器のデータ補正回路。
7. 前記Ａ／Ｄ変換器は、
   パルス信号が周回するように複数のゲートがリング状に連結され、各ゲートの電源ラインにＡ／Ｄ変換対象の入力電圧が印加されるパルス周回回路と、
   このパルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
   前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを出力する周回位置検出回路と、
   この周回位置検出回路の周回位置データと前記カウンタのカウントデータとを合成したデジタルデータをＡ／Ｄ変換値として出力するデータ合成回路と、
   前記パルス周回回路にパルス信号の周回動作を開始させた後、所定のサンプリング時間が経過した時点における前記カウンタのカウント値および前記周回位置検出回路の周回位置データが前記データ合成回路に与えられるように制御する制御回路とを備えていることを特徴とする請求項１ないし６の何れかに記載のＡ／Ｄ変換器のデータ補正回路。
8. 前記Ａ／Ｄ変換器は、
   一定の周期を有する変換制御信号に同期して一定の傾きで増加または減少するランプ波形電圧を発生するランプ波形発生回路と、
   前記ランプ波形電圧の発生時および前記ランプ波形電圧がＡ／Ｄ変換対象の入力電圧に一致した時にそれぞれ第１信号および第２信号を出力する電圧−時間変換回路と、
   複数のゲートがリング状に連結され、前記第１信号の出力時から前記第２信号の出力時までの期間パルス信号が周回するパルス周回回路と、
   このパルス周回回路におけるパルス信号の周回回数をカウントするカウンタと、
   前記第２信号が出力された時の前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを出力する周回位置検出回路と、
   この周回位置検出回路の周回位置データと前記カウンタのカウントデータとを合成したデジタルデータをＡ／Ｄ変換値として出力するデータ合成回路とを備えていることを特徴とする請求項１ないし６の何れかに記載のＡ／Ｄ変換器のデータ補正回路。
9. Ａ／Ｄ変換対象の入力電圧を第１オフセット電圧だけ低電位側にシフトして出力する第１レベルシフト回路と、
   前記Ａ／Ｄ変換対象の入力電圧を第２オフセット電圧だけ高電位側にシフトして出力する第２レベルシフト回路と、
   前記Ａ／Ｄ変換対象の入力電圧が所定の判定しきい値以上である場合には前記第１レベルシフト回路から出力される電圧を選択し、前記Ａ／Ｄ変換対象の入力電圧が前記判定しきい値未満である場合には前記第２レベルシフト回路から出力される電圧を選択する選択回路とを備え、
   前記Ａ／Ｄ変換器は、前記選択回路により選択された電圧を入力し所定の入力電圧範囲の下でＡ／Ｄ変換し、
   前記補正演算手段は、前記選択回路の選択状態に応じて前記Ａ／Ｄ変換器から出力されるＡ／Ｄ変換値を補正することを特徴とする請求項１ないし８の何れかに記載のＡ／Ｄ変換器のデータ補正回路。

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