JP6354720B2 - 保護回路付きのレギュレータ回路 - Google Patents

Description

本発明は、保護回路付きのレギュレータ回路に関する。

例えばレギュレータ回路はオペアンプを用いて安定した降圧電源電圧を出力端子から供給するように構成されている（例えば、特許文献１参照）。特許文献１記載の技術によれば、オペアンプは、参照電圧生成回路による参照電圧と出力端子の出力電圧をフィードバックするフィードバック電圧とを比較し、出力トランジスタの制御端子を駆動することで出力端子から降圧電源電圧を出力する。電源ラインに過電流が流れると、素子破壊したり配線が溶断したりするため、保護回路が設けられることがある。特許文献１記載の保護回路は、センス電流をカレントミラー回路で折り返して基準電流と比較することに基づいて回路を過電流から保護している。

米国特許公開２０１０／０９０６６５号明細書

発明者らは、オペアンプと出力トランジスタとの間にバッファ段を設けると共に出力端子の出力電圧をオペアンプにフィードバックして構成することを考慮しながら、さらに電源電圧が通常より高くなる場合であっても、過電流制御回路に高耐圧素子の使用を避けながら高電圧から耐えうるレギュレータ回路の開発を試みており、また極力小面積で過電流制限するレギュレータ回路を提供することを目指している。また例えば、ＰＬＣ（Power Line Communication）を行う場合には電源線に信号が重畳することで電源電圧が変動するが、このような場合でも過電流制限できるようにすることを目指している。

本発明の目的は、過電流制限を適切に実行できるようにした保護回路付きのレギュレータ回路を提供することにある。

請求項１記載の発明は、電源供給部（８）から電源ライン（Ｎ１）に電源電圧（ＶＤＤ１）の供給を受け、参照電圧（ＶＲＥＦ）に応じて出力端子（１１）から定電圧を出力するレギュレータ回路を対象としている。請求項１記載の発明によれば、参照電圧生成回路（２）は参照電圧を生成し、オペアンプ（３）は参照電圧（ＶＲＥＦ）と出力端子の出力電圧（ＶＯＵＴ）に応じてフィードバックされるフィードバック電圧（Ｖfb）とを比較して出力する。ここで、バッファ段（４、８０４）は、オペアンプの出力端子に制御端子を接続して構成された第１トランジスタ（１５）、および、第１トランジスタの主通電経路に直列接続された第２トランジスタ（１６）を備えて構成され、このバッファ段を設けることで位相余裕を確保できる。出力トランジスタ（６）はバッファ段の後段に接続されると共に第２トランジスタにカレントミラー接続され電源ラインからレギュレータ回路の出力端子に主通電経路を備える。

また、過電流制御回路（５、２０５、３０５、４０５、５０５、６０５、７０５、８０５）は、主通電経路を有する過電流検出用トランジスタ（１９）を備え、過電流検出用トランジスタを用いて検出される出力トランジスタ（６）の主通電経路の通電電流が所定値未満のときにはオペアンプの出力を第１トランジスタの制御端子に通電して通常動作させ、出力トランジスタ（６）の主通電経路の通電電流が所定値以上のときには、オペアンプの出力電圧を、過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する。オペアンプ（３）の出力電圧を所定の電圧に制御することで、レギュレータ回路を過電流から適切に保護でき、過電流制限を適切に実行できるようになる。

第１実施形態おけるレギュレータ回路を概略的に示す電気的構成図 起動時における各部の電圧を概略的に示すタイミングチャート 第１実施形態の第１変形例におけるレギュレータ回路を概略的に示す電気的構成図 第１実施形態の第２変形例におけるレギュレータ回路を概略的に示す電気的構成図 第２実施形態におけるレギュレータ回路を概略的に示す電気的構成図 第２実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図 第３実施形態におけるレギュレータ回路を概略的に示す電気的構成図 起動時における各部の電圧を概略的に示すタイミングチャート 第３実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図 第４実施形態におけるレギュレータ回路を概略的に示す電気的構成図 第４実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図

以下、保護回路付きのレギュレータ回路の幾つかの実施形態について図面を参照しながら説明する。各実施形態間で同一の構成については、その前の実施形態に付した符号と同一の符号を付し後の実施形態では必要に応じて説明を省略する。

（第１実施形態）
図１及び図２は第１実施形態の説明図を示す。図１に示すように、保護回路付きのレギュレータ回路１００は、安定化電源生成回路１、参照電圧生成回路２、オペアンプ３、バッファ段４、過電流制御回路５、出力トランジスタとしてのＰチャネル型のＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ）６、及び、フィードバック回路７、を接続して構成される。このレギュレータ回路１００は、電源供給部８から電源端子９の電源ラインＮ１に電源電圧ＶＤＤ１の供給を受けて動作するものであり、電源電圧ＶＤＤ１（例えば２０［Ｖ］）に応じて出力端子１１から定電圧を出力する。この電源電圧ＶＤＤ１は基準電位ＶＳＳ（＝０）を基準とした電圧を示す。なお、以下では断らない限り、他の電圧（例えばＶＤＤ２、ＶＲＥＦ等）においても基準電位ＶＳＳを基準とした電圧を示す。出力端子１１とグランド線Ｎ２の出力端子１２との間には、バイパスコンデンサ１３が接続されている。このバイパスコンデンサ１３の両端には負荷１４が接続されており、これにより直流電圧を負荷１４に供給可能になっている。

安定化電源生成回路１は、例えばバンドギャップリファレンス（ＢＧＲ）回路により構成され、電源供給部８から電源ノードＮ１に供給される電源電圧ＶＤＤ１を降圧して電源電圧ＶＤＤ２（例えば３［Ｖ］〜３．５［Ｖ］）を生成し、この生成電圧を第２電源ノードＮ４に供給出力する。この第２電源ノードＮ４に供給される電源は、過電流制御回路５の動作用電源として用いられる。参照電圧生成回路２は、電源電圧ＶＤＤ２を用いて基準用の参照電圧ＶＲＥＦ（＜ＶＤＤ２）を生成し、オペアンプ３の非反転入力端子に出力する。なお、参照電圧生成回路２は電源電圧ＶＤＤ１を用いて基準用の参照電圧ＶＲＥＦ（＜ＶＤＤ２）を生成するようにしても良い。

オペアンプ３は、電源供給部８により供給される第１電源電圧ＶＤＤ１を用いて動作し、参照電圧生成回路２により生成される参照電圧ＶＲＥＦと、フィードバック回路７によりフィードバックされるフィードバック電圧Ｖfbとを比較し、出力端子１１から比較結果を出力する。オペアンプ３は、フィードバック電圧Ｖfbを参照電圧ＶＲＥＦに一致させるように出力端子１１に信号出力する。

オペアンプ３の出力端子は、バッファ段４に接続されている。バッファ段４は、オペアンプ３の出力端子にゲート（制御端子相当）を接続して構成されたＮチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す：第１トランジスタ相当）１５と、ＮＭＯＳトランジスタ１５のドレインソース間（主通電経路相当）に直列接続されたＰチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す：第２トランジスタ相当）１６と、を備える。

オペアンプ３の出力端子は、ＮＭＯＳトランジスタ１５のゲートに接続されており、オペアンプ３の出力の制御信号に応じて電流がＮＭＯＳトランジスタ１５のドレインソース間に通電される。電源ラインＮ１とグランド線Ｎ２との間には、ＰＭＯＳトランジスタ１６のソースドレイン間、ＮＭＯＳトランジスタ１５のドレインソース間が直列接続されており、ＰＭＯＳトランジスタ１６のゲートとドレインとの間は共通接続されている。

ＰＭＯＳトランジスタ１６にはＰＭＯＳトランジスタ６がカレントミラー接続されている。バッファ段４のＰＭＯＳトランジスタ１６とＰＭＯＳトランジスタ６とは、そのゲート（制御端子相当）が共通接続されている。ＰＭＯＳトランジスタ６は、そのドレインソース間（主通電経路相当）が第１電源ラインＮ１と出力端子１１との間に接続されている。これらのＰＭＯＳトランジスタ１６、６は他のトランジスタ（例えばＮＭＯＳトランジスタ１５）とその構造が異なっている。ＰＭＯＳトランジスタ１６、６が、他のＭＯＳトランジスタと異なるところは酸化膜の厚さが変わらず、ゲートドレイン間距離が他のトランジスタより大きく構成されているところである。バッファ段４のＰＭＯＳトランジスタ１６及び出力のＰＭＯＳトランジスタ６は、そのドレイン耐圧が、他のトランジスタ（例えばＮＭＯＳトランジスタ１５）のドレイン耐圧より高耐圧になっている。

レギュレータ回路１００の出力端子１１とグランド線Ｎ２との間には、フィードバック回路７が接続されている。フィードバック回路７は、例えば出力端子１１とグランド線Ｎ２との間に抵抗１７、１８を直列接続して構成され、抵抗１７及び１８間のノードＮ３の電圧をオペアンプ３の反転入力端子にフィードバックする。

オペアンプ３の出力端子には、過電流制御回路５が接続されている。過電流制御回路５は、過電流検出用トランジスタとしてのＮチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）１９と、遮断用トランジスタとしてのＮチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）２０、通電回路としての電流源２１、及び、ＮＯＴゲート（インバータ）２２、を接続して構成される。

安定化電源生成回路１の第２電源ノードＮ４とグランド線Ｎ２との間には、電流源２１とＮＭＯＳトランジスタ１９のドレインソース間とが直列接続されている。この電流源２１とＮＭＯＳトランジスタ１９のドレインとの共通接続ノードＮ５の信号は、ＮＯＴゲート２２に入力されている。ＮＯＴゲート２２は、安定化電源生成回路１の出力電源電圧ＶＤＤ２を使用して動作し、ＮＯＴゲート２２の出力はＮＭＯＳトランジスタ２０のゲートに入力されている。ＮＭＯＳトランジスタ２０は、そのドレインソース間がオペアンプ３の出力とグランド線Ｎ２との間に接続されており、過電流制御回路５は、ＮＭＯＳトランジスタ２０をオン動作させることにより、オペアンプ３の出力をグランド線Ｎ２の電位ＶＳＳ（基準電位相当）に制御可能になっている。

上記構成の作用について説明する。
＜通常時＞
説明の便宜上、まず電源が安定的に供給されている通常時の動作について説明する。通常時には、安定化電源生成回路１は、電源電圧ＶＤＤ１により安定化電源電圧ＶＤＤ２を生成する。このとき、電流源２１は電源電圧ＶＤＤ２により定電流を生成し、ＮＯＴゲート２２の入力容量に電流を流し充電する。このため、ＮＯＴゲート２２の入力は「Ｈ」レベルとなり、ＮＯＴゲート２２は「Ｌ」を出力し、この結果、ＮＭＯＳトランジスタ２０はオフする。

ここで、オペアンプ３の出力は、直接バッファ段４を構成するＮＭＯＳトランジスタ１５のゲートに出力される。例えば、参照電圧生成回路２が出力する参照電圧ＶＲＥＦがフィードバック電圧Ｖfbを上回るときには、オペアンプ３は高電圧をＮＭＯＳトランジスタ１５のゲートに出力し、ＮＭＯＳトランジスタ１５はこのゲート電圧に応じてドレインソース間に電流を通電する。ＮＭＯＳトランジスタ１５のドレインソース間に通電されると、ＰＭＯＳトランジスタ１６のドレイン電流を引くことでＰＭＯＳトランジスタ１６のソースドレイン間に通電され、これに応じてＰＭＯＳトランジスタ６のソースドレイン間にも通電される。したがって、フィードバック回路７の抵抗１７、１８に流れる電流は増加する。

フィードバック回路７の抵抗１７、１８に流れる電流が増加し、出力電圧ＶＯＵＴが目標電圧に達すると、フィードバック回路７のフィードバック電圧Ｖfbは、参照電圧生成回路２の生成参照電圧ＶＲＥＦに近づきオペアンプ３の出力は低下する。これにより、ＮＭＯＳトランジスタ１５のドレインソース間に流れる電流は低下し、これに応じて、電源電圧ＶＤＤ１の第１電源ラインＮ１からＰＭＯＳトランジスタ６のソースドレイン間に流れる電流も低下する。負荷１４の消費電流の大小に応じて、出力電圧ＶＯＵＴが減少／増加し、これに応じてオペアンプ３の出力も増加／減少する。これにより、出力電圧ＶＯＵＴを目標電圧に調整制御できる。

（Ａ）比較対象例の説明
発明者らは、例えばオペアンプ３の出力に後段出力のＰＭＯＳトランジスタ６を接続しその後段にバイパスコンデンサ１３を接続した構成を採用することを考慮した。しかし、出力電流能力を大きくする場合には、出力ＰＭＯＳトランジスタ６のデバイスサイズが大きくなりやすく、ＰＭＯＳトランジスタ６のゲートが大きくなり、ゲートノードに大きな寄生容量を生じることがあると考えている。この場合、オペアンプ３の出力ノードの入力抵抗値は、ＰＭＯＳトランジスタ６のゲート抵抗（〜１ＭΩ）となり大きくなるため、出力ＰＭＯＳトランジスタ６のゲートノードのポール（カットオフ周波数）が低周波側に生じ、出力ＰＭＯＳトランジスタ６のポールとバイパスコンデンサ１３のポール（カットオフ周波数）とを分離できずに位相余裕が低下し、全体回路として安定動作できない虞があることを突き止めている。

（Ｂ）本実施形態のバッファ段の挿入効果
そこで本実施形態の構成ではバッファ段４を設けている。バッファ段４のＰＭＯＳトランジスタ１６はダイオード接続されているため、このＰＭＯＳトランジスタ１６の出力抵抗は当該ＰＭＯＳトランジスタ１６の相互コンダクタンス分の１となり低減される。このため、出力のＰＭＯＳトランジスタ６のゲートのノードのポール（カットオフ周波数）は高周波側に生じる。バイパスコンデンサ１３のポール（カットオフ周波数）を低周波側に設けることで、これらの影響を容易に分離できるようになる。

また、ＮＭＯＳトランジスタ１５のデバイスサイズはより小さい方が望ましい。この場合、ＮＭＯＳトランジスタ１５のゲートの寄生容量を低減できる。このため、ＮＭＯＳトランジスタ１５のゲートノードのポール（カットオフ周波数）を極力高くできる。このため、十分に位相余裕を確保することができ安定動作させることができる。ＮＭＯＳトランジスタ１５のサイズを十分に小さくすれば、ＮＭＯＳトランジスタ１５のゲートノードのポールは大幅に高い周波数（例えば３ｒｄ以上のポール）となり、位相余裕に影響が与えられることがなくなる。

＜過電流が印加されるとき（負荷の短絡時）＞
出力端子１１に接続される負荷１４が何らかの影響により短絡した場合について説明する。負荷１４が短絡すると、電流がＰＭＯＳトランジスタ６のソースドレイン間を通じて出力端子１１からグランド線Ｎ２に向けて多く流れ、これに伴い、出力のＰＭＯＳトランジスタ６のゲート電圧が低下する。出力のＰＭＯＳトランジスタ６のゲート電圧が低下すると、ＰＭＯＳトランジスタ６のソースドレイン間に流れるミラー電流も増加する。すると、バッファ段４のＮＭＯＳトランジスタ１５のゲート電圧が上昇し、これに伴い、ＮＭＯＳトランジスタ１９のドレインソース間電流も増加する。電流源２１の出力電流は一定であるため、ＮＭＯＳトランジスタ１９のドレインソース間電流が増加すれば、ＮＯＴゲート２２の入力容量に蓄積されている電荷がＮＭＯＳトランジスタ１９のドレインソース間を通じて放電されることになる。この結果、ＮＯＴゲート２２の入力が「Ｈ」→「Ｌ」閾値未満となることでＮＯＴゲート２２が「Ｈ」レベルを出力する。

この結果、ＮＭＯＳトランジスタ２０がオンすることで、ＮＭＯＳトランジスタ２０のドレインソース間に通電され、電流源２１の電流とＮＭＯＳトランジスタ１９のドレイン電流とが釣り合うようにフィードバック制御されるようになる。この結果、オペアンプ３の出力電圧はこの制御内容に応じた所定の電圧に制御される。これにより、例えば、負荷１４の端子間が何らかの影響に応じて短絡した場合であっても過電流制限でき、レギュレータ回路１００を適切に保護できる。

＜起動時＞
次に、起動時の動作について説明する。図２は起動時における要部の電圧、電流の変化をタイミングチャートにより概略的に示す。電源供給部８が電源電圧ＶＤＤ１をレギュレータ回路１００に入力し始めると、安定化電源生成回路１は、安定化された電源電圧ＶＤＤ２を生成し始める。このとき、安定化電源生成回路１は電源電圧ＶＤＤ１を利用して電源電圧ＶＤＤ２（＜ＶＤＤ１）を生成する。この電源電圧ＶＤＤ２が電流源２１の安定動作電圧値及びＮＯＴゲート２２の安定動作電圧に対応した所定電圧に達した後、電源電圧ＶＤＤ１がＰＭＯＳトランジスタ６を通じて電流を出力端子１１に供給することになれば、過電流制御回路５が正常に動作し始めてからＰＭＯＳトランジスタ６を通じて出力端子１１から電圧出力することになる。この場合、出力電圧ＶＯＵＴを通常出力する前に過電流制御回路５が動作するため問題なく動作する。このため、前述したように、負荷１４が短絡した場合においても通常通り過電流を検出でき、オペアンプ３の出力をグランド線Ｎ２のノードに接続することで過電流から保護できる。

しかし、一般的には、電源電圧ＶＤＤ２は電源電圧ＶＤＤ１の上昇に遅れて上昇することが多い（図２参照）。電源電圧ＶＤＤ２が電源電圧ＶＤＤ１に遅れて起動する場合、安定化電源生成回路１が、電源電圧ＶＤＤ２として過電流制御用のＮＭＯＳトランジスタ１９のドレインソース間を通電可能にする電圧を出力しない限り、過電流制御回路５は正常に動作しないことになる。

そこで、安定化電源生成回路１が、電源電圧ＶＤＤ２を安定化出力してから参照電圧ＶＲＥＦを起動することが望ましい。具体的には、図２に時間的関係を示すように動作させることが望ましい。

過電流制御回路５は、ＮＯＴゲート２２が「Ｈ」レベルを出力することに伴い、ＮＭＯＳトランジスタ２０がオンすることを条件として、電流源２１の電流とＮＭＯＳトランジスタ１９のドレイン電流とを釣り合わせるようにフィードバック制御する。この結果、オペアンプ３の出力電圧もまた、この制御内容に応じた所定の電圧に制御される。このとき、ＮＯＴゲート２２は安定化電源生成回路１により生成される電源電圧ＶＤＤ２を電源として利用している。電源電圧ＶＤＤ２が過電流制御用のＮＭＯＳトランジスタ２０の閾値電圧Ｖthより上回ることを条件として、ＮＭＯＳトランジスタ２０を通常通りオンさせることができ、図２のタイミングｔ１以降であれば、ＮＭＯＳトランジスタ２０を通常通りオンさせることができる。すなわち、安定化電源生成回路１が生成する電源電圧ＶＤＤ２が、所定の閾値電圧Ｖth、つまりＮＯＴゲート（インバータ）２２の最低動作電圧（Ｖth程度）を超えると、ＮＯＴゲート２２には安定的に電源供給されるようになり通常動作できる（タイミングｔ１以降）。

参照電圧生成回路２が、参照電圧ＶＲＥＦを出力し始め、電流源２１が参照電流ＩＲＥＦを出力し始めると、オペアンプ３の出力は制御開始され、ＮＭＯＳトランジスタ１５のゲート電圧が上昇する（タイミングｔ２）。参照電圧生成回路２が起動した後に、フィードバック電圧Ｖfb及び出力電圧ＶOUTが上昇可能になるため、タイミングｔ１より前であればバイパスコンデンサ１３に過電流が流れ込むことはない。

タイミングｔ２以降には、電流がＮＭＯＳトランジスタ１５のドレインソース間、ＰＭＯＳトランジスタ１６、６のソースドレイン間に流れるようになり、出力端子１１の電圧が上昇する。このとき、仮に負荷１４の端子間が短絡したとしても、前述の過電流制御動作と同様に、電流源２１の電流とＮＭＯＳトランジスタ１９のドレイン電流とを釣り合わせるようにフィードバック制御されるようになり、オペアンプ３の出力電圧もこの制御内容に応じた所定の電圧に制御される。これによりレギュレータ回路１００を過電流から保護できる。したがって、電源電圧ＶＤＤ１の起動時においても、レギュレータ回路１００を過電流から保護できる。

＜比較対象技術（従来技術）の説明＞
従来、センストランジスタとセンス抵抗を用いて、出力端子から流される出力電流を監視し、出力電流に応じて生成された電圧により制御トランジスタを駆動することが一般的である。このような一般的な構成の場合、通常時においても公差や温度特性等に応じて電流検出処理、その検出処理に基づく制御の精度が悪化してしまう。しかも、過電流発生時には、電源供給部８の出力インピーダンスの変動により電源電圧ＶＤＤ１が変動すると精度が悪化してしまう。また、電流比較方式では、抵抗を削減したり、電流コンパレータを用いることによって精度を改善できるが、使用トランジスタの個数が増えるため、回路構成面積が増大したりする虞がある。

＜本実施形態のまとめ＞
本実施形態によれば、オペアンプ３の出力にバッファ段４を接続しているため、たとえＰＭＯＳトランジスタ１６、６のサイズが大きいものであっても十分に位相余裕を確保でき、レギュレータ回路１００を安定動作させることができる。

第１電源ラインＮ１に流れる電流はＮＭＯＳトランジスタ１９を用いて検出されるが、過電流制御回路５は、この電流が所定値未満のときにオペアンプ３の出力をＮＭＯＳトランジスタ１９のゲートに通電して通常動作させ、電源ラインＮ１に流れる電流が所定値以上のときにはオペアンプ３の出力を制御している。

前述の例を用いて説明すれば、過電流制御回路５の電流源２１が、通電回路として過電流検出用のＮＭＯＳトランジスタ１９の主通電経路に直列接続されており、過電流制御回路５がこの電流源２１を用いて構成されている。この過電流制御回路５が、電流源２１からＮＭＯＳトランジスタ１９に流れる電流を減算した差電流をＮＯＴゲート２２の入力容量に充電し、この差電流を充電した電圧が所定電圧以上となるときには通常動作させている。

例えば、負荷１４の端子間が短絡するなどして電源ラインＮ１に過電流が流れようとすると、過電流制御回路５は、差電流を充電した電圧が所定電圧未満になることでオペアンプ３の出力をプルダウン制御する。この後、レギュレータ回路１００は電流の通電／断電動作を繰り返して所定の動作点に収束させることで過電流を制御できる。これにより、例えば負荷１４の端子間が何らかの影響に応じて短絡したときであっても過電流制御できるようになり、レギュレータ回路１００を保護できる。

本実施形態では、電源供給部８が供給する電源電圧ＶＤＤ１の電源ラインＮ１と、安定化電源生成回路１が生成出力する電源電圧ＶＤＤ２の第２電源ラインＮ４と分けている。したがって、電源電圧ＶＤＤ２が起動時に上昇するタイミングは、電源電圧ＶＤＤ１が上昇するタイミングに比較して速くなったり遅くなったりする可能性がある。本実施形態では、安定化電源生成回路１が、所定の閾値電圧Ｖth、つまりＮＯＴゲート２２（インバータ）の最低動作電圧（Ｖth程度）を超える電圧（過電流制御回路５が安定的に動作する電圧）を電源電圧ＶＤＤ２として出力してから、参照電圧生成回路２の参照電圧ＶＲＥＦを出力し始めている。このため、電源電圧ＶＤＤ１及びＶＤＤ２の起動時のタイムラグの影響があったとしても、レギュレータ回路１００を保護できる。

バッファ段４のＰＭＯＳトランジスタ１６及び出力のＰＭＯＳトランジスタ６のドレインソース間の耐圧は、ＮＭＯＳトランジスタ１５のドレインソース間の耐圧よりも高耐圧であるため、レギュレータ回路１００の電源電圧ＶＤＤ１に対する耐圧を向上できる。

また、バッファ段４を設けているため、レギュレータ回路１００の主電源として用いられる電源供給部８と、過電流検出及び制御用として用いられる安定化電源生成回路１と、を分離して構成できる。

電源供給部８が供給する電源電圧ＶＤＤ１が高電圧であっても、電源電圧ＶＤＤ２を生成するために他の安定化電源生成回路１を使用しているため、過電流制御回路５に高耐圧素子を使用する必要がなくなり、過電流制御回路５の構成面積を小面積化できる。このとき、電源電圧ＶＤＤ２は安定化電源生成回路１により生成されるため、過電流制御回路５は、電源電圧ＶＤＤ１よりも安定した電源電圧ＶＤＤ２を用いて動作させることができ、検出及び制御の精度を向上できる。

（第１実施形態の変形例１）
図３は第１実施形態の第１変形例の追加説明図を示す。図３にレギュレータ回路２００を示すように、電流源２１に代わる通電回路として抵抗２１ａを用いても良い。抵抗２１ａを用いて構成すると、この抵抗２１ａに通電してＮＯＴゲート２２の入力容量を充電できる。第２電源ラインＮ４の通電電流量が所定より多いときには、抵抗２１ａを通じてＮＯＴゲート２２の入力容量に充電される。ＮＯＴゲート２２は入力容量の充電電圧が所定電圧より大きくなると論理を反転する。本変形例においても前述実施形態と同様の効果を奏する。

（第１実施形態の変形例２）
図４は第１実施形態の第２変形例の追加説明図を示す。図４に示すレギュレータ回路３００は過電流制御回路３０５を備える。図４に示すように安定化電源生成回路１を設けていない構成を適用しても良い。すなわち、第１実施形態の構成の変形例として説明するならば、第２電源ラインＮ４が電源ラインＮ１に接続されることで同一の電気的ノードになっており、電源供給部８はこの電気的ノードＮ１に電源電圧ＶＤＤ１を供給し、ＮＯＴゲート２２の電源電圧と電流源２１の供給元を電源電圧ＶＤＤ１としている。定常時において、負荷１４の短絡等の異常を生じたときにも、前述した第１実施形態と同様の作用を奏することになり、前述実施形態と同様の効果を奏する。

本変形例においても、電源供給部８により電源ラインＮ１に所定の閾値電圧Ｖth、つまりＮＯＴゲート２２（インバータ）の最低動作電圧を超える電圧（過電流制御回路５が安定的に動作する電圧）を電源電圧ＶＤＤ１として出力してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めれば、起動時における作用は第１実施形態と同様になり、第１実施形態と同様の効果を奏する。

（第２実施形態）
図５は第２実施形態の追加説明図を示す。第２実施形態が第１実施形態と異なる部分は過電流制御回路の構成にある。図５に示すレギュレータ回路４００は過電流制御回路４０５を備える。図５に示すように、過電流制御回路４０５は、過電流検出用トランジスタとなるＮＭＯＳトランジスタ１９、オペアンプ３の出力をプルダウンするためのＮＭＯＳトランジスタ２０、カレントミラー回路４２３、及び、通電回路としての電流源４２４を備える。

カレントミラー回路４２３は、入力トランジスタとしてのＰＭＯＳトランジスタ４２５及び出力トランジスタとしてのＰＭＯＳトランジスタ４２６により一対で構成され、ＰＭＯＳトランジスタ４２５が第２電源ラインＮ４からＮＭＯＳトランジスタ１９のドレインへの通電経路に介在して接続されることで構成される。このＰＭＯＳトランジスタ４２５のゲートドレイン間は共通接続されると共に、この共通接続ノードＮ６はＮＭＯＳトランジスタ１９のドレインに接続されている。また、ＰＭＯＳトランジスタ４２５及び４２６のゲートは共通接続されている。ＰＭＯＳトランジスタ４２５及び４２６のソースはグランド線Ｎ２で共通接続されている。

カレントミラー回路４２３の出力側のＰＭＯＳトランジスタ４２６のドレインは電流源４２４及びＮＭＯＳトランジスタ２０のゲートに接続されている。電流源４２４は、安定化電源生成回路１により生成される電源電圧ＶＤＤ２を用いて定電流を生成する。この電流源４２４は、カレントミラー回路４２３のＰＭＯＳトランジスタ４２６の出力電流を引くように接続されている。ＮＭＯＳトランジスタ２０のドレインはオペアンプ３の出力に接続されており、ＮＭＯＳトランジスタ２０のソースはグランド線Ｎ２に接続されている。その他の構成は、第１実施形態の構成と同様であるためその説明を省略する。

なお、このような構成を用いることで、ＮＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１９のサイズ比、ＰＭＯＳトランジスタ４２５とＰＭＯＳトランジスタ４２６のサイズ比、及び、電流源４２４の定電流値、に応じて過電流閾値を設定可能となる。

上記構成の作用について説明する。
＜通常時＞
通常時には、安定化電源生成回路１が安定化電源電圧ＶＤＤ２を生成し、カレントミラー回路４２３の電流供給源として出力する。電流源４２４は定電流を通電するため、通常時においてオペアンプ３がＮＭＯＳトランジスタ１５のゲートを駆動するときには、ＮＭＯＳトランジスタ１９のゲートも駆動され、これに応じた電流がカレントミラー回路４２３を構成するＰＭＯＳトランジスタ４２５のドレインを通じて流れる。カレントミラー回路４２３のＰＭＯＳトランジスタ４２６にはミラー電流が流れるが、電流源４２４はこのミラー電流を引く。したがって、ＮＭＯＳトランジスタ２０のドレインソース間はオープン状態となり、オペアンプ３の出力はバッファ段４のＮＭＯＳトランジスタ１５のゲートに通常通り通電される。したがって、第１実施形態の説明と同様に、フィードバック回路７の抵抗１７、１８に流れる電流が変動すれば、これに応じて、出力電圧ＶＯＵＴをフィードバック制御でき、出力電圧ＶＯＵＴを目標電圧に調整制御できる。

＜過電流が印加されるとき（負荷の短絡時）＞
負荷１４の端子間が短絡したときには、電流がＰＭＯＳトランジスタ６のソースドレイン間を通じて出力端子１１からグランド線Ｎ２に向けて多く流れ、これに伴い、第１実施形態の説明と同様に、ＮＭＯＳトランジスタ１５のゲート電圧が上昇し、これに伴い、ＮＭＯＳトランジスタ１９のドレインソース間電流も増加する。カレントミラー回路４２３は、ＮＭＯＳトランジスタ１９のドレインソース間電流をカレントミラーして電流源４２４の側に通電する。このため、電流源４２４の定電流値を超える電流がＮＭＯＳトランジスタ２０のゲート入力容量に通電されると、このゲート入力容量に充電されるようになり、ＮＭＯＳトランジスタ２０のゲート電圧が上昇する。

ＮＭＯＳトランジスタ２０のゲート電圧がその閾値電圧を超えるとオンし、ＮＭＯＳトランジスタ２０のドレインソース間に通電されるようになり、カレントミラー回路４２３のＰＭＯＳトランジスタ４２６のドレイン電流と電流源４２４の電流とが釣り合うようにフィードバック制御され、オペアンプ３の出力電圧もこの制御内容に応じた所定の電圧に制御される。これにより、例えば負荷１４の端子間が何らかの影響に応じて短絡したときであっても過電流制御でき、レギュレータ回路４００を適切に保護できる。

＜起動時＞
次に、起動時の動作について説明する。本実施形態では、カレントミラー回路４２３が構成されているため、起動時にはカレントミラー回路４２３等が動作する最低動作電圧が供給されれば、過電流制御回路４０５が正常動作する。

カレントミラー回路４２３の最低動作電圧は、ＰＭＯＳトランジスタ４２５の閾値電圧Ｖthpとそのオーバードライブ電圧Ｖovp、さらに、ＮＭＯＳトランジスタ１９のオーバードライブ電圧Ｖovnを加算したＶthp＋Ｖovp＋Ｖovnとなる。他方、ＮＭＯＳトランジスタ２０の最低動作電圧は、その閾値電圧ＶthnとＰＭＯＳトランジスタ４２６のオーバードライブ電圧Ｖovpを加算した電圧Ｖthn＋Ｖovpとなる。安定化電源生成回路１が、これらの値（Ｖthp＋Ｖovp＋Ｖovn）、（Ｖthn＋Ｖovp）を共に超える電源電圧ＶＤＤ２を出力すれば、過電流制御回路４０５が正常に動作可能になる。仮に、閾値電圧Ｖthn＝Ｖthpとすれば、過電流制御回路４０５はカレントミラー回路４２３の最低動作電圧Ｖthp＋Ｖovp＋Ｖovnで律速されるようになる。

このように過電流制御回路４０５が正常に動作することが保証されるタイミングにおいて、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めるようにすることが望ましい。この場合、前述実施形態で説明したように、レギュレータ回路４００の起動時における動作を保証できる。

＜本実施形態のまとめ＞
本実施形態によれば、過電流制御回路４０５が、ＰＭＯＳトランジスタ４２５及び４２６によるカレントミラー回路４２３を用いて構成されている。このため、たとえＮＭＯＳトランジスタ１５、１９のゲート容量の最大値が制限されたとしても、ＮＭＯＳトランジスタ１５、１９間のミラー比、ＰＭＯＳトランジスタ４２５、４２６間のミラー比を調整することで、過電流閾値を設定できるようになり、設計の自由度を大きく保つことができる。なお、カレントミラー回路４２３を用いて電流を折り返しているものの、カレントミラー回路４２３のレイアウトに配慮することで大きな電流誤差になることはない。

なお、電流源４２４に代えて抵抗（図示せず）を用いても良い。例えば、過電流制限値に高い精度を必要としないときには電流源４２４を必要としない。
（第２実施形態の変形例）
図６は第２実施形態の変形例の追加説明図を示す。図６に示すレギュレータ回路５００は過電流制御回路５０５を備える。図６に示すように安定化電源生成回路１を設けていない構成を採用しても良い。すなわち、第２実施形態の構成（図５）の変形例として説明するならば、第２電源ラインＮ４が電源ラインＮ１に接続されることで同一の電気的ノードになっており、電源供給部８はこの電気的ノードに電源電圧ＶＤＤ１を供給し、カレントミラー回路４２３に代わるカレントミラー回路５２３の電源供給元（過電流制御回路５０５の動作用電源）を電源電圧ＶＤＤ１とする。定常時においても、負荷１４の端子間短絡等の異常を生じたときにも、前述実施形態と同様に作用することになり、前述実施形態と同様の効果を奏する。

本変形例においても、電源供給部８が、カレントミラー回路５２３及びＮＭＯＳトランジスタ２０が正常に動作可能な最低動作電圧を超える電圧を電源ラインＮ１に電源電圧ＶＤＤ１として出力してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めれば、起動時における作用は第１実施形態と同様になり、前述実施形態と同様の効果を奏する。

（第３実施形態）
図７及び図８は第３実施形態の追加説明図を示している。図７に示すレギュレータ回路６００は過電流制御回路６０５を備える。図７に示すように、過電流制御回路６０５は、ＮＭＯＳトランジスタ１９、２０、電流源６２１、参照電圧生成回路６２７、及び、比較器６２８を備える。比較器６２８は例えばオペアンプ６２９により構成される。

参照電圧生成回路６２７は参照電圧ＶＲＥＦ２を生成し、オペアンプ６２９の非反転入力端子に出力する。参照電圧生成回路６２７が参照電圧ＶＲＥＦ２を変化させることにより過電流制限閾値を任意に設定できる。安定化電源生成回路１が出力する電源電圧ＶＤＤ２の第２電源ラインＮ４とＮＭＯＳトランジスタ１９のドレインとの間には電流源６２１が接続されている。また、電流源６２１とＮＭＯＳトランジスタ１９のドレインとの共通接続ノードＮ５はオペアンプ６２９の反転入力端子に接続されている。このオペアンプ６２９は、第２電源ラインＮ４から電源電圧ＶＤＤ２の供給を受けて動作し、ノードＮ５の電圧と参照電圧ＶＲＥＦ２とを比較し、この比較結果を「Ｈ」レベル又は「Ｌ」レベルとしてＮＭＯＳトランジスタ２０のゲートに出力する。

通常時には、ＮＭＯＳトランジスタ２０のドレインソース間には電流源６２１の定電流が流れ込むが、オペアンプ６２９の反転入力端子の入力容量にも流れ込み、反転入力端子の電圧が参照電圧ＶＲＥＦ２より高くなる。この場合、オペアンプ６２９は「Ｌ」レベルを出力する。負荷１４の端子間短絡などを生じたときには、ＮＭＯＳトランジスタ１５、１９のドレインソース間電流が多くなり、ＮＭＯＳトランジスタ１９はオペアンプ６２９の反転入力端子の入力容量から電流を引く。

この結果、ノードＮ５の電圧は低下し参照電圧生成回路６２７が出力する参照電圧ＶＲＥＦ２より低くなる。すると、ＮＭＯＳトランジスタ２０がオンすることで、前述実施形態と同様に電流源６２１の電流とＮＭＯＳトランジスタ１９のドレイン電流が等しくなるようにフィードバック制御され、オペアンプ３の出力電圧もこの制御内容に応じた所定の電圧に制御される。

図８に起動時における各部の電圧をタイミングチャートにより概略的に示している。起動時の動作を考慮すると、安定化電源生成回路１が、所定の閾値電圧、つまりオペアンプ６２９の最低動作電圧Ｖcp（一般には＞ＭＯＳトランジスタの閾値電圧Ｖth：ＮＭＯＳトランジスタ２０がオンして過電流制御機能が働きだす電圧）を電源電圧ＶＤＤ２として出力（タイミングｔ１１）してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始める（タイミングｔ１２）と良い。すると、電源電圧ＶＤＤ１、ＶＤＤ２の起動時のタイムラグの影響があったとしても、レギュレータ回路６００を保護できる。

本実施形態においても、前述実施形態と同様の作用効果を奏する。また、参照電圧生成回路２が参照電圧ＶＲＥＦ２を生成し、オペアンプ６２９の比較対象電圧として可変可能にしている。このため、参照電圧ＶＲＥＦ２を調整することで過電流判定用の閾値を容易に調整できる。

なお、電源供給部８及び安定化電源生成回路１が、電源電圧ＶＤＤ１、電源電圧ＶＤＤ２を同時に起動させれば、レギュレータ回路６００と過電流制御回路６０５が同時に起動することになり、この場合も過電流制御機能を正常に動作させることができる。

（第３実施形態の変形例）
図９は第３実施形態の変形例の追加説明図を示す。図９に示すレギュレータ回路７００は過電流制御回路７０５を備える。図９に示すように、安定化電源生成回路１を設けていない構成を採用しても良い。すなわち、第３実施形態の構成（図７）の変形例として説明するならば、第２電源ラインＮ４が電源ラインＮ１と同一の電気的ノードになっており、電源供給部８はこれらの同一の電気的ノードに同一の電源電圧ＶＤＤ１を供給しており、オペアンプ６２９（比較部６２８）の電源電圧と電流源６２１の電圧供給元を電源電圧ＶＤＤ１としている。定常時において負荷１４の端子間短絡等の異常を生じたときにも、第３実施形態と同様に作用することになり、前述実施形態と同様の効果を奏する。

本変形例においても、電源供給部８が電源ラインＮ１に所定の閾値電圧、つまりオペアンプ６２９の最低動作電圧Ｖcp（図８参照）を超える電圧（過電流制御回路７０５が安定的に動作する電圧）を電源電圧ＶＤＤ１として出力してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めれば、起動時における作用は第３実施形態と同様になり、第３実施形態と同様の効果を奏する。

（第４実施形態）
図１０及び図１１は第４実施形態の追加説明図を示している。この図１０は図１のバッファ段４の構成をカスコード接続に変更したところにある。バッファ段４に代わるバッファ段８０４は、ＮＭＯＳトランジスタ１５、ＰＭＯＳトランジスタ１６、及び、Ｎチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ：第３トランジスタ相当）８３０を備える。

このバッファ段８０４は、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１５との間にＮＭＯＳトランジスタ８３０をカスコード接続して構成している。ＮＭＯＳトランジスタ８３０は、例えばゲートドレイン間の幅が他のＮＭＯＳトランジスタ１５のゲートドレイン間よりも広く構成された高耐圧素子であり、ＰＭＯＳトランジスタ１６と同類の高耐圧素子である。ＮＭＯＳトランジスタ８３０は他のトランジスタ（例えばＮＭＯＳトランジスタ１５）よりもドレイン側を高耐圧とした素子である。ＮＭＯＳトランジスタ８３０のゲートには、安定化電源生成回路１から安定化電源電圧ＶＤＤ２が与えられる。このような回路構成においては、定常時においても起動時においても前述実施形態（例えば第１実施形態）と同様の作用効果を奏する。

（第４実施形態の変形例）
また図１０に示すレギュレータ回路８００では、安定化された電源電圧ＶＤＤ２をＮＭＯＳトランジスタ８３０のゲートに入力させた形態を示したが、これに限らず、図１１にレギュレータ回路９００を示すように、安定化電源生成回路９３１を別途設け、この安定化電源生成回路９３１の出力電圧ＶＤＤ３（例えば＝ＶＤＤ２）をＮＭＯＳトランジスタ８３０のゲートに入力させるようにしても良い。

（他の実施形態）
本発明は前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。前述実施形態の構成は矛盾しない限り適宜組み合わせて適用できる。例えば、安定化電源生成回路１を設けておらず、電源供給部８が過電流制御回路の動作用電源を供給する実施形態の構成を用いたときには、起動時において、電源供給部８により過電流制御回路が安定的に動作する電源電圧ＶＤＤ１が電源ラインＮ１に出力されてから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めるようにすると良い。

比較器６２８にオペアンプ６２９を用いた形態を示したが、これに代えてコンパレータを用いても良い。
また、ＰＬＣ（Power Line Communication）を行う場合においては、電源ラインＮ１に信号が重畳することになるが、このような場合においても、ＰＭＯＳトランジスタ６のソースドレイン間に過電流が流れるようになれば、前述実施形態と同様に適切に過電流制限できるようになる。

図面中、１は安定化電源生成回路、２は参照電圧生成回路、３はオペアンプ、４、８０４はバッファ段、５、２０５、３０５、４０５、５０５、６０５、７０５、８０５は過電流制御回路、６はＰチャネル型のＭＯＳトランジスタ（出力トランジスタ）、７はフィードバック回路、８は電源供給部、９は電源端子、１１は出力端子、１５はＮチャネル型のＭＯＳトランジスタ（第１トランジスタ）、１６はＰチャネル型のＭＯＳトランジスタ（第２トランジスタ）、２１、６２１は電流源（通電回路）、２１ａは抵抗（通電回路）、４２３、５２３はカレントミラー回路、４２４は電流源（通電回路）、４２５はＰチャネル型のＭＯＳトランジスタ（入力トランジスタ）、４２６はＰチャネル型のＭＯＳトランジスタ（出力トランジスタ）、６２８は比較器、６２９はオペアンプ、８３０はＮチャネル型のＭＯＳトランジスタ（第３トランジスタ）、Ｎ１は電源ライン、Ｎ４は第２電源ライン、１００、２００、３００、４００、５００、６００、７００、８００、９００はレギュレータ回路、を示す。

Claims (13)

1. 電源供給部（８）から電源ライン（Ｎ１）に電源電圧（ＶＤＤ１）の供給を受けて、参照電圧（ＶＲＥＦ）に応じて出力端子（１１）から定電圧を出力するレギュレータ回路（１００、２００、３００、４００、５００、６００、７００、８００、９００）であって、
   前記参照電圧（ＶＲＥＦ）を生成する参照電圧生成回路（２）と、
   前記参照電圧（ＶＲＥＦ）と前記出力端子の出力電圧（ＶＯＵＴ）に応じてフィードバックされるフィードバック電圧（Ｖfb）とを比較して出力するオペアンプ（３）と、
   前記オペアンプの出力端子に制御端子を接続して構成された第１トランジスタ（１５）、および、前記第１トランジスタの主通電経路に直列接続された第２トランジスタ（１６）を備えたバッファ段（４、８０４）と、
   前記バッファ段の後段に接続されると共に前記第２トランジスタにカレントミラー接続され前記電源ライン（Ｎ１）から前記レギュレータ回路の出力端子に主通電経路を備える出力トランジスタ（６）と、
   前記出力トランジスタの主通電経路に直列接続され前記出力端子の出力電圧に応じた前記フィードバック電圧を出力するフィードバック回路（７）と、
   制御端子が前記バッファ段の第１トランジスタの制御端子に共通接続され主通電経路を有する過電流検出用トランジスタ（１９）を備え、前記過電流検出用トランジスタを用いて検出される前記出力トランジスタ（６）の主通電経路の通電電流が所定値未満のときには、前記オペアンプの出力を前記第１トランジスタの制御端子に通電して通常動作させ、前記出力トランジスタ（６）の主通電経路の通電電流が所定値以上のときには、前記オペアンプの出力電圧を、前記過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する過電流制御回路（５、２０５、３０５、４０５、５０５、６０５、７０５、８０５）と、
   を備える保護回路付きのレギュレータ回路。
2. 請求項１記載のレギュレータ回路において、
   前記過電流制御回路（５、２０５、６０５、７０５、８０５）は、
   前記過電流検出用トランジスタの主通電経路に直列接続された通電回路（２１、２１ａ、６２１）を備え、
   前記通電回路から前記過電流検出用トランジスタに流れる電流を減算した差電流を充電して所定電圧以上になると前記オペアンプの出力を前記第１トランジスタの出力端子に通電して通常動作させ、前記差電流を充電した電圧が所定電圧未満になると、前記通電回路に流れる電流と前記過電流検出用トランジスタの主通電経路に流れる電流とが釣り合うように前記オペアンプの出力電圧を前記所定の電圧に制御する保護回路付きのレギュレータ回路。
3. 請求項２記載のレギュレータ回路において、
   前記過電流制御回路の通電回路（２１、６２１）は、前記過電流検出用トランジスタの主通電経路に直列接続された電流源（２１、６２１）を備える保護回路付きのレギュレータ回路。
4. 請求項２又は３記載のレギュレータ回路において、
   前記過電流制御回路（６０５、７０５）は、
   前記所定電圧として可変可能な過電流閾値と比較する比較器（６２８）を備える保護回路付きのレギュレータ回路。
5. 請求項１記載のレギュレータ回路において、
   前記過電流制御回路（４０５、５０５）は、
   前記過電流検出用トランジスタの主通電経路に接続された入力トランジスタ（４２５）と前記入力トランジスタにカレントミラー接続された出力トランジスタ（４２６）とを備えたカレントミラー回路（４２３、５２３）と、
   前記カレントミラー回路の出力電流から電流を引く通電回路（４２４）と、を備え、
   前記通電回路により電流が引かれた差電流を充電した電圧が所定電圧未満のときには前記オペアンプの出力を前記第１トランジスタの制御端子に通電して通常動作させ、前記差電流を充電した電圧が所定電圧以上になると、前記通電回路に流れる電流と前記カレントミラー回路の出力トランジスタの電流とが釣り合うように前記オペアンプの出力電圧を前記所定の電圧に制御する保護回路付きのレギュレータ回路。
6. 請求項５記載のレギュレータ回路において、
   前記通電回路は電流源（４２４）により構成される保護回路付きのレギュレータ回路。
7. 請求項１から６の何れか一項に記載のレギュレータ回路において、
   前記バッファ段（８０４）は、前記第１トランジスタ（１５）と前記第２トランジスタ（１６）との間にカスコード接続された第３トランジスタ（８３０）を備える保護回路付きのレギュレータ回路。
8. 請求項７記載のレギュレータ回路において、
   前記バッファ段の第３トランジスタは、前記第１トランジスタよりも高耐圧である保護回路付きのレギュレータ回路。
9. 請求項１から８の何れか一項に記載のレギュレータ回路において、
   前記電源ライン（Ｎ１）から降圧された安定化電源を、前記過電流制御回路が動作用電源として用いる第２電源ライン（Ｎ４）に供給する安定化電源生成回路（１）をさらに備える保護回路付きのレギュレータ回路。
10. 請求項９記載のレギュレータ回路において、
    起動時には、前記安定化電源生成回路（１）が前記第２電源ライン（Ｎ４）に前記過電流制御回路が安定的に動作する電源電圧（ＶＤＤ２）を出力してから前記参照電圧生成回路（２）が参照電圧（ＶＲＥＦ）を出力し始める保護回路付きのレギュレータ回路。
11. 請求項１から８の何れか一項に記載のレギュレータ回路において、
    前記電源供給部（８）が前記電源ライン（Ｎ１）に前記過電流制御回路の動作用電源を供給する保護回路付きのレギュレータ回路。
12. 請求項１１記載のレギュレータ回路において、
    起動時には、前記電源供給部（８）により前記過電流制御回路が安定的に動作する電源電圧（ＶＤＤ１）が前記電源ラインに出力されてから、前記参照電圧生成回路（２）が参照電圧（ＶＲＥＦ）を出力し始める保護回路付きのレギュレータ回路。
13. 請求項１から１２の何れか一項に記載のレギュレータ回路において、
    前記バッファ段の第２トランジスタ（１６）及び前記出力トランジスタ（６）は、その主通電経路の耐圧が前記第１トランジスタ（１５）よりも高耐圧である保護回路付きのレギュレータ回路。

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