WO2017051744A1 - 保護回路付きのレギュレータ回路 - Google Patents
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- H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
- H02H3/087—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current for dc applications
Definitions
- This disclosure relates to a regulator circuit with a protection circuit.
- the regulator circuit is configured to supply a stable step-down power supply voltage from an output terminal using an operational amplifier (see, for example, Patent Document 1).
- the operational amplifier compares the reference voltage by the reference voltage generation circuit with the feedback voltage that feeds back the output voltage of the output terminal, and drives the control terminal of the output transistor to step down from the output terminal. Outputs the power supply voltage.
- a protection circuit may be provided because the element is destroyed or the wiring is melted.
- the protection circuit described in Patent Document 1 protects the circuit from overcurrent based on the sense current being turned back by a current mirror circuit and compared with a reference current.
- the inventors have provided a buffer stage between the operational amplifier and the output transistor, and considering that the output voltage of the output terminal is fed back to the operational amplifier, even when the power supply voltage becomes higher than usual. Therefore, we are trying to develop a regulator circuit that can withstand high voltages while avoiding the use of high-voltage elements in the overcurrent control circuit, and aims to provide a regulator circuit that limits overcurrent in a small area as much as possible.
- the power supply voltage fluctuates by superimposing a signal on the power supply line. However, it is aimed to be able to limit overcurrent even in such a case.
- This disclosure is intended to provide a regulator circuit with a protection circuit that can appropriately perform overcurrent limitation.
- a regulator circuit receives supply of a power supply voltage from a power supply unit to a first power supply line, outputs a constant voltage from an output terminal according to a reference voltage, a reference voltage generation circuit, and an operational amplifier A buffer stage, an output transistor, and an overcurrent control circuit.
- the reference voltage generation circuit generates a reference voltage.
- the operational amplifier compares the reference voltage with a feedback voltage fed back according to the output voltage of the output terminal, and outputs an output voltage.
- the buffer stage includes a first transistor configured by connecting a control terminal to the output terminal of the operational amplifier, and a second transistor connected in series to the main energization path of the first transistor.
- the output transistor is connected to the subsequent stage of the buffer stage, is connected to the second transistor in a current mirror connection, and includes a main energization path from the first power supply line to the output terminal of the regulator circuit.
- the overcurrent control circuit includes an overcurrent detection transistor having a main energization path.
- the overcurrent control circuit energizes the output voltage of the operational amplifier to the control terminal of the first transistor when the energization current of the main energization path of the output transistor detected using the overcurrent detection transistor is less than a predetermined value.
- the overcurrent control circuit controls the output voltage of the operational amplifier to a predetermined voltage corresponding to the current flowing through the main energization path of the overcurrent detection transistor when the energization current of the main energization path of the output transistor is greater than or equal to a predetermined value.
- the regulator circuit By controlling the output voltage of the operational amplifier to a predetermined voltage, the regulator circuit can be properly protected from overcurrent, and overcurrent limitation can be performed appropriately.
- FIG. 2 is an electrical configuration diagram schematically showing a regulator circuit in the first embodiment; It is a timing chart schematically showing the voltage of each part at startup, It is an electrical block diagram which shows roughly the regulator circuit in the 1st modification of 1st Embodiment, It is an electrical block diagram which shows roughly the regulator circuit in the 2nd modification of 1st Embodiment, It is an electrical block diagram which shows schematically the regulator circuit in 2nd Embodiment, It is an electrical block diagram which shows roughly the regulator circuit in the modification of 2nd Embodiment, It is an electrical block diagram which shows schematically the regulator circuit in 3rd Embodiment, It is a timing chart schematically showing the voltage of each part at startup, It is an electrical block diagram which shows roughly the regulator circuit in the modification of 3rd Embodiment, It is an electrical block diagram which shows schematically the regulator circuit in 4th Embodiment, It is an electrical
- FIG.1 and FIG.2 shows explanatory drawing of 1st Embodiment.
- a regulator circuit 100 with a protection circuit includes a stabilized power generation circuit 1, a reference voltage generation circuit 2, an operational amplifier 3, a buffer stage 4, an overcurrent control circuit 5, and a P-channel type as an output transistor.
- a MOS transistor (hereinafter referred to as PMOS transistor) 6 and a feedback circuit 7 are connected.
- the regulator circuit 100 operates by receiving the supply of the power supply voltage VDD1 from the power supply section 8 to the first power supply line (or first power supply node) N1 of the power supply terminal 9, and the power supply voltage VDD1 (for example, 20 [V ], A constant voltage is output from the output terminal 11.
- other voltages for example, VDD2, VREF, etc. refer to voltages based on the reference potential VSS unless otherwise specified.
- a bypass capacitor 13 is connected between the output terminal 11 and the output terminal 12 of the ground line N2.
- a load 14 is connected to both ends of the bypass capacitor 13 so that a DC voltage can be supplied to the load 14.
- the stabilized power supply generation circuit 1 is configured by, for example, a bandgap reference (BGR) circuit, and steps down the power supply voltage VDD1 supplied from the power supply unit 8 to the power supply line N1, thereby reducing the power supply voltage VDD2 (eg, 3 [V] to 3 .5 [V]), and the generated voltage is supplied to the second power supply line N4 and output.
- the power supplied to the second power supply line N4 is used as an operating power for the overcurrent control circuit 5.
- the reference voltage generation circuit 2 generates a reference voltage VREF ( ⁇ VDD2) using the power supply voltage VDD2 and outputs it to the non-inverting input terminal of the operational amplifier 3. Note that the reference voltage generation circuit 2 may generate the reference voltage VREF ( ⁇ VDD2) using the power supply voltage VDD1.
- the operational amplifier 3 operates using the first power supply voltage VDD1 supplied from the power supply unit 8, and compares the reference voltage VREF generated by the reference voltage generation circuit 2 with the feedback voltage Vfb fed back by the feedback circuit 7. The comparison result is output from the output terminal 11. The operational amplifier 3 outputs a signal to the output terminal 11 so that the feedback voltage Vfb matches the reference voltage VREF.
- the output terminal of the operational amplifier 3 is connected to the buffer stage 4.
- the buffer stage 4 includes an N-channel MOS transistor (hereinafter referred to as an NMOS transistor: equivalent to a first transistor) 15 configured by connecting a gate (corresponding to a control terminal) to an output terminal of the operational amplifier 3, and a drain of the NMOS transistor 15.
- the output terminal of the operational amplifier 3 is connected to the gate of the NMOS transistor 15, and a current is passed between the drain and source of the NMOS transistor 15 in accordance with the control signal output from the operational amplifier 3.
- the source and drain of the PMOS transistor 16 and the drain and source of the NMOS transistor 15 are connected in series, and the gate and drain of the PMOS transistor 16 are connected in common. Has been.
- the PMOS transistor 6 is current mirror connected to the PMOS transistor 16.
- the gates (corresponding to control terminals) of the PMOS transistor 16 and the PMOS transistor 6 in the buffer stage 4 are commonly connected.
- the PMOS transistor 6 has its drain-source (corresponding to the main energization path) connected between the first power supply line N1 and the output terminal 11.
- PMOS transistors 16 and 6 are different in structure from other transistors (for example, NMOS transistor 15).
- the difference between the PMOS transistors 16 and 6 from the other MOS transistors is that the thickness of the oxide film is not changed and the distance between the gate and drain is made larger than that of the other transistors.
- the PMOS transistor 16 of the buffer stage 4 and the PMOS transistor 6 of the output have higher drain breakdown voltages than the drain breakdown voltages of other transistors (for example, the NMOS transistor 15).
- a feedback circuit 7 is connected between the output terminal 11 of the regulator circuit 100 and the ground line N2.
- the feedback circuit 7 is configured by connecting resistors 17 and 18 in series between the output terminal 11 and the ground line N2, for example, and feeds back the voltage of the node N3 between the resistors 17 and 18 to the inverting input terminal of the operational amplifier 3.
- the overcurrent control circuit 5 is connected to the output terminal of the operational amplifier 3.
- the overcurrent control circuit 5 includes an N channel type MOS transistor (hereinafter referred to as NMOS transistor) 19 as an overcurrent detection transistor, an N channel type MOS transistor (hereinafter referred to as NMOS transistor) 20 as a cutoff transistor, and an energization circuit.
- NMOS transistor N channel type MOS transistor
- a current source 21 and a NOT gate (inverter) 22 are connected to each other.
- the current source 21 and the drain source of the NMOS transistor 19 are connected in series between the second power supply line N4 and the ground line N2 of the stabilized power supply generation circuit 1.
- the signal of the common connection node N5 between the current source 21 and the drain of the NMOS transistor 19 is input to the NOT gate 22.
- the NOT gate 22 operates using the output power supply voltage VDD2 of the stabilized power supply generation circuit 1, and the output of the NOT gate 22 is input to the gate of the NMOS transistor 20.
- the drain and source of the NMOS transistor 20 are connected between the output of the operational amplifier 3 and the ground line N2, and the overcurrent control circuit 5 turns on the NMOS transistor 20 so that the output of the operational amplifier 3 is grounded. Control is possible to the potential VSS (corresponding to the reference potential) of the line N2.
- the stabilized power supply generation circuit 1 generates the stabilized power supply voltage VDD2 by the power supply voltage VDD1.
- the current source 21 generates a constant current by the power supply voltage VDD2, and charges the input capacitance of the NOT gate 22 by flowing the current. For this reason, the input of the NOT gate 22 becomes “H” level, the NOT gate 22 outputs “L”, and as a result, the NMOS transistor 20 is turned off.
- the output of the operational amplifier 3 is directly output to the gate of the NMOS transistor 15 constituting the buffer stage 4.
- the operational amplifier 3 outputs a high voltage to the gate of the NMOS transistor 15, and the NMOS transistor 15 is connected between the drain and the source in accordance with the gate voltage. Energize current.
- the feedback voltage Vfb of the feedback circuit 7 approaches the generated reference voltage VREF of the reference voltage generating circuit 2 and the output of the operational amplifier 3. Will decline.
- the current flowing between the drain and source of the NMOS transistor 15 decreases, and accordingly, the current flowing between the first power supply line N1 of the power supply voltage VDD1 and the source and drain of the PMOS transistor 6 also decreases.
- the output voltage VOUT decreases / increases according to the current consumption of the load 14, and the output of the operational amplifier 3 increases / decreases accordingly. Thereby, the output voltage VOUT can be adjusted and controlled to the target voltage.
- the buffer stage 4 is provided in the configuration of this embodiment. Since the PMOS transistor 16 in the buffer stage 4 is diode-connected, the output resistance of the PMOS transistor 16 is reduced to one-half the mutual conductance of the PMOS transistor 16. Therefore, the pole (cutoff frequency) of the gate node of the output PMOS transistor 6 is generated on the high frequency side. By providing the pole (cut-off frequency) of the bypass capacitor 13 on the low frequency side, these effects can be easily separated.
- the device size of the NMOS transistor 15 is smaller. In this case, the parasitic capacitance of the gate of the NMOS transistor 15 can be reduced. For this reason, the pole (cutoff frequency) of the gate node of the NMOS transistor 15 can be made as high as possible. For this reason, a sufficient phase margin can be secured and stable operation can be achieved. If the size of the NMOS transistor 15 is made sufficiently small, the pole of the gate node of the NMOS transistor 15 has a significantly high frequency (for example, a pole of 3rd or more), and the phase margin is not affected.
- the output current of the current source 21 is constant, if the drain-source current of the NMOS transistor 19 increases, the charge accumulated in the input capacitance of the NOT gate 22 is discharged through the drain-source of the NMOS transistor 19. become. As a result, when the input of the NOT gate 22 falls below the “H” ⁇ “L” threshold value, the NOT gate 22 outputs the “H” level.
- the NMOS transistor 20 when the NMOS transistor 20 is turned on, current is supplied between the drain and source of the NMOS transistor 20 and feedback control is performed so that the current of the current source 21 and the drain current of the NMOS transistor 19 are balanced. As a result, the output voltage of the operational amplifier 3 is controlled to a predetermined voltage corresponding to this control content. Thereby, for example, even when the terminals of the load 14 are short-circuited according to some influence, the overcurrent can be limited and the regulator circuit 100 can be appropriately protected.
- FIG. 2 schematically shows changes in voltage and current of main parts at the time of start-up by a timing chart.
- the power supply voltage VDD1 can supply current to the output terminal 11 through the PMOS transistor 6.
- the voltage is output from the output terminal 11 through the PMOS transistor 6 after the overcurrent control circuit 5 starts to operate normally.
- the overcurrent control circuit 5 since the overcurrent control circuit 5 operates before the output voltage VOUT is normally output, it operates without any problem. Therefore, as described above, even when the load 14 is short-circuited, an overcurrent can be detected as usual, and the output of the operational amplifier 3 can be protected from the overcurrent by connecting to the node of the ground line N2.
- the power supply voltage VDD2 often rises behind the rise of the power supply voltage VDD1 (see FIG. 2).
- the stabilized power supply generation circuit 1 outputs a voltage that enables energization between the drain and source of the NMOS transistor 19 for overcurrent control as the power supply voltage VDD2, The current control circuit 5 will not operate normally.
- the stabilized power generation circuit 1 starts the reference voltage VREF after the stabilized output of the power supply voltage VDD2. Specifically, it is desirable to operate so as to show the temporal relationship in FIG.
- the overcurrent control circuit 5 balances the current of the current source 21 and the drain current of the NMOS transistor 19 on condition that the NMOS transistor 20 is turned on as the NOT gate 22 outputs “H” level. Feedback control. As a result, the output voltage of the operational amplifier 3 is also controlled to a predetermined voltage corresponding to this control content.
- the NOT gate 22 uses the power supply voltage VDD2 generated by the stabilized power supply generation circuit 1 as a power supply.
- the power supply voltage VDD2 exceeds the threshold voltage Vth of the NMOS transistor 20 for overcurrent control, the NMOS transistor 20 can be turned on normally. After timing t1 in FIG. Can be turned on.
- the NOT gate 22 when the power supply voltage VDD2 generated by the stabilized power supply generation circuit 1 exceeds a predetermined threshold voltage Vth, that is, the lowest operating voltage (about Vth) of the NOT gate (inverter) 22, the NOT gate 22 is stably supplied with power. It is supplied and can operate normally (after timing t1).
- the output of the operational amplifier 3 starts to be controlled, and the gate voltage of the NMOS transistor 15 increases (timing t2). . Since the feedback voltage Vfb and the output voltage VOUT can be increased after the reference voltage generation circuit 2 is activated, no overcurrent flows into the bypass capacitor 13 before the timing t1.
- the buffer stage 4 is connected to the output of the operational amplifier 3, a sufficient phase margin can be ensured even if the size of the PMOS transistors 16 and 6 is large, and the regulator circuit 100 is stabilized. It can be operated.
- the current flowing through the first power supply line N1 is detected using the NMOS transistor 19, but the overcurrent control circuit 5 supplies the output of the operational amplifier 3 to the gate of the NMOS transistor 19 when this current is less than a predetermined value.
- the output of the operational amplifier 3 is controlled when the current flowing through the first power supply line N1 is greater than or equal to a predetermined value.
- the current source 21 of the overcurrent control circuit 5 is connected in series to the main energization path of the overcurrent detection NMOS transistor 19 as an energization circuit, and the overcurrent control circuit 5
- the current source 21 is used.
- the overcurrent control circuit 5 charges a difference current obtained by subtracting a current flowing from the current source 21 to the NMOS transistor 19 to the input capacitance of the NOT gate 22, and the normal operation is performed when the charged voltage of the difference current exceeds a predetermined voltage. I am letting.
- the overcurrent control circuit 5 causes the operational amplifier 3 to have the voltage charged with the difference current become less than a predetermined voltage. Pull down the output of. Thereafter, the regulator circuit 100 can control the overcurrent by repeating the current energization / disconnection operation to converge to a predetermined operating point. Thereby, for example, even when the terminals of the load 14 are short-circuited according to some influence, overcurrent control can be performed, and the regulator circuit 100 can be protected.
- the first power supply line N1 of the power supply voltage VDD1 supplied by the power supply unit 8 the second power supply line (or the second power supply node) N4 of the power supply voltage VDD2 generated and output by the stabilized power supply generation circuit 1, and It is divided. Therefore, the timing at which the power supply voltage VDD2 rises at startup may be faster or slower than the timing at which the power supply voltage VDD1 rises.
- the stabilized power generation circuit 1 has a voltage exceeding a predetermined threshold voltage Vth, that is, a minimum operating voltage (about Vth) of the NOT gate 22 (inverter) (a voltage at which the overcurrent control circuit 5 operates stably). ) Is output as the power supply voltage VDD2, and the reference voltage VREF of the reference voltage generation circuit 2 starts to be output. For this reason, the regulator circuit 100 can be protected even if there is an influence of a time lag when the power supply voltages VDD1 and VDD2 are activated.
- the breakdown voltage between the drain and source of the PMOS transistor 16 of the buffer stage 4 and the output PMOS transistor 6 is higher than the breakdown voltage between the drain and source of the NMOS transistor 15, the breakdown voltage of the regulator circuit 100 with respect to the power supply voltage VDD1 can be improved. .
- the power supply unit 8 used as the main power supply of the regulator circuit 100 and the stabilized power supply generation circuit 1 used for overcurrent detection and control can be separated.
- the overcurrent control circuit 5 can be operated using the power supply voltage VDD2 that is more stable than the power supply voltage VDD1, and the accuracy of detection and control Can be improved.
- FIG. 3 is an additional explanatory diagram of a first modification of the first embodiment.
- a resistor 21 a may be used as an energizing circuit instead of the current source 21.
- the input capacitance of the NOT gate 22 can be charged by energizing the resistor 21a.
- the input capacity of the NOT gate 22 is charged through the resistor 21a.
- the NOT gate 22 inverts the logic when the charging voltage of the input capacitance becomes larger than a predetermined voltage.
- This modification also has the same effect as that of the above-described embodiment.
- FIG. 4 is an additional explanatory diagram of a second modification of the first embodiment.
- the regulator circuit 300 illustrated in FIG. 4 includes an overcurrent control circuit 305. As shown in FIG. 4, a configuration in which the stabilized power generation circuit 1 is not provided may be applied.
- the second power supply line N4 is connected to the first power supply line N1 to form the same electrical node.
- the power supply voltage VDD1 is supplied to the electrical node N1, and the power supply voltage of the NOT gate 22 and the supply source of the current source 21 are the power supply voltage VDD1.
- the power supply unit 8 causes the first power supply line N1 to have a predetermined threshold voltage Vth, that is, a voltage exceeding the minimum operating voltage of the NOT gate 22 (inverter) (a voltage at which the overcurrent control circuit 5 operates stably). ) Is output as the power supply voltage VDD1, and the reference voltage generation circuit 2 starts outputting the reference voltage VREF, the operation at the time of startup is the same as that of the first embodiment, and the same effect as that of the first embodiment is achieved. .
- Vth a voltage exceeding the minimum operating voltage of the NOT gate 22 (inverter) (a voltage at which the overcurrent control circuit 5 operates stably).
- FIG. 5 shows an additional explanatory diagram of the second embodiment.
- the second embodiment is different from the first embodiment in the configuration of the overcurrent control circuit.
- the regulator circuit 400 illustrated in FIG. 5 includes an overcurrent control circuit 405.
- the overcurrent control circuit 405 includes an NMOS transistor 19 serving as an overcurrent detection transistor, an NMOS transistor 20 for pulling down the output of the operational amplifier 3, a current mirror circuit 423, and a current as an energization circuit.
- a source 424 is provided.
- the current mirror circuit 423 is composed of a pair of a PMOS transistor 425 as an input transistor and a PMOS transistor 426 as an output transistor, and the PMOS transistor 425 is interposed in an energization path from the second power supply line N4 to the drain of the NMOS transistor 19. Consists of being connected.
- the gate and drain of the PMOS transistor 425 are connected in common, and the common connection node N6 is connected to the drain of the NMOS transistor 19.
- the gates of the PMOS transistors 425 and 426 are connected in common.
- the sources of the PMOS transistors 425 and 426 are commonly connected by a ground line N2.
- the drain of the PMOS transistor 426 on the output side of the current mirror circuit 423 is connected to the current source 424 and the gate of the NMOS transistor 20.
- the current source 424 generates a constant current using the power supply voltage VDD2 generated by the stabilized power supply generation circuit 1.
- the current source 424 is connected so as to draw the output current of the PMOS transistor 426 of the current mirror circuit 423.
- the drain of the NMOS transistor 20 is connected to the output of the operational amplifier 3, and the source of the NMOS transistor 20 is connected to the ground line N2. Since other configurations are the same as the configurations of the first embodiment, description thereof is omitted.
- the overcurrent threshold is set according to the size ratio of the NMOS transistor 15 and the NMOS transistor 19, the size ratio of the PMOS transistor 425 and the PMOS transistor 426, and the constant current value of the current source 424. It becomes possible to set.
- the stabilized power supply generation circuit 1 generates the stabilized power supply voltage VDD2 and outputs it as a current supply source of the current mirror circuit 423. Since the current source 424 energizes a constant current, when the operational amplifier 3 drives the gate of the NMOS transistor 15 in a normal state, the gate of the NMOS transistor 19 is also driven, and the current corresponding to this causes the PMOS constituting the current mirror circuit 423. It flows through the drain of transistor 425. A mirror current flows through the PMOS transistor 426 of the current mirror circuit 423, but the current source 424 draws this mirror current.
- the drain and source of the NMOS transistor 20 are in an open state, and the output of the operational amplifier 3 is energized as usual to the gate of the NMOS transistor 15 in the buffer stage 4. Therefore, similarly to the description of the first embodiment, if the current flowing through the resistors 17 and 18 of the feedback circuit 7 fluctuates, the output voltage VOUT can be feedback-controlled accordingly, and the output voltage VOUT is adjusted to the target voltage. it can.
- the NMOS transistor 20 When the gate voltage of the NMOS transistor 20 exceeds the threshold voltage, the NMOS transistor 20 is turned on, and a current is passed between the drain and source of the NMOS transistor 20, and the drain current of the PMOS transistor 426 of the current mirror circuit 423 and the current of the current source 424 are obtained. Feedback control is performed so as to balance, and the output voltage of the operational amplifier 3 is also controlled to a predetermined voltage according to the control content. Thereby, for example, even when the terminals of the load 14 are short-circuited according to some influence, overcurrent control can be performed, and the regulator circuit 400 can be appropriately protected.
- the overcurrent control circuit 405 operates normally if the minimum operating voltage for operating the current mirror circuit 423 and the like is supplied at startup.
- the minimum operating voltage of the current mirror circuit 423 is Vthp + Vovp + Vovn obtained by adding the threshold voltage Vthp of the PMOS transistor 425 and its overdrive voltage Vovp and the overdrive voltage Vovn of the NMOS transistor 19.
- the reference voltage generation circuit 2 starts to output the reference voltage VREF at the timing at which the overcurrent control circuit 405 is guaranteed to operate normally. In this case, as described in the above-described embodiment, the operation at the time of starting up the regulator circuit 400 can be guaranteed.
- the overcurrent control circuit 405 is configured using the current mirror circuit 423 including the PMOS transistors 425 and 426. Therefore, even if the maximum value of the gate capacitance of the NMOS transistors 15 and 19 is limited, the overcurrent threshold value can be adjusted by adjusting the mirror ratio between the NMOS transistors 15 and 19 and the mirror ratio between the PMOS transistors 425 and 426. Can be set, and the design freedom can be kept large. Although the current is turned back using the current mirror circuit 423, a large current error is not caused by considering the layout of the current mirror circuit 423.
- a resistor (not shown) may be used instead of the current source 424.
- the current source 424 is not required when high accuracy is not required for the overcurrent limit value.
- FIG. 6 is an additional explanatory diagram of a modification of the second embodiment.
- the regulator circuit 500 illustrated in FIG. 6 includes an overcurrent control circuit 505. As shown in FIG. 6, a configuration in which the stabilized power generation circuit 1 is not provided may be employed.
- the second power supply line N4 is connected to the first power supply line N1 to form the same electrical node, and the power supply The unit 8 supplies the power supply voltage VDD1 to this electrical node, and sets the power supply source of the current mirror circuit 523 (the power supply for operation of the overcurrent control circuit 505) instead of the current mirror circuit 423 as the power supply voltage VDD1.
- the operation is the same as in the above-described embodiment, and the same effect as in the above-described embodiment is achieved.
- the power supply unit 8 outputs a voltage exceeding the minimum operating voltage at which the current mirror circuit 523 and the NMOS transistor 20 can operate normally to the first power supply line N1 as the power supply voltage VDD1, and then the reference voltage. If the generation circuit 2 starts to output the reference voltage VREF, the operation at the time of startup is the same as that of the first embodiment, and the same effect as that of the above-described embodiment is obtained.
- a regulator circuit 600 illustrated in FIG. 7 includes an overcurrent control circuit 605. As illustrated in FIG. 7, the overcurrent control circuit 605 includes NMOS transistors 19 and 20, a current source 621, a reference voltage generation circuit 627, and a comparator 628.
- the comparator 628 is configured by an operational amplifier 629, for example.
- the reference voltage generation circuit 627 generates a reference voltage VREF2 and outputs it to the non-inverting input terminal of the operational amplifier 629.
- the reference voltage generation circuit 627 can arbitrarily set the overcurrent limit threshold by changing the reference voltage VREF2.
- a current source 621 is connected between the second power supply line N4 of the power supply voltage VDD2 output from the stabilized power supply generation circuit 1 and the drain of the NMOS transistor 19.
- the common connection node N5 between the current source 621 and the drain of the NMOS transistor 19 is connected to the inverting input terminal of the operational amplifier 629.
- the operational amplifier 629 operates upon receiving the supply of the power supply voltage VDD2 from the second power supply line N4, compares the voltage of the node N5 with the reference voltage VREF2, and sets the comparison result to the “H” level or the “L” level as an NMOS. Output to the gate of the transistor 20.
- a constant current of the current source 621 flows between the drain and source of the NMOS transistor 20, but also flows into the input capacitance of the inverting input terminal of the operational amplifier 629, and the voltage of the inverting input terminal becomes higher than the reference voltage VREF2.
- the operational amplifier 629 outputs “L” level.
- the voltage of the node N5 decreases and becomes lower than the reference voltage VREF2 output from the reference voltage generation circuit 627. Then, when the NMOS transistor 20 is turned on, feedback control is performed so that the current of the current source 621 and the drain current of the NMOS transistor 19 are equal to each other as in the above-described embodiment, and the output voltage of the operational amplifier 3 also corresponds to this control content. It is controlled to a predetermined voltage.
- FIG. 8 schematically shows the voltage of each part at the start-up by a timing chart.
- the stabilized power generation circuit 1 determines that the predetermined threshold voltage, that is, the minimum operating voltage Vcp of the operational amplifier 629 (generally> threshold voltage Vth of MOS transistor: NMOS transistor 20 is turned on and overcurrent control is performed.
- the reference voltage generation circuit 2 may start outputting the reference voltage VREF (timing t12) after the function voltage is output as the power supply voltage VDD2 (timing t11).
- the regulator circuit 600 can be protected even if there is an influence of a time lag when the power supply voltages VDD1 and VDD2 are activated.
- the reference voltage generation circuit 2 generates the reference voltage VREF2, and can be varied as a comparison target voltage of the operational amplifier 629. For this reason, the threshold for overcurrent determination can be easily adjusted by adjusting the reference voltage VREF2.
- the regulator circuit 600 and the overcurrent control circuit 605 are activated at the same time.
- the current control function can be operated normally.
- FIG. 9 shows an additional explanatory diagram of a modification of the third embodiment.
- a regulator circuit 700 illustrated in FIG. 9 includes an overcurrent control circuit 705. As shown in FIG. 9, a configuration in which the stabilized power generation circuit 1 is not provided may be employed.
- the second power supply line N4 is the same electrical node as the first power supply line N1, and the power supply unit 8 has these
- the same power supply voltage VDD1 is supplied to the same electrical node, and the power supply voltage of the operational amplifier 629 (comparator 628) and the voltage supply source of the current source 621 are the power supply voltage VDD1.
- the operation is the same as in the third embodiment, and the same effect as in the previous embodiment is achieved.
- the power supply unit 8 causes the first power supply line N1 to have a predetermined threshold voltage, that is, a voltage exceeding the minimum operating voltage Vcp (see FIG. 8) of the operational amplifier 629 (the overcurrent control circuit 705 operates stably). If the reference voltage generation circuit 2 starts to output the reference voltage VREF after the voltage is output as the power supply voltage VDD1, the operation at the time of startup is the same as that of the third embodiment, and the same effect as that of the third embodiment is obtained. Play.
- FIG. 10 shows a configuration in which the configuration of the buffer stage 4 in FIG. 1 is changed to a cascode connection.
- a buffer stage 804 in place of the buffer stage 4 includes an NMOS transistor 15, a PMOS transistor 16, and an N-channel type MOS transistor (hereinafter referred to as NMOS transistor: equivalent to a third transistor) 830.
- the buffer stage 804 is configured by cascode-connecting an NMOS transistor 830 between the PMOS transistor 16 and the NMOS transistor 15.
- the NMOS transistor 830 is a high breakdown voltage element whose width between the gate and drain is wider than that between the gate drains of the other NMOS transistors 15, for example, and is a high breakdown voltage element similar to the PMOS transistor 16.
- the NMOS transistor 830 is an element having a higher breakdown voltage on the drain side than other transistors (for example, the NMOS transistor 15).
- a stabilized power supply voltage VDD2 is supplied from the stabilized power supply generation circuit 1 to the gate of the NMOS transistor 830. In such a circuit configuration, the same operational effects as those of the above-described embodiment (for example, the first embodiment) can be obtained both at the normal time and at the time of startup.
- the stabilized power supply voltage VDD ⁇ b> 2 is input to the gate of the NMOS transistor 830.
- the present invention is not limited to this, and the regulator circuit 900 is stable as illustrated in FIG. 11.
- the stabilized power generation circuit 931 may be provided separately, and the output voltage VDD3 (eg, VDD2) of the stabilized power generation circuit 931 may be input to the gate of the NMOS transistor 830.
- the overcurrent is generated by the power supply unit 8 at startup. It is preferable that the reference voltage generation circuit 2 starts to output the reference voltage VREF after the power supply voltage VDD1 at which the control circuit operates stably is output to the first power supply line N1.
- 1 is a stabilized power generation circuit
- 2 is a reference voltage generation circuit
- 3 is an operational amplifier
- 4 and 804 are buffer stages
- 5, 205, 305, 405, 505, 605, 705 and 805 are overcurrent control circuits
- 6 is a P-channel MOS transistor (output transistor)
- 7 is a feedback circuit
- 8 is a power supply unit
- 9 is a power supply terminal
- 11 is an output terminal
- 15 is an N-channel MOS transistor (first transistor)
- 16 is P-channel MOS transistors (second transistors)
- 21 and 621 are current sources (energization circuits)
- 21a are resistors (energization circuits)
- 423 and 523 are current mirror circuits
- 424 is a current source (energization circuit)
- 425 is P channel type MOS transistor (input transistor)
- 426 is a P channel type MOS transistor (output transistor)
- 628 is a comparator
- 830 is an N-
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Abstract
バッファ段(4、804)は、オペアンプ(3)の出力端子に制御端子を接続して構成された第1トランジスタ(15)、および、第1トランジスタの主通電経路に直列接続された第2トランジスタ(16)を備える。過電流制御回路(5、205、305、405、505、605、705、805)は、過電流検出用トランジスタ(19)を用いて検出される出力トランジスタ(6)の主通電経路の通電電流が所定値未満のときには、オペアンプの出力電圧を第1トランジスタの制御端子に通電して第1トランジスタを通常動作させ、出力トランジスタの主通電経路の通電電流が所定値以上のときには、オペアンプの出力電圧を、過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する。これにより、レギュレータ回路を過電流から保護できる。
Description
本出願は、2015年9月25日に出願された日本出願番号2015-188159号に基づくもので、ここにその記載内容を援用する。
本開示は、保護回路付きのレギュレータ回路に関するものである。
例えばレギュレータ回路はオペアンプを用いて安定した降圧電源電圧を出力端子から供給するように構成されている(例えば、特許文献1参照)。特許文献1記載の技術によれば、オペアンプは、参照電圧生成回路による参照電圧と出力端子の出力電圧をフィードバックするフィードバック電圧とを比較し、出力トランジスタの制御端子を駆動することで出力端子から降圧電源電圧を出力する。電源ラインに過電流が流れると、素子破壊したり配線が溶断したりするため、保護回路が設けられることがある。特許文献1記載の保護回路は、センス電流をカレントミラー回路で折り返して基準電流と比較することに基づいて回路を過電流から保護している。
発明者らは、オペアンプと出力トランジスタとの間にバッファ段を設けると共に出力端子の出力電圧をオペアンプにフィードバックして構成することを考慮しながら、さらに電源電圧が通常より高くなる場合であっても、過電流制御回路に高耐圧素子の使用を避けながら高電圧から耐えうるレギュレータ回路の開発を試みており、また極力小面積で過電流制限するレギュレータ回路を提供することを目指している。また例えば、PLC(Power Line Communication)を行う場合には電源線に信号が重畳することで電源電圧が変動するが、このような場合でも過電流制限できるようにすることを目指している。
本開示は、過電流制限を適切に実行できるようにした保護回路付きのレギュレータ回路を提供することを目的とする。
本開示の一態様によれば、レギュレータ回路は、電源供給部から第1電源ラインに電源電圧の供給を受け、参照電圧に応じて出力端子から定電圧を出力し、参照電圧生成回路と、オペアンプと、バッファ段と、出力トランジスタと、過電流制御回路と、を備える。
参照電圧生成回路は、参照電圧を生成する。オペアンプは、参照電圧と出力端子の出力電圧に応じてフィードバックされるフィードバック電圧とを比較して出力電圧を出力する。バッファ段は、オペアンプの出力端子に制御端子を接続して構成された第1トランジスタ、および、第1トランジスタの主通電経路に直列接続された第2トランジスタを備えて構成される。出力トランジスタは、バッファ段の後段に接続されると共に、第2トランジスタにカレントミラー接続され、第1電源ラインからレギュレータ回路の出力端子に主通電経路を備える。
また、過電流制御回路は、主通電経路を有する過電流検出用トランジスタを備える。過電流制御回路は、過電流検出用トランジスタを用いて検出される出力トランジスタの主通電経路の通電電流が所定値未満のときにはオペアンプの出力電圧を第1トランジスタの制御端子に通電して第1トランジスタを通常動作させる。過電流制御回路は、出力トランジスタの主通電経路の通電電流が所定値以上のときには、オペアンプの出力電圧を、過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する。
オペアンプの出力電圧を所定の電圧に制御することで、レギュレータ回路を過電流から適切に保護でき、過電流制限を適切に実行できるようになる。
本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
第1実施形態おけるレギュレータ回路を概略的に示す電気的構成図であり、
起動時における各部の電圧を概略的に示すタイミングチャートであり、
第1実施形態の第1変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、
第1実施形態の第2変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、
第2実施形態におけるレギュレータ回路を概略的に示す電気的構成図であり、
第2実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、
第3実施形態におけるレギュレータ回路を概略的に示す電気的構成図であり、
起動時における各部の電圧を概略的に示すタイミングチャートであり、
第3実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、
第4実施形態におけるレギュレータ回路を概略的に示す電気的構成図であり、
第4実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図である。
以下、保護回路付きのレギュレータ回路の幾つかの実施形態について図面を参照しながら説明する。各実施形態間で同一の構成については、その前の実施形態に付した符号と同一の符号を付し後の実施形態では必要に応じて説明を省略する。
(第1実施形態)
図1及び図2は第1実施形態の説明図を示す。図1に示すように、保護回路付きのレギュレータ回路100は、安定化電源生成回路1、参照電圧生成回路2、オペアンプ3、バッファ段4、過電流制御回路5、出力トランジスタとしてのPチャネル型のMOSトランジスタ(以下PMOSトランジスタ)6、及び、フィードバック回路7、を接続して構成される。
図1及び図2は第1実施形態の説明図を示す。図1に示すように、保護回路付きのレギュレータ回路100は、安定化電源生成回路1、参照電圧生成回路2、オペアンプ3、バッファ段4、過電流制御回路5、出力トランジスタとしてのPチャネル型のMOSトランジスタ(以下PMOSトランジスタ)6、及び、フィードバック回路7、を接続して構成される。
このレギュレータ回路100は、電源供給部8から電源端子9の第1電源ライン(または第1電源ノード)N1に電源電圧VDD1の供給を受けて動作するものであり、電源電圧VDD1(例えば20[V])に応じて出力端子11から定電圧を出力する。この電源電圧VDD1は基準電位VSS(=0)を基準とした電圧を示す。なお、以下では断らない限り、他の電圧(例えばVDD2、VREF等)においても基準電位VSSを基準とした電圧を示す。
出力端子11とグランド線N2の出力端子12との間には、バイパスコンデンサ13が接続されている。このバイパスコンデンサ13の両端には負荷14が接続されており、これにより直流電圧を負荷14に供給可能になっている。
安定化電源生成回路1は、例えばバンドギャップリファレンス(BGR)回路により構成され、電源供給部8から電源ラインN1に供給される電源電圧VDD1を降圧して電源電圧VDD2(例えば3[V]~3.5[V])を生成し、この生成電圧を第2電源ラインN4に供給出力する。この第2電源ラインN4に供給される電源は、過電流制御回路5の動作用電源として用いられる。参照電圧生成回路2は、電源電圧VDD2を用いて基準用の参照電圧VREF(<VDD2)を生成し、オペアンプ3の非反転入力端子に出力する。なお、参照電圧生成回路2は電源電圧VDD1を用いて基準用の参照電圧VREF(<VDD2)を生成するようにしても良い。
オペアンプ3は、電源供給部8により供給される第1電源電圧VDD1を用いて動作し、参照電圧生成回路2により生成される参照電圧VREFと、フィードバック回路7によりフィードバックされるフィードバック電圧Vfbとを比較し、出力端子11から比較結果を出力する。オペアンプ3は、フィードバック電圧Vfbを参照電圧VREFに一致させるように出力端子11に信号出力する。
オペアンプ3の出力端子は、バッファ段4に接続されている。バッファ段4は、オペアンプ3の出力端子にゲート(制御端子相当)を接続して構成されたNチャネル型のMOSトランジスタ(以下NMOSトランジスタと称す:第1トランジスタ相当)15と、NMOSトランジスタ15のドレインソース間(主通電経路相当)に直列接続されたPチャネル型のMOSトランジスタ(以下、PMOSトランジスタと称す:第2トランジスタ相当)16と、を備える。
オペアンプ3の出力端子は、NMOSトランジスタ15のゲートに接続されており、オペアンプ3の出力の制御信号に応じて電流がNMOSトランジスタ15のドレインソース間に通電される。第1電源ラインN1とグランド線N2との間には、PMOSトランジスタ16のソースドレイン間、NMOSトランジスタ15のドレインソース間が直列接続されており、PMOSトランジスタ16のゲートとドレインとの間は共通接続されている。
PMOSトランジスタ16にはPMOSトランジスタ6がカレントミラー接続されている。バッファ段4のPMOSトランジスタ16とPMOSトランジスタ6とは、そのゲート(制御端子相当)が共通接続されている。PMOSトランジスタ6は、そのドレインソース間(主通電経路相当)が第1電源ラインN1と出力端子11との間に接続されている。
これらのPMOSトランジスタ16、6は他のトランジスタ(例えばNMOSトランジスタ15)とその構造が異なっている。PMOSトランジスタ16、6が、他のMOSトランジスタと異なるところは酸化膜の厚さが変わらず、ゲートドレイン間距離が他のトランジスタより大きく構成されているところである。バッファ段4のPMOSトランジスタ16及び出力のPMOSトランジスタ6は、そのドレイン耐圧が、他のトランジスタ(例えばNMOSトランジスタ15)のドレイン耐圧より高耐圧になっている。
レギュレータ回路100の出力端子11とグランド線N2との間には、フィードバック回路7が接続されている。フィードバック回路7は、例えば出力端子11とグランド線N2との間に抵抗17、18を直列接続して構成され、抵抗17及び18間のノードN3の電圧をオペアンプ3の反転入力端子にフィードバックする。
オペアンプ3の出力端子には、過電流制御回路5が接続されている。過電流制御回路5は、過電流検出用トランジスタとしてのNチャネル型のMOSトランジスタ(以下NMOSトランジスタ)19と、遮断用トランジスタとしてのNチャネル型のMOSトランジスタ(以下NMOSトランジスタ)20、通電回路としての電流源21、及び、NOTゲート(インバータ)22、を接続して構成される。
安定化電源生成回路1の第2電源ラインN4とグランド線N2との間には、電流源21とNMOSトランジスタ19のドレインソース間とが直列接続されている。この電流源21とNMOSトランジスタ19のドレインとの共通接続ノードN5の信号は、NOTゲート22に入力されている。NOTゲート22は、安定化電源生成回路1の出力電源電圧VDD2を使用して動作し、NOTゲート22の出力はNMOSトランジスタ20のゲートに入力されている。
NMOSトランジスタ20は、そのドレインソース間がオペアンプ3の出力とグランド線N2との間に接続されており、過電流制御回路5は、NMOSトランジスタ20をオン動作させることにより、オペアンプ3の出力をグランド線N2の電位VSS(基準電位相当)に制御可能になっている。
上記構成の作用について説明する。
<通常時>
説明の便宜上、まず電源が安定的に供給されている通常時の動作について説明する。通常時には、安定化電源生成回路1は、電源電圧VDD1により安定化電源電圧VDD2を生成する。このとき、電流源21は電源電圧VDD2により定電流を生成し、NOTゲート22の入力容量に電流を流し充電する。このため、NOTゲート22の入力は「H」レベルとなり、NOTゲート22は「L」を出力し、この結果、NMOSトランジスタ20はオフする。
説明の便宜上、まず電源が安定的に供給されている通常時の動作について説明する。通常時には、安定化電源生成回路1は、電源電圧VDD1により安定化電源電圧VDD2を生成する。このとき、電流源21は電源電圧VDD2により定電流を生成し、NOTゲート22の入力容量に電流を流し充電する。このため、NOTゲート22の入力は「H」レベルとなり、NOTゲート22は「L」を出力し、この結果、NMOSトランジスタ20はオフする。
ここで、オペアンプ3の出力は、直接バッファ段4を構成するNMOSトランジスタ15のゲートに出力される。例えば、参照電圧生成回路2が出力する参照電圧VREFがフィードバック電圧Vfbを上回るときには、オペアンプ3は高電圧をNMOSトランジスタ15のゲートに出力し、NMOSトランジスタ15はこのゲート電圧に応じてドレインソース間に電流を通電する。
NMOSトランジスタ15のドレインソース間に通電されると、PMOSトランジスタ16のドレイン電流を引くことでPMOSトランジスタ16のソースドレイン間に通電され、これに応じてPMOSトランジスタ6のソースドレイン間にも通電される。したがって、フィードバック回路7の抵抗17、18に流れる電流は増加する。
フィードバック回路7の抵抗17、18に流れる電流が増加し、出力電圧VOUTが目標電圧に達すると、フィードバック回路7のフィードバック電圧Vfbは、参照電圧生成回路2の生成参照電圧VREFに近づきオペアンプ3の出力は低下する。これにより、NMOSトランジスタ15のドレインソース間に流れる電流は低下し、これに応じて、電源電圧VDD1の第1電源ラインN1からPMOSトランジスタ6のソースドレイン間に流れる電流も低下する。負荷14の消費電流の大小に応じて、出力電圧VOUTが減少/増加し、これに応じてオペアンプ3の出力も増加/減少する。これにより、出力電圧VOUTを目標電圧に調整制御できる。
(A)比較対象例の説明
発明者らは、例えばオペアンプ3の出力に後段出力のPMOSトランジスタ6を接続しその後段にバイパスコンデンサ13を接続した構成を採用することを考慮した。しかし、出力電流能力を大きくする場合には、出力PMOSトランジスタ6のデバイスサイズが大きくなりやすく、PMOSトランジスタ6のゲートが大きくなり、ゲートノードに大きな寄生容量を生じることがあると考えている。
発明者らは、例えばオペアンプ3の出力に後段出力のPMOSトランジスタ6を接続しその後段にバイパスコンデンサ13を接続した構成を採用することを考慮した。しかし、出力電流能力を大きくする場合には、出力PMOSトランジスタ6のデバイスサイズが大きくなりやすく、PMOSトランジスタ6のゲートが大きくなり、ゲートノードに大きな寄生容量を生じることがあると考えている。
この場合、オペアンプ3の出力ノードの入力抵抗値は、PMOSトランジスタ6のゲート抵抗(~1MΩ)となり大きくなるため、出力PMOSトランジスタ6のゲートノードのポール(カットオフ周波数)が低周波側に生じ、出力PMOSトランジスタ6のポールとバイパスコンデンサ13のポール(カットオフ周波数)とを分離できずに位相余裕が低下し、全体回路として安定動作できない虞があることを突き止めている。
(B)本実施形態のバッファ段の挿入効果
そこで本実施形態の構成ではバッファ段4を設けている。バッファ段4のPMOSトランジスタ16はダイオード接続されているため、このPMOSトランジスタ16の出力抵抗は当該PMOSトランジスタ16の相互コンダクタンス分の1となり低減される。このため、出力のPMOSトランジスタ6のゲートのノードのポール(カットオフ周波数)は高周波側に生じる。バイパスコンデンサ13のポール(カットオフ周波数)を低周波側に設けることで、これらの影響を容易に分離できるようになる。
そこで本実施形態の構成ではバッファ段4を設けている。バッファ段4のPMOSトランジスタ16はダイオード接続されているため、このPMOSトランジスタ16の出力抵抗は当該PMOSトランジスタ16の相互コンダクタンス分の1となり低減される。このため、出力のPMOSトランジスタ6のゲートのノードのポール(カットオフ周波数)は高周波側に生じる。バイパスコンデンサ13のポール(カットオフ周波数)を低周波側に設けることで、これらの影響を容易に分離できるようになる。
また、NMOSトランジスタ15のデバイスサイズはより小さい方が望ましい。この場合、NMOSトランジスタ15のゲートの寄生容量を低減できる。このため、NMOSトランジスタ15のゲートノードのポール(カットオフ周波数)を極力高くできる。このため、十分に位相余裕を確保することができ安定動作させることができる。NMOSトランジスタ15のサイズを十分に小さくすれば、NMOSトランジスタ15のゲートノードのポールは大幅に高い周波数(例えば3rd以上のポール)となり、位相余裕に影響が与えられることがなくなる。
<過電流が印加されるとき(負荷の短絡時)>
出力端子11に接続される負荷14が何らかの影響により短絡した場合について説明する。
出力端子11に接続される負荷14が何らかの影響により短絡した場合について説明する。
負荷14が短絡すると、電流がPMOSトランジスタ6のソースドレイン間を通じて出力端子11からグランド線N2に向けて多く流れ、これに伴い、出力のPMOSトランジスタ6のゲート電圧が低下する。出力のPMOSトランジスタ6のゲート電圧が低下すると、PMOSトランジスタ6のソースドレイン間に流れるミラー電流も増加する。すると、バッファ段4のNMOSトランジスタ15のゲート電圧が上昇し、これに伴い、NMOSトランジスタ19のドレインソース間電流も増加する。
電流源21の出力電流は一定であるため、NMOSトランジスタ19のドレインソース間電流が増加すれば、NOTゲート22の入力容量に蓄積されている電荷がNMOSトランジスタ19のドレインソース間を通じて放電されることになる。この結果、NOTゲート22の入力が「H」→「L」閾値未満となることでNOTゲート22が「H」レベルを出力する。
この結果、NMOSトランジスタ20がオンすることで、NMOSトランジスタ20のドレインソース間に通電され、電流源21の電流とNMOSトランジスタ19のドレイン電流とが釣り合うようにフィードバック制御されるようになる。この結果、オペアンプ3の出力電圧はこの制御内容に応じた所定の電圧に制御される。これにより、例えば、負荷14の端子間が何らかの影響に応じて短絡した場合であっても過電流制限でき、レギュレータ回路100を適切に保護できる。
<起動時>
次に、起動時の動作について説明する。
次に、起動時の動作について説明する。
図2は起動時における要部の電圧、電流の変化をタイミングチャートにより概略的に示す。電源供給部8が電源電圧VDD1をレギュレータ回路100に入力し始めると、安定化電源生成回路1は、安定化された電源電圧VDD2を生成し始める。このとき、安定化電源生成回路1は電源電圧VDD1を利用して電源電圧VDD2(<VDD1)を生成する。
この電源電圧VDD2が電流源21の安定動作電圧値及びNOTゲート22の安定動作電圧に対応した所定電圧に達した後、電源電圧VDD1がPMOSトランジスタ6を通じて電流を出力端子11に供給することになれば、過電流制御回路5が正常に動作し始めてからPMOSトランジスタ6を通じて出力端子11から電圧出力することになる。
この場合、出力電圧VOUTを通常出力する前に過電流制御回路5が動作するため問題なく動作する。このため、前述したように、負荷14が短絡した場合においても通常通り過電流を検出でき、オペアンプ3の出力をグランド線N2のノードに接続することで過電流から保護できる。
しかし、一般的には、電源電圧VDD2は電源電圧VDD1の上昇に遅れて上昇することが多い(図2参照)。電源電圧VDD2が電源電圧VDD1に遅れて起動する場合、安定化電源生成回路1が、電源電圧VDD2として過電流制御用のNMOSトランジスタ19のドレインソース間を通電可能にする電圧を出力しない限り、過電流制御回路5は正常に動作しないことになる。
そこで、安定化電源生成回路1が、電源電圧VDD2を安定化出力してから参照電圧VREFを起動することが望ましい。具体的には、図2に時間的関係を示すように動作させることが望ましい。
過電流制御回路5は、NOTゲート22が「H」レベルを出力することに伴い、NMOSトランジスタ20がオンすることを条件として、電流源21の電流とNMOSトランジスタ19のドレイン電流とを釣り合わせるようにフィードバック制御する。この結果、オペアンプ3の出力電圧もまた、この制御内容に応じた所定の電圧に制御される。
このとき、NOTゲート22は安定化電源生成回路1により生成される電源電圧VDD2を電源として利用している。電源電圧VDD2が過電流制御用のNMOSトランジスタ20の閾値電圧Vthより上回ることを条件として、NMOSトランジスタ20を通常通りオンさせることができ、図2のタイミングt1以降であれば、NMOSトランジスタ20を通常通りオンさせることができる。
すなわち、安定化電源生成回路1が生成する電源電圧VDD2が、所定の閾値電圧Vth、つまりNOTゲート(インバータ)22の最低動作電圧(Vth程度)を超えると、NOTゲート22には安定的に電源供給されるようになり通常動作できる(タイミングt1以降)。
参照電圧生成回路2が、参照電圧VREFを出力し始め、電流源21が参照電流IREFを出力し始めると、オペアンプ3の出力は制御開始され、NMOSトランジスタ15のゲート電圧が上昇する(タイミングt2)。参照電圧生成回路2が起動した後に、フィードバック電圧Vfb及び出力電圧VOUTが上昇可能になるため、タイミングt1より前であればバイパスコンデンサ13に過電流が流れ込むことはない。
タイミングt2以降には、電流がNMOSトランジスタ15のドレインソース間、PMOSトランジスタ16、6のソースドレイン間に流れるようになり、出力端子11の電圧が上昇する。このとき、仮に負荷14の端子間が短絡したとしても、前述の過電流制御動作と同様に、電流源21の電流とNMOSトランジスタ19のドレイン電流とを釣り合わせるようにフィードバック制御されるようになり、オペアンプ3の出力電圧もこの制御内容に応じた所定の電圧に制御される。これによりレギュレータ回路100を過電流から保護できる。したがって、電源電圧VDD1の起動時においても、レギュレータ回路100を過電流から保護できる。
<比較対象技術(従来技術)の説明>
従来、センストランジスタとセンス抵抗を用いて、出力端子から流される出力電流を監視し、出力電流に応じて生成された電圧により制御トランジスタを駆動することが一般的である。このような一般的な構成の場合、通常時においても公差や温度特性等に応じて電流検出処理、その検出処理に基づく制御の精度が悪化してしまう。しかも、過電流発生時には、電源供給部8の出力インピーダンスの変動により電源電圧VDD1が変動すると精度が悪化してしまう。また、電流比較方式では、抵抗を削減したり、電流コンパレータを用いることによって精度を改善できるが、使用トランジスタの個数が増えるため、回路構成面積が増大したりする虞がある。
従来、センストランジスタとセンス抵抗を用いて、出力端子から流される出力電流を監視し、出力電流に応じて生成された電圧により制御トランジスタを駆動することが一般的である。このような一般的な構成の場合、通常時においても公差や温度特性等に応じて電流検出処理、その検出処理に基づく制御の精度が悪化してしまう。しかも、過電流発生時には、電源供給部8の出力インピーダンスの変動により電源電圧VDD1が変動すると精度が悪化してしまう。また、電流比較方式では、抵抗を削減したり、電流コンパレータを用いることによって精度を改善できるが、使用トランジスタの個数が増えるため、回路構成面積が増大したりする虞がある。
本実施形態によれば、オペアンプ3の出力にバッファ段4を接続しているため、たとえPMOSトランジスタ16、6のサイズが大きいものであっても十分に位相余裕を確保でき、レギュレータ回路100を安定動作させることができる。
第1電源ラインN1に流れる電流はNMOSトランジスタ19を用いて検出されるが、過電流制御回路5は、この電流が所定値未満のときにオペアンプ3の出力をNMOSトランジスタ19のゲートに通電して通常動作させ、第1電源ラインN1に流れる電流が所定値以上のときにはオペアンプ3の出力を制御している。
前述の例を用いて説明すれば、過電流制御回路5の電流源21が、通電回路として過電流検出用のNMOSトランジスタ19の主通電経路に直列接続されており、過電流制御回路5がこの電流源21を用いて構成されている。この過電流制御回路5が、電流源21からNMOSトランジスタ19に流れる電流を減算した差電流をNOTゲート22の入力容量に充電し、この差電流を充電した電圧が所定電圧以上となるときには通常動作させている。
例えば、負荷14の端子間が短絡するなどして第1電源ラインN1に過電流が流れようとすると、過電流制御回路5は、差電流を充電した電圧が所定電圧未満になることでオペアンプ3の出力をプルダウン制御する。この後、レギュレータ回路100は電流の通電/断電動作を繰り返して所定の動作点に収束させることで過電流を制御できる。これにより、例えば負荷14の端子間が何らかの影響に応じて短絡したときであっても過電流制御できるようになり、レギュレータ回路100を保護できる。
本実施形態では、電源供給部8が供給する電源電圧VDD1の第1電源ラインN1と、安定化電源生成回路1が生成出力する電源電圧VDD2の第2電源ライン(または第2電源ノード)N4と分けている。したがって、電源電圧VDD2が起動時に上昇するタイミングは、電源電圧VDD1が上昇するタイミングに比較して速くなったり遅くなったりする可能性がある。
本実施形態では、安定化電源生成回路1が、所定の閾値電圧Vth、つまりNOTゲート22(インバータ)の最低動作電圧(Vth程度)を超える電圧(過電流制御回路5が安定的に動作する電圧)を電源電圧VDD2として出力してから、参照電圧生成回路2の参照電圧VREFを出力し始めている。このため、電源電圧VDD1及びVDD2の起動時のタイムラグの影響があったとしても、レギュレータ回路100を保護できる。
バッファ段4のPMOSトランジスタ16及び出力のPMOSトランジスタ6のドレインソース間の耐圧は、NMOSトランジスタ15のドレインソース間の耐圧よりも高耐圧であるため、レギュレータ回路100の電源電圧VDD1に対する耐圧を向上できる。
また、バッファ段4を設けているため、レギュレータ回路100の主電源として用いられる電源供給部8と、過電流検出及び制御用として用いられる安定化電源生成回路1と、を分離して構成できる。
電源供給部8が供給する電源電圧VDD1が高電圧であっても、電源電圧VDD2を生成するために他の安定化電源生成回路1を使用しているため、過電流制御回路5に高耐圧素子を使用する必要がなくなり、過電流制御回路5の構成面積を小面積化できる。このとき、電源電圧VDD2は安定化電源生成回路1により生成されるため、過電流制御回路5は、電源電圧VDD1よりも安定した電源電圧VDD2を用いて動作させることができ、検出及び制御の精度を向上できる。
(第1実施形態の第1変形例)
図3は第1実施形態の第1変形例の追加説明図を示す。図3にレギュレータ回路200を示すように、電流源21に代わる通電回路として抵抗21aを用いても良い。抵抗21aを用いて構成すると、この抵抗21aに通電してNOTゲート22の入力容量を充電できる。第2電源ラインN4の通電電流量が所定より多いときには、抵抗21aを通じてNOTゲート22の入力容量に充電される。NOTゲート22は入力容量の充電電圧が所定電圧より大きくなると論理を反転する。本変形例においても前述実施形態と同様の効果を奏する。
図3は第1実施形態の第1変形例の追加説明図を示す。図3にレギュレータ回路200を示すように、電流源21に代わる通電回路として抵抗21aを用いても良い。抵抗21aを用いて構成すると、この抵抗21aに通電してNOTゲート22の入力容量を充電できる。第2電源ラインN4の通電電流量が所定より多いときには、抵抗21aを通じてNOTゲート22の入力容量に充電される。NOTゲート22は入力容量の充電電圧が所定電圧より大きくなると論理を反転する。本変形例においても前述実施形態と同様の効果を奏する。
(第1実施形態の第2変形例)
図4は第1実施形態の第2変形例の追加説明図を示す。図4に示すレギュレータ回路300は過電流制御回路305を備える。図4に示すように安定化電源生成回路1を設けていない構成を適用しても良い。
図4は第1実施形態の第2変形例の追加説明図を示す。図4に示すレギュレータ回路300は過電流制御回路305を備える。図4に示すように安定化電源生成回路1を設けていない構成を適用しても良い。
すなわち、第1実施形態の構成の変形例として説明するならば、第2電源ラインN4が第1電源ラインN1に接続されることで同一の電気的ノードになっており、電源供給部8はこの電気的ノードN1に電源電圧VDD1を供給し、NOTゲート22の電源電圧と電流源21の供給元を電源電圧VDD1としている。定常時において、負荷14の短絡等の異常を生じたときにも、前述した第1実施形態と同様の作用を奏することになり、前述実施形態と同様の効果を奏する。
本変形例においても、電源供給部8により第1電源ラインN1に所定の閾値電圧Vth、つまりNOTゲート22(インバータ)の最低動作電圧を超える電圧(過電流制御回路5が安定的に動作する電圧)を電源電圧VDD1として出力してから、参照電圧生成回路2が参照電圧VREFを出力し始めれば、起動時における作用は第1実施形態と同様になり、第1実施形態と同様の効果を奏する。
(第2実施形態)
図5は第2実施形態の追加説明図を示す。第2実施形態が第1実施形態と異なる部分は過電流制御回路の構成にある。図5に示すレギュレータ回路400は過電流制御回路405を備える。図5に示すように、過電流制御回路405は、過電流検出用トランジスタとなるNMOSトランジスタ19、オペアンプ3の出力をプルダウンするためのNMOSトランジスタ20、カレントミラー回路423、及び、通電回路としての電流源424を備える。
図5は第2実施形態の追加説明図を示す。第2実施形態が第1実施形態と異なる部分は過電流制御回路の構成にある。図5に示すレギュレータ回路400は過電流制御回路405を備える。図5に示すように、過電流制御回路405は、過電流検出用トランジスタとなるNMOSトランジスタ19、オペアンプ3の出力をプルダウンするためのNMOSトランジスタ20、カレントミラー回路423、及び、通電回路としての電流源424を備える。
カレントミラー回路423は、入力トランジスタとしてのPMOSトランジスタ425及び出力トランジスタとしてのPMOSトランジスタ426により一対で構成され、PMOSトランジスタ425が第2電源ラインN4からNMOSトランジスタ19のドレインへの通電経路に介在して接続されることで構成される。このPMOSトランジスタ425のゲートドレイン間は共通接続されると共に、この共通接続ノードN6はNMOSトランジスタ19のドレインに接続されている。また、PMOSトランジスタ425及び426のゲートは共通接続されている。PMOSトランジスタ425及び426のソースはグランド線N2で共通接続されている。
カレントミラー回路423の出力側のPMOSトランジスタ426のドレインは電流源424及びNMOSトランジスタ20のゲートに接続されている。電流源424は、安定化電源生成回路1により生成される電源電圧VDD2を用いて定電流を生成する。この電流源424は、カレントミラー回路423のPMOSトランジスタ426の出力電流を引くように接続されている。NMOSトランジスタ20のドレインはオペアンプ3の出力に接続されており、NMOSトランジスタ20のソースはグランド線N2に接続されている。その他の構成は、第1実施形態の構成と同様であるためその説明を省略する。
なお、このような構成を用いることで、NMOSトランジスタ15とNMOSトランジスタ19のサイズ比、PMOSトランジスタ425とPMOSトランジスタ426のサイズ比、及び、電流源424の定電流値、に応じて過電流閾値を設定可能となる。
上記構成の作用について説明する。
<通常時>
通常時には、安定化電源生成回路1が安定化電源電圧VDD2を生成し、カレントミラー回路423の電流供給源として出力する。電流源424は定電流を通電するため、通常時においてオペアンプ3がNMOSトランジスタ15のゲートを駆動するときには、NMOSトランジスタ19のゲートも駆動され、これに応じた電流がカレントミラー回路423を構成するPMOSトランジスタ425のドレインを通じて流れる。カレントミラー回路423のPMOSトランジスタ426にはミラー電流が流れるが、電流源424はこのミラー電流を引く。したがって、NMOSトランジスタ20のドレインソース間はオープン状態となり、オペアンプ3の出力はバッファ段4のNMOSトランジスタ15のゲートに通常通り通電される。したがって、第1実施形態の説明と同様に、フィードバック回路7の抵抗17、18に流れる電流が変動すれば、これに応じて、出力電圧VOUTをフィードバック制御でき、出力電圧VOUTを目標電圧に調整制御できる。
通常時には、安定化電源生成回路1が安定化電源電圧VDD2を生成し、カレントミラー回路423の電流供給源として出力する。電流源424は定電流を通電するため、通常時においてオペアンプ3がNMOSトランジスタ15のゲートを駆動するときには、NMOSトランジスタ19のゲートも駆動され、これに応じた電流がカレントミラー回路423を構成するPMOSトランジスタ425のドレインを通じて流れる。カレントミラー回路423のPMOSトランジスタ426にはミラー電流が流れるが、電流源424はこのミラー電流を引く。したがって、NMOSトランジスタ20のドレインソース間はオープン状態となり、オペアンプ3の出力はバッファ段4のNMOSトランジスタ15のゲートに通常通り通電される。したがって、第1実施形態の説明と同様に、フィードバック回路7の抵抗17、18に流れる電流が変動すれば、これに応じて、出力電圧VOUTをフィードバック制御でき、出力電圧VOUTを目標電圧に調整制御できる。
<過電流が印加されるとき(負荷の短絡時)>
負荷14の端子間が短絡したときには、電流がPMOSトランジスタ6のソースドレイン間を通じて出力端子11からグランド線N2に向けて多く流れ、これに伴い、第1実施形態の説明と同様に、NMOSトランジスタ15のゲート電圧が上昇し、これに伴い、NMOSトランジスタ19のドレインソース間電流も増加する。カレントミラー回路423は、NMOSトランジスタ19のドレインソース間電流をカレントミラーして電流源424の側に通電する。このため、電流源424の定電流値を超える電流がNMOSトランジスタ20のゲート入力容量に通電されると、このゲート入力容量に充電されるようになり、NMOSトランジスタ20のゲート電圧が上昇する。
負荷14の端子間が短絡したときには、電流がPMOSトランジスタ6のソースドレイン間を通じて出力端子11からグランド線N2に向けて多く流れ、これに伴い、第1実施形態の説明と同様に、NMOSトランジスタ15のゲート電圧が上昇し、これに伴い、NMOSトランジスタ19のドレインソース間電流も増加する。カレントミラー回路423は、NMOSトランジスタ19のドレインソース間電流をカレントミラーして電流源424の側に通電する。このため、電流源424の定電流値を超える電流がNMOSトランジスタ20のゲート入力容量に通電されると、このゲート入力容量に充電されるようになり、NMOSトランジスタ20のゲート電圧が上昇する。
NMOSトランジスタ20のゲート電圧がその閾値電圧を超えるとオンし、NMOSトランジスタ20のドレインソース間に通電されるようになり、カレントミラー回路423のPMOSトランジスタ426のドレイン電流と電流源424の電流とが釣り合うようにフィードバック制御され、オペアンプ3の出力電圧もこの制御内容に応じた所定の電圧に制御される。これにより、例えば負荷14の端子間が何らかの影響に応じて短絡したときであっても過電流制御でき、レギュレータ回路400を適切に保護できる。
<起動時>
次に、起動時の動作について説明する。本実施形態では、カレントミラー回路423が構成されているため、起動時にはカレントミラー回路423等が動作する最低動作電圧が供給されれば、過電流制御回路405が正常動作する。
次に、起動時の動作について説明する。本実施形態では、カレントミラー回路423が構成されているため、起動時にはカレントミラー回路423等が動作する最低動作電圧が供給されれば、過電流制御回路405が正常動作する。
カレントミラー回路423の最低動作電圧は、PMOSトランジスタ425の閾値電圧Vthpとそのオーバードライブ電圧Vovp、さらに、NMOSトランジスタ19のオーバードライブ電圧Vovnを加算したVthp+Vovp+Vovnとなる。他方、NMOSトランジスタ20の最低動作電圧は、その閾値電圧VthnとPMOSトランジスタ426のオーバードライブ電圧Vovpを加算した電圧Vthn+Vovpとなる。安定化電源生成回路1が、これらの値(Vthp+Vovp+Vovn)、(Vthn+Vovp)を共に超える電源電圧VDD2を出力すれば、過電流制御回路405が正常に動作可能になる。仮に、閾値電圧Vthn=Vthpとすれば、過電流制御回路405はカレントミラー回路423の最低動作電圧Vthp+Vovp+Vovnで律速されるようになる。
このように過電流制御回路405が正常に動作することが保証されるタイミングにおいて、参照電圧生成回路2が参照電圧VREFを出力し始めるようにすることが望ましい。この場合、前述実施形態で説明したように、レギュレータ回路400の起動時における動作を保証できる。
本実施形態によれば、過電流制御回路405が、PMOSトランジスタ425及び426によるカレントミラー回路423を用いて構成されている。このため、たとえNMOSトランジスタ15、19のゲート容量の最大値が制限されたとしても、NMOSトランジスタ15、19間のミラー比、PMOSトランジスタ425、426間のミラー比を調整することで、過電流閾値を設定できるようになり、設計の自由度を大きく保つことができる。なお、カレントミラー回路423を用いて電流を折り返しているものの、カレントミラー回路423のレイアウトに配慮することで大きな電流誤差になることはない。
なお、電流源424に代えて抵抗(図示せず)を用いても良い。例えば、過電流制限値に高い精度を必要としないときには電流源424を必要としない。
(第2実施形態の変形例)
図6は第2実施形態の変形例の追加説明図を示す。図6に示すレギュレータ回路500は過電流制御回路505を備える。図6に示すように安定化電源生成回路1を設けていない構成を採用しても良い。
図6は第2実施形態の変形例の追加説明図を示す。図6に示すレギュレータ回路500は過電流制御回路505を備える。図6に示すように安定化電源生成回路1を設けていない構成を採用しても良い。
すなわち、第2実施形態の構成(図5)の変形例として説明するならば、第2電源ラインN4が第1電源ラインN1に接続されることで同一の電気的ノードになっており、電源供給部8はこの電気的ノードに電源電圧VDD1を供給し、カレントミラー回路423に代わるカレントミラー回路523の電源供給元(過電流制御回路505の動作用電源)を電源電圧VDD1とする。定常時においても、負荷14の端子間短絡等の異常を生じたときにも、前述実施形態と同様に作用することになり、前述実施形態と同様の効果を奏する。
本変形例においても、電源供給部8が、カレントミラー回路523及びNMOSトランジスタ20が正常に動作可能な最低動作電圧を超える電圧を第1電源ラインN1に電源電圧VDD1として出力してから、参照電圧生成回路2が参照電圧VREFを出力し始めれば、起動時における作用は第1実施形態と同様になり、前述実施形態と同様の効果を奏する。
(第3実施形態)
図7及び図8は第3実施形態の追加説明図を示している。図7に示すレギュレータ回路600は過電流制御回路605を備える。図7に示すように、過電流制御回路605は、NMOSトランジスタ19、20、電流源621、参照電圧生成回路627、及び、比較器628を備える。比較器628は例えばオペアンプ629により構成される。
図7及び図8は第3実施形態の追加説明図を示している。図7に示すレギュレータ回路600は過電流制御回路605を備える。図7に示すように、過電流制御回路605は、NMOSトランジスタ19、20、電流源621、参照電圧生成回路627、及び、比較器628を備える。比較器628は例えばオペアンプ629により構成される。
参照電圧生成回路627は参照電圧VREF2を生成し、オペアンプ629の非反転入力端子に出力する。参照電圧生成回路627が参照電圧VREF2を変化させることにより過電流制限閾値を任意に設定できる。安定化電源生成回路1が出力する電源電圧VDD2の第2電源ラインN4とNMOSトランジスタ19のドレインとの間には電流源621が接続されている。
また、電流源621とNMOSトランジスタ19のドレインとの共通接続ノードN5はオペアンプ629の反転入力端子に接続されている。このオペアンプ629は、第2電源ラインN4から電源電圧VDD2の供給を受けて動作し、ノードN5の電圧と参照電圧VREF2とを比較し、この比較結果を「H」レベル又は「L」レベルとしてNMOSトランジスタ20のゲートに出力する。
通常時には、NMOSトランジスタ20のドレインソース間には電流源621の定電流が流れ込むが、オペアンプ629の反転入力端子の入力容量にも流れ込み、反転入力端子の電圧が参照電圧VREF2より高くなる。この場合、オペアンプ629は「L」レベルを出力する。負荷14の端子間短絡などを生じたときには、NMOSトランジスタ15、19のドレインソース間電流が多くなり、NMOSトランジスタ19はオペアンプ629の反転入力端子の入力容量から電流を引く。
この結果、ノードN5の電圧は低下し参照電圧生成回路627が出力する参照電圧VREF2より低くなる。すると、NMOSトランジスタ20がオンすることで、前述実施形態と同様に電流源621の電流とNMOSトランジスタ19のドレイン電流が等しくなるようにフィードバック制御され、オペアンプ3の出力電圧もこの制御内容に応じた所定の電圧に制御される。
図8に起動時における各部の電圧をタイミングチャートにより概略的に示している。起動時の動作を考慮すると、安定化電源生成回路1が、所定の閾値電圧、つまりオペアンプ629の最低動作電圧Vcp(一般には>MOSトランジスタの閾値電圧Vth:NMOSトランジスタ20がオンして過電流制御機能が働きだす電圧)を電源電圧VDD2として出力(タイミングt11)してから、参照電圧生成回路2が参照電圧VREFを出力し始める(タイミングt12)と良い。すると、電源電圧VDD1、VDD2の起動時のタイムラグの影響があったとしても、レギュレータ回路600を保護できる。
本実施形態においても、前述実施形態と同様の作用効果を奏する。また、参照電圧生成回路2が参照電圧VREF2を生成し、オペアンプ629の比較対象電圧として可変可能にしている。このため、参照電圧VREF2を調整することで過電流判定用の閾値を容易に調整できる。
なお、電源供給部8及び安定化電源生成回路1が、電源電圧VDD1、電源電圧VDD2を同時に起動させれば、レギュレータ回路600と過電流制御回路605が同時に起動することになり、この場合も過電流制御機能を正常に動作させることができる。
(第3実施形態の変形例)
図9は第3実施形態の変形例の追加説明図を示す。図9に示すレギュレータ回路700は過電流制御回路705を備える。図9に示すように、安定化電源生成回路1を設けていない構成を採用しても良い。
図9は第3実施形態の変形例の追加説明図を示す。図9に示すレギュレータ回路700は過電流制御回路705を備える。図9に示すように、安定化電源生成回路1を設けていない構成を採用しても良い。
すなわち、第3実施形態の構成(図7)の変形例として説明するならば、第2電源ラインN4が第1電源ラインN1と同一の電気的ノードになっており、電源供給部8はこれらの同一の電気的ノードに同一の電源電圧VDD1を供給しており、オペアンプ629(比較部628)の電源電圧と電流源621の電圧供給元を電源電圧VDD1としている。定常時において負荷14の端子間短絡等の異常を生じたときにも、第3実施形態と同様に作用することになり、前述実施形態と同様の効果を奏する。
本変形例においても、電源供給部8が第1電源ラインN1に所定の閾値電圧、つまりオペアンプ629の最低動作電圧Vcp(図8参照)を超える電圧(過電流制御回路705が安定的に動作する電圧)を電源電圧VDD1として出力してから、参照電圧生成回路2が参照電圧VREFを出力し始めれば、起動時における作用は第3実施形態と同様になり、第3実施形態と同様の効果を奏する。
(第4実施形態)
図10及び図11は第4実施形態の追加説明図を示している。この図10は図1のバッファ段4の構成をカスコード接続に変更したところにある。バッファ段4に代わるバッファ段804は、NMOSトランジスタ15、PMOSトランジスタ16、及び、Nチャネル型のMOSトランジスタ(以下NMOSトランジスタ:第3トランジスタ相当)830を備える。
図10及び図11は第4実施形態の追加説明図を示している。この図10は図1のバッファ段4の構成をカスコード接続に変更したところにある。バッファ段4に代わるバッファ段804は、NMOSトランジスタ15、PMOSトランジスタ16、及び、Nチャネル型のMOSトランジスタ(以下NMOSトランジスタ:第3トランジスタ相当)830を備える。
このバッファ段804は、PMOSトランジスタ16とNMOSトランジスタ15との間にNMOSトランジスタ830をカスコード接続して構成している。NMOSトランジスタ830は、例えばゲートドレイン間の幅が他のNMOSトランジスタ15のゲートドレイン間よりも広く構成された高耐圧素子であり、PMOSトランジスタ16と同類の高耐圧素子である。NMOSトランジスタ830は他のトランジスタ(例えばNMOSトランジスタ15)よりもドレイン側を高耐圧とした素子である。NMOSトランジスタ830のゲートには、安定化電源生成回路1から安定化電源電圧VDD2が与えられる。このような回路構成においては、定常時においても起動時においても前述実施形態(例えば第1実施形態)と同様の作用効果を奏する。
(第4実施形態の変形例)
また図10に示すレギュレータ回路800では、安定化された電源電圧VDD2をNMOSトランジスタ830のゲートに入力させた形態を示したが、これに限らず、図11にレギュレータ回路900を示すように、安定化電源生成回路931を別途設け、この安定化電源生成回路931の出力電圧VDD3(例えば=VDD2)をNMOSトランジスタ830のゲートに入力させるようにしても良い。
また図10に示すレギュレータ回路800では、安定化された電源電圧VDD2をNMOSトランジスタ830のゲートに入力させた形態を示したが、これに限らず、図11にレギュレータ回路900を示すように、安定化電源生成回路931を別途設け、この安定化電源生成回路931の出力電圧VDD3(例えば=VDD2)をNMOSトランジスタ830のゲートに入力させるようにしても良い。
(他の実施形態)
例えば、安定化電源生成回路1を設けておらず、電源供給部8が過電流制御回路の動作用電源を供給する実施形態の構成を用いたときには、起動時において、電源供給部8により過電流制御回路が安定的に動作する電源電圧VDD1が第1電源ラインN1に出力されてから、参照電圧生成回路2が参照電圧VREFを出力し始めるようにすると良い。
例えば、安定化電源生成回路1を設けておらず、電源供給部8が過電流制御回路の動作用電源を供給する実施形態の構成を用いたときには、起動時において、電源供給部8により過電流制御回路が安定的に動作する電源電圧VDD1が第1電源ラインN1に出力されてから、参照電圧生成回路2が参照電圧VREFを出力し始めるようにすると良い。
比較器628にオペアンプ629を用いた形態を示したが、これに代えてコンパレータを用いても良い。
また、PLC(Power Line Communication)を行う場合においては、第1電源ラインN1に信号が重畳することになるが、このような場合においても、PMOSトランジスタ6のソースドレイン間に過電流が流れるようになれば、前述実施形態と同様に適切に過電流制限できるようになる。
図面中、1は安定化電源生成回路、2は参照電圧生成回路、3はオペアンプ、4、804はバッファ段、5、205、305、405、505、605、705、805は過電流制御回路、6はPチャネル型のMOSトランジスタ(出力トランジスタ)、7はフィードバック回路、8は電源供給部、9は電源端子、11は出力端子、15はNチャネル型のMOSトランジスタ(第1トランジスタ)、16はPチャネル型のMOSトランジスタ(第2トランジスタ)、21、621は電流源(通電回路)、21aは抵抗(通電回路)、423、523はカレントミラー回路、424は電流源(通電回路)、425はPチャネル型のMOSトランジスタ(入力トランジスタ)、426はPチャネル型のMOSトランジスタ(出力トランジスタ)、628は比較器、629はオペアンプ、830はNチャネル型のMOSトランジスタ(第3トランジスタ)、N1は電源ライン、N4は第2電源ライン、100、200、300、400、500、600、700、800、900はレギュレータ回路、を示す。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
Claims (14)
- 電源供給部(8)から第1電源ライン(N1)に電源電圧(VDD1)の供給を受けて、参照電圧(VREF)に応じて出力端子(11)から定電圧を出力するレギュレータ回路(100、200、300、400、500、600、700、800、900)であって、
前記参照電圧(VREF)を生成する参照電圧生成回路(2)と、
前記参照電圧(VREF)と前記出力端子の出力電圧(VOUT)に応じてフィードバックされるフィードバック電圧(Vfb)とを比較して出力電圧を出力するオペアンプ(3)と、
前記オペアンプの出力端子に制御端子を接続して構成された第1トランジスタ(15)、および、前記第1トランジスタの主通電経路に直列接続された第2トランジスタ(16)を備えたバッファ段(4、804)と、
前記バッファ段の後段に接続されると共に、前記第2トランジスタにカレントミラー接続され、前記第1電源ライン(N1)から前記レギュレータ回路の出力端子に主通電経路を備える出力トランジスタ(6)と、
前記出力トランジスタの主通電経路に直列接続され、前記出力端子の出力電圧に応じた前記フィードバック電圧を出力するフィードバック回路(7)と、
制御端子が前記バッファ段の第1トランジスタの制御端子に共通接続され、主通電経路を有する過電流検出用トランジスタ(19)を備え、前記過電流検出用トランジスタを用いて検出される前記出力トランジスタの主通電経路の通電電流が所定値未満のときには、前記オペアンプの出力電圧を前記第1トランジスタの制御端子に通電して前記第1トランジスタを通常動作させ、前記出力トランジスタの主通電経路の通電電流が所定値以上のときには、前記オペアンプの出力電圧を、前記過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する過電流制御回路(5、205、305、405、505、605、705、805)と、
を備えるレギュレータ回路。 - 前記過電流制御回路(5、205、605、705、805)は、
前記過電流検出用トランジスタの主通電経路に直列接続された通電回路(21、21a、621)を備え、
前記通電回路に流れる電流から前記過電流検出用トランジスタに流れる電流を減算した差電流を充電して所定電圧以上になると前記オペアンプの出力電圧を前記第1トランジスタの制御端子に通電して前記第1トランジスタを通常動作させ、
前記差電流を充電した電圧が所定電圧未満になると、前記通電回路に流れる電流と前記過電流検出用トランジスタの主通電経路に流れる電流とが釣り合うように前記オペアンプの出力電圧を前記所定の電圧に制御する、請求項1に記載のレギュレータ回路。 - 前記過電流制御回路の通電回路(21、621)は、前記過電流検出用トランジスタの主通電経路に直列接続された電流源(21、621)を備える、請求項2に記載のレギュレータ回路。
- 前記過電流制御回路(605、705)は、
前記所定電圧として可変可能な過電流閾値と比較する比較器(628)を備える、請求項2又は3に記載のレギュレータ回路。 - 前記過電流制御回路(405、505)は、
前記過電流検出用トランジスタの主通電経路に接続された入力トランジスタ(425)と前記入力トランジスタにカレントミラー接続された出力トランジスタ(426)とを備えたカレントミラー回路(423、523)と、
前記カレントミラー回路の出力電流を引くように接続された通電回路(424)と、を備え、
前記カレントミラー回路の出力電流から前記通電回路に流れる電流を減算した差電流を充電した電圧が所定電圧未満のときには前記オペアンプの出力電圧を前記第1トランジスタの制御端子に通電して前記第1トランジスタを通常動作させ、前記差電流を充電した電圧が所定電圧以上になると、前記通電回路に流れる電流と前記カレントミラー回路の出力トランジスタの電流とが釣り合うように前記オペアンプの出力電圧を前記所定の電圧に制御する、請求項1に記載のレギュレータ回路。 - 前記通電回路は電流源(424)により構成される、請求項5に記載のレギュレータ回路。
- 前記バッファ段(804)は、前記第1トランジスタ(15)と前記第2トランジスタ(16)との間にカスコード接続された第3トランジスタ(830)を備える、請求項1から6の何れか一項に記載のレギュレータ回路。
- 前記バッファ段の第3トランジスタは、前記第1トランジスタよりも高耐圧である、請求項7に記載のレギュレータ回路。
- 前記第1電源ライン(N1)から降圧された安定化電源を、前記過電流制御回路が動作用電源として用いる第2電源ライン(N4)に供給する安定化電源生成回路(1)をさらに備える、請求項1から8の何れか一項に記載のレギュレータ回路。
- 起動時には、前記安定化電源生成回路(1)が前記第2電源ライン(N4)に前記過電流制御回路が安定的に動作する電源電圧(VDD2)を出力してから前記参照電圧生成回路(2)が参照電圧(VREF)を出力し始める、請求項9に記載のレギュレータ回路。
- 前記電源供給部(8)が前記第1電源ライン(N1)に前記過電流制御回路の動作用電源を供給する、請求項1から8の何れか一項に記載のレギュレータ回路。
- 起動時には、前記電源供給部(8)により前記過電流制御回路が安定的に動作する電源電圧(VDD1)が前記第1電源ラインに出力されてから、前記参照電圧生成回路(2)が参照電圧(VREF)を出力し始める、請求項11に記載のレギュレータ回路。
- 前記バッファ段の第2トランジスタ(16)及び前記出力トランジスタ(6)は、その主通電経路の耐圧が前記第1トランジスタ(15)よりも高耐圧である、請求項1から12の何れか一項に記載のレギュレータ回路。
- 前記参照電圧生成回路、前記オペアンプ、前記バッファ段、前記出力トランジスタ、前記フィードバック回路および前記過電流制御回路が保護回路を構成する、請求項1から13の何れか一項に記載のレギュレータ回路。
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