WO2017051744A1 - 保護回路付きのレギュレータ回路 - Google Patents

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WO2017051744A1
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transistor
voltage
circuit
output
power supply
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PCT/JP2016/076875
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悠 藤本
芳英 甲斐
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株式会社デンソー
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    • G05F1/573—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overcurrent detector
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    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
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    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/08—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current
    • H02H3/087—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to excess current for dc applications

Definitions

  • This disclosure relates to a regulator circuit with a protection circuit.
  • the regulator circuit is configured to supply a stable step-down power supply voltage from an output terminal using an operational amplifier (see, for example, Patent Document 1).
  • the operational amplifier compares the reference voltage by the reference voltage generation circuit with the feedback voltage that feeds back the output voltage of the output terminal, and drives the control terminal of the output transistor to step down from the output terminal. Outputs the power supply voltage.
  • a protection circuit may be provided because the element is destroyed or the wiring is melted.
  • the protection circuit described in Patent Document 1 protects the circuit from overcurrent based on the sense current being turned back by a current mirror circuit and compared with a reference current.
  • the inventors have provided a buffer stage between the operational amplifier and the output transistor, and considering that the output voltage of the output terminal is fed back to the operational amplifier, even when the power supply voltage becomes higher than usual. Therefore, we are trying to develop a regulator circuit that can withstand high voltages while avoiding the use of high-voltage elements in the overcurrent control circuit, and aims to provide a regulator circuit that limits overcurrent in a small area as much as possible.
  • the power supply voltage fluctuates by superimposing a signal on the power supply line. However, it is aimed to be able to limit overcurrent even in such a case.
  • This disclosure is intended to provide a regulator circuit with a protection circuit that can appropriately perform overcurrent limitation.
  • a regulator circuit receives supply of a power supply voltage from a power supply unit to a first power supply line, outputs a constant voltage from an output terminal according to a reference voltage, a reference voltage generation circuit, and an operational amplifier A buffer stage, an output transistor, and an overcurrent control circuit.
  • the reference voltage generation circuit generates a reference voltage.
  • the operational amplifier compares the reference voltage with a feedback voltage fed back according to the output voltage of the output terminal, and outputs an output voltage.
  • the buffer stage includes a first transistor configured by connecting a control terminal to the output terminal of the operational amplifier, and a second transistor connected in series to the main energization path of the first transistor.
  • the output transistor is connected to the subsequent stage of the buffer stage, is connected to the second transistor in a current mirror connection, and includes a main energization path from the first power supply line to the output terminal of the regulator circuit.
  • the overcurrent control circuit includes an overcurrent detection transistor having a main energization path.
  • the overcurrent control circuit energizes the output voltage of the operational amplifier to the control terminal of the first transistor when the energization current of the main energization path of the output transistor detected using the overcurrent detection transistor is less than a predetermined value.
  • the overcurrent control circuit controls the output voltage of the operational amplifier to a predetermined voltage corresponding to the current flowing through the main energization path of the overcurrent detection transistor when the energization current of the main energization path of the output transistor is greater than or equal to a predetermined value.
  • the regulator circuit By controlling the output voltage of the operational amplifier to a predetermined voltage, the regulator circuit can be properly protected from overcurrent, and overcurrent limitation can be performed appropriately.
  • FIG. 2 is an electrical configuration diagram schematically showing a regulator circuit in the first embodiment; It is a timing chart schematically showing the voltage of each part at startup, It is an electrical block diagram which shows roughly the regulator circuit in the 1st modification of 1st Embodiment, It is an electrical block diagram which shows roughly the regulator circuit in the 2nd modification of 1st Embodiment, It is an electrical block diagram which shows schematically the regulator circuit in 2nd Embodiment, It is an electrical block diagram which shows roughly the regulator circuit in the modification of 2nd Embodiment, It is an electrical block diagram which shows schematically the regulator circuit in 3rd Embodiment, It is a timing chart schematically showing the voltage of each part at startup, It is an electrical block diagram which shows roughly the regulator circuit in the modification of 3rd Embodiment, It is an electrical block diagram which shows schematically the regulator circuit in 4th Embodiment, It is an electrical
  • FIG.1 and FIG.2 shows explanatory drawing of 1st Embodiment.
  • a regulator circuit 100 with a protection circuit includes a stabilized power generation circuit 1, a reference voltage generation circuit 2, an operational amplifier 3, a buffer stage 4, an overcurrent control circuit 5, and a P-channel type as an output transistor.
  • a MOS transistor (hereinafter referred to as PMOS transistor) 6 and a feedback circuit 7 are connected.
  • the regulator circuit 100 operates by receiving the supply of the power supply voltage VDD1 from the power supply section 8 to the first power supply line (or first power supply node) N1 of the power supply terminal 9, and the power supply voltage VDD1 (for example, 20 [V ], A constant voltage is output from the output terminal 11.
  • other voltages for example, VDD2, VREF, etc. refer to voltages based on the reference potential VSS unless otherwise specified.
  • a bypass capacitor 13 is connected between the output terminal 11 and the output terminal 12 of the ground line N2.
  • a load 14 is connected to both ends of the bypass capacitor 13 so that a DC voltage can be supplied to the load 14.
  • the stabilized power supply generation circuit 1 is configured by, for example, a bandgap reference (BGR) circuit, and steps down the power supply voltage VDD1 supplied from the power supply unit 8 to the power supply line N1, thereby reducing the power supply voltage VDD2 (eg, 3 [V] to 3 .5 [V]), and the generated voltage is supplied to the second power supply line N4 and output.
  • the power supplied to the second power supply line N4 is used as an operating power for the overcurrent control circuit 5.
  • the reference voltage generation circuit 2 generates a reference voltage VREF ( ⁇ VDD2) using the power supply voltage VDD2 and outputs it to the non-inverting input terminal of the operational amplifier 3. Note that the reference voltage generation circuit 2 may generate the reference voltage VREF ( ⁇ VDD2) using the power supply voltage VDD1.
  • the operational amplifier 3 operates using the first power supply voltage VDD1 supplied from the power supply unit 8, and compares the reference voltage VREF generated by the reference voltage generation circuit 2 with the feedback voltage Vfb fed back by the feedback circuit 7. The comparison result is output from the output terminal 11. The operational amplifier 3 outputs a signal to the output terminal 11 so that the feedback voltage Vfb matches the reference voltage VREF.
  • the output terminal of the operational amplifier 3 is connected to the buffer stage 4.
  • the buffer stage 4 includes an N-channel MOS transistor (hereinafter referred to as an NMOS transistor: equivalent to a first transistor) 15 configured by connecting a gate (corresponding to a control terminal) to an output terminal of the operational amplifier 3, and a drain of the NMOS transistor 15.
  • the output terminal of the operational amplifier 3 is connected to the gate of the NMOS transistor 15, and a current is passed between the drain and source of the NMOS transistor 15 in accordance with the control signal output from the operational amplifier 3.
  • the source and drain of the PMOS transistor 16 and the drain and source of the NMOS transistor 15 are connected in series, and the gate and drain of the PMOS transistor 16 are connected in common. Has been.
  • the PMOS transistor 6 is current mirror connected to the PMOS transistor 16.
  • the gates (corresponding to control terminals) of the PMOS transistor 16 and the PMOS transistor 6 in the buffer stage 4 are commonly connected.
  • the PMOS transistor 6 has its drain-source (corresponding to the main energization path) connected between the first power supply line N1 and the output terminal 11.
  • PMOS transistors 16 and 6 are different in structure from other transistors (for example, NMOS transistor 15).
  • the difference between the PMOS transistors 16 and 6 from the other MOS transistors is that the thickness of the oxide film is not changed and the distance between the gate and drain is made larger than that of the other transistors.
  • the PMOS transistor 16 of the buffer stage 4 and the PMOS transistor 6 of the output have higher drain breakdown voltages than the drain breakdown voltages of other transistors (for example, the NMOS transistor 15).
  • a feedback circuit 7 is connected between the output terminal 11 of the regulator circuit 100 and the ground line N2.
  • the feedback circuit 7 is configured by connecting resistors 17 and 18 in series between the output terminal 11 and the ground line N2, for example, and feeds back the voltage of the node N3 between the resistors 17 and 18 to the inverting input terminal of the operational amplifier 3.
  • the overcurrent control circuit 5 is connected to the output terminal of the operational amplifier 3.
  • the overcurrent control circuit 5 includes an N channel type MOS transistor (hereinafter referred to as NMOS transistor) 19 as an overcurrent detection transistor, an N channel type MOS transistor (hereinafter referred to as NMOS transistor) 20 as a cutoff transistor, and an energization circuit.
  • NMOS transistor N channel type MOS transistor
  • a current source 21 and a NOT gate (inverter) 22 are connected to each other.
  • the current source 21 and the drain source of the NMOS transistor 19 are connected in series between the second power supply line N4 and the ground line N2 of the stabilized power supply generation circuit 1.
  • the signal of the common connection node N5 between the current source 21 and the drain of the NMOS transistor 19 is input to the NOT gate 22.
  • the NOT gate 22 operates using the output power supply voltage VDD2 of the stabilized power supply generation circuit 1, and the output of the NOT gate 22 is input to the gate of the NMOS transistor 20.
  • the drain and source of the NMOS transistor 20 are connected between the output of the operational amplifier 3 and the ground line N2, and the overcurrent control circuit 5 turns on the NMOS transistor 20 so that the output of the operational amplifier 3 is grounded. Control is possible to the potential VSS (corresponding to the reference potential) of the line N2.
  • the stabilized power supply generation circuit 1 generates the stabilized power supply voltage VDD2 by the power supply voltage VDD1.
  • the current source 21 generates a constant current by the power supply voltage VDD2, and charges the input capacitance of the NOT gate 22 by flowing the current. For this reason, the input of the NOT gate 22 becomes “H” level, the NOT gate 22 outputs “L”, and as a result, the NMOS transistor 20 is turned off.
  • the output of the operational amplifier 3 is directly output to the gate of the NMOS transistor 15 constituting the buffer stage 4.
  • the operational amplifier 3 outputs a high voltage to the gate of the NMOS transistor 15, and the NMOS transistor 15 is connected between the drain and the source in accordance with the gate voltage. Energize current.
  • the feedback voltage Vfb of the feedback circuit 7 approaches the generated reference voltage VREF of the reference voltage generating circuit 2 and the output of the operational amplifier 3. Will decline.
  • the current flowing between the drain and source of the NMOS transistor 15 decreases, and accordingly, the current flowing between the first power supply line N1 of the power supply voltage VDD1 and the source and drain of the PMOS transistor 6 also decreases.
  • the output voltage VOUT decreases / increases according to the current consumption of the load 14, and the output of the operational amplifier 3 increases / decreases accordingly. Thereby, the output voltage VOUT can be adjusted and controlled to the target voltage.
  • the buffer stage 4 is provided in the configuration of this embodiment. Since the PMOS transistor 16 in the buffer stage 4 is diode-connected, the output resistance of the PMOS transistor 16 is reduced to one-half the mutual conductance of the PMOS transistor 16. Therefore, the pole (cutoff frequency) of the gate node of the output PMOS transistor 6 is generated on the high frequency side. By providing the pole (cut-off frequency) of the bypass capacitor 13 on the low frequency side, these effects can be easily separated.
  • the device size of the NMOS transistor 15 is smaller. In this case, the parasitic capacitance of the gate of the NMOS transistor 15 can be reduced. For this reason, the pole (cutoff frequency) of the gate node of the NMOS transistor 15 can be made as high as possible. For this reason, a sufficient phase margin can be secured and stable operation can be achieved. If the size of the NMOS transistor 15 is made sufficiently small, the pole of the gate node of the NMOS transistor 15 has a significantly high frequency (for example, a pole of 3rd or more), and the phase margin is not affected.
  • the output current of the current source 21 is constant, if the drain-source current of the NMOS transistor 19 increases, the charge accumulated in the input capacitance of the NOT gate 22 is discharged through the drain-source of the NMOS transistor 19. become. As a result, when the input of the NOT gate 22 falls below the “H” ⁇ “L” threshold value, the NOT gate 22 outputs the “H” level.
  • the NMOS transistor 20 when the NMOS transistor 20 is turned on, current is supplied between the drain and source of the NMOS transistor 20 and feedback control is performed so that the current of the current source 21 and the drain current of the NMOS transistor 19 are balanced. As a result, the output voltage of the operational amplifier 3 is controlled to a predetermined voltage corresponding to this control content. Thereby, for example, even when the terminals of the load 14 are short-circuited according to some influence, the overcurrent can be limited and the regulator circuit 100 can be appropriately protected.
  • FIG. 2 schematically shows changes in voltage and current of main parts at the time of start-up by a timing chart.
  • the power supply voltage VDD1 can supply current to the output terminal 11 through the PMOS transistor 6.
  • the voltage is output from the output terminal 11 through the PMOS transistor 6 after the overcurrent control circuit 5 starts to operate normally.
  • the overcurrent control circuit 5 since the overcurrent control circuit 5 operates before the output voltage VOUT is normally output, it operates without any problem. Therefore, as described above, even when the load 14 is short-circuited, an overcurrent can be detected as usual, and the output of the operational amplifier 3 can be protected from the overcurrent by connecting to the node of the ground line N2.
  • the power supply voltage VDD2 often rises behind the rise of the power supply voltage VDD1 (see FIG. 2).
  • the stabilized power supply generation circuit 1 outputs a voltage that enables energization between the drain and source of the NMOS transistor 19 for overcurrent control as the power supply voltage VDD2, The current control circuit 5 will not operate normally.
  • the stabilized power generation circuit 1 starts the reference voltage VREF after the stabilized output of the power supply voltage VDD2. Specifically, it is desirable to operate so as to show the temporal relationship in FIG.
  • the overcurrent control circuit 5 balances the current of the current source 21 and the drain current of the NMOS transistor 19 on condition that the NMOS transistor 20 is turned on as the NOT gate 22 outputs “H” level. Feedback control. As a result, the output voltage of the operational amplifier 3 is also controlled to a predetermined voltage corresponding to this control content.
  • the NOT gate 22 uses the power supply voltage VDD2 generated by the stabilized power supply generation circuit 1 as a power supply.
  • the power supply voltage VDD2 exceeds the threshold voltage Vth of the NMOS transistor 20 for overcurrent control, the NMOS transistor 20 can be turned on normally. After timing t1 in FIG. Can be turned on.
  • the NOT gate 22 when the power supply voltage VDD2 generated by the stabilized power supply generation circuit 1 exceeds a predetermined threshold voltage Vth, that is, the lowest operating voltage (about Vth) of the NOT gate (inverter) 22, the NOT gate 22 is stably supplied with power. It is supplied and can operate normally (after timing t1).
  • the output of the operational amplifier 3 starts to be controlled, and the gate voltage of the NMOS transistor 15 increases (timing t2). . Since the feedback voltage Vfb and the output voltage VOUT can be increased after the reference voltage generation circuit 2 is activated, no overcurrent flows into the bypass capacitor 13 before the timing t1.
  • the buffer stage 4 is connected to the output of the operational amplifier 3, a sufficient phase margin can be ensured even if the size of the PMOS transistors 16 and 6 is large, and the regulator circuit 100 is stabilized. It can be operated.
  • the current flowing through the first power supply line N1 is detected using the NMOS transistor 19, but the overcurrent control circuit 5 supplies the output of the operational amplifier 3 to the gate of the NMOS transistor 19 when this current is less than a predetermined value.
  • the output of the operational amplifier 3 is controlled when the current flowing through the first power supply line N1 is greater than or equal to a predetermined value.
  • the current source 21 of the overcurrent control circuit 5 is connected in series to the main energization path of the overcurrent detection NMOS transistor 19 as an energization circuit, and the overcurrent control circuit 5
  • the current source 21 is used.
  • the overcurrent control circuit 5 charges a difference current obtained by subtracting a current flowing from the current source 21 to the NMOS transistor 19 to the input capacitance of the NOT gate 22, and the normal operation is performed when the charged voltage of the difference current exceeds a predetermined voltage. I am letting.
  • the overcurrent control circuit 5 causes the operational amplifier 3 to have the voltage charged with the difference current become less than a predetermined voltage. Pull down the output of. Thereafter, the regulator circuit 100 can control the overcurrent by repeating the current energization / disconnection operation to converge to a predetermined operating point. Thereby, for example, even when the terminals of the load 14 are short-circuited according to some influence, overcurrent control can be performed, and the regulator circuit 100 can be protected.
  • the first power supply line N1 of the power supply voltage VDD1 supplied by the power supply unit 8 the second power supply line (or the second power supply node) N4 of the power supply voltage VDD2 generated and output by the stabilized power supply generation circuit 1, and It is divided. Therefore, the timing at which the power supply voltage VDD2 rises at startup may be faster or slower than the timing at which the power supply voltage VDD1 rises.
  • the stabilized power generation circuit 1 has a voltage exceeding a predetermined threshold voltage Vth, that is, a minimum operating voltage (about Vth) of the NOT gate 22 (inverter) (a voltage at which the overcurrent control circuit 5 operates stably). ) Is output as the power supply voltage VDD2, and the reference voltage VREF of the reference voltage generation circuit 2 starts to be output. For this reason, the regulator circuit 100 can be protected even if there is an influence of a time lag when the power supply voltages VDD1 and VDD2 are activated.
  • the breakdown voltage between the drain and source of the PMOS transistor 16 of the buffer stage 4 and the output PMOS transistor 6 is higher than the breakdown voltage between the drain and source of the NMOS transistor 15, the breakdown voltage of the regulator circuit 100 with respect to the power supply voltage VDD1 can be improved. .
  • the power supply unit 8 used as the main power supply of the regulator circuit 100 and the stabilized power supply generation circuit 1 used for overcurrent detection and control can be separated.
  • the overcurrent control circuit 5 can be operated using the power supply voltage VDD2 that is more stable than the power supply voltage VDD1, and the accuracy of detection and control Can be improved.
  • FIG. 3 is an additional explanatory diagram of a first modification of the first embodiment.
  • a resistor 21 a may be used as an energizing circuit instead of the current source 21.
  • the input capacitance of the NOT gate 22 can be charged by energizing the resistor 21a.
  • the input capacity of the NOT gate 22 is charged through the resistor 21a.
  • the NOT gate 22 inverts the logic when the charging voltage of the input capacitance becomes larger than a predetermined voltage.
  • This modification also has the same effect as that of the above-described embodiment.
  • FIG. 4 is an additional explanatory diagram of a second modification of the first embodiment.
  • the regulator circuit 300 illustrated in FIG. 4 includes an overcurrent control circuit 305. As shown in FIG. 4, a configuration in which the stabilized power generation circuit 1 is not provided may be applied.
  • the second power supply line N4 is connected to the first power supply line N1 to form the same electrical node.
  • the power supply voltage VDD1 is supplied to the electrical node N1, and the power supply voltage of the NOT gate 22 and the supply source of the current source 21 are the power supply voltage VDD1.
  • the power supply unit 8 causes the first power supply line N1 to have a predetermined threshold voltage Vth, that is, a voltage exceeding the minimum operating voltage of the NOT gate 22 (inverter) (a voltage at which the overcurrent control circuit 5 operates stably). ) Is output as the power supply voltage VDD1, and the reference voltage generation circuit 2 starts outputting the reference voltage VREF, the operation at the time of startup is the same as that of the first embodiment, and the same effect as that of the first embodiment is achieved. .
  • Vth a voltage exceeding the minimum operating voltage of the NOT gate 22 (inverter) (a voltage at which the overcurrent control circuit 5 operates stably).
  • FIG. 5 shows an additional explanatory diagram of the second embodiment.
  • the second embodiment is different from the first embodiment in the configuration of the overcurrent control circuit.
  • the regulator circuit 400 illustrated in FIG. 5 includes an overcurrent control circuit 405.
  • the overcurrent control circuit 405 includes an NMOS transistor 19 serving as an overcurrent detection transistor, an NMOS transistor 20 for pulling down the output of the operational amplifier 3, a current mirror circuit 423, and a current as an energization circuit.
  • a source 424 is provided.
  • the current mirror circuit 423 is composed of a pair of a PMOS transistor 425 as an input transistor and a PMOS transistor 426 as an output transistor, and the PMOS transistor 425 is interposed in an energization path from the second power supply line N4 to the drain of the NMOS transistor 19. Consists of being connected.
  • the gate and drain of the PMOS transistor 425 are connected in common, and the common connection node N6 is connected to the drain of the NMOS transistor 19.
  • the gates of the PMOS transistors 425 and 426 are connected in common.
  • the sources of the PMOS transistors 425 and 426 are commonly connected by a ground line N2.
  • the drain of the PMOS transistor 426 on the output side of the current mirror circuit 423 is connected to the current source 424 and the gate of the NMOS transistor 20.
  • the current source 424 generates a constant current using the power supply voltage VDD2 generated by the stabilized power supply generation circuit 1.
  • the current source 424 is connected so as to draw the output current of the PMOS transistor 426 of the current mirror circuit 423.
  • the drain of the NMOS transistor 20 is connected to the output of the operational amplifier 3, and the source of the NMOS transistor 20 is connected to the ground line N2. Since other configurations are the same as the configurations of the first embodiment, description thereof is omitted.
  • the overcurrent threshold is set according to the size ratio of the NMOS transistor 15 and the NMOS transistor 19, the size ratio of the PMOS transistor 425 and the PMOS transistor 426, and the constant current value of the current source 424. It becomes possible to set.
  • the stabilized power supply generation circuit 1 generates the stabilized power supply voltage VDD2 and outputs it as a current supply source of the current mirror circuit 423. Since the current source 424 energizes a constant current, when the operational amplifier 3 drives the gate of the NMOS transistor 15 in a normal state, the gate of the NMOS transistor 19 is also driven, and the current corresponding to this causes the PMOS constituting the current mirror circuit 423. It flows through the drain of transistor 425. A mirror current flows through the PMOS transistor 426 of the current mirror circuit 423, but the current source 424 draws this mirror current.
  • the drain and source of the NMOS transistor 20 are in an open state, and the output of the operational amplifier 3 is energized as usual to the gate of the NMOS transistor 15 in the buffer stage 4. Therefore, similarly to the description of the first embodiment, if the current flowing through the resistors 17 and 18 of the feedback circuit 7 fluctuates, the output voltage VOUT can be feedback-controlled accordingly, and the output voltage VOUT is adjusted to the target voltage. it can.
  • the NMOS transistor 20 When the gate voltage of the NMOS transistor 20 exceeds the threshold voltage, the NMOS transistor 20 is turned on, and a current is passed between the drain and source of the NMOS transistor 20, and the drain current of the PMOS transistor 426 of the current mirror circuit 423 and the current of the current source 424 are obtained. Feedback control is performed so as to balance, and the output voltage of the operational amplifier 3 is also controlled to a predetermined voltage according to the control content. Thereby, for example, even when the terminals of the load 14 are short-circuited according to some influence, overcurrent control can be performed, and the regulator circuit 400 can be appropriately protected.
  • the overcurrent control circuit 405 operates normally if the minimum operating voltage for operating the current mirror circuit 423 and the like is supplied at startup.
  • the minimum operating voltage of the current mirror circuit 423 is Vthp + Vovp + Vovn obtained by adding the threshold voltage Vthp of the PMOS transistor 425 and its overdrive voltage Vovp and the overdrive voltage Vovn of the NMOS transistor 19.
  • the reference voltage generation circuit 2 starts to output the reference voltage VREF at the timing at which the overcurrent control circuit 405 is guaranteed to operate normally. In this case, as described in the above-described embodiment, the operation at the time of starting up the regulator circuit 400 can be guaranteed.
  • the overcurrent control circuit 405 is configured using the current mirror circuit 423 including the PMOS transistors 425 and 426. Therefore, even if the maximum value of the gate capacitance of the NMOS transistors 15 and 19 is limited, the overcurrent threshold value can be adjusted by adjusting the mirror ratio between the NMOS transistors 15 and 19 and the mirror ratio between the PMOS transistors 425 and 426. Can be set, and the design freedom can be kept large. Although the current is turned back using the current mirror circuit 423, a large current error is not caused by considering the layout of the current mirror circuit 423.
  • a resistor (not shown) may be used instead of the current source 424.
  • the current source 424 is not required when high accuracy is not required for the overcurrent limit value.
  • FIG. 6 is an additional explanatory diagram of a modification of the second embodiment.
  • the regulator circuit 500 illustrated in FIG. 6 includes an overcurrent control circuit 505. As shown in FIG. 6, a configuration in which the stabilized power generation circuit 1 is not provided may be employed.
  • the second power supply line N4 is connected to the first power supply line N1 to form the same electrical node, and the power supply The unit 8 supplies the power supply voltage VDD1 to this electrical node, and sets the power supply source of the current mirror circuit 523 (the power supply for operation of the overcurrent control circuit 505) instead of the current mirror circuit 423 as the power supply voltage VDD1.
  • the operation is the same as in the above-described embodiment, and the same effect as in the above-described embodiment is achieved.
  • the power supply unit 8 outputs a voltage exceeding the minimum operating voltage at which the current mirror circuit 523 and the NMOS transistor 20 can operate normally to the first power supply line N1 as the power supply voltage VDD1, and then the reference voltage. If the generation circuit 2 starts to output the reference voltage VREF, the operation at the time of startup is the same as that of the first embodiment, and the same effect as that of the above-described embodiment is obtained.
  • a regulator circuit 600 illustrated in FIG. 7 includes an overcurrent control circuit 605. As illustrated in FIG. 7, the overcurrent control circuit 605 includes NMOS transistors 19 and 20, a current source 621, a reference voltage generation circuit 627, and a comparator 628.
  • the comparator 628 is configured by an operational amplifier 629, for example.
  • the reference voltage generation circuit 627 generates a reference voltage VREF2 and outputs it to the non-inverting input terminal of the operational amplifier 629.
  • the reference voltage generation circuit 627 can arbitrarily set the overcurrent limit threshold by changing the reference voltage VREF2.
  • a current source 621 is connected between the second power supply line N4 of the power supply voltage VDD2 output from the stabilized power supply generation circuit 1 and the drain of the NMOS transistor 19.
  • the common connection node N5 between the current source 621 and the drain of the NMOS transistor 19 is connected to the inverting input terminal of the operational amplifier 629.
  • the operational amplifier 629 operates upon receiving the supply of the power supply voltage VDD2 from the second power supply line N4, compares the voltage of the node N5 with the reference voltage VREF2, and sets the comparison result to the “H” level or the “L” level as an NMOS. Output to the gate of the transistor 20.
  • a constant current of the current source 621 flows between the drain and source of the NMOS transistor 20, but also flows into the input capacitance of the inverting input terminal of the operational amplifier 629, and the voltage of the inverting input terminal becomes higher than the reference voltage VREF2.
  • the operational amplifier 629 outputs “L” level.
  • the voltage of the node N5 decreases and becomes lower than the reference voltage VREF2 output from the reference voltage generation circuit 627. Then, when the NMOS transistor 20 is turned on, feedback control is performed so that the current of the current source 621 and the drain current of the NMOS transistor 19 are equal to each other as in the above-described embodiment, and the output voltage of the operational amplifier 3 also corresponds to this control content. It is controlled to a predetermined voltage.
  • FIG. 8 schematically shows the voltage of each part at the start-up by a timing chart.
  • the stabilized power generation circuit 1 determines that the predetermined threshold voltage, that is, the minimum operating voltage Vcp of the operational amplifier 629 (generally> threshold voltage Vth of MOS transistor: NMOS transistor 20 is turned on and overcurrent control is performed.
  • the reference voltage generation circuit 2 may start outputting the reference voltage VREF (timing t12) after the function voltage is output as the power supply voltage VDD2 (timing t11).
  • the regulator circuit 600 can be protected even if there is an influence of a time lag when the power supply voltages VDD1 and VDD2 are activated.
  • the reference voltage generation circuit 2 generates the reference voltage VREF2, and can be varied as a comparison target voltage of the operational amplifier 629. For this reason, the threshold for overcurrent determination can be easily adjusted by adjusting the reference voltage VREF2.
  • the regulator circuit 600 and the overcurrent control circuit 605 are activated at the same time.
  • the current control function can be operated normally.
  • FIG. 9 shows an additional explanatory diagram of a modification of the third embodiment.
  • a regulator circuit 700 illustrated in FIG. 9 includes an overcurrent control circuit 705. As shown in FIG. 9, a configuration in which the stabilized power generation circuit 1 is not provided may be employed.
  • the second power supply line N4 is the same electrical node as the first power supply line N1, and the power supply unit 8 has these
  • the same power supply voltage VDD1 is supplied to the same electrical node, and the power supply voltage of the operational amplifier 629 (comparator 628) and the voltage supply source of the current source 621 are the power supply voltage VDD1.
  • the operation is the same as in the third embodiment, and the same effect as in the previous embodiment is achieved.
  • the power supply unit 8 causes the first power supply line N1 to have a predetermined threshold voltage, that is, a voltage exceeding the minimum operating voltage Vcp (see FIG. 8) of the operational amplifier 629 (the overcurrent control circuit 705 operates stably). If the reference voltage generation circuit 2 starts to output the reference voltage VREF after the voltage is output as the power supply voltage VDD1, the operation at the time of startup is the same as that of the third embodiment, and the same effect as that of the third embodiment is obtained. Play.
  • FIG. 10 shows a configuration in which the configuration of the buffer stage 4 in FIG. 1 is changed to a cascode connection.
  • a buffer stage 804 in place of the buffer stage 4 includes an NMOS transistor 15, a PMOS transistor 16, and an N-channel type MOS transistor (hereinafter referred to as NMOS transistor: equivalent to a third transistor) 830.
  • the buffer stage 804 is configured by cascode-connecting an NMOS transistor 830 between the PMOS transistor 16 and the NMOS transistor 15.
  • the NMOS transistor 830 is a high breakdown voltage element whose width between the gate and drain is wider than that between the gate drains of the other NMOS transistors 15, for example, and is a high breakdown voltage element similar to the PMOS transistor 16.
  • the NMOS transistor 830 is an element having a higher breakdown voltage on the drain side than other transistors (for example, the NMOS transistor 15).
  • a stabilized power supply voltage VDD2 is supplied from the stabilized power supply generation circuit 1 to the gate of the NMOS transistor 830. In such a circuit configuration, the same operational effects as those of the above-described embodiment (for example, the first embodiment) can be obtained both at the normal time and at the time of startup.
  • the stabilized power supply voltage VDD ⁇ b> 2 is input to the gate of the NMOS transistor 830.
  • the present invention is not limited to this, and the regulator circuit 900 is stable as illustrated in FIG. 11.
  • the stabilized power generation circuit 931 may be provided separately, and the output voltage VDD3 (eg, VDD2) of the stabilized power generation circuit 931 may be input to the gate of the NMOS transistor 830.
  • the overcurrent is generated by the power supply unit 8 at startup. It is preferable that the reference voltage generation circuit 2 starts to output the reference voltage VREF after the power supply voltage VDD1 at which the control circuit operates stably is output to the first power supply line N1.
  • 1 is a stabilized power generation circuit
  • 2 is a reference voltage generation circuit
  • 3 is an operational amplifier
  • 4 and 804 are buffer stages
  • 5, 205, 305, 405, 505, 605, 705 and 805 are overcurrent control circuits
  • 6 is a P-channel MOS transistor (output transistor)
  • 7 is a feedback circuit
  • 8 is a power supply unit
  • 9 is a power supply terminal
  • 11 is an output terminal
  • 15 is an N-channel MOS transistor (first transistor)
  • 16 is P-channel MOS transistors (second transistors)
  • 21 and 621 are current sources (energization circuits)
  • 21a are resistors (energization circuits)
  • 423 and 523 are current mirror circuits
  • 424 is a current source (energization circuit)
  • 425 is P channel type MOS transistor (input transistor)
  • 426 is a P channel type MOS transistor (output transistor)
  • 628 is a comparator
  • 830 is an N-

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Abstract

バッファ段（４、８０４）は、オペアンプ（３）の出力端子に制御端子を接続して構成された第１トランジスタ（１５）、および、第１トランジスタの主通電経路に直列接続された第２トランジスタ（１６）を備える。過電流制御回路（５、２０５、３０５、４０５、５０５、６０５、７０５、８０５）は、過電流検出用トランジスタ（１９）を用いて検出される出力トランジスタ（６）の主通電経路の通電電流が所定値未満のときには、オペアンプの出力電圧を第１トランジスタの制御端子に通電して第１トランジスタを通常動作させ、出力トランジスタの主通電経路の通電電流が所定値以上のときには、オペアンプの出力電圧を、過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する。これにより、レギュレータ回路を過電流から保護できる。

Description

保護回路付きのレギュレータ回路 関連出願の相互参照
　本出願は、２０１５年９月２５日に出願された日本出願番号２０１５－１８８１５９号に基づくもので、ここにその記載内容を援用する。
　本開示は、保護回路付きのレギュレータ回路に関するものである。
　例えばレギュレータ回路はオペアンプを用いて安定した降圧電源電圧を出力端子から供給するように構成されている（例えば、特許文献１参照）。特許文献１記載の技術によれば、オペアンプは、参照電圧生成回路による参照電圧と出力端子の出力電圧をフィードバックするフィードバック電圧とを比較し、出力トランジスタの制御端子を駆動することで出力端子から降圧電源電圧を出力する。電源ラインに過電流が流れると、素子破壊したり配線が溶断したりするため、保護回路が設けられることがある。特許文献１記載の保護回路は、センス電流をカレントミラー回路で折り返して基準電流と比較することに基づいて回路を過電流から保護している。
米国特許公開２０１０／００９０６６５号明細書
　発明者らは、オペアンプと出力トランジスタとの間にバッファ段を設けると共に出力端子の出力電圧をオペアンプにフィードバックして構成することを考慮しながら、さらに電源電圧が通常より高くなる場合であっても、過電流制御回路に高耐圧素子の使用を避けながら高電圧から耐えうるレギュレータ回路の開発を試みており、また極力小面積で過電流制限するレギュレータ回路を提供することを目指している。また例えば、ＰＬＣ（Power Line Communication）を行う場合には電源線に信号が重畳することで電源電圧が変動するが、このような場合でも過電流制限できるようにすることを目指している。
　本開示は、過電流制限を適切に実行できるようにした保護回路付きのレギュレータ回路を提供することを目的とする。
　本開示の一態様によれば、レギュレータ回路は、電源供給部から第１電源ラインに電源電圧の供給を受け、参照電圧に応じて出力端子から定電圧を出力し、参照電圧生成回路と、オペアンプと、バッファ段と、出力トランジスタと、過電流制御回路と、を備える。
　参照電圧生成回路は、参照電圧を生成する。オペアンプは、参照電圧と出力端子の出力電圧に応じてフィードバックされるフィードバック電圧とを比較して出力電圧を出力する。バッファ段は、オペアンプの出力端子に制御端子を接続して構成された第１トランジスタ、および、第１トランジスタの主通電経路に直列接続された第２トランジスタを備えて構成される。出力トランジスタは、バッファ段の後段に接続されると共に、第２トランジスタにカレントミラー接続され、第１電源ラインからレギュレータ回路の出力端子に主通電経路を備える。
　また、過電流制御回路は、主通電経路を有する過電流検出用トランジスタを備える。過電流制御回路は、過電流検出用トランジスタを用いて検出される出力トランジスタの主通電経路の通電電流が所定値未満のときにはオペアンプの出力電圧を第１トランジスタの制御端子に通電して第１トランジスタを通常動作させる。過電流制御回路は、出力トランジスタの主通電経路の通電電流が所定値以上のときには、オペアンプの出力電圧を、過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する。
　オペアンプの出力電圧を所定の電圧に制御することで、レギュレータ回路を過電流から適切に保護でき、過電流制限を適切に実行できるようになる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
第１実施形態おけるレギュレータ回路を概略的に示す電気的構成図であり、 起動時における各部の電圧を概略的に示すタイミングチャートであり、 第１実施形態の第１変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、 第１実施形態の第２変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、 第２実施形態におけるレギュレータ回路を概略的に示す電気的構成図であり、 第２実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、 第３実施形態におけるレギュレータ回路を概略的に示す電気的構成図であり、 起動時における各部の電圧を概略的に示すタイミングチャートであり、 第３実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図であり、 第４実施形態におけるレギュレータ回路を概略的に示す電気的構成図であり、 第４実施形態の変形例におけるレギュレータ回路を概略的に示す電気的構成図である。
　以下、保護回路付きのレギュレータ回路の幾つかの実施形態について図面を参照しながら説明する。各実施形態間で同一の構成については、その前の実施形態に付した符号と同一の符号を付し後の実施形態では必要に応じて説明を省略する。
　（第１実施形態）
　図１及び図２は第１実施形態の説明図を示す。図１に示すように、保護回路付きのレギュレータ回路１００は、安定化電源生成回路１、参照電圧生成回路２、オペアンプ３、バッファ段４、過電流制御回路５、出力トランジスタとしてのＰチャネル型のＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ）６、及び、フィードバック回路７、を接続して構成される。
　このレギュレータ回路１００は、電源供給部８から電源端子９の第１電源ライン（または第１電源ノード）Ｎ１に電源電圧ＶＤＤ１の供給を受けて動作するものであり、電源電圧ＶＤＤ１（例えば２０［Ｖ］）に応じて出力端子１１から定電圧を出力する。この電源電圧ＶＤＤ１は基準電位ＶＳＳ（＝０）を基準とした電圧を示す。なお、以下では断らない限り、他の電圧（例えばＶＤＤ２、ＶＲＥＦ等）においても基準電位ＶＳＳを基準とした電圧を示す。
　出力端子１１とグランド線Ｎ２の出力端子１２との間には、バイパスコンデンサ１３が接続されている。このバイパスコンデンサ１３の両端には負荷１４が接続されており、これにより直流電圧を負荷１４に供給可能になっている。
　安定化電源生成回路１は、例えばバンドギャップリファレンス（ＢＧＲ）回路により構成され、電源供給部８から電源ラインＮ１に供給される電源電圧ＶＤＤ１を降圧して電源電圧ＶＤＤ２（例えば３［Ｖ］～３．５［Ｖ］）を生成し、この生成電圧を第２電源ラインＮ４に供給出力する。この第２電源ラインＮ４に供給される電源は、過電流制御回路５の動作用電源として用いられる。参照電圧生成回路２は、電源電圧ＶＤＤ２を用いて基準用の参照電圧ＶＲＥＦ（＜ＶＤＤ２）を生成し、オペアンプ３の非反転入力端子に出力する。なお、参照電圧生成回路２は電源電圧ＶＤＤ１を用いて基準用の参照電圧ＶＲＥＦ（＜ＶＤＤ２）を生成するようにしても良い。
　オペアンプ３は、電源供給部８により供給される第１電源電圧ＶＤＤ１を用いて動作し、参照電圧生成回路２により生成される参照電圧ＶＲＥＦと、フィードバック回路７によりフィードバックされるフィードバック電圧Ｖfbとを比較し、出力端子１１から比較結果を出力する。オペアンプ３は、フィードバック電圧Ｖfbを参照電圧ＶＲＥＦに一致させるように出力端子１１に信号出力する。
　オペアンプ３の出力端子は、バッファ段４に接続されている。バッファ段４は、オペアンプ３の出力端子にゲート（制御端子相当）を接続して構成されたＮチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す：第１トランジスタ相当）１５と、ＮＭＯＳトランジスタ１５のドレインソース間（主通電経路相当）に直列接続されたＰチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す：第２トランジスタ相当）１６と、を備える。
　オペアンプ３の出力端子は、ＮＭＯＳトランジスタ１５のゲートに接続されており、オペアンプ３の出力の制御信号に応じて電流がＮＭＯＳトランジスタ１５のドレインソース間に通電される。第１電源ラインＮ１とグランド線Ｎ２との間には、ＰＭＯＳトランジスタ１６のソースドレイン間、ＮＭＯＳトランジスタ１５のドレインソース間が直列接続されており、ＰＭＯＳトランジスタ１６のゲートとドレインとの間は共通接続されている。
　ＰＭＯＳトランジスタ１６にはＰＭＯＳトランジスタ６がカレントミラー接続されている。バッファ段４のＰＭＯＳトランジスタ１６とＰＭＯＳトランジスタ６とは、そのゲート（制御端子相当）が共通接続されている。ＰＭＯＳトランジスタ６は、そのドレインソース間（主通電経路相当）が第１電源ラインＮ１と出力端子１１との間に接続されている。
　これらのＰＭＯＳトランジスタ１６、６は他のトランジスタ（例えばＮＭＯＳトランジスタ１５）とその構造が異なっている。ＰＭＯＳトランジスタ１６、６が、他のＭＯＳトランジスタと異なるところは酸化膜の厚さが変わらず、ゲートドレイン間距離が他のトランジスタより大きく構成されているところである。バッファ段４のＰＭＯＳトランジスタ１６及び出力のＰＭＯＳトランジスタ６は、そのドレイン耐圧が、他のトランジスタ（例えばＮＭＯＳトランジスタ１５）のドレイン耐圧より高耐圧になっている。
　レギュレータ回路１００の出力端子１１とグランド線Ｎ２との間には、フィードバック回路７が接続されている。フィードバック回路７は、例えば出力端子１１とグランド線Ｎ２との間に抵抗１７、１８を直列接続して構成され、抵抗１７及び１８間のノードＮ３の電圧をオペアンプ３の反転入力端子にフィードバックする。
　オペアンプ３の出力端子には、過電流制御回路５が接続されている。過電流制御回路５は、過電流検出用トランジスタとしてのＮチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）１９と、遮断用トランジスタとしてのＮチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）２０、通電回路としての電流源２１、及び、ＮＯＴゲート（インバータ）２２、を接続して構成される。
　安定化電源生成回路１の第２電源ラインＮ４とグランド線Ｎ２との間には、電流源２１とＮＭＯＳトランジスタ１９のドレインソース間とが直列接続されている。この電流源２１とＮＭＯＳトランジスタ１９のドレインとの共通接続ノードＮ５の信号は、ＮＯＴゲート２２に入力されている。ＮＯＴゲート２２は、安定化電源生成回路１の出力電源電圧ＶＤＤ２を使用して動作し、ＮＯＴゲート２２の出力はＮＭＯＳトランジスタ２０のゲートに入力されている。
　ＮＭＯＳトランジスタ２０は、そのドレインソース間がオペアンプ３の出力とグランド線Ｎ２との間に接続されており、過電流制御回路５は、ＮＭＯＳトランジスタ２０をオン動作させることにより、オペアンプ３の出力をグランド線Ｎ２の電位ＶＳＳ（基準電位相当）に制御可能になっている。
　上記構成の作用について説明する。
　＜通常時＞
　説明の便宜上、まず電源が安定的に供給されている通常時の動作について説明する。通常時には、安定化電源生成回路１は、電源電圧ＶＤＤ１により安定化電源電圧ＶＤＤ２を生成する。このとき、電流源２１は電源電圧ＶＤＤ２により定電流を生成し、ＮＯＴゲート２２の入力容量に電流を流し充電する。このため、ＮＯＴゲート２２の入力は「Ｈ」レベルとなり、ＮＯＴゲート２２は「Ｌ」を出力し、この結果、ＮＭＯＳトランジスタ２０はオフする。
　ここで、オペアンプ３の出力は、直接バッファ段４を構成するＮＭＯＳトランジスタ１５のゲートに出力される。例えば、参照電圧生成回路２が出力する参照電圧ＶＲＥＦがフィードバック電圧Ｖfbを上回るときには、オペアンプ３は高電圧をＮＭＯＳトランジスタ１５のゲートに出力し、ＮＭＯＳトランジスタ１５はこのゲート電圧に応じてドレインソース間に電流を通電する。
　ＮＭＯＳトランジスタ１５のドレインソース間に通電されると、ＰＭＯＳトランジスタ１６のドレイン電流を引くことでＰＭＯＳトランジスタ１６のソースドレイン間に通電され、これに応じてＰＭＯＳトランジスタ６のソースドレイン間にも通電される。したがって、フィードバック回路７の抵抗１７、１８に流れる電流は増加する。
　フィードバック回路７の抵抗１７、１８に流れる電流が増加し、出力電圧ＶＯＵＴが目標電圧に達すると、フィードバック回路７のフィードバック電圧Ｖfbは、参照電圧生成回路２の生成参照電圧ＶＲＥＦに近づきオペアンプ３の出力は低下する。これにより、ＮＭＯＳトランジスタ１５のドレインソース間に流れる電流は低下し、これに応じて、電源電圧ＶＤＤ１の第１電源ラインＮ１からＰＭＯＳトランジスタ６のソースドレイン間に流れる電流も低下する。負荷１４の消費電流の大小に応じて、出力電圧ＶＯＵＴが減少／増加し、これに応じてオペアンプ３の出力も増加／減少する。これにより、出力電圧ＶＯＵＴを目標電圧に調整制御できる。
　（Ａ）比較対象例の説明
　発明者らは、例えばオペアンプ３の出力に後段出力のＰＭＯＳトランジスタ６を接続しその後段にバイパスコンデンサ１３を接続した構成を採用することを考慮した。しかし、出力電流能力を大きくする場合には、出力ＰＭＯＳトランジスタ６のデバイスサイズが大きくなりやすく、ＰＭＯＳトランジスタ６のゲートが大きくなり、ゲートノードに大きな寄生容量を生じることがあると考えている。
　この場合、オペアンプ３の出力ノードの入力抵抗値は、ＰＭＯＳトランジスタ６のゲート抵抗（～１ＭΩ）となり大きくなるため、出力ＰＭＯＳトランジスタ６のゲートノードのポール（カットオフ周波数）が低周波側に生じ、出力ＰＭＯＳトランジスタ６のポールとバイパスコンデンサ１３のポール（カットオフ周波数）とを分離できずに位相余裕が低下し、全体回路として安定動作できない虞があることを突き止めている。
　（Ｂ）本実施形態のバッファ段の挿入効果
　そこで本実施形態の構成ではバッファ段４を設けている。バッファ段４のＰＭＯＳトランジスタ１６はダイオード接続されているため、このＰＭＯＳトランジスタ１６の出力抵抗は当該ＰＭＯＳトランジスタ１６の相互コンダクタンス分の１となり低減される。このため、出力のＰＭＯＳトランジスタ６のゲートのノードのポール（カットオフ周波数）は高周波側に生じる。バイパスコンデンサ１３のポール（カットオフ周波数）を低周波側に設けることで、これらの影響を容易に分離できるようになる。
　また、ＮＭＯＳトランジスタ１５のデバイスサイズはより小さい方が望ましい。この場合、ＮＭＯＳトランジスタ１５のゲートの寄生容量を低減できる。このため、ＮＭＯＳトランジスタ１５のゲートノードのポール（カットオフ周波数）を極力高くできる。このため、十分に位相余裕を確保することができ安定動作させることができる。ＮＭＯＳトランジスタ１５のサイズを十分に小さくすれば、ＮＭＯＳトランジスタ１５のゲートノードのポールは大幅に高い周波数（例えば３ｒｄ以上のポール）となり、位相余裕に影響が与えられることがなくなる。
　＜過電流が印加されるとき（負荷の短絡時）＞
　出力端子１１に接続される負荷１４が何らかの影響により短絡した場合について説明する。
　負荷１４が短絡すると、電流がＰＭＯＳトランジスタ６のソースドレイン間を通じて出力端子１１からグランド線Ｎ２に向けて多く流れ、これに伴い、出力のＰＭＯＳトランジスタ６のゲート電圧が低下する。出力のＰＭＯＳトランジスタ６のゲート電圧が低下すると、ＰＭＯＳトランジスタ６のソースドレイン間に流れるミラー電流も増加する。すると、バッファ段４のＮＭＯＳトランジスタ１５のゲート電圧が上昇し、これに伴い、ＮＭＯＳトランジスタ１９のドレインソース間電流も増加する。
　電流源２１の出力電流は一定であるため、ＮＭＯＳトランジスタ１９のドレインソース間電流が増加すれば、ＮＯＴゲート２２の入力容量に蓄積されている電荷がＮＭＯＳトランジスタ１９のドレインソース間を通じて放電されることになる。この結果、ＮＯＴゲート２２の入力が「Ｈ」→「Ｌ」閾値未満となることでＮＯＴゲート２２が「Ｈ」レベルを出力する。
　この結果、ＮＭＯＳトランジスタ２０がオンすることで、ＮＭＯＳトランジスタ２０のドレインソース間に通電され、電流源２１の電流とＮＭＯＳトランジスタ１９のドレイン電流とが釣り合うようにフィードバック制御されるようになる。この結果、オペアンプ３の出力電圧はこの制御内容に応じた所定の電圧に制御される。これにより、例えば、負荷１４の端子間が何らかの影響に応じて短絡した場合であっても過電流制限でき、レギュレータ回路１００を適切に保護できる。
　＜起動時＞
　次に、起動時の動作について説明する。
　図２は起動時における要部の電圧、電流の変化をタイミングチャートにより概略的に示す。電源供給部８が電源電圧ＶＤＤ１をレギュレータ回路１００に入力し始めると、安定化電源生成回路１は、安定化された電源電圧ＶＤＤ２を生成し始める。このとき、安定化電源生成回路１は電源電圧ＶＤＤ１を利用して電源電圧ＶＤＤ２（＜ＶＤＤ１）を生成する。
　この電源電圧ＶＤＤ２が電流源２１の安定動作電圧値及びＮＯＴゲート２２の安定動作電圧に対応した所定電圧に達した後、電源電圧ＶＤＤ１がＰＭＯＳトランジスタ６を通じて電流を出力端子１１に供給することになれば、過電流制御回路５が正常に動作し始めてからＰＭＯＳトランジスタ６を通じて出力端子１１から電圧出力することになる。
　この場合、出力電圧ＶＯＵＴを通常出力する前に過電流制御回路５が動作するため問題なく動作する。このため、前述したように、負荷１４が短絡した場合においても通常通り過電流を検出でき、オペアンプ３の出力をグランド線Ｎ２のノードに接続することで過電流から保護できる。
　しかし、一般的には、電源電圧ＶＤＤ２は電源電圧ＶＤＤ１の上昇に遅れて上昇することが多い（図２参照）。電源電圧ＶＤＤ２が電源電圧ＶＤＤ１に遅れて起動する場合、安定化電源生成回路１が、電源電圧ＶＤＤ２として過電流制御用のＮＭＯＳトランジスタ１９のドレインソース間を通電可能にする電圧を出力しない限り、過電流制御回路５は正常に動作しないことになる。
　そこで、安定化電源生成回路１が、電源電圧ＶＤＤ２を安定化出力してから参照電圧ＶＲＥＦを起動することが望ましい。具体的には、図２に時間的関係を示すように動作させることが望ましい。
　過電流制御回路５は、ＮＯＴゲート２２が「Ｈ」レベルを出力することに伴い、ＮＭＯＳトランジスタ２０がオンすることを条件として、電流源２１の電流とＮＭＯＳトランジスタ１９のドレイン電流とを釣り合わせるようにフィードバック制御する。この結果、オペアンプ３の出力電圧もまた、この制御内容に応じた所定の電圧に制御される。
　このとき、ＮＯＴゲート２２は安定化電源生成回路１により生成される電源電圧ＶＤＤ２を電源として利用している。電源電圧ＶＤＤ２が過電流制御用のＮＭＯＳトランジスタ２０の閾値電圧Ｖthより上回ることを条件として、ＮＭＯＳトランジスタ２０を通常通りオンさせることができ、図２のタイミングｔ１以降であれば、ＮＭＯＳトランジスタ２０を通常通りオンさせることができる。
　すなわち、安定化電源生成回路１が生成する電源電圧ＶＤＤ２が、所定の閾値電圧Ｖth、つまりＮＯＴゲート（インバータ）２２の最低動作電圧（Ｖth程度）を超えると、ＮＯＴゲート２２には安定的に電源供給されるようになり通常動作できる（タイミングｔ１以降）。
　参照電圧生成回路２が、参照電圧ＶＲＥＦを出力し始め、電流源２１が参照電流ＩＲＥＦを出力し始めると、オペアンプ３の出力は制御開始され、ＮＭＯＳトランジスタ１５のゲート電圧が上昇する（タイミングｔ２）。参照電圧生成回路２が起動した後に、フィードバック電圧Ｖfb及び出力電圧ＶOUTが上昇可能になるため、タイミングｔ１より前であればバイパスコンデンサ１３に過電流が流れ込むことはない。
　タイミングｔ２以降には、電流がＮＭＯＳトランジスタ１５のドレインソース間、ＰＭＯＳトランジスタ１６、６のソースドレイン間に流れるようになり、出力端子１１の電圧が上昇する。このとき、仮に負荷１４の端子間が短絡したとしても、前述の過電流制御動作と同様に、電流源２１の電流とＮＭＯＳトランジスタ１９のドレイン電流とを釣り合わせるようにフィードバック制御されるようになり、オペアンプ３の出力電圧もこの制御内容に応じた所定の電圧に制御される。これによりレギュレータ回路１００を過電流から保護できる。したがって、電源電圧ＶＤＤ１の起動時においても、レギュレータ回路１００を過電流から保護できる。
　＜比較対象技術（従来技術）の説明＞
　従来、センストランジスタとセンス抵抗を用いて、出力端子から流される出力電流を監視し、出力電流に応じて生成された電圧により制御トランジスタを駆動することが一般的である。このような一般的な構成の場合、通常時においても公差や温度特性等に応じて電流検出処理、その検出処理に基づく制御の精度が悪化してしまう。しかも、過電流発生時には、電源供給部８の出力インピーダンスの変動により電源電圧ＶＤＤ１が変動すると精度が悪化してしまう。また、電流比較方式では、抵抗を削減したり、電流コンパレータを用いることによって精度を改善できるが、使用トランジスタの個数が増えるため、回路構成面積が増大したりする虞がある。
　本実施形態によれば、オペアンプ３の出力にバッファ段４を接続しているため、たとえＰＭＯＳトランジスタ１６、６のサイズが大きいものであっても十分に位相余裕を確保でき、レギュレータ回路１００を安定動作させることができる。
　第１電源ラインＮ１に流れる電流はＮＭＯＳトランジスタ１９を用いて検出されるが、過電流制御回路５は、この電流が所定値未満のときにオペアンプ３の出力をＮＭＯＳトランジスタ１９のゲートに通電して通常動作させ、第１電源ラインＮ１に流れる電流が所定値以上のときにはオペアンプ３の出力を制御している。
　前述の例を用いて説明すれば、過電流制御回路５の電流源２１が、通電回路として過電流検出用のＮＭＯＳトランジスタ１９の主通電経路に直列接続されており、過電流制御回路５がこの電流源２１を用いて構成されている。この過電流制御回路５が、電流源２１からＮＭＯＳトランジスタ１９に流れる電流を減算した差電流をＮＯＴゲート２２の入力容量に充電し、この差電流を充電した電圧が所定電圧以上となるときには通常動作させている。
　例えば、負荷１４の端子間が短絡するなどして第１電源ラインＮ１に過電流が流れようとすると、過電流制御回路５は、差電流を充電した電圧が所定電圧未満になることでオペアンプ３の出力をプルダウン制御する。この後、レギュレータ回路１００は電流の通電／断電動作を繰り返して所定の動作点に収束させることで過電流を制御できる。これにより、例えば負荷１４の端子間が何らかの影響に応じて短絡したときであっても過電流制御できるようになり、レギュレータ回路１００を保護できる。
　本実施形態では、電源供給部８が供給する電源電圧ＶＤＤ１の第１電源ラインＮ１と、安定化電源生成回路１が生成出力する電源電圧ＶＤＤ２の第２電源ライン（または第２電源ノード）Ｎ４と分けている。したがって、電源電圧ＶＤＤ２が起動時に上昇するタイミングは、電源電圧ＶＤＤ１が上昇するタイミングに比較して速くなったり遅くなったりする可能性がある。
　本実施形態では、安定化電源生成回路１が、所定の閾値電圧Ｖth、つまりＮＯＴゲート２２（インバータ）の最低動作電圧（Ｖth程度）を超える電圧（過電流制御回路５が安定的に動作する電圧）を電源電圧ＶＤＤ２として出力してから、参照電圧生成回路２の参照電圧ＶＲＥＦを出力し始めている。このため、電源電圧ＶＤＤ１及びＶＤＤ２の起動時のタイムラグの影響があったとしても、レギュレータ回路１００を保護できる。
　バッファ段４のＰＭＯＳトランジスタ１６及び出力のＰＭＯＳトランジスタ６のドレインソース間の耐圧は、ＮＭＯＳトランジスタ１５のドレインソース間の耐圧よりも高耐圧であるため、レギュレータ回路１００の電源電圧ＶＤＤ１に対する耐圧を向上できる。
　また、バッファ段４を設けているため、レギュレータ回路１００の主電源として用いられる電源供給部８と、過電流検出及び制御用として用いられる安定化電源生成回路１と、を分離して構成できる。
　電源供給部８が供給する電源電圧ＶＤＤ１が高電圧であっても、電源電圧ＶＤＤ２を生成するために他の安定化電源生成回路１を使用しているため、過電流制御回路５に高耐圧素子を使用する必要がなくなり、過電流制御回路５の構成面積を小面積化できる。このとき、電源電圧ＶＤＤ２は安定化電源生成回路１により生成されるため、過電流制御回路５は、電源電圧ＶＤＤ１よりも安定した電源電圧ＶＤＤ２を用いて動作させることができ、検出及び制御の精度を向上できる。
　（第１実施形態の第１変形例）
　図３は第１実施形態の第１変形例の追加説明図を示す。図３にレギュレータ回路２００を示すように、電流源２１に代わる通電回路として抵抗２１ａを用いても良い。抵抗２１ａを用いて構成すると、この抵抗２１ａに通電してＮＯＴゲート２２の入力容量を充電できる。第２電源ラインＮ４の通電電流量が所定より多いときには、抵抗２１ａを通じてＮＯＴゲート２２の入力容量に充電される。ＮＯＴゲート２２は入力容量の充電電圧が所定電圧より大きくなると論理を反転する。本変形例においても前述実施形態と同様の効果を奏する。
　（第１実施形態の第２変形例）
　図４は第１実施形態の第２変形例の追加説明図を示す。図４に示すレギュレータ回路３００は過電流制御回路３０５を備える。図４に示すように安定化電源生成回路１を設けていない構成を適用しても良い。
　すなわち、第１実施形態の構成の変形例として説明するならば、第２電源ラインＮ４が第１電源ラインＮ１に接続されることで同一の電気的ノードになっており、電源供給部８はこの電気的ノードＮ１に電源電圧ＶＤＤ１を供給し、ＮＯＴゲート２２の電源電圧と電流源２１の供給元を電源電圧ＶＤＤ１としている。定常時において、負荷１４の短絡等の異常を生じたときにも、前述した第１実施形態と同様の作用を奏することになり、前述実施形態と同様の効果を奏する。
　本変形例においても、電源供給部８により第１電源ラインＮ１に所定の閾値電圧Ｖth、つまりＮＯＴゲート２２（インバータ）の最低動作電圧を超える電圧（過電流制御回路５が安定的に動作する電圧）を電源電圧ＶＤＤ１として出力してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めれば、起動時における作用は第１実施形態と同様になり、第１実施形態と同様の効果を奏する。
　（第２実施形態）
　図５は第２実施形態の追加説明図を示す。第２実施形態が第１実施形態と異なる部分は過電流制御回路の構成にある。図５に示すレギュレータ回路４００は過電流制御回路４０５を備える。図５に示すように、過電流制御回路４０５は、過電流検出用トランジスタとなるＮＭＯＳトランジスタ１９、オペアンプ３の出力をプルダウンするためのＮＭＯＳトランジスタ２０、カレントミラー回路４２３、及び、通電回路としての電流源４２４を備える。
　カレントミラー回路４２３は、入力トランジスタとしてのＰＭＯＳトランジスタ４２５及び出力トランジスタとしてのＰＭＯＳトランジスタ４２６により一対で構成され、ＰＭＯＳトランジスタ４２５が第２電源ラインＮ４からＮＭＯＳトランジスタ１９のドレインへの通電経路に介在して接続されることで構成される。このＰＭＯＳトランジスタ４２５のゲートドレイン間は共通接続されると共に、この共通接続ノードＮ６はＮＭＯＳトランジスタ１９のドレインに接続されている。また、ＰＭＯＳトランジスタ４２５及び４２６のゲートは共通接続されている。ＰＭＯＳトランジスタ４２５及び４２６のソースはグランド線Ｎ２で共通接続されている。
　カレントミラー回路４２３の出力側のＰＭＯＳトランジスタ４２６のドレインは電流源４２４及びＮＭＯＳトランジスタ２０のゲートに接続されている。電流源４２４は、安定化電源生成回路１により生成される電源電圧ＶＤＤ２を用いて定電流を生成する。この電流源４２４は、カレントミラー回路４２３のＰＭＯＳトランジスタ４２６の出力電流を引くように接続されている。ＮＭＯＳトランジスタ２０のドレインはオペアンプ３の出力に接続されており、ＮＭＯＳトランジスタ２０のソースはグランド線Ｎ２に接続されている。その他の構成は、第１実施形態の構成と同様であるためその説明を省略する。
　なお、このような構成を用いることで、ＮＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１９のサイズ比、ＰＭＯＳトランジスタ４２５とＰＭＯＳトランジスタ４２６のサイズ比、及び、電流源４２４の定電流値、に応じて過電流閾値を設定可能となる。
　上記構成の作用について説明する。
　＜通常時＞
　通常時には、安定化電源生成回路１が安定化電源電圧ＶＤＤ２を生成し、カレントミラー回路４２３の電流供給源として出力する。電流源４２４は定電流を通電するため、通常時においてオペアンプ３がＮＭＯＳトランジスタ１５のゲートを駆動するときには、ＮＭＯＳトランジスタ１９のゲートも駆動され、これに応じた電流がカレントミラー回路４２３を構成するＰＭＯＳトランジスタ４２５のドレインを通じて流れる。カレントミラー回路４２３のＰＭＯＳトランジスタ４２６にはミラー電流が流れるが、電流源４２４はこのミラー電流を引く。したがって、ＮＭＯＳトランジスタ２０のドレインソース間はオープン状態となり、オペアンプ３の出力はバッファ段４のＮＭＯＳトランジスタ１５のゲートに通常通り通電される。したがって、第１実施形態の説明と同様に、フィードバック回路７の抵抗１７、１８に流れる電流が変動すれば、これに応じて、出力電圧ＶＯＵＴをフィードバック制御でき、出力電圧ＶＯＵＴを目標電圧に調整制御できる。
　＜過電流が印加されるとき（負荷の短絡時）＞
　負荷１４の端子間が短絡したときには、電流がＰＭＯＳトランジスタ６のソースドレイン間を通じて出力端子１１からグランド線Ｎ２に向けて多く流れ、これに伴い、第１実施形態の説明と同様に、ＮＭＯＳトランジスタ１５のゲート電圧が上昇し、これに伴い、ＮＭＯＳトランジスタ１９のドレインソース間電流も増加する。カレントミラー回路４２３は、ＮＭＯＳトランジスタ１９のドレインソース間電流をカレントミラーして電流源４２４の側に通電する。このため、電流源４２４の定電流値を超える電流がＮＭＯＳトランジスタ２０のゲート入力容量に通電されると、このゲート入力容量に充電されるようになり、ＮＭＯＳトランジスタ２０のゲート電圧が上昇する。
　ＮＭＯＳトランジスタ２０のゲート電圧がその閾値電圧を超えるとオンし、ＮＭＯＳトランジスタ２０のドレインソース間に通電されるようになり、カレントミラー回路４２３のＰＭＯＳトランジスタ４２６のドレイン電流と電流源４２４の電流とが釣り合うようにフィードバック制御され、オペアンプ３の出力電圧もこの制御内容に応じた所定の電圧に制御される。これにより、例えば負荷１４の端子間が何らかの影響に応じて短絡したときであっても過電流制御でき、レギュレータ回路４００を適切に保護できる。
　＜起動時＞
　次に、起動時の動作について説明する。本実施形態では、カレントミラー回路４２３が構成されているため、起動時にはカレントミラー回路４２３等が動作する最低動作電圧が供給されれば、過電流制御回路４０５が正常動作する。
　カレントミラー回路４２３の最低動作電圧は、ＰＭＯＳトランジスタ４２５の閾値電圧Ｖthpとそのオーバードライブ電圧Ｖovp、さらに、ＮＭＯＳトランジスタ１９のオーバードライブ電圧Ｖovnを加算したＶthp＋Ｖovp＋Ｖovnとなる。他方、ＮＭＯＳトランジスタ２０の最低動作電圧は、その閾値電圧ＶthnとＰＭＯＳトランジスタ４２６のオーバードライブ電圧Ｖovpを加算した電圧Ｖthn＋Ｖovpとなる。安定化電源生成回路１が、これらの値（Ｖthp＋Ｖovp＋Ｖovn）、（Ｖthn＋Ｖovp）を共に超える電源電圧ＶＤＤ２を出力すれば、過電流制御回路４０５が正常に動作可能になる。仮に、閾値電圧Ｖthn＝Ｖthpとすれば、過電流制御回路４０５はカレントミラー回路４２３の最低動作電圧Ｖthp＋Ｖovp＋Ｖovnで律速されるようになる。
　このように過電流制御回路４０５が正常に動作することが保証されるタイミングにおいて、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めるようにすることが望ましい。この場合、前述実施形態で説明したように、レギュレータ回路４００の起動時における動作を保証できる。
　本実施形態によれば、過電流制御回路４０５が、ＰＭＯＳトランジスタ４２５及び４２６によるカレントミラー回路４２３を用いて構成されている。このため、たとえＮＭＯＳトランジスタ１５、１９のゲート容量の最大値が制限されたとしても、ＮＭＯＳトランジスタ１５、１９間のミラー比、ＰＭＯＳトランジスタ４２５、４２６間のミラー比を調整することで、過電流閾値を設定できるようになり、設計の自由度を大きく保つことができる。なお、カレントミラー回路４２３を用いて電流を折り返しているものの、カレントミラー回路４２３のレイアウトに配慮することで大きな電流誤差になることはない。
　なお、電流源４２４に代えて抵抗（図示せず）を用いても良い。例えば、過電流制限値に高い精度を必要としないときには電流源４２４を必要としない。
　（第２実施形態の変形例）
　図６は第２実施形態の変形例の追加説明図を示す。図６に示すレギュレータ回路５００は過電流制御回路５０５を備える。図６に示すように安定化電源生成回路１を設けていない構成を採用しても良い。
　すなわち、第２実施形態の構成（図５）の変形例として説明するならば、第２電源ラインＮ４が第１電源ラインＮ１に接続されることで同一の電気的ノードになっており、電源供給部８はこの電気的ノードに電源電圧ＶＤＤ１を供給し、カレントミラー回路４２３に代わるカレントミラー回路５２３の電源供給元（過電流制御回路５０５の動作用電源）を電源電圧ＶＤＤ１とする。定常時においても、負荷１４の端子間短絡等の異常を生じたときにも、前述実施形態と同様に作用することになり、前述実施形態と同様の効果を奏する。
　本変形例においても、電源供給部８が、カレントミラー回路５２３及びＮＭＯＳトランジスタ２０が正常に動作可能な最低動作電圧を超える電圧を第１電源ラインＮ１に電源電圧ＶＤＤ１として出力してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めれば、起動時における作用は第１実施形態と同様になり、前述実施形態と同様の効果を奏する。
　（第３実施形態）
　図７及び図８は第３実施形態の追加説明図を示している。図７に示すレギュレータ回路６００は過電流制御回路６０５を備える。図７に示すように、過電流制御回路６０５は、ＮＭＯＳトランジスタ１９、２０、電流源６２１、参照電圧生成回路６２７、及び、比較器６２８を備える。比較器６２８は例えばオペアンプ６２９により構成される。
　参照電圧生成回路６２７は参照電圧ＶＲＥＦ２を生成し、オペアンプ６２９の非反転入力端子に出力する。参照電圧生成回路６２７が参照電圧ＶＲＥＦ２を変化させることにより過電流制限閾値を任意に設定できる。安定化電源生成回路１が出力する電源電圧ＶＤＤ２の第２電源ラインＮ４とＮＭＯＳトランジスタ１９のドレインとの間には電流源６２１が接続されている。
　また、電流源６２１とＮＭＯＳトランジスタ１９のドレインとの共通接続ノードＮ５はオペアンプ６２９の反転入力端子に接続されている。このオペアンプ６２９は、第２電源ラインＮ４から電源電圧ＶＤＤ２の供給を受けて動作し、ノードＮ５の電圧と参照電圧ＶＲＥＦ２とを比較し、この比較結果を「Ｈ」レベル又は「Ｌ」レベルとしてＮＭＯＳトランジスタ２０のゲートに出力する。
　通常時には、ＮＭＯＳトランジスタ２０のドレインソース間には電流源６２１の定電流が流れ込むが、オペアンプ６２９の反転入力端子の入力容量にも流れ込み、反転入力端子の電圧が参照電圧ＶＲＥＦ２より高くなる。この場合、オペアンプ６２９は「Ｌ」レベルを出力する。負荷１４の端子間短絡などを生じたときには、ＮＭＯＳトランジスタ１５、１９のドレインソース間電流が多くなり、ＮＭＯＳトランジスタ１９はオペアンプ６２９の反転入力端子の入力容量から電流を引く。
　この結果、ノードＮ５の電圧は低下し参照電圧生成回路６２７が出力する参照電圧ＶＲＥＦ２より低くなる。すると、ＮＭＯＳトランジスタ２０がオンすることで、前述実施形態と同様に電流源６２１の電流とＮＭＯＳトランジスタ１９のドレイン電流が等しくなるようにフィードバック制御され、オペアンプ３の出力電圧もこの制御内容に応じた所定の電圧に制御される。
　図８に起動時における各部の電圧をタイミングチャートにより概略的に示している。起動時の動作を考慮すると、安定化電源生成回路１が、所定の閾値電圧、つまりオペアンプ６２９の最低動作電圧Ｖcp（一般には＞ＭＯＳトランジスタの閾値電圧Ｖth：ＮＭＯＳトランジスタ２０がオンして過電流制御機能が働きだす電圧）を電源電圧ＶＤＤ２として出力（タイミングｔ１１）してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始める（タイミングｔ１２）と良い。すると、電源電圧ＶＤＤ１、ＶＤＤ２の起動時のタイムラグの影響があったとしても、レギュレータ回路６００を保護できる。
　本実施形態においても、前述実施形態と同様の作用効果を奏する。また、参照電圧生成回路２が参照電圧ＶＲＥＦ２を生成し、オペアンプ６２９の比較対象電圧として可変可能にしている。このため、参照電圧ＶＲＥＦ２を調整することで過電流判定用の閾値を容易に調整できる。
　なお、電源供給部８及び安定化電源生成回路１が、電源電圧ＶＤＤ１、電源電圧ＶＤＤ２を同時に起動させれば、レギュレータ回路６００と過電流制御回路６０５が同時に起動することになり、この場合も過電流制御機能を正常に動作させることができる。
　（第３実施形態の変形例）
　図９は第３実施形態の変形例の追加説明図を示す。図９に示すレギュレータ回路７００は過電流制御回路７０５を備える。図９に示すように、安定化電源生成回路１を設けていない構成を採用しても良い。
　すなわち、第３実施形態の構成（図７）の変形例として説明するならば、第２電源ラインＮ４が第１電源ラインＮ１と同一の電気的ノードになっており、電源供給部８はこれらの同一の電気的ノードに同一の電源電圧ＶＤＤ１を供給しており、オペアンプ６２９（比較部６２８）の電源電圧と電流源６２１の電圧供給元を電源電圧ＶＤＤ１としている。定常時において負荷１４の端子間短絡等の異常を生じたときにも、第３実施形態と同様に作用することになり、前述実施形態と同様の効果を奏する。
　本変形例においても、電源供給部８が第１電源ラインＮ１に所定の閾値電圧、つまりオペアンプ６２９の最低動作電圧Ｖcp（図８参照）を超える電圧（過電流制御回路７０５が安定的に動作する電圧）を電源電圧ＶＤＤ１として出力してから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めれば、起動時における作用は第３実施形態と同様になり、第３実施形態と同様の効果を奏する。
　（第４実施形態）
　図１０及び図１１は第４実施形態の追加説明図を示している。この図１０は図１のバッファ段４の構成をカスコード接続に変更したところにある。バッファ段４に代わるバッファ段８０４は、ＮＭＯＳトランジスタ１５、ＰＭＯＳトランジスタ１６、及び、Ｎチャネル型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ：第３トランジスタ相当）８３０を備える。
　このバッファ段８０４は、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１５との間にＮＭＯＳトランジスタ８３０をカスコード接続して構成している。ＮＭＯＳトランジスタ８３０は、例えばゲートドレイン間の幅が他のＮＭＯＳトランジスタ１５のゲートドレイン間よりも広く構成された高耐圧素子であり、ＰＭＯＳトランジスタ１６と同類の高耐圧素子である。ＮＭＯＳトランジスタ８３０は他のトランジスタ（例えばＮＭＯＳトランジスタ１５）よりもドレイン側を高耐圧とした素子である。ＮＭＯＳトランジスタ８３０のゲートには、安定化電源生成回路１から安定化電源電圧ＶＤＤ２が与えられる。このような回路構成においては、定常時においても起動時においても前述実施形態（例えば第１実施形態）と同様の作用効果を奏する。
　（第４実施形態の変形例）
　また図１０に示すレギュレータ回路８００では、安定化された電源電圧ＶＤＤ２をＮＭＯＳトランジスタ８３０のゲートに入力させた形態を示したが、これに限らず、図１１にレギュレータ回路９００を示すように、安定化電源生成回路９３１を別途設け、この安定化電源生成回路９３１の出力電圧ＶＤＤ３（例えば＝ＶＤＤ２）をＮＭＯＳトランジスタ８３０のゲートに入力させるようにしても良い。
　（他の実施形態）
　例えば、安定化電源生成回路１を設けておらず、電源供給部８が過電流制御回路の動作用電源を供給する実施形態の構成を用いたときには、起動時において、電源供給部８により過電流制御回路が安定的に動作する電源電圧ＶＤＤ１が第１電源ラインＮ１に出力されてから、参照電圧生成回路２が参照電圧ＶＲＥＦを出力し始めるようにすると良い。
　比較器６２８にオペアンプ６２９を用いた形態を示したが、これに代えてコンパレータを用いても良い。
　また、ＰＬＣ（Power Line Communication）を行う場合においては、第１電源ラインＮ１に信号が重畳することになるが、このような場合においても、ＰＭＯＳトランジスタ６のソースドレイン間に過電流が流れるようになれば、前述実施形態と同様に適切に過電流制限できるようになる。
　図面中、１は安定化電源生成回路、２は参照電圧生成回路、３はオペアンプ、４、８０４はバッファ段、５、２０５、３０５、４０５、５０５、６０５、７０５、８０５は過電流制御回路、６はＰチャネル型のＭＯＳトランジスタ（出力トランジスタ）、７はフィードバック回路、８は電源供給部、９は電源端子、１１は出力端子、１５はＮチャネル型のＭＯＳトランジスタ（第１トランジスタ）、１６はＰチャネル型のＭＯＳトランジスタ（第２トランジスタ）、２１、６２１は電流源（通電回路）、２１ａは抵抗（通電回路）、４２３、５２３はカレントミラー回路、４２４は電流源（通電回路）、４２５はＰチャネル型のＭＯＳトランジスタ（入力トランジスタ）、４２６はＰチャネル型のＭＯＳトランジスタ（出力トランジスタ）、６２８は比較器、６２９はオペアンプ、８３０はＮチャネル型のＭＯＳトランジスタ（第３トランジスタ）、Ｎ１は電源ライン、Ｎ４は第２電源ライン、１００、２００、３００、４００、５００、６００、７００、８００、９００はレギュレータ回路、を示す。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (14)

  1. 　電源供給部（８）から第１電源ライン（Ｎ１）に電源電圧（ＶＤＤ１）の供給を受けて、参照電圧（ＶＲＥＦ）に応じて出力端子（１１）から定電圧を出力するレギュレータ回路（１００、２００、３００、４００、５００、６００、７００、８００、９００）であって、
    　前記参照電圧（ＶＲＥＦ）を生成する参照電圧生成回路（２）と、
    　前記参照電圧（ＶＲＥＦ）と前記出力端子の出力電圧（ＶＯＵＴ）に応じてフィードバックされるフィードバック電圧（Ｖfb）とを比較して出力電圧を出力するオペアンプ（３）と、
    　前記オペアンプの出力端子に制御端子を接続して構成された第１トランジスタ（１５）、および、前記第１トランジスタの主通電経路に直列接続された第２トランジスタ（１６）を備えたバッファ段（４、８０４）と、
    　前記バッファ段の後段に接続されると共に、前記第２トランジスタにカレントミラー接続され、前記第１電源ライン（Ｎ１）から前記レギュレータ回路の出力端子に主通電経路を備える出力トランジスタ（６）と、
    　前記出力トランジスタの主通電経路に直列接続され、前記出力端子の出力電圧に応じた前記フィードバック電圧を出力するフィードバック回路（７）と、
    　制御端子が前記バッファ段の第１トランジスタの制御端子に共通接続され、主通電経路を有する過電流検出用トランジスタ（１９）を備え、前記過電流検出用トランジスタを用いて検出される前記出力トランジスタの主通電経路の通電電流が所定値未満のときには、前記オペアンプの出力電圧を前記第１トランジスタの制御端子に通電して前記第１トランジスタを通常動作させ、前記出力トランジスタの主通電経路の通電電流が所定値以上のときには、前記オペアンプの出力電圧を、前記過電流検出用トランジスタの主通電経路に流れる電流に応じた所定の電圧に制御する過電流制御回路（５、２０５、３０５、４０５、５０５、６０５、７０５、８０５）と、
    　を備えるレギュレータ回路。
  2. 　前記過電流制御回路（５、２０５、６０５、７０５、８０５）は、
    　前記過電流検出用トランジスタの主通電経路に直列接続された通電回路（２１、２１ａ、６２１）を備え、
    　前記通電回路に流れる電流から前記過電流検出用トランジスタに流れる電流を減算した差電流を充電して所定電圧以上になると前記オペアンプの出力電圧を前記第１トランジスタの制御端子に通電して前記第1トランジスタを通常動作させ、
    　前記差電流を充電した電圧が所定電圧未満になると、前記通電回路に流れる電流と前記過電流検出用トランジスタの主通電経路に流れる電流とが釣り合うように前記オペアンプの出力電圧を前記所定の電圧に制御する、請求項１に記載のレギュレータ回路。
  3. 　前記過電流制御回路の通電回路（２１、６２１）は、前記過電流検出用トランジスタの主通電経路に直列接続された電流源（２１、６２１）を備える、請求項２に記載のレギュレータ回路。
  4. 　前記過電流制御回路（６０５、７０５）は、
    　前記所定電圧として可変可能な過電流閾値と比較する比較器（６２８）を備える、請求項２又は３に記載のレギュレータ回路。
  5. 　前記過電流制御回路（４０５、５０５）は、
    　前記過電流検出用トランジスタの主通電経路に接続された入力トランジスタ（４２５）と前記入力トランジスタにカレントミラー接続された出力トランジスタ（４２６）とを備えたカレントミラー回路（４２３、５２３）と、
    　前記カレントミラー回路の出力電流を引くように接続された通電回路（４２４）と、を備え、
    　前記カレントミラー回路の出力電流から前記通電回路に流れる電流を減算した差電流を充電した電圧が所定電圧未満のときには前記オペアンプの出力電圧を前記第１トランジスタの制御端子に通電して前記第１トランジスタを通常動作させ、前記差電流を充電した電圧が所定電圧以上になると、前記通電回路に流れる電流と前記カレントミラー回路の出力トランジスタの電流とが釣り合うように前記オペアンプの出力電圧を前記所定の電圧に制御する、請求項１に記載のレギュレータ回路。
  6. 　前記通電回路は電流源（４２４）により構成される、請求項５に記載のレギュレータ回路。
  7. 　前記バッファ段（８０４）は、前記第１トランジスタ（１５）と前記第２トランジスタ（１６）との間にカスコード接続された第３トランジスタ（８３０）を備える、請求項１から６の何れか一項に記載のレギュレータ回路。
  8. 　前記バッファ段の第３トランジスタは、前記第１トランジスタよりも高耐圧である、請求項７に記載のレギュレータ回路。
  9. 　前記第１電源ライン（Ｎ１）から降圧された安定化電源を、前記過電流制御回路が動作用電源として用いる第２電源ライン（Ｎ４）に供給する安定化電源生成回路（１）をさらに備える、請求項１から８の何れか一項に記載のレギュレータ回路。
  10. 　起動時には、前記安定化電源生成回路（１）が前記第２電源ライン（Ｎ４）に前記過電流制御回路が安定的に動作する電源電圧（ＶＤＤ２）を出力してから前記参照電圧生成回路（２）が参照電圧（ＶＲＥＦ）を出力し始める、請求項９に記載のレギュレータ回路。
  11. 　前記電源供給部（８）が前記第１電源ライン（Ｎ１）に前記過電流制御回路の動作用電源を供給する、請求項１から８の何れか一項に記載のレギュレータ回路。
  12. 　起動時には、前記電源供給部（８）により前記過電流制御回路が安定的に動作する電源電圧（ＶＤＤ１）が前記第１電源ラインに出力されてから、前記参照電圧生成回路（２）が参照電圧（ＶＲＥＦ）を出力し始める、請求項１１に記載のレギュレータ回路。
  13. 　前記バッファ段の第２トランジスタ（１６）及び前記出力トランジスタ（６）は、その主通電経路の耐圧が前記第１トランジスタ（１５）よりも高耐圧である、請求項１から１２の何れか一項に記載のレギュレータ回路。
  14. 　前記参照電圧生成回路、前記オペアンプ、前記バッファ段、前記出力トランジスタ、前記フィードバック回路および前記過電流制御回路が保護回路を構成する、請求項１から１３の何れか一項に記載のレギュレータ回路。
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