JP7237774B2 - 電流検出回路 - Google Patents

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Description

本実施形態は、電流検出回路に関する。
従来、ノーマリオン型のスイッチング素子とノーマリオフ型のスイッチング素子をカスコード接続した半導体装置が開示されている。例えば、ノーマリオン型のスイッチング素子は、ＧａＮ（ガリュームナイトライド）やＳｉＣ（シリコンカーバイド）を材料とするトランジスタで構成される。ＧａＮやＳｉＣで構成されるノーマリオン型のスイッチング素子を用いることで、高耐圧で低損失の半導体装置が提供される。一方、ノーマリオン型のスイッチン素子を備える為、例えば、ノーマリオン型のスイッチング素子の漏れ電流に応答して、半導体装置の出力電流が正確に検出できない場合がある。また、スイッチング素子のオン抵抗等の特性には、製造バラツキが生じる。ノーマリオン型のスイッチング素子を備える半導体装置の特性を活かしつつ、且つ、製造バラツキによる影響を軽減して出力電流を正確に検出することができる信頼性の高い電流検出回路が望まれる。
国際公開第２０１５／１６６５２３号 特開２００５－２９５３６０号公報
一つの実施形態は、スイッチング素子の特性の製造バラツキによる影響を軽減し、出力電流を正確に検出することができる電流検出回路を提供することを目的とする。
一つの実施形態によれば、電流検出回路は、ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、ソース、ドレイン、及びゲートを有し、前記第１のスイッチング素子の主電流路に直列に接続される主電流路を有するノーマリオフ型の第２のスイッチング素子と、前記第２のスイッチング素子のソースに接続されたソースと、定電流源に接続されたドレインを有し、電流検出時に前記第２のスイッチング素子のゲートに印加される電圧がゲートに印加されるノーマリオフ型の第３のスイッチング素子と、前記第２のスイッチング素子のドレイン電圧と前記第３のスイッチング素子のドレイン電圧を用いて除算処理を行うことで、前記第１のスイッチング素子のドレイン電流の電流密度に応じた出力信号を出力する除算回路と、を具備し、前記除算回路は、前記第２のスイッチング素子のドレイン電圧に所定の係数を乗算する第１の乗算回路と、前記第３のスイッチング素子のドレイン電圧に前記所定の係数を乗算する第２の乗算回路と、前記第２の乗算回路の出力と所定の参照電圧の差分信号を出力する減算回路と、前記減算回路の差分信号を増幅して、前記第１の乗算回路と前記第２の乗算回路に前記所定の係数を供給する増幅回路と、を具備し、前記除算回路は、前記第１の乗算回路の出力を前記出力信号として出力する。
第１の実施形態の電流検出回路を示す図。 ノーマリオン型のスイッチング素子の特性を示す図。 除算回路の一つの構成例を示す図。 対数変換回路の一つの構成例を示す図。 逆対数変換回路の一つの構成例を示す図。 除算回路の他の一つの構成例を示す図。 第２の実施形態の電流検出回路を示す図。 第３の実施形態の電流検出回路を示す図。 第４の実施形態の電流検出回路を示す図。
以下に添付図面を参照して、実施形態にかかる電流検出回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の電流検出回路を示す図である。本実施形態の電流検出回路はノーマリオン型のスイッチング素子Ｑ１を有する。スイッチング素子Ｑ１は、例えば、ＧａＮを材料とするＮチャネル型のＭＯＳトランジスタで構成される。例えば、ＧａＮを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＧａＮで構成される。以降、ＧａＮトランジスタと呼ぶ場合がある。
電流検出回路は、ノーマリオフ型のスイッチング素子Ｑ２、Ｑ３を有する。ノーマリオフ型のスイッチング素子Ｑ２、Ｑ３は、例えば、Ｓｉを材料とするＮチャネル型のＭＯＳトランジスタで構成される。例えば、Ｓｉを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＳｉで構成される。以降、Ｓｉトランジスタと呼ぶ場合がある。
スイッチング素子Ｑ１のドレインは、端子１１に接続される。端子１１は、例えば、６００Ｖの電圧が印加される電源ライン（図示せず）に負荷（図示せず）を介して接続される。スイッチング素子Ｑ１のソースは、スイッチング素子Ｑ２のドレインに接続される。
スイッチング素子Ｑ２のソースは、端子１２に接続される。すなわち、スイッチング素子Ｑ２の主電流路であるドレイン・ソース路は、スイッチング素子Ｑ１の主電流路であるドレイン・ソース路に直列に接続される。端子１２には、例えば、接地ＧＮＤの電位が供給される。スイッチング素子Ｑ２のゲートは、端子１０に接続される。例えば、端子１０に駆動信号ＶＧが印加された状態で、電流検出が行われる。
スイッチング素子Ｑ３のソースは、スイッチング素子Ｑ２のソースに接続され、ドレインは定電流ＩＲＥＦを供給する定電流源１４に接続される。定電流源１４は、例えば、バンドギャップレファレンス回路（図示せず）を用いて構成される。定電流源１４の他端は、電源線１３に接続される。スイッチング素子Ｑ３のゲートは、スイッチング素子Ｑ２のゲートに接続される。スイッチング素子Ｑ２のドレインは、除算回路２０の第１入力端（×）に接続される。スイッチング素子Ｑ３のドレインは、除算回路２０の第２の入力端（÷）に接続される。
スイッチング素子Ｑ２とＱ３は、共通の半導体基板（図示せず）に形成される。共通の半導体基板に形成することで、両者の素子特性を合せることができる。仮に、製造バラツキが生じたとしても、スイッチング素子Ｑ２とＱ３の素子特性は同じように変動する。例えば、スイッチング素子Ｑ２のオン抵抗が増加する様に変動した場合には、スイッチング素子Ｑ３のオン抵抗も、同様に増加する様に変動する。
スイッチング素子Ｑ２とＱ３の寸法は、ゲート長が同じで、ゲート幅がｎ：ｍの寸法比に設定される。寸法比に従い、スイッチング素子Ｑ２のオン抵抗Ｒｏｎ２とスイッチング素子Ｑ３のオン抵抗Ｒｏｎ３の比は、式（１）で示される。
Ｒｏｎ２：Ｒｏｎ３＝１／ｎ：１／ｍ ・・・ （１）
スイッチング素子Ｑ２とＱ３のドレイン電圧ＶＸ、ＶＹは、式（２）、（３）で示される。端子１２に印加された接地ＧＮＤの電位、ゼロ（０）Ｖを基準にした場合のドレイン電圧ＶＸ、ＶＹを示す。以降、同様である。
ＶＸ＝Ｒｏｎ２・ＩＤ ・・・ （２）
ＶＹ＝Ｒｏｎ３・ＩＲＥＦ ・・・ （３）
ここで、ＩＤは、スイッチング素子Ｑ１を流れるドレイン電流ＩＤを示す。スイッチング素子Ｑ２を流れる電流は、スイッチング素子Ｑ１に流れる電流に略等しい為、スイッチング素子Ｑ２を流れる電流は、出力電流ＩＤに略等しい電流となる。以降、スイッチング素子Ｑ１のドレイン電流ＩＤを、便宜的に出力電流ＩＤとして用いる場合がある。
除算回路２０の出力端子１５から得られる出力γは、式（４）で示される。
Figure 0007237774000001
式（４）に示す出力γは、出力電流ＩＤが定電流ＩＲＥＦの何倍の値であるかを電流密度の比で示す。例えば、スイッチング素子Ｑ２とＱ３のゲート幅の寸法比ｎ：ｍを１００００：１に設定した場合には、出力電流ＩＤが定電流ＩＲＥＦの１００００倍の時に、出力γは「１」となる。出力γの値により、出力電流ＩＤを精度よく検知することが出来る。
また、許容される出力電流ＩＤの最大電流ＩＭＡＸの値と定電流ＩＲＥＦの値、及び、スイッチング素子Ｑ２、Ｑ３の寸法比ｍ：ｎの設定に従い、例えば、出力γが「１」を超えた場合に、出力電流ＩＤが最大電流ＩＭＡＸを超える過大電流の状態であることを検知する構成とすることができる。
例えば、スイッチング素子Ｑ２とＱ３のゲート長を同じにしてゲート幅の比を１００００：１にし、定電流ＩＲＥＦを１ｍＡとした場合には、出力γが「１」のときに出力電流ＩＤは１０Ａであることを示す。従って、仮に、出力電流ＩＤとして許容される最大電流ＩＭＡＸが１０Ａの場合、出力γが「１」より大きい場合には、許容される最大電流ＩＭＡＸを超える電流が出力電流ＩＤとして流れていることを示す。
尚、スイッチング素子Ｑ２とＱ３のゲート幅の比Ｎ（＝ｎ／ｍ）（Ｎは、１より大きい任意の正数）を大きくすることで、定電流ＩＲＥＦより大きい値の出力電流ＩＤを検知することができる。すなわち、比Ｎを大きくすることで小さい値の定電流ＩＲＥＦにより大電流の出力電流ＩＤを検知することができる為、定電流源１４の定電流ＩＲＥＦを低減して、低消費電力化を図ることが出来る。
式（４）は、スイッチング素子Ｑ２とＱ３の寸法比で表され、オン抵抗Ｒｏｎ２、Ｒｏｎ３の項を含まない。すなわち、ドレイン電圧ＶＸをドレイン電圧ＶＹで除算する構成とすることにより、出力γはオン抵抗Ｒｏｎ２，Ｒｏｎ３の値ではなく、両抵抗の比で示される。既述した様に、スイッチング素子Ｑ２とＱ３を同一の半導体基板に形成した場合には、スイッチング素子Ｑ２とＱ３のオン抵抗Ｒｏｎ２、Ｒｏｎ３は同じ様に変動する傾向にある。従って、製造バラツキによるオン抵抗Ｒｏｎ２、Ｒｏｎ３の変動が相殺される為、オン抵抗Ｒｏｎ２、Ｒｏｎ３の比は変動せず出力γは安定化する。この為、出力γにより出力電流ＩＤを精度良く正確に検知することが出来る。
本実施形態は、スイッチング素子Ｑ２のドレイン電圧ＶＸとスイッチング素子Ｑ３のドレイン電圧ＶＹを用いて除算する除算回路２０を備え、除算により得られた出力γによりノーマリオン型のスイッチング素子Ｑ１に流れる出力電流ＩＤを精度良く正確に検出することができる。
図２は、ノーマリオン型のスイッチング素子の特性を示す図である。すなわち、既述した第１の実施形態のスイッチング素子Ｑ１の特性を示す。横軸にゲート・ソース間電圧ＶＧＳ、縦軸にドレイン電流ＩＤを示す。ゲート・ソース間電圧ＶＧＳがゼロ（０）Ｖの時もドレイン電流ＩＤが流れ、ゲート・ソース間電圧ＶＧＳがマイナスのしきい値電圧ＶＴＨになった時に、ドレイン電流ＩＤが略ゼロ（０）Ａとなる特性曲線１００で示される。
図３は、除算回路２０の一つの構成例を示す図である。本構成例は、対数変換回路２０２、２０３を有する。対数変換回路２０２の一端は、入力端子２００に接続され、他端は、減算回路２０４の一方の入力端（＋）に接続される。対数変換回路２０２は、入力端子２００への入力電圧を対数変換して出力する。入力端子２００は、既述した除算回路２０の入力端子（×）に対応する。
対数変換回路２０３の一端は、入力端子２０１に接続され、他端は、減算回路２０４の他方の入力端子（－）に接続される。対数変換回路２０３は、入力端子２０１への入力電圧を対数変換して出力する。入力端子２０１は、既述した除算回路２０の入力端子（÷）に対応する。
減算回路２０４は、対数変換回路２０２の出力電圧から対数変換回路２０３の出力電圧を減算して差分信号を出力する。対数変換回路２０２、２０３によって対数変換された出力電圧を減算回路２０４により減算することで、減算回路２０４からは入力端子２００への入力電圧を入力端子２０１への入力電圧で除算した値を対数変換した信号が出力される。
減算回路２０４の出力信号は、逆対数変換回路２０５に供給される。減算回路２０４の出力信号を逆対数変換回路２０５により逆対数変換することにより、入力端子２００に供給された入力電圧を入力端子２０１に供給された入力電圧で除した信号が出力端子１５から出力される。すなわち、対数変換回路２０２、２０３、減算回路２０４、及び逆対数変換回路２０５を備える構成により除算回路２０が構成される。
図４は、対数変換回路２０２の一つの構成例を示す図である。対数変換回路２０３も同様の構成を有する。本構成例は、入力端子２００、２１１を有する。入力端子２１１は接地ＧＮＤされる。入力端子２００は、図３の入力端子２００に対応する。入力端子２００と入力端子２１１間に、変換対象の入力電圧が印加される。
本構成例は差動増幅回路２１４を有する。差動増幅回路２１４の反転入力端（－）と入力端子２００間に接続される抵抗２１２を有する。差動増幅回路２１４の反転入力端（－）から出力端子２１５側に順方向に接続されるダイオード２１３を有する。差動増幅回路２１４の非反転入力端（＋）は接地ＧＮＤされる。入力端子２００と２１１間に印加された入力電圧は、ダイオード２１３の電流・電圧特性、すなわち、入力電流と出力電圧の関係が対数の関係となる電流・電圧特性によって対数変換され、対数変換された電圧が出力端子２１５と接地ＧＮＤされた出力端子２１６間に出力される。対数変換回路２０３も同様の構成を有する。
図５は、逆対数変換回路２０５の一つの構成例を示す図である。本構成例は、入力端子２２０、２２１を有する。入力端子２２１は接地ＧＮＤされる。入力端子２２０と２２１間に例えば、減算回路２０４の出力電圧が印加される。
本構成例は、差動増幅回路２２４を有する。差動増幅回路２２４の反転入力端（－）と入力端子２２０間にダイオード２２２が順方向に接続される。差動増幅回路２２４の反転入力端（－）と出力端子１５間に抵抗２２３が接続される。差動増幅回路２２４の非反転入力端（＋）は接地ＧＮＤされる。入力端子２２０と２２１間に印加された入力電圧は、ダイオード２２２の電圧・電流特性、すなわち、入力電圧と出力電流が指数の関係となる電圧・電流特性によって逆対数変換され、逆対数変換された電圧が出力端子１５と接地ＧＮＤされた出力端子２２６間に出力される。従って、ダイオード２１３、２２２、差動増幅回路２１４、２２４等で構成されるアナログ回路により除算回路２０を構成することができる。アナログ回路により構成される為、処理速度は高速である。
図６は、除算回路２０の他の一つの構成例を示す図である。本構成例は、入力端子３００、３０１を有する。入力端子３００には、例えば、ドレイン電圧ＶＸが供給され、入力端子３０１には、ドレイン電圧ＶＹが供給される。入力端子３００に接続されるＡＤコンバータ３０２を有する。ＡＤコンバータ３０２は、入力端子３００に供給された入力電圧をデジタル値に変換して、演算回路３０４の入力端（×）に供給する。
本構成例は、入力端子３０１に接続されるＡＤコンバータ３０３を有する。ＡＤコンバータ３０３は、入力端子３０１に供給された入力電圧をデジタル値に変換して、演算回路３０４の入力端（÷）に供給する。
演算回路３０４は、ＡＤコンバータ３０２からのデジタル値をＡＤコンバータ３０３からのデジタル値を用いて除算する演算処理を行って出力する。演算回路３０４としては、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いる。出力端子１５－１からはデジタル信号が出力され、出力端子１５－２からはＤＡコンバータ３０６によりアナログ変換されたアナログ信号が出力される。出力端子１５－１から出力される出力γのデジタル値により、定電流ＩＲＥＦとスイッチング素子Ｑ２とＱ３の寸法比ｎ：ｍで設定される電流の何倍の電流が出力電流ＩＤとして流れているかを検知することが出来る。
本構成例においては、ドレイン電圧ＶＸ、ＶＹをＡＤコンバータ３０２、３０３によりデジタル変換し、演算回路３０４により除算の演算処理を行って出力する除算回路２０が構成される。また、ＤＡコンバータ３０６によって演算回路３０４の出力信号をアナログ変換することでアナログ出力を同時に得る除算回路２０を構成することができる。ＡＤコンバータ３０２、３０３を使用したデジタル処理を行う為、ノイズ等の影響が低減される。
（第２の実施形態）
図７は、第２の実施形態の電流検出回路を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。
本実施形態の除算回路２０は、ドレイン電圧ＶＸが供給される乗算回路４０１と、ドレイン電圧ＶＹが供給される乗算回路４０２を有する。乗算回路４０２の出力電圧ＶＰは、減算回路４０３に供給される。減算回路４０３は、参照電圧ＶＲＥＦから乗算回路４０２の出力電圧ＶＰの減算を行い、増幅回路４０４に供給する。参照電圧ＶＲＥＦは、例えば、バンドギャップレファレンス回路（図示せず）を用いて生成される。
増幅回路４０４の出力Ｇは、乗算回路４０１、４０２に供給される。乗算回路４０１は、ドレイン電圧ＶＸに増幅回路４０４の出力Ｇを乗算する処理を行い、乗算処理で得られた出力電圧ＶＤを出力端子１５に供給する。乗算回路４０２は、ドレイン電圧ＶＹと増幅回路４０４の出力Ｇの乗算処理を行い、乗算処理で得られた出力電圧ＶＰを減算回路４０３に供給する。
本実施形態のスイッチング素子Ｑ２とＱ３は、共通の半導体基板（図示せず）に形成される。スイッチング素子Ｑ２とＱ３の寸法は、ゲート長が同じで、ゲート幅の比がｎ：ｍに設定される。ゲート幅の寸法比に対応して、スイッチング素子Ｑ２とＱ３のオン抵抗Ｒｏｎ２とＲｏｎ３の比は、式（５）で示される。
Ｒｏｎ２：Ｒｏｎ３＝１／ｎ：１／ｍ ・・・ （５）
スイッチング素子Ｑ２とＱ３のドレイン電圧ＶＸ、ＶＹは、式（６）、（７）で示される。
ＶＸ＝Ｒｏｎ２・ＩＤ ・・・ （６）
ＶＹ＝Ｒｏｎ３・ＩＲＥＦ ・・・ （７）
ドレイン電圧ＶＸは乗算回路４０１によって増幅回路４０４からの出力Ｇと乗算される。乗算回路４０１の出力電圧ＶＤは、式（８）で示される。
ＶＤ＝ＶＸ・Ｇ ・・・ （８）
ドレイン電圧ＶＹは、乗算回路４０２により増幅回路４０４の出力Ｇと乗算され、乗算回路４０２から出力電圧ＶＰが得られる。増幅回路４０４の出力Ｇは、乗算回路４０２の出力電圧ＶＰとドレイン電圧ＶＹの関係からＶＰ／ＶＹで示される。減算回路４０３は、出力電圧ＶＰと参照電圧ＶＲＥＦの減算を行い、減算により得られた出力電圧を増幅回路４０４に供給する。
減算回路４０３から増幅回路４０４、乗算回路４０２を経て減算回路４０３に至るフィードバックループにより、増幅回路４０４の利得Ｂが十分大きい場合には乗算回路４０２の出力電圧ＶＰは参照電圧ＶＲＥＦに等しくなる。従って、式（８）に出力Ｇ（＝ＶＲＥＦ／ＶＹ）を代入すると、式（９）が得られる。
ＶＤ＝（ＶＸ／ＶＹ）・ＶＲＥＦ ・・・ （９）
更に、式（９）に式（６）、（７）を代入すると、式（１０）が得られる。
ＶＤ＝（Ｒｏｎ２・ＩＤ・ＶＲＥＦ）／（Ｒｏｎ３・ＩＲＥＦ） ・・・ （１０）
更に、式（１０）に式（５）を代入して整理すると、式（１１）が得られる。
Figure 0007237774000002
式（１１）における出力γは、出力電流ＩＤと定電流ＩＲＥＦの比を示す。参照電圧ＶＲＥＦは、例えば、バンドギャップレファレンス回路によって設定される固定電圧で有る為、出力電圧ＶＤを検知することにより、定電流ＩＲＥＦの何倍の電流が出力電流ＩＤとして流れているのかを検知することができる。
本実施形態は、式（９）で示す様に、ドレイン電圧ＶＸをドレイン電圧ＶＹで除算する除算回路２０を備える。この為、出力電圧ＶＤを示す式（１１）は、スイッチング素子Ｑ２とＱ３の寸法比を含むが、オン抵抗Ｒｏｎ２、Ｒｏｎ３の項を含まない。これにより、製造バラツキによるオン抵抗Ｒｏｎ２、Ｒｏｎ３の変動の影響が軽減される。オン抵抗Ｒｏｎ２とＲｏｎ３の比と、出力電流ＩＤと定電流ＩＲＥＦの比を示す出力γに応じて変化する出力電圧ＶＤを検知することにより、出力電流ＩＤを精度良く正確に検知することが出来る。
ドレイン電圧ＶＹは、式（７）で示される様に、スイッチング素子Ｑ３のオン抵抗Ｒｏｎ３と定電流ＩＲＥＦによって定まる。また、参照電圧ＶＲＥＦとドレイン電圧ＶＹの値から出力Ｇの値、更には、除算回路２０に必要な精度に応じて必要な増幅回路４０４の利得Ｂが求まる。求まった各ファクターを用いて乗算回路４０１、４０２、減算回路４０３と固定利得の増幅回路４０４の回路定数を設定し、ドレイン電圧ＶＸをドレイン電圧ＶＹで除算する除算回路２０を構成することができる。
（第３の実施形態）
図８は、第３の実施形態の電流検出回路を示す図である。本実施形態は、スイッチング素子Ｑ２のドレイン電圧ＶＸが非反転入力端（＋）に供給され、ソースの電位が反転入力端（－）に印加される可変利得増幅回路５０３を有する。可変利得増幅回路５０３の出力は、出力端子１５に供給される。
本実施形態は、スイッチング素子Ｑ３のドレイン電圧ＶＹが非反転入力端（＋）に供給され、ソースの電位が反転入力端（－）に印加される可変利得増幅回路５０１を有する。可変利得増幅回路５０１の出力は、差動増幅回路５０２の反転入力端（－）に供給される。差動増幅回路５０２の非反転入力端（＋）には、参照電圧ＶＲＥＦが供給される。差動増幅回路５０２は、参照電圧ＶＲＥＦと可変利得増幅回路５０１の出力電圧ＶＰとの差分を増幅して出力し、可変利得増幅回路５０１、５０３に利得制御信号として供給する。例えば、差動増幅回路５０２の出力信号によって可変利得増幅回路５０１、５０３のバイアス電流を制御して、可変利得増幅回路５０１、５０３の利得Ａを制御する。
本実施形態のスイッチング素子Ｑ２とＱ３は、共通の半導体基板（図示せず）に形成される。例えば、スイッチング素子Ｑ２とＱ３の寸法は、ゲート長が同じで、ゲート幅がｎ：ｍの比に設定される。かかる比に設定することにより、スイッチング素子Ｑ２とＱ３のオン抵抗ＲｏｎＮ２とＲｏｎ３の比は、式（１２）で示される。
Ｒｏｎ２：Ｒｏｎ３＝１／ｎ：１／ｍ ・・・ （１２）
スイッチング素子Ｑ２とＱ３のドレイン電圧ＶＸ、ＶＹは、式（１３）、（１４）で示される。
ＶＸ＝Ｒｏｎ２・ＩＤ ・・・ （１３）
ＶＹ＝Ｒｏｎ３・ＩＲＥＦ ・・・ （１４）
可変利得増幅回路５０１の出力電圧ＶＰは、式（１５）で示される。
ＶＰ＝ＶＹ・Ａ ・・・ （１５）
ここで、Ａは、可変利得増幅回路５０１の利得を示す。
可変利得増幅回路５０３の出力電圧ＶＤは、式（１６）で示される。
ＶＤ＝Ａ・Ｒｏｎ２・ＩＤ ・・・ （１６）
可変利得増幅回路５０１の出力電圧ＶＰと参照電圧ＶＲＥＦの差分が差動増幅回路５０２で増幅され、出力される。可変利得増幅回路５０１、５０３の利得Ａ、及び差動増幅回路５０２の利得Ｂが十分大きいとすると、差動増幅回路５０２、可変利得増幅回路５０１を有するフィードバックループにより可変利得増幅回路５０１の出力電圧ＶＰが参照電圧ＶＲＥＦに等しくなる様に、差動増幅回路５０２の出力によって可変利得増幅回路５０１、５０３の利得Ａは制御される。この為、式（１５）に示す関係から、利得ＡはＶＲＥＦ／ＶＹで示される。係る関係を式（１６）に代入すると、式（１７）が得られる。
ＶＤ＝（ＶＸ／ＶＹ）・ＶＲＥＦ ・・・ （１７）
式（１７）に式（１３）、（１４）を代入すると、式（１８）が得られる。
ＶＤ＝（Ｒｏｎ２・ＩＤ・ＶＲＥＦ）／（Ｒｏｎ３・ＩＲＥＦ） ・・・ （１８）
式（１０）に式（１２）を代入して整理すると、式（１９）が得られる。
Figure 0007237774000003
式（１９）における出力γは、出力電流ＩＤと定電流ＩＲＥＦの比を示す。参照電圧ＶＲＥＦは固定電圧で有る為、出力電圧ＶＤを検知することにより、出力電流ＩＤを検知することができる。また、式（１９）は、オン抵抗Ｒｏｎ２、Ｒｏｎ３の比の項を含むが、オン抵抗Ｒｏｎ２、Ｒｏｎ３の項を含まない。従って、製造バラツキによるオン抵抗Ｒｏｎ２、Ｒｏｎ３の変動の影響が軽減され、出力γにより出力電流ＩＤを精度良く正確に検知することが出来る。
本実施形態は、式（１７）で示す様に、ドレイン電圧ＶＸをドレイン電圧ＶＹで除算する除算回路２０を備える。この為、出力電圧ＶＤを示す式（１９）は、スイッチング素子Ｑ２とＱ３の寸法比を含み、オン抵抗Ｒｏｎ２、Ｒｏｎ３の項を含まない。これにより、製造バラツキによるオン抵抗Ｒｏｎ２、Ｒｏｎ３の変動の影響が軽減される。オン抵抗Ｒｏｎ２とＲｏｎ３の比と、出力電流ＩＤと定電流ＩＲＥＦの比を示す出力γに応じて変化する出力電圧ＶＤを検知することにより、出力電流ＩＤを精度良く正確に検知することが出来る。
参照電圧ＶＲＥＦと可変利得増幅回路５０１の出力電圧ＶＰの差分を増幅する差動増幅回路５０２の出力信号によって可変利得増幅回路５０１、５０３の利得を制御する構成とすることにより、ドレイン電圧ＶＸをドレイン電圧ＶＹで除算する除算回路２０を構成することができる。
（第４の実施形態）
図９は、第４の実施形態の電流検出回路を示す図である。本実施形態は、ノーマリオン型のスイッチング素子Ｑ１のゲートは端子１７に接続され、ノーマリオフ型のスイッチング素子Ｑ２のゲートは端子１０に接続される。端子１０には駆動信号ＶＧ２が印加され、端子１７には駆動信号ＶＧ１が印加され、夫々、スイッチング素子Ｑ２とスイッチング素子Ｑ１のオン／オフを制御する。
本実施形態の除算回路２０は、既述した図７の除算回路２０と同じ構成を有する。本実施形態は、出力端子１５の出力電圧ＶＤと参照電圧ＶＣＭＰを比較する比較回路６０１を有する。参照電圧ＶＣＭＰは、例えば、スイッチング素子Ｑ２のオン抵抗Ｒｏｎ２と出力電流ＩＤとして許容される最大電流ＩＭＡＸで定まる値、すなわち、Ｒｏｎ２・ＩＭＡＸで設定する。
比較回路６０１は、出力電圧ＶＤが参照電圧ＶＣＭＰより大きい時にＨレベルの信号を出力し、出力電圧ＶＤが参照電圧ＶＣＭＰより小さい時にＬレベルの信号を出力端子１６に供給する。出力電圧ＶＤは、既述した式（１１）に示す様に、出力電流ＩＤと定電流ＩＲＥＦの比によって変化する。従って、比較回路６０１の出力がＨレベルの時、出力電流ＩＤは過電流の状態であることを示す。比較回路６０１の出力信号を検知することにより、出力電流ＩＤの状態を正確に検知することが出来る。
本実施形態では、スイッチング素子Ｑ１、Ｑ２のオン／オフが個別の駆動信号ＶＧ１、ＶＧ２によって制御される。従って、駆動信号ＶＧ１の電圧を、例えば、ノーマリオン型のスイッチング素子Ｑ１のしきい値電圧ＶＴＨより低い負の電圧と正の電圧との間で切換えてスイッチング素子Ｑ１のオン／オフを制御することにより、スイッチング素子Ｑ１をオフした時の漏れ電流を抑制することができる。これにより、スイッチング素子Ｑ１の漏れ電流による電流検出の誤動作を回避することができる。
既述した実施形態においては、スイッチング素子Ｑ３のゲートはスイッチング素子Ｑ２のゲートに接続されるが、スイッチング素子Ｑ２のゲートに印加される電圧と同じ値に設定された電圧を供給する電源回路（図示せず）を設け、電流検出時に、その電源回路からスイッチング素子Ｑ３のゲートに電圧を供給する構成でも良い。すなわち、電流検出時にスイッチング素子Ｑ２のゲートに印加される電圧に等しい電圧をスイッチング素子Ｑ３のゲートに印加して、スイッチング素子Ｑ３をオンさせる構成で有れば良い。スイッチング素子Ｑ２とＱ３をオンさせる時の両者のゲート・ソース間電圧を同じにすることで、スイッチング素子Ｑ２とＱ３のオン抵抗の比をゲート幅の寸法比ｎ：ｍによって設定することが出来る。また、スイッチング素子Ｑ２とＱ３のゲート幅とゲート長の両方の寸法を異ならせて所定の比に設定し、オン抵抗Ｒｏｎ２、Ｒｏｎ３の比を調整しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｑ１～Ｑ３ スイッチング素子、１４ 定電流源、２０ 除算回路、２０２及び２０３ 対数変換回路、２０５ 逆対数変換回路、３０２及び３０３ ＡＤコンバータ、３０４ 演算回路、３０６ ＤＡコンバータ、４０１及び４０２ 乗算回路、４０３ 減算回路、４０４ 増幅回路、５０１及び５０３ 可変利得増幅回路、５０２ 差動増幅回路、６０１ 比較回路。

Claims (4)

  1. ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、
    ソース、ドレイン、及びゲートを有し、前記第１のスイッチング素子の主電流路に直列に接続される主電流路を有するノーマリオフ型の第２のスイッチング素子と、
    前記第２のスイッチング素子のソースに接続されたソースと、定電流源に接続されたドレインを有し、電流検出時に前記第２のスイッチング素子のゲートに印加される電圧がゲートに印加されるノーマリオフ型の第３のスイッチング素子と、
    前記第２のスイッチング素子のドレイン電圧と前記第３のスイッチング素子のドレイン電圧を用いて除算処理を行うことで、前記第１のスイッチング素子のドレイン電流の電流密度に応じた出力信号を出力する除算回路と、
    を具備し、
    前記除算回路は、
    前記第２のスイッチング素子のドレイン電圧に所定の係数を乗算する第１の乗算回路と、
    前記第３のスイッチング素子のドレイン電圧に前記所定の係数を乗算する第２の乗算回路と、
    前記第２の乗算回路の出力と所定の参照電圧の差分信号を出力する減算回路と、
    前記減算回路の差分信号を増幅して、前記第１の乗算回路と前記第２の乗算回路に前記所定の係数を供給する増幅回路と、
    を具備し、前記第１の乗算回路の出力を前記出力信号として出力する、
    ことを特徴とする電流検出回路。
  2. ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、
    ソース、ドレイン、及びゲートを有し、前記第１のスイッチング素子の主電流路に直列に接続される主電流路を有するノーマリオフ型の第２のスイッチング素子と、
    前記第２のスイッチング素子のソースに接続されたソースと、定電流源に接続されたドレインを有し、電流検出時に前記第２のスイッチング素子のゲートに印加される電圧がゲートに印加されるノーマリオフ型の第３のスイッチング素子と、
    前記第２のスイッチング素子のドレイン電圧と前記第３のスイッチング素子のドレイン電圧を用いて除算処理を行うことで、前記第１のスイッチング素子のドレイン電流の電流密度に応じた出力信号を出力する除算回路と、
    を具備し、
    前記除算回路は、
    前記第２のスイッチング素子のソース・ドレイン間の電圧を増幅して出力する第１の可変利得増幅回路と、
    前記第３のスイッチング素子のソース・ドレイン間の電圧を増幅して出力する第２の可変利得増幅回路と、
    前記第２の可変利得増幅回路の出力と所定の参照電圧の差分信号を増幅し、前記第１の可変利得増幅回路と前記第２の可変利得増幅回路の利得を制御する制御信号を前記第１の可変利得増幅回路と前記第２の可変利得増幅回路に供給する差動増幅回路と
    を具備し、前記第１の可変利得増幅回路の出力を前記出力信号として出力する、
    ことを特徴とする電流検出回路。
  3. 前記除算回路の前記出力信号を所定の設定電圧と比較する比較回路を具備することを特徴とする請求項１または請求項２に記載の電流検出回路。
  4. 前記第２のスイッチング素子のゲート幅を前記第３のスイッチング素子のゲート幅のＮ倍（Ｎは、１より大きい任意の正数）に設定することを特徴とする請求項１から３のいずれか一項に記載の電流検出回路。
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