JP6322345B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、半導体チップなどの複数の半導体部品がインタポーザを介して互いに電気的に接続された半導体装置に適用して有効な技術に関する。
特開2015−50314号公報(特許文献1)には、配線基板のチップ搭載面に配線フィルムを張り付け、配線フィルム上に複数の半導体チップを対向配置する実施態様が記載されている。
また、下記非特許文献1の図1には、第1の半導体部品と第2の半導体部品とが、複数のスルーホール配線を有する配線基板を介して電気的に接続された半導体装置が記載されている。
特開2015−50314号公報
Taiji Sakai、外9名、"Design and Demonstration of Large 2.5D Glass Interposer for High Bandwidth Applications"、Proceeding of the IEEE CPMT Symposium Japan 2014、P.138−P.141
複数の半導体部品を、インタポーザを介して互いに電気的に接続して、半導体部品間で信号伝送を行う技術がある。また、インタポーザに複数の配線層を設けると、複数の半導体部品間を接続する配線を引き回し易くなるので、配線経路の数を増やすことができる。しかし、上記した配線経路の数を増やすために、インタポーザに設けられる複数の配線の配置密度を増加させると、信号伝送の信頼性の観点から課題があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、インタポーザを介して互いに電気的に接続される第1半導体部品および第2半導体部品を有する。上記インタポーザは、複数の第1信号配線経路と、上記複数の第1信号配線経路のそれぞれより経路距離が短い複数の第2信号配線経路と、を有する。また、上記第1半導体部品は、第1方向に沿って順に配列される、第1電極、第2電極、および第3電極を備える。また、上記第2半導体部品は、上記第1方向に沿って順に配列される、第4電極、第5電極、および第6電極を含む。また、上記第1電極は、上記第1信号配線経路を介して上記第4電極と接続され、上記第2電極は、上記第1信号配線経路を介して上記第5電極と接続され、上記第3電極は、上記第1信号配線経路を介して上記第6電極と接続される。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の上面図である。 図1に示す半導体装置の下面図である。 図1のA−A線に沿った断面図である。 図1〜図3に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。 図3に示すインタポーザの周縁部の一部の拡大断面図である。 図4に示すロジックチップとメモリチップとを接続する信号伝送経路のレイアウトの例を模式的に示す説明図である。 図6に示す複数の電極、複数のスルーホール配線、および複数の電極間を電気的に接続する配線の平面的なレイアウトの例を模式的に示す説明図である。 図8は、図7に示す複数のスルーホール配線間を電気的に接続する配線のレイアウトの例を模式的に示す説明図である。 図5〜図8に示す半導体装置に対する変形例である半導体装置の要部を模式的に示す断面図である。 図9に示すインタポーザが備える第1層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図9に示すインタポーザが備える第2層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図9に示すインタポーザが備える第3層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図9に示すインタポーザが備える第4層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図9に示すインタポーザが備える第5層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図9に示すインタポーザが備える第6層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図9に示すインタポーザが備える第7層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図9に示すインタポーザが備える第8層目の配線層の信号伝送経路のレイアウト例を模式的に示す説明図である。 図16のA部の拡大平面図である。 図16および図17に示す信号伝送用の配線のレイアウトを模式的に示す拡大平面図である。 図4に示す半導体装置に対する変形例である半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。 図20に示す回路構成における電源配線および基準電位配線の接続方法の例を模式的に示す説明図である。 図21に対する変形例を示す説明図である。 図21に示すロジックチップの電極の配列例を示す要部拡大断面図である。 図22に示すロジックチップの電極の配列例を示す要部拡大断面図である。 図21に対する変形例を示す断面図である。 図1〜図25を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図6に対する検討例を示す説明図である。
(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
<インタポーザについて>
半導体パッケージの態様の一つとして、半導体チップ、あるいは複数の半導体チップが積層された半導体チップ積層体などの半導体部品が、配線基板上に搭載された半導体装置がある。また近年、半導体部品に対する小型化の要求、あるいは高性能化の要求に対応して、半導体部品が有する電極は高密度化する傾向にある。多数の電極が高密度で配列された半導体部品を配線基板に搭載する場合、半導体部品が備える複数の電極と配線基板が備える複数の端子とを、対向配置させて、半田などの導電性部材を介して電気的に接続する、所謂フリップチップ接続方式で搭載する場合が多い。
しかし、フリップチップ接続方式の場合、半導体部品が備える複数の電極の配置密度と、配線基板が備える複数の端子の配置密度とを一致させる必要があるが、上記複数の電極と上記複数の端子のそれぞれを対向配置させることが難しい場合がある。この対策として、半導体部品と配線基板との間にインタポーザ(中継基板)を設け、インタポーザにおいて配線の引き回しを行うことで、半導体部品と配線基板とを、インタポーザを介して電気的に接続する方法が有効である。
また、一つの半導体パッケージ内に複数の半導体部品を搭載し、複数の半導体部品間で信号伝送を行う技術がある。例えば、以下の説明において、例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップ(第2半導体部品)と、メモリチップのメモリ回路の動作を制御する制御回路や演算処理回路が形成されたロジックチップ(第1半導体部品)と、を有する。このように一つのパッケージ内にシステムが形成されている半導体装置は、SiP(System in Package)と呼ばれる。また、一つのパッケージ内に複数の半導体チップが搭載された半導体装置は、MCM(Multi Chip Module)と呼ばれる。
本願発明者は、SiPタイプの半導体装置において、インタポーザ上に複数の半導体部品を搭載する技術について検討を行っている。以下の説明において説明する半導体装置が有するメモリチップとロジックチップとは、インタポーザを介して電気的に接続され、一つのパッケージ内にシステムが形成されている。
SiPタイプの半導体装置では、一つのパッケージ内に搭載された複数の半導体部品間で信号伝送を行う場合がある。この複数の半導体部品間を接続する複数の信号伝送経路には、複数の半導体部品間が接続されていれば、半導体パッケージの外部とは接続されていなくても良い信号伝送経路が多く含まれる。
この場合、複数の半導体部品間を接続する複数の信号伝送経路をインタポーザに設けることができれば、配線基板の配線の配置密度を低減させることができる。このため、配線基板の構造を単純化することができる。あるいは、信号伝送の信頼性の観点からは、信号伝送経路は短くすることが好ましい。特に、信号伝送の高速化を図る場合、信号伝送経路を短くすることにより、信号伝送の信頼性を向上させる効果が大きい。
ところが、半導体部品のそれぞれの端子数の増加に伴って、インタポーザに設けられる信号伝送経路の数を増加させると、インタポーザの各配線経路の引き回しが複雑化する。このため、例えば、インタポーザに形成された複数の信号伝送経路間のクロストークノイズの影響が増大する、などの理由により、信号伝送の信頼性が低下することが判った。そこで、本願発明者は、インタポーザに形成された複数の配線経路における伝送信頼性を向上させる技術について検討を行った。
以下、本願発明者が見出した上記課題に対する技術について、図面を用いて詳細に説明する。
<半導体装置の概要>
まず、図1〜図4を用いて本実施の形態の半導体装置の構造の概要について説明する。図1は本実施の形態の半導体装置の上面図、図2は、図1に示す半導体装置の下面図である。また、図3は、図1のA−A線に沿った断面図である。また、図4は、図1〜図3に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
なお、図2および図3では、見易さのため、端子数を少なくして示している。しかし、端子の数は図2および図3に示す態様の他、種々の変形例がある。例えば、図2に示す半田ボール11の数は、図2に示す数よりも多くても良い。特に本願では、複数の半導体チップ30間を電気的に接続する配線経路の数を増加させた時に生じる課題を解決する技術について説明する。したがって、図3に示す複数の半導体チップ30の端子数は、例えば、それぞれ1000個を超えるような数である。
また、本実施の形態では、図3に示す配線基板10およびインタポーザ20Aのそれぞれが複数の配線層を有している。しかし、図3では、見易さのため、各配線層に形成された複数の配線のうちの一部を模式的に示している。また、図4に示す例では、半導体装置PKG1が有する多数の伝送経路のうちの代表的な伝送経路を例示的に示している。
図1および図3に示すように、本実施の形態の半導体装置PKG1は、配線基板(パッケージ基板)10、配線基板10上に搭載されたインタポーザ(中継基板)20A、およびインタポーザ20A上に搭載された複数の半導体チップ(半導体部品)30を有する。複数の半導体チップ30は、インタポーザ20A上に並べて搭載されている。
なお、本実施の形態では、インタポーザ20A上に複数の半導体チップ30が並べて搭載される例を取り上げて説明する。しかし、インタポーザ20A上に搭載される半導体部品は、半導体チップ30には限定されず、種々の変形例がある。例えば、複数の半導体チップが積層された半導体チップ積層体(半導体部品)、あるいは、半導体チップが配線基板などの配線材に搭載された半導体パッケージ(半導体部品)をインタポーザ20A上に搭載される複数の半導体チップ30のそれぞれ、または複数の半導体チップ30のうちの一部と置き換えても良い。
詳しくは、本実施の形態では、インタポーザ20Aに搭載される複数の半導体部品の例として、複数の半導体部品のうちの一つが、メモリ回路を備えるメモリチップ30Aであり、他の一つが、上記メモリ回路を制御する制御回路を備えるロジックチップ30B例を取り上げて説明する。しかし、例えば、図3に示すメモリチップ30Aに代えて、複数枚のメモリチップが積層された積層体をインタポーザ20Aに搭載しても良い。また例えば、図3に示すメモリチップ30Aに代えて、複数枚のメモリチップ、および複数枚のメモリチップの動作を制御する制御回路を備えるコントローラチップが積層された積層体をインタポーザ20Aに搭載しても良い。また、複数種類の半導体チップが積層される場合、その積層順序は特に限定されない。さらに、図3に示すメモリチップ30Aに代えて、1枚、または複数枚のメモリチップ(およびコントローラチップ)が図示しない配線基板(パッケージ基板)に電気的に接続され、配線基板に複数の外部端子が形成されている半導体パッケージをインタポーザ20Aに搭載しても良い。
また、図2に示すように、半導体装置PKG1の実装面である配線基板10の下面10bには、半導体装置PKG1の外部端子である複数の半田ボール(外部端子)11が、行列状(アレイ状、マトリクス状)に配置されている。複数の半田ボール11のそれぞれは、ランド(外部端子)12(図3参照)に接続されている。
半導体装置PKG1のように、実装面側に、複数の外部端子(半田ボール11、ランド12)が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置PKG1は、配線基板10の実装面(下面10b)側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置PKG1の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置PKG1を省スペースで実装することができる。
また、図3に示すように、配線基板10は、インタポーザ20Aを介して複数の半導体チップ30が搭載された上面(面、チップ搭載面)10t、上面10tとは反対側の下面(面、実装面)10b、および上面10tと下面10bの間に配置された側面10sを有する。また、配線基板10は、図1に示すように平面視において四角形の外形形状を成す。
また、図3に示すように、インタポーザ20Aは、複数の半導体チップ(半導体部品)30が搭載された上面(面、チップ搭載面)20t、上面20tとは反対側の下面(面、実装面)20b、および上面20tと下面20bの間に配置された側面20sを有する。また、インタポーザ20Aは、図1に示すように平面視において四角形の外形形状を成す。
また、図3に示すように、複数の半導体チップ30のそれぞれは、表面(主面、上面)30t、表面30tとは反対側の裏面(主面、下面)30b、および、表面30tと裏面30bとの間に位置する側面30sを有する。また、複数の半導体チップ30のそれぞれは、図1に示すように平面視において四角形の外形形状を成す。
本実施の形態の例では、複数の半導体チップ30のうちの一つは、メモリ回路を備えるメモリチップ30Aであり、他の一つは、上記メモリ回路を制御する制御回路を備えるロジックチップ30Bである。また、本実施の形態の例では、メモリチップ30Aおよびロジックチップ30Bのそれぞれは、インタポーザ20Aに直接的に接続されている。言い換えれば、メモリチップ30Aとインタポーザ20Aとの間、およびロジックチップ30Bとインタポーザ20Aとの間には、基板や他のチップ部品が挿入されていない。
また、図4に示すように、本実施の形態の半導体装置PKG1は、ロジックチップ30Bとメモリチップ30Aとの間で信号を伝送することによって動作するシステムを備えている。メモリチップ30Aは、ロジックチップ30Bとの間で通信するデータを記憶する主記憶回路(記憶回路)を備えている。また、ロジックチップ30Bには、メモリチップ30Aの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ30Bは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図4では、一例として演算処理回路や制御回路などの主要な回路を、コア回路(主回路)CORE1として示している。ただし、コア回路CORE1に含まれる回路は、上記以外の回路が含まれていても良い。例えば、ロジックチップ30Bには、例えば一的にデータを記憶するキャッシュメモリなど、メモリチップ30Aの主記憶回路よりも記憶容量が小さい補助記憶回路(記憶回路)が形成されていても良い。
また、ロジックチップ30Bには、外部機器40との間で信号の入出力を行う外部インタフェース回路(入出力回路、外部入出力回路)IF1が形成されている。外部インタフェース回路IF1には、ロジックチップ30Bと外部機器40との間で信号を伝送する信号線SIGが接続される。また、外部インタフェース回路IF1は、コア回路CORE1とも接続され、コア回路CORE1は、外部インタフェース回路IF1を介して外部機器40との間で信号を伝送することができる。
また、ロジックチップ30Bには、内部機器(例えば、メモリチップ30A)との間で信号の入出力を行う内部インタフェース回路(入出力回路、内部入出力回路)IF2が形成されている。内部インタフェース回路IF2には、データ信号を伝送するデータ線(信号線)DQ、およびアドレス信号やコマンド信号などの制御用のデータ信号を伝送する制御信号線(信号線)CMDが接続されている。データ線DQ、および制御信号線CMDは、それぞれメモリチップ30Aの内部インタフェース回路IF2に接続されている。
また、ロジックチップ30Bには、コア回路CORE1や入出力回路を駆動するための電位が供給される電源回路DRV1を備えている。図4に示す例では、電源回路DRV1には、電源電位を供給する電源線VD1と、基準電位を供給する基準電位線VS1とが接続されている。図4に示す例では、コア回路CORE1や入出力回路を駆動するための電位は、半導体装置PKG1の外部に設けられた電源50から電源回路DRV1を経由して、各回路に供給される。
なお、図4では、一対の電源線VD1と基準電位線VS1がロジックチップ30Bに接続される例を示しているが、ロジックチップ30Bに供給される電位は、上記二種類には限定されない。例えば、電源回路DRV1には、ロジックチップ30Bの外部インタフェース回路IF1を駆動する電圧が供給される、外部インタフェース用電源回路と、ロジックチップ30Bのコア回路CORE1を駆動する電圧が供給される、コア用電源回路とが含まれていても良い。また、電源回路DRV1には、ロジックチップ30Bの内部インタフェース回路IF2を駆動する電圧が供給される、内部インタフェース用電源回路が含まれていても良い。この場合、ロジックチップ30Bには、互いに異なる複数の電源電位を供給する複数の電源線VD1が接続される。
また、図4に示す基準電位線VS1に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第1の電位と第2の電位との差により規定されるため、基準電位線VS1に供給される電位は、接地電位以外の電位であっても良い。
ロジックチップ30Bのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ30に集約して形成されたものを、SoC(System on a Chip)と呼ぶ。ところで、ロジックチップ30Bに図4に示す主記憶回路を形成すれば、ロジックチップ30B、1枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路の容量は異なる。そこで、ロジックチップ30Bとは別の半導体チップ30(すなわち、メモリチップ30A)に主記憶回路を形成することで、ロジックチップ30Bの汎用性を向上させることができる。また、要求される主記憶回路の記憶容量に応じて、複数枚のメモリチップ30Aを接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。
また、図4に示す例では、メモリチップ30Aは、主記憶回路を備えている。図4では主記憶回路をメモリチップ30Aのコア回路(主回路)CORE2として示している。ただし、コア回路CORE2に含まれる回路は、主記憶回路以外の回路が含まれていても良い。
また、メモリチップ30Aには、内部機器(例えば、ロジックチップ30B)との間で信号の入出力を行う内部インタフェース回路(内部入出力回路)IF2が形成されている。
また、メモリチップ30Aには、コア回路CORE2を駆動するための電位が供給される電源回路DRV2を備えている。図4に示す例では、電源回路DRV2には、電源電位を供給する電源線VD2と、基準電位を供給する基準電位線VS1とが接続されている。図4に示す例では、電源線VD1に供給される電源電位、電源線VD2に供給される電源電位、および電源線VD3に供給される電源電位は、それぞれ半導体装置PKG1の外部に設けられた電源50から供給される。
なお、図4では、一対の電源線VD2と基準電位線VS1がメモリチップ30Aに接続される例を示している。また、図4に示す例では、内部インタフェース回路IF2を駆動する電源電位が供給される電源線VD3、および基準電位線VS2のそれぞれを介してロジックチップ30Bとメモリチップ30Aとが電気的に接続されている。ただし、メモリチップ30Aに電位を供給する方式は、上記以外に種々の変形例がある。例えば、ロジックチップ30Bの内部インタフェース回路IF2を駆動する電源電位と、メモリチップ30Aの内部インタフェース回路IF2を駆動する電源電位とが、それぞれ独立して供給されても良い。
また、図4に示す例では、ロジックチップ30Bとメモリチップ30Aとを電気的に接続する複数の伝送経路には、データ線DQおよび制御信号線CMDの他、基準電位線VS2が含まれる。この基準電位線VS2は例えばデータ線DQによって伝送されるデータ信号のリファレンス信号を伝送する経路になっている。リファレンス用の基準電位線VS2には、基準電位として例えば接地電位が供給される。基準電位線VS2および基準電位線VS1にそれぞれ接地電位を供給する場合には、基準電位線VS2と基準電位線VS1とを接続した方が、電位が安定する。したがって、図4に線を付して示すように、基準電位線VS2と基準電位線VS1とがインタポーザ20Aにおいて接続されていることが好ましい。ただし、リファレンス用の基準電位線VS2は伝送経路中の電位のばらつきが低減できれば、接地電位以外の電位が供給されても良い。例えば、入出力用電源回路の電源電位をリファレンス用の基準電位として利用しても良い。
また、図4に示す例では、メモリチップ30Aに電源電位を供給する電源線VD2、およびメモリチップ30Aに基準電位を供給する基準電位線VS1は、それぞれロジックチップ30Bを経由せずにメモリチップ30Aに接続されている。ただし、図4に対する変形例としては、電源線VD1および基準電位線VS1がロジックチップ30Bを経由してメモリチップ30Aに接続されていても良い。
<各部品の構成>
次に、図1〜図4に示す半導体装置PKG1を構成する主な部品について順に説明する。図5は、図3に示すインタポーザの周縁部の一部の拡大断面図である。
図1〜図5に示す配線基板10は、半導体装置PKG1と実装基板60(図4参照)との間で、電気信号や電位を供給する伝送経路を備える基板である。配線基板10は、上面10t側と下面10b側を電気的に接続する複数の配線層(図3に示す例では8層)を有する。各配線層に設けられた、複数の配線13は、複数の配線13間、および隣り合う配線層間を絶縁する絶縁層14に覆われている。
図3に示す配線基板10は、積層された複数の配線層を備える、所謂、多層配線基板である。図3に示す例では、配線基板10は上面10t側から順に、配線層L1、L2、L3、L4、L5、L6、L7、および配線層L8の合計8層の配線層を備える。複数の配線層のそれぞれは、配線13などの導体パターンを有し、隣り合う導体パターンは、絶縁層14により覆われている。ただし、配線基板10が備える配線層の数は、図3に示す例に限定されず、例えば、8層よりも少なくても良いし、8層よりも多くても良い。
また、図3に示す例では、配線基板10は、コア層(コア材、コア絶縁層、絶縁層)14cを基材として、コア層14cの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層14cは、配線基板10の基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。また、コア層14cの上面および下面のそれぞれに積層される絶縁層14は、例えば熱硬化性樹脂などの有機絶縁材料から成る。また、コア層14cの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。ただし、図3に対する変形例として、コア層14cを有していない、所謂、コアレス基板を用いても良い。
また、配線基板10は、各配線層の間に設けられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線15を有する。また、配線基板10の上面10tには、複数のボンディングパッド(端子、インタポーザ搭載面側端子、電極)16(図5参照)が形成されている。なお、配線基板10が有する複数の配線層のうち、最上層の配線層(最も上面10t側の配線層L1)に設けられた配線13は、ボンディングパッド16と一体に形成されている。言い換えれば、ボンディングパッド16は配線13の一部と考えることができる。また、ボンディングパッド16と配線13を区別して考える場合には、配線基板10の上面10tにおいて、絶縁膜17から露出する部分をボンディングパッド16、絶縁膜17に覆われる部分を配線13として定義することができる。
一方、配線基板10の下面10bには、複数のランド(外部端子、半田接続用パッド)12が形成されている。複数のランド12のそれぞれには、半田ボール11が接続されており、図4に示す実装基板60と半導体装置PKG1とは、図3に示す半田ボール11を介して電気的に接続される。すなわち、複数の半田ボール11は、半導体装置PKG1の外部接続端子として機能する。
これら複数の半田ボール11および複数のランド12は、配線基板10の複数の配線13を介して、上面10t側の複数のボンディングパッド16と電気的に接続されている。なお、配線基板10が有する複数の配線層のうち、最下層の配線層(最も下面10b側の配線層)に設けられた配線13は、ランド12と一体に形成されている。言い換えれば、ランド12は配線13の一部と考えることができる。また、ランド12と配線13を区別して考える場合には、配線基板10の下面10bにおいて、絶縁膜17から露出する部分をランド12、絶縁膜17に覆われる部分を配線13として定義することができる。
また、図3に対する変形例として、ランド12自身を外部接続端子として機能させる場合もある。この場合、ランド12に半田ボール11は接続されず、複数のランド12のそれぞれは、配線基板10の下面10bにおいて、絶縁膜17から露出する。また、図3に対する別の変形例として、ボール形状の半田ボール11に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。あるいは、露出面に例えばメッキ法により形成された金(Au)膜を形成し、この金膜を外部接続端子とする場合もある。さらに、外部接続端子をピン状(棒状)に形成する場合もある。
また、配線基板10の上面10tおよび下面10bは、絶縁膜(ソルダレジスト膜)17により覆われている。配線基板10の上面10tに形成された配線13は絶縁膜17に覆われている。絶縁膜17には開口部が形成され、この開口部において、複数のボンディングパッド16の少なくとも一部(ボンディング領域)が絶縁膜17から露出している。また、配線基板10の下面10bに形成された配線13は絶縁膜17に覆われている。絶縁膜17には開口部が形成され、この開口部において、複数のランド12の少なくとも一部(半田ボール11との接合部)が絶縁膜17から露出している。
また、図3に示すように、半導体装置PKG1は、配線基板10上に搭載されるインタポーザ20Aを有している。インタポーザ20Aは、下面20bが配線基板10の上面10tと対向するように配線基板10の上面10t上に搭載されている。インタポーザ20Aは、配線基板10と複数の半導体チップ30との間に介在する中継基板である。また、本実施の形態のインタポーザ20Aは、複数の半導体チップ30同士を電気的に接続する配線経路を備えた中継基板である。言い換えれば、本実施の形態のインタポーザ20Aは、半導体チップ30と配線基板10とを電気的に接続する機能と、インタポーザ20Aに搭載される複数の半導体チップ30同士を電気的に接続する機能を備えている。
また、図5に示すように、インタポーザ20Aは、積層された複数の配線層を備える、所謂、多層配線基板である。図5に示す例では、インタポーザ20Aは上面20t側から順に、配線層M1、M2、M3、M4、M5、M6、M7、および配線層M8の合計8層の配線層を備える。複数の配線層のそれぞれは、配線22などの導体パターンを有し、隣り合う導体パターンは、絶縁層21により覆われている。ただし、インタポーザ20Aが備える配線層の数は、図3に示す例に限定されず、例えば、8層よりも少なくても良いし、8層よりも多くても良い。
また、図5に示す例では、インタポーザ20Aは、コア層(コア材、コア絶縁層、絶縁層)21cを基材として、コア層21cの上面および下面にそれぞれ複数の配線層が積層された構造になっている。コア層21cは、インタポーザ20Aの基材となる絶縁層であって、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させた絶縁材料から成る。
また、コア層21cの上面および下面のそれぞれに積層される絶縁層21は、例えば熱硬化性樹脂などの有機絶縁材料から成る。あるいは、絶縁層21は、例えば二酸化珪素(SiO)などのガラス材料(無機絶縁材料)で形成されていても良い。無機絶縁材料で絶縁層21を形成した場合、各配線層の下地を構成する絶縁層21の平坦性を向上させることができるので、複数の配線22の配線幅を小さくしたり、複数の配線22の配置密度を配線基板10の配線13の配置密度より高くしたりできる。また、コア層21cの上面および下面に積層される複数の配線層は、例えばビルドアップ工法により形成される。
また、インタポーザ20Aが備える複数の配線層は、層間導電路である、ビア配線23やスルーホール配線24を介して電気的に接続されている。詳しくは、コア層21cは上面21tおよび上面21tの反対側に位置する下面21bを備える。また、コア層21cは、上面21tおよび下面21bのうちの一方から他方に向かって貫通する複数のスルーホール、および複数のスルーホールに導体を埋め込むことにより形成された複数のスルーホール配線24を有する。この複数のスルーホール配線24のそれぞれは、コア層21cの上面21tに設けられた配線層M4と、コア層21cの下面21bに設けられた配線層M5とを電気的に接続する層間導電路となる。
また、コア層21cの上面21t側に積層された配線層M4、配線層M3、配線層M2、および配線層M1のそれぞれは、複数のビア配線23を介して互いに電気的に接続されている。また、コア層21cの下面21b側に積層された配線層M5、配線層M6、配線層M7、および配線層M8のそれぞれは、複数のビア配線23を介して互いに電気的に接続されている。なお、インタポーザ20Aとしての形状を維持できる範囲内であれば、インタポーザ20Aが備える配線層の配置の変形例として、コア層21cの上面21t側に積層された配線層の層数と、コア層21cの下面21b側に積層された配線層の層数と、が異なっていても良い。例えば、コア層21cの上面21t側に積層された配線層の層数の方がコア層21cの下面21b側に積層された配線層の層数より多い場合、スルーホール配線24を介在させない配線経路の配線層数を増加させつつ、かつインタポーザ20Aの厚さを薄くできる。
ビア配線23は、例えば以下のように形成される。まず、下地の配線層を覆うように絶縁層21を設けた後、絶縁層21の一部分に開口部を設けて下地の配線層の一部分を露出させる。そしてこの開口部に導体を埋め込むことで、ビア配線23が形成される。また、ビア配線23を形成した後、ビア配線23上に別の配線層を積層することで、上層の配線層と下層の配線層とが電気的に接続される。
また、インタポーザ20Aの上面20tには、複数の上面端子(ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子)25(図5参照)が形成されている。そして、複数の上面端子25のそれぞれは、例えば半田から成るバンプ電極35を介して半導体チップ30の電極(表面電極、部品電極、パッド)33と電気的に接続されている。なお、図5に示す例では、上面端子25に接続されるビア配線23は、上面端子25の直下(厚さ方向に重なる位置)に形成されている。この場合、ビア配線23と上面端子25とを接続するためのスペースが不要になるので、複数の上面端子25の配置密度を高くすることができる。ただし、図示は省略するが、図5に対する変形例として、上面端子25とビア配線23とを接続する目的で、配線層M1に上面端子25に接続される引出配線(図示は省略)を形成し、引出配線を介してビア配線23と上面端子25を接続しても良い。この場合、図5に示す例と比較して、複数の上面端子25の配置密度は低下するが、上面端子25の加工性は向上するので、上面端子25の加工精度を向上させることができる。
なお、本実施の形態では、図5に示すバンプ電極35として半田からなるボール状の電極を用いる例を示している。しかし、バンプ電極35の構造は種々の変形例がある。例えば、銅(Cu)やニッケル(Ni)からなる導体柱の先端面に半田膜を形成したピラーバンプ(柱状電極)をバンプ電極35として用いても良い。
また、インタポーザ20Aの下面20bには、複数の下面端子(端子、半田接続用パッド、ランド、配線基板接続用端子)26が形成されている。複数の下面端子26のそれぞれは、例えば半田などから成るバンプ電極27を介して配線基板10の複数のボンディングパッド16のそれぞれと電気的に接続されている。
また、図5に示す例では、下面端子26に接続されるビア配線23は、下面端子26の直上(厚さ方向に重なる位置)に形成されている。この場合、ビア配線23と下面端子26とを接続するためのスペースが不要になるので、複数の下面端子26の配置密度を高くすることができる。例えば、図5に示す例では、下面端子26の表面積は、上面端子25の表面積より大きい。ただし、図5に対する変形例としては、上記した配線層M1の変形例と同様に、下面端子26とビア配線23とを接続する目的で、配線層M8に下面端子26に接続される引出配線(図示は省略)を形成し、引出配線を介してビア配線23と下面端子26を接続しても良い。この場合、図5に示す例と比較して、複数の下面端子26の配置密度は低下するが、下面端子26の加工性は向上する。
また、図5に示す例では、複数の上面端子25および複数の下面端子26のそれぞれは、絶縁膜には覆われず、絶縁層21から露出している。ただし、図5に対する変形例としては、複数の上面端子25を覆う絶縁膜(ソルダレジスト膜)および複数の下面端子26を覆う絶縁膜(ソルダレジスト膜)をそれぞれ設けても良い。この場合、絶縁膜には開口部が形成され、開口部において、複数の上面端子25および複数の下面端子26のそれぞれの一部分が絶縁膜から露出していれば、上面端子25にバンプ電極35を、下面端子26にバンプ電極27を、それぞれ接続できる。
なお、インタポーザ20Aには上記した配線層の数の変形例の他、種々の変形例が存在する。例えば、図5に対する変形例として、コア層21cを有していない、所謂、コアレス基板を用いても良い。また、図5に対する別の変形例として、珪素(Si)などの半導体基板を基材として、半導体基板の主面上に複数の配線層を積層した、所謂、シリコンインタポーザを用いても良い。
ただし、複数の配線層を備える配線基板を形成する場合、複数の配線それぞれの配線幅、および複数の配線の配置間隔を低減するためには、各配線層の平坦度を向上させる必要がある。一般に、ビルドアップ工法により配線層を積層する場合、積層される配線層の数が増加する程、上層の配線層の平坦度を確保することが難しくなる。そこで、本実施の形態のように、コア層21cを設け、コア層21cの上面21tおよび下面21bにそれぞれ配線層を積層する方法は、配線層の数を増加させ、かつ、各配線層の平坦度を向上させられる点で好ましい。
また、図3に示すように、半導体装置PKG1は、インタポーザ20Aの上面20t上に搭載される複数の半導体チップ30を備えている。複数の半導体チップ30のそれぞれは、図5に示すように、主面31tを有するシリコン基板(基材)31と、主面31t上に配置された配線層32とを有する。なお、図5では、見易さのため、一層の配線層32を示しているが、例えば、図5に示す配線層32には、インタポーザ20Aの配線層M1、M2、M3よりも厚さが薄い複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層32のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素(SiO)などの半導体材料の酸化物から成る、無機絶縁層である。
また、複数の半導体チップ30のそれぞれが備えるシリコン基板31の主面31tには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。複数の半導体素子は、配線層32の複数の配線を介して表面30t側に形成された複数の電極33と電気的に接続されている。
また、本実施の形態では、複数の半導体チップ30のそれぞれは、表面30tとインタポーザ20Aの上面20tとが対向した状態で、インタポーザ20Aの上面20t上に搭載されている。このような実装方式は、フェイスダウン実装方式、あるいは、フリップチップ接続方式と呼ばれる。フリップチップ接続方式では、以下のように半導体チップ30と、インタポーザ20Aとが電気的に接続される。
半導体チップ30の配線層32上には、複数の電極(表面電極、部品電極、パッド)33が形成されている。複数の電極33のそれぞれの一部分は、半導体チップ30の表面30tにおいて、保護絶縁膜であるパッシベーション膜34から露出している。そして、電極33は、電極33の露出部分に接続されるバンプ電極35を介してインタポーザ20Aの上面端子25と電気的に接続されている。
また、本実施の形態では、図4に示すように、メモリチップ30Aに接続される複数の伝送経路のうちの一部は、配線基板10とは接続されず、インタポーザ20Aを介してロジックチップ30Bに接続される。図4に示す例では、データ線DQおよび制御信号線CMDは配線基板10とは電気的に分離されている。一方、メモリチップ30Aに接続される複数の伝送経路のうち、メモリチップ30Aの回路を駆動するための電源電位を供給する電源線VD2および基準電位線VS1は、配線基板10と電気的に接続されている。なお、ロジックチップ30Bとメモリチップ30Aとを電気的に接続する伝送経路のうち、信号線のリファレンス用に用いる基準電位線VS2は、配線基板10と分離されていても良い。
<半導体チップ間を電気的に接続する伝送経路の詳細>
次に、図4に示すようにロジックチップ30Bとメモリチップ30Aとを電気的に接続する信号伝送経路の詳細について説明する。図6は、図4に示すロジックチップとメモリチップとを接続する信号伝送経路のレイアウトの例を模式的に示す説明図である。また、図7は、図6に示す複数の電極、複数のスルーホール配線、および複数の電極間を電気的に接続する配線の平面的なレイアウトの例を模式的に示す説明図である。また、図8は、図7に示す複数のスルーホール配線間を電気的に接続する配線のレイアウトの例を模式的に示す説明図である。
なお、図6〜図8は、配線経路(信号配線経路)WP1と配線経路(信号配線経路)WP2との接続方法(配線の引出方向と電極の配列の関係)の違いを説明する模式図である。このため、図6〜図8では、ロジックチップ30Bおよびメモリチップ30Aが備える多数の電極のうちの一部、およびこれらの電極に接続される配線経路を模式的に示している。このため、インタポーザ20Aが備える配線経路の数は、図6〜図8に示す例には限定されず、図6〜図8に示す例より多くても良い。
また、図6では、複数の配線経路WP2のそれぞれ、および複数の配線経路WP1のそれぞれが、異なる配線層で引き回された断面図になっている。しかし、一つの配線層において複数の配線経路WP2または複数の配線経路WP1が引き回されていても良い。また、図7および図8では、配線経路WP1や配線経路WP2(図7参照)の平面的な位置関係を示している。図7は、複数のスルーホール配線24が設けられたコア層21c(図5参照)より上層側の4層分の配線層のレイアウトを示し、図8は、複数のスルーホール配線24が設けられたコア層21cより下層側の4層分の配線層のレイアウトを示している。また、図7および図8では、半導体チップ30の位置を二点鎖線で示している。
また、図5に示すように、インタポーザ20Aの第1層目の配線層には、複数の上面端子25が形成されており、半導体チップ30の複数の電極33は、複数の上面端子25のそれぞれと対向する位置に配置されている。しかし、図7では、複数の電極33と複数の配線経路との平面的な位置関係を示すため、複数の電極33について実線で示している。したがって、インタポーザ20Aの上面20t(図5参照)では、図7に示す複数の電極33と重なる位置に、複数の上面端子25(図5参照)が設けられている。
また、以下の説明において、複数の第1グループ電極(内側電極、信号用電極、短距離接続用電極)GL1、GM1、および複数の第2グループ電極(外側電極、信号用電極、迂回接続用電極)GL2、GM2という用語を用いて説明する。上記した「第1グループ電極」および「第2グループ電極」は、以下のように区別される。すなわち、図6に示す複数の第1グループ電極GL1、GM1は、配線経路WP2を介して互いに電気的に接続される電極である。図6および図7に示すメモリチップ30Aが有する複数の電極33のうち、複数の配線経路WP2に接続される複数の第1グループ電極GM1のそれぞれは、インタポーザ20Aの上面20t(図6参照)において、複数の第2グループ電極GM2より相対的に内側(上面20tの中心側)の領域に配置される。同様に、図6および図7に示すロジックチップ30Bが有する複数の電極33のうち、複数の配線経路WP2に接続される複数の第1グループ電極GL1のそれぞれは、インタポーザ20Aの上面20tにおいて、複数の第2グループ電極GL2より相対的に内側(上面20tの中心側)の領域に配置される。このため、第1グループ電極GL1、GM1について、「内側」電極と称することもできる。一方、第2グループ電極GL2、GM2について「外側」電極と称することもできる。
また、図6に示す複数の第2グループ電極GL2、GM2は、後述する迂回配線経路である配線経路WP1を介して互いに電気的に接続される電極である。図6および図7に示すメモリチップ30Aが有する複数の電極33のうち、複数の配線経路WP1に接続される複数の第2グループ電極GM2のそれぞれは、インタポーザ20Aの上面20t(図6参照)において、複数の第1グループ電極GM1より相対的に外側(上面20tの周縁部側)の領域に配置される。また、図6および図7に示すロジックチップ30Bが有する複数の電極33のうち、複数の配線経路WP1に接続される複数の第2グループ電極GL2のそれぞれは、インタポーザ20Aの上面20tにおいて、複数の第1グループ電極GL1より相対的に外側(上面20tの周縁部側)の領域に配置される。このため、第2グループ電極GL2、GM2について、「外側」電極と称する。
ただし、全ての第1グループ電極GM1、GL1とすべての第2グループ電極GM2、GL2とが明確に区画されていなくても良い。例えば、複数の第1グループ電極GM1、GL1が配置される領域と複数の第2グループ電極GM2、GL2が配置される領域との境界において、一部の第1グループ電極GM1、GL1が一部の第2グループ電極GM2、GL2より外側に配置されていても良い。
上記したように、SiP型の半導体装置の例として、本実施の形態のように、ロジックチップ30Bとメモリチップ30Aとが一つのパッケージ内に搭載された構成がある。このような構成のSiP型の半導体装置の性能を向上させるためには、ロジックチップ30Bとメモリチップ30Aとを接続する信号伝送経路の伝送速度を向上させる技術が要求される。例えば、図4に示す信号伝送経路のうち、複数のデータ線DQのそれぞれは、1Gbps(毎秒1ギガビット)以上の伝送速度でデータ信号を伝送するように設計されている。複数の信号伝送経路のそれぞれの伝送速度を高速化するためには、単位時間当たりの伝送回数を増やす必要がある(以下、高クロック化と記載する)。
また、ロジックチップ30Bとメモリチップ30Aとの間の信号伝送速度を向上させる他の方法としては、内部インタフェースのデータバスの幅を大きくして1回に伝送するデータ量を増加させる方法がある(以下、バス幅拡大化と記載する)。また、上記したバス幅拡大化と高クロック化を組み合わせて適用する方法がある。この場合、高速の信号伝送経路が多数必要になる。
例えば、図4に示すメモリチップ30Aに、HBM(High Bandwidth Memory)と呼ばれるメモリを用いた場合、データバス幅は、1024bit以上になる。また、各端子の単位時間当たりの伝送回数は高クロック化され、各端子当たりの転送レートは、例えばそれぞれ1Gbps以上になっている。
このように、半導体チップ30間を電気的に接続する信号伝送経路が多数存在する場合に、配線基板10上にインタポーザ20Aを設けず、配線基板10のみで全ての信号伝送経路の引き回しを行った場合、配線基板10の配線構造が複雑化する。例えば、配線基板10の配線層数が30層を超える場合も考えられる。そこで、半導体チップ30間を電気的に接続する信号伝送経路が多数存在する場合には、これらの信号経路を配線基板とは別に設けた中継基板(インタポーザ)の配線層で接続する方法が有効である。詳しくは、本実施の形態のように、インタポーザ20Aを介してロジックチップ30Bとメモリチップ30Aとを電気的に接続する方法が有効である。この場合、配線基板10に設ける信号伝送経路の数を低減できるので、配線基板10の構造を単純化できる。そして、半導体装置PKG1の全体を考えた時に、配線層の層数(配線基板10の配線層数とインタポーザ20Aの配線層数との合計)を低減できる。
しかし、信号伝送経路の数が増加すると、インタポーザ20A内に多くの信号伝送経路を高密度で配置することになる。このため、信号伝送の信頼性という観点で課題が生じることが判った。例えば、信号伝送経路の経路距離が長くなると、信号波形が減衰し易くなる。また、信号伝送経路の経路距離が長くなると、異なる信号伝送経路が隣り合って並走する距離が長く成り易い。この場合、並走する信号伝送経路の間のクロストークノイズの影響が大きくなる。
そこで、半導体チップ30間を電気的に接続する信号伝送経路は、出来る限り最短距離で接続するように、一方の半導体チップ30から他方の半導体チップ30に向かって延びる配線を利用して接続されていることが好ましい。
例えば、図6に示す例では、ロジックチップ30Bが有する複数の電極33のうち、側面30s1側に設けられた複数の第1グループ電極GL1と、メモリチップ30Aが有する複数の電極33のうち、側面30s2側に設けられた複数の第1グループ電極GM1と、のそれぞれは、一方の半導体チップ30から他方の半導体チップ30に向かって延びる配線(信号配線)22Bを介して電気的に接続されている。
以下、ロジックチップ30Bの側面30s1に近い側から遠い側に向かう方向DL1に沿って順に配列される電極PL1、PL2、PL3、PL4のそれぞれと、メモリチップ30Aの側面30s2に近い側から遠い側に向かう方向DL2に沿って順に配列される電極PM1、PM2、PM3、PM4のそれぞれとを接続する複数の配線経路WP2を用いて詳しく説明する。
複数の配線経路WP2を構成する複数の配線22Bのそれぞれは、ロジックチップ30Bと厚さ方向に重なる位置に一方の端部を有し、メモリチップ30Aに向かって延びる。また、複数の配線22Bのそれぞれは、メモリチップ30Aと重なる位置に他方の端部を備えている。言い換えれば、複数の配線22Bのそれぞれは、メモリチップ30Aと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ30Bに向かって延び、ロジックチップ30Bと厚さ方向に重なる位置に他方の端部を有する。さらに言い換えれば、配線22Bのそれぞれは、メモリチップ30Aとロジックチップ30Bとの間を直線的に接続するチップ間接続配線である。なお、図7に示すように、複数の配線22Bのそれぞれは、互いに隣り合う電極の間を通過するため、電極の輪郭に沿って小さく迂回する迂回部分を含んでいる。上記した「直線的に接続する」には、電極などの小さい導体パターンとの接触を回避するために導体パターンの輪郭に沿って小さく迂回する部分を有する接続経路も含まれる。
配線経路WP2のように、一方の半導体チップ30の直下から他方の半導体チップ30の直下に向かって延びる配線22Bを介して電極間を接続する場合、図6に示す配線経路WP1と比較して配線経路距離を短くすることができる。このため、配線経路WP2は、配線経路WP1と比較して信号波形が減衰し難い。また、配線経路WP2は、配線経路WP1と比較して、隣り合う配線経路間でのクロストークノイズの影響を小さくできる。
また、図6に示す例では、配線経路WP2は、複数のスルーホール配線24が設けられたコア層21cより下層側(下面20b側)の配線層M5、配線層M6、配線層M7、および配線層M8には形成されていない。図6に示す例では、複数の配線経路WP2のそれぞれは、コア層21cより上層側(上面20t側)の配線層M1、配線層M2、配線層M3、および配線層M4のうちのいずれか一層以上に形成されている。配線経路WP2のように、コア層21cよりも上層側の配線層のみで接続した場合、配線経路WP1のように、コア層21cよりも下層側の配線層を経由する配線経路と比較して、配線経路距離を短くすることができる。
また、信号伝送の信頼性を向上させる観点からは、配線経路WP2のように、配線経路距離を短くできる配線経路の数を増やすことが好ましい。また、配線経路WP2を高密度で配置することにより、信号伝送経路の数が増加した場合であっても、配線層数の増加を抑制できる。
多数の配線経路WP2の配置密度を向上させるためには、複数の配線経路WP2が互いに立体的に交差(以下、立体交差と記載する)する部分を低減することが好ましい。複数の配線経路WP2が互いに立体交差する場合、立体交差する部分には、複数のビア配線と複数の配線とが密集して配置される。この場合、配線経路WP2同士の接触を回避するため、効率的な配線レイアウトが阻害され、迂回用の配線や迂回用のビア配線の数が増加する。複数の配線経路WP2が互いに立体交差する部分を低減すれば、迂回配線やビア配線の数を低減し、配線経路WP2の配置密度を向上させることができる。
そこで、図6に示す複数の配線経路WP2に接続される複数の第1グループ電極GL1および複数の第1グループ電極GM1は、メモリチップ30Aとロジックチップ30Bの中間地点を基準として、線対称になるように配列されている。
すなわち、複数の第1グループ電極GL1の内、ロジックチップ30Bの側面30s1に最も近い列に設けられた電極PL1は、複数の第1グループ電極GM1のうち、メモリチップ30Aの側面30s2に最も近い列に設けられた電極PM1と接続されている。また、電極PL1の隣の列に設けられた電極PL2は、電極PM1の隣の列に設けられた電極PM2と接続されている。同様に、電極PL2の隣の列に設けられた電極PL3は、電極PM2の隣の列に設けられた電極PM3と接続され、電極PL3の隣の列に設けられた電極PL4は、電極PM3の隣の列に設けられた電極PM4と接続されている。
言い換えれば、複数の第1グループ電極GL1および第1グループ電極GM1は、互いに対向する側面30s1および側面30s2を基準として、側面30s1および側面30s2に近い側から第1列目、第2列目・・・の順で数えた時に、ロジックチップ30Bの第n列目の第1グループ電極GL1と、メモリチップ30Aの第n列目の第1グループ電極GM1とがそれぞれ電気的に接続される。以下、このような電極の配列方法および接続方法を、ミラー配列方式と記載する。
上記のように、ミラー配列方式で複数の第1グループ電極GL1と複数の第1グループ電極GM1とを配列した場合、複数の第1グループ電極GL1と複数の第1グループ電極GM1とをランダムに接続する場合と比較して、複数の配線経路WP2のそれぞれが、互いに立体交差し難い。このため、ミラー配列方式を採用することにより、複数の配線経路WP2は高密度で配置可能になる。
ただし、信号伝送経路の数が増加すると、ミラー配列方式で設けられた配線経路WP2のみで、全ての信号伝送経路を接続することが困難になる。例えば、図7に示す複数の第1グループ電極GL1および複数の第1グループ電極GM1を見て判るように、側面30s1、30s2から遠い位置にある第1グループ電極GL1、GM1に接続される配線経路WP2は、相対的に側面30s1、30s2に近い位置にある第1グループ電極GL1、GM1の間を通るように設けられる。
例えば、複数の第1グループ電極GL1のうち、第4列目の電極PL4に接続される配線経路WP2は、電極PL4より側面30s1側に配置されている複数の電極PL3の間、複数の電極PL2の間、および複数の電極PL1の間を通るように設けられている。また、複数の第1グループ電極GM1のうち、第4列目の電極PM4に接続される配線経路WP2は、電極PM4より側面30s2側に配置されている複数の電極PM3の間、複数の電極PM2の間、および複数の電極PM1の間を通るように設けられている。
このため、配線経路WP2の数が増加すれば、配線経路数の増加に応じて電極間の離間距離を大きくする必要が生じる。この結果、単位面積当たりに配置可能な電極の数が低下するので、複数の配線経路WP2の配置密度が低下することになる。すなわち、全ての信号伝送経路をミラー配列方式で設けられた配線経路WP2のみで接続するには、信号伝送経路の数に限界がある。
そこで、必要な信号伝送経路の数が、配線経路WP2の数の限界を超えるような場合には、複数の信号伝送経路のうちの一部は、メモリチップ30Aとロジックチップ30Bとを直線的に接続する経路から迂回させた、迂回配線経路で接続する必要がある。図6および図7に示す例では、複数の第2グループ電極GL2と複数の第2グループ電極GM2とを電気的に接続する複数の配線経路WP1が、迂回配線経路に相当する。
図6に示すように、インタポーザ20Aが有する複数の配線経路WP1のそれぞれは、配線(信号配線)22A、配線(信号配線)22Cおよび配線(信号配線)22Dを含んでいる。複数の配線経路WP1を構成する複数の配線22Aのそれぞれは、ロジックチップ30Bと厚さ方向に重なる位置に一方の端部を有し、メモリチップ30Aから遠ざかる方向に向かって延びる。また、複数の配線経路WP1を構成する複数の配線22Cのそれぞれは、メモリチップ30Aと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ30Bから遠ざかる方向に向かって延びる。また、複数の配線経路WP1を構成する複数の配線22Dのそれぞれは、複数の配線22Aが形成される配線層M1、M2、M3、M4および複数の配線22Cが形成される配線層M1、M2、M3、M4とは異なる配線層M5、M6、M7、M8に形成され、複数の配線22Aと複数の配線22Cとをそれぞれ電気的に接続する。
複数の配線経路WP1のような迂回配線経路は、図6に示す複数の配線経路WP2が配置された部分を迂回するように配置される。このため、迂回配線経路の数を増やしても、複数の配線経路WP2のレイアウトは阻害されない。したがって、複数の配線経路WP2に加えて複数の配線経路WP1を設けることにより、インタポーザ20Aが備える信号伝送経路の数を増加させることができる。
なお、本実施の形態に対する変形例として、複数の配線経路WP1を構成する複数の配線22Dのそれぞれが、配線層M1、M2、M3、M4のうちの少なくとも一つ以上の配線層に形成されていても良い。ただし、その場合、配線経路WP2が配置された部分を迂回するための迂回経路距離が長くなる。したがって、迂回配線経路の経路距離を短くする観点からは、本実施の形態のように、複数の配線経路WP1を構成する複数の配線22Dのそれぞれが、複数の配線22A、複数の配線22B、および複数の配線22Cがそれぞれ形成されている配線層M1、M2、M3、M4とは異なる配線層M5、M6、M7、M8に形成されていることが好ましい。
ここで、本願発明者は、信号伝送経路をさらに増加させるため、複数の配線経路WP1の数を増加させる方法について検討を行った。図27は、図6に対する検討例を示す説明図である。図27に示すインタポーザ20Hでは、複数の配線経路WP1のそれぞれが、上記したミラー配列方式で接続されている点で、図6に示すインタポーザ20Aとは相違する。
まず、本願発明者は、図27に示すインタポーザ20Hのように、迂回配線経路である複数の配線経路WP1の配置密度を向上させるため、複数の配線経路WP1に接続される複数の第2グループ電極GL2および複数の第2グループ電極GM2のそれぞれを、上記したミラー配列方式により接続する方法について検討した。インタポーザ20Hの場合、全ての信号伝送経路をミラー配列方式で接続しているので、配線経路WP1および配線経路WP2の配置密度を向上させることができる。
ところが、本願発明者が検討した所、迂回配線経路である配線経路WP1において、ミラー配列方式を採用すると、信号伝送の信頼性の観点で以下の課題があることが判った。すなわち、上記したミラー配列方式の場合、図27に示すように、側面30s1および側面30s2に近い位置に設けられた電極から順に接続する。このため、複数の配線経路の経路距離は一定にならない。例えば図27に示す例では、側面30s1に最も近い電極PL5と側面30s2に最も近い電極PM5を接続する配線経路WP1と、側面30s1から最も遠い電極PL8と側面30s2から最も遠い電極PM8を接続する配線経路WP1とでは、配線経路距離が大きく異なる。このようなミラー配列方式を採用した時の配線経路距離の差は、複数の配線経路WP2においても発生する。しかし、配線経路WP2では、元々の経路距離が短いので、経路距離の差が大きくなり難い。
しかし、迂回配線経路である配線経路WP1は、配線経路WP2と比較して元々の配線経路距離が長いので、配線経路距離の差が大きく成り易い。また、図27に示すように、配線経路WP1の経路中にスルーホール配線24が含まれる場合、スルーホール配線24の配置ピッチに合わせるため、迂回距離が長くなる。この結果、配線経路距離の差は、さらに大きく成り易い。
そして、複数の信号伝送経路において、配線経路距離の差が大きくなると、信号伝送経路毎の伝送遅延誤差が大きくなる。デジタル信号の高速伝送経路の評価指標であるEYEパターン(EYEダイアグラムとも呼ばれる)では、信号伝送経路の伝送遅延誤差が大きくなることにより、EYE開口(Eye aperture)の幅が狭くなる。配線経路WP2のように、元々の配線経路距離が短い場合には、信号波形の減衰が少ないので、信号波形は急峻に立ち上がるため、元々のEYE開口が広い。その結果、伝搬遅延誤差によりEYE開口の幅が狭くなっても、伝送信頼性に与える影響は小さい。しかし、配線経路WP1のように、元々の配線経路距離が長い場合には、信号波形の減衰が大きいので、信号波形は、なだらかに立ち上がる。そのため、元々のEYE開口が狭い。更に、伝搬遅延誤差によりEYE開口の幅が狭くなると、伝送信頼性に与える影響が大きい。言い換えれば、伝搬遅延誤差によりEYE開口の幅が狭くなると、送信頼性低下の原因になり得る。
そこで、本願発明者は、配線経路距離が相対的に長い、複数の配線経路WP1について、配線経路距離の差を小さくする技術について、検討し、図6〜図8に示す構成を見出した。
すなわち、本実施の形態のインタポーザ20Aが有する複数の配線経路WP1は、上記したミラー配列方式にはなっていない。インタポーザ20Aが有する複数の配線経路WP1は、互いに接続される複数の第2グループ電極GM2と複数の第2グループ電極GL2とが、一つの方向DL1に沿って、同じ順序で配列されている。
詳しくは、ロジックチップ30Bの複数の第2グループ電極GL2は、平面視において、側面30s1に近い側から遠い側に向かう方向DL1に沿って配列される、電極(第1電極)PL5、電極(第2電極)PL6、電極PL7、および電極(第3電極)PL8を含んでいる。図6および図7に示す例では、電極PL5は、最も側面30s1に近い、第1列目に配置されている。また、電極PL8は、最も側面30s1から遠い、第4列目に配置されている。
また、メモリチップ30Aの複数の第2グループ電極GM2は、平面視において、側面30s2から遠い側から近い側に向かう方向DL1に沿って配列される、電極(第4電極)PM5、電極(第5電極)PM6、電極PM7、および電極(第6電極)PM8を含んでいる。言い換えれば、メモリチップ30Aの複数の第2グループ電極GM2は、平面視において、側面30s2に近い側から遠い側に向かう方向DL2に沿って配列される、電極(第6電極)PM8、電極PM7、電極(第5電極)PM6、および電極(第4電極)PM5を含んでいる。図6および図7に示す例では、電極PM5は、最も側面30s2から遠い、第4列目に配置されている。また、電極PM8は、最も側面30s2に近い、第1列目に配置されている。
そして、ロジックチップ30Bの電極PL5とメモリチップ30Aの電極PM5とは、配線経路WP1を介して電気的に接続されている。また、ロジックチップ30Bの電極PL6とメモリチップ30Aの電極PM6とは、別の配線経路WP1を介して電気的に接続されている。また、ロジックチップ30Bの電極PL7とメモリチップ30Aの電極PM7とは、別の配線経路WP1を介して電気的に接続されている。また、ロジックチップ30Bの電極PL8とメモリチップ30Aの電極PM8とは、別の配線経路WP1を介して電気的に接続されている。
言い換えれば、複数の第2グループ電極GL2および第2グループ電極GM2は、互いに対向する側面30s1および側面30s2を基準として、側面30s1および側面30s2に近い側から第1列目、第2列目・・・第m列目の順で数えた時に、ロジックチップ30Bの第n列目の第2グループ電極GL2と、メモリチップ30Aの第(m−n)列目の第2グループ電極GM2とがそれぞれ電気的に接続される。このような電極の配列方法の場合、メモリチップ30Aの複数の第2グループ電極GM2の配列順序を、インタポーザ20Aの上面20tに沿って平行移動させると、ロジックチップ30Bの複数の第2グループ電極GL2の配列順序と一致する。したがって、以下、上記のように、互いに接続される複数の第2グループ電極GM2と複数の第2グループ電極GL2とが、一つの方向DL1に沿って、同じ順序で配列されている電極の配列方法および接続方法を、平行移動配列方式と記載する。
本実施の形態のように、迂回配線経路である配線経路WP1において、上記の平行移動配列方式を採用した場合、図6に示すように複数の配線経路WP1同士が経路の途中で互いに立体交差する。複数の配線経路WP1同士を立体交差させる方法の詳細は後述する。このように複数の配線経路WP1同士を立体交差させる場合、図6に示す配線経路WP1と図27に示す配線経路WP1を比較すると明らかなように、複数の配線経路WP1の経路距離の差を低減できる。
例えば図6において、複数の配線22Aのうち、配線長が最も長い配線22Aは、電極PL8に接続され、配線層M1(最上層配線層)で引き回される配線22Aである。また、複数の配線22Cのうち、配線長が最も短い配線22Cは、電極PM8に接続され、配線層M4(コア層21cより上層の配線層のうち、最下層の配線層)で引き回される配線22Cである。一方、図6に示す複数の配線22Aのうち、配線長が最も短い配線22Aは、電極PL5に接続され、配線層M4で引き回される配線22Aである。また、複数の配線22Cのうち、配線長が最も長い配線22Cは、電極PM4に接続され、配線層M1で引き回される配線22Cである。
本実施の形態では、配線長が最も長い配線22Aと配線長が最も短い配線22Cとを接続して配線経路WP1のうちの一つを構成する。また、本実施の形態では、配線長が最も短い配線22Aと配線長が最も長い配線22Cとを接続して配線経路WP1のうちの別の一つを構成する。また、図6および図8に示すように、複数の配線22Dの長さは、同程度(信号伝送の信頼性を考慮して同じと見做せる程度の誤差範囲内)である。このため、本実施の形態によれば、複数の配線経路WP1のそれぞれを構成する、配線22A、配線22C、および配線22Dの総距離の等長化を図ることができる。本願発明者が、約1,000個の信号伝送経路を備える半導体装置に適用した場合について検討した所、複数の配線経路WP1に対して、上記した平行移動配列方式を適用することにより、複数の配線経路WP1の経路距離の差を少なくとも1mm未満には抑制できることが判った。なお、本願発明者の検討によれば、例えば、図27に示すようなミラー配列方式の場合、複数の配線経路WP1の経路距離の差は15mm程度であった。
上記の通り、本実施の形態によれば、迂回配線経路である複数の配線経路WP1に対して、上記した平行移動配列方式を適用することで、複数の配線経路WP1の等長化を図ることができる。このため、信号伝送経路毎の伝送遅延誤差を低減することができる。この結果、配線経路WP2と比較して経路距離が長い配線経路WP1における信号伝送の信頼性を向上させることができる。また、複数の配線経路WP2に加え、複数の配線経路WP1を信号伝送経路として利用できるので、信号伝送経路の数を増加させた場合でも、配線層数の増加を抑制できる。
また、本実施の形態のように、複数の配線経路WP1のそれぞれに、コア層21cを貫通するスルーホール配線24が含まれている場合、スルーホール配線24の配列にも好ましい態様がある。
すなわち、図6〜図8に示すように、複数のスルーホール配線24は、ロジックチップ30Bの側面30s1に近い側から遠い側に向かう方向DL1に沿って配列される、スルーホール配線(第1スルーホール配線)TL5、スルーホール配線(第2スルーホール配線)TL6、スルーホール配線TL7、およびスルーホール配線(第3スルーホール配線)TL8を含む。また、複数のスルーホール配線24は、メモリチップ30Aの側面30s2から遠い側から近い側に向かう方向DL1に沿って配列される、スルーホール配線(第4スルーホール配線)TM5、スルーホール配線(第5スルーホール配線)TM6、スルーホール配線TM7、およびスルーホール配線(第6スルーホール配線)TM8を含む。
そして、ロジックチップ30Bの電極PL5とメモリチップ30Aの電極PM5とは、スルーホール配線TL5およびスルーホール配線TM5を介して電気的に接続されている。また、ロジックチップ30Bの電極PL6とメモリチップ30Aの電極PM6とは、スルーホール配線TL6およびスルーホール配線TM6介して電気的に接続されている。また、ロジックチップ30Bの電極PL7とメモリチップ30Aの電極PM7とは、スルーホール配線TL7およびスルーホール配線TM7を介して電気的に接続されている。また、ロジックチップ30Bの電極PL8とメモリチップ30Aの電極PM8とはスルーホール配線TL8およびスルーホール配線TM8を介して電気的に接続されている。
言い換えれば、複数の第2グループ電極GL2および複数のスルーホール配線24を、側面30s1を基準として、側面30s1に近い側から第1列目、第2列目・・・第m列目の順で数えた時に、ロジックチップ30Bの第n列目の第2グループ電極GL2と、n列目のスルーホール配線24とが電気的に接続される。また、複数のスルーホール配線24を、側面30s2を基準として、側面30s2に近い側から第1列目、第2列目・・・第m列目の順で数えた時に、メモリチップ30Aの第n列目の第2グループ電極GM2と、n列目のスルーホール配線24とが電気的に接続される。そして、ロジックチップ30Bに近いサイドの第n列目のスルーホール配線24と、メモリチップ30Aに近いサイドの第(m−n)列目のスルーホール配線24とがそれぞれ電気的に接続される。
さらに言い換えれば、本実施の形態では、複数の第2グループ電極GL2、第2グループ電極GM2、および複数のスルーホール配線24のそれぞれは、方向DL1に沿って同じ順序で配列されている。
<複数の配線経路の立体交差の詳細>
次に、複数の配線経路WP1を立体交差させる方法について詳細に説明する。本願で言う「配線経路の立体交差」とは、以下の態様で定義できる。まず、任意に定めた第1の配線層において、複数の第1の配線のそれぞれを介して引き回された複数の第1の配線経路(信号伝送経路)と、上記第1の配線層とは異なる第2の配線層において、複数の第2の配線のそれぞれを介して引き回された複数の第2の配線経路(信号伝送経路)と、を有するインタポーザを考える。上記第2の配線層には、上記複数の第1の配線経路に接続される複数の第1の層間導電路が配置されている。また、上記第1の配線層には、上記複数の第2の配線経路に接続される複数の第2の層間導電路が配置されている。
ここで、上記第1の配線層において、上記複数の第1の配線の間に上記複数の第2の層間導電路のうちの一部または全部が配置されている時、第1の配線経路と、第2の配線経路とは、第1の配線層において立体交差している状態である。また、上記第1の配線層において、上記複数の第2の層間導電路の間に上記複数の第1の配線のうちの一部または全部が配置されている時、第1の配線経路と、第2の配線経路とは、第1の配線層において立体交差している状態である。また、上記第2の配線層において、上記複数の第2の配線の間に上記複数の第1の層間導電路のうちの一部または全部が配置されている時、第1の配線経路と、第2の配線経路とは、第2の配線層において立体交差している状態である。また、上記第2の配線層において、上記複数の第1の層間導電路の間に上記複数の第2の配線のうちの一部または全部が配置されている時、第1の配線経路と、第2の配線経路とは、第2の配線層において立体交差している状態である。
また、上記した「引き回される」とは、積層された複数の配線層の内の一つの配線層において、当該配線層の一つ上層の配線層に接続される上層接続用層間導電路と、当該配線層の一つ下層の配線層に接続され、上層接続用層間導電路とは異なる位置に配置された下層接続用層間導電路と、が配線を介して接続された状態を言う。
上記した「配線経路の立体交差」の定義は、以下のように表現することもできる。すなわち、「配線経路の立体交差」は、「一つの配線層において、ある配線経路を構成する配線が、他の配線層で引き回された他の複数の配線経路を構成する複数のビア配線の間に配置された状態」を指す。また、「配線経路の立体交差」は、「一つの配線層において、その配線層で引き回されている複数の配線経路を構成する複数の配線の間に、他の配線層で引き回された他の配線経路を構成するビア配線が配置された状態」を指す。
上記した定義によれば、例えば、異なる配線層に設けられた複数の配線が、平面視に置いて互いに交わっている場合は、上記した「配線経路の立体交差」には含まれない。以下、配線経路の立体交差の具体例と、立体交差する部分での好ましい態様について、図面を用いて詳細に説明する。
上記した<半導体チップ間を電気的に接続する伝送経路の詳細>のセクションでは、発明の技術思想を判り易くするため、図6に示すように、第1グループ電極GL1、第2グループ電極GL2、第1グループ電極GM1、および第2グループ電極GM2がそれぞれ4列ずつ設けられた場合の実施態様を説明した。本セクションでは、上記した「配線経路の立体交差」について説明するため、図10に示すように、第1グループ電極GL1、第2グループ電極GL2、第1グループ電極GM1、および第2グループ電極GM2がそれぞれ二つのグループに分類されたインタポーザ20Bを用いて説明する。ただし、以下で説明するインタポーザ20A(図6参照)とインタポーザ20Bとの相違点を除き、インタポーザ20Bはインタポーザ20Aと同様な構造になっている。このため、重複する説明は省略するが、以下で説明する相違点を除き、インタポーザ20Bを上記したインタポーザ20Aと置き換えることができる。
図9は、図5〜図8に示す半導体装置に対する変形例である半導体装置の要部を模式的に示す断面図である。また、図10〜図17は、図9に示すインタポーザが備える信号伝送経路のレイアウト例を模式的に示す説明図である。詳しくは、図10は、図9に示すチップ搭載面側に位置する第1層目の配線層M1を示し、図11は第1層目の直下の第2層目の配線層M2を示し、図12は、第2層目の直下の第3層目の配線層M3を示し、図13は、第3層目の直下の第4層目の配線層M4を示している。また、図14は、第4層目の直下の第5層目の配線層M5、図15は、第5層目の反対側に位置する第6層目の配線層M6を示している。図9に示すインタポーザ20Bは、配線層M5と配線層M6の間にコア層21cが設けられ、配線層M5と配線層M6は複数のスルーホール配線24を介して接続されている。また、図16は、第6層目の直下の第7層目の配線層M7、図17は、第7層目の直下の第8層目の配線層M8を示している。
なお、半導体チップ30の間を電気的に接続する信号伝送経路は、主として図9に示す配線層M1〜配線層M8までに形成されているので、図9に示す配線層M9および配線層M10の平面図は、図示を省略する。図9に示す配線層M9には、図4を用いて説明した複数の配線経路のうち、主に、電源電位を供給する電源線VD1、VD2、VD3、基準電位を供給する基準電位線VS1、VS2、あるいは、ロジックチップ30Bと外部機器40との間で信号を伝送する信号線SIGが形成されている。また、図9に示す配線層M10には、図5に示す配線基板10に接続される複数の下面端子26が形成されている。
また、図9に示す半導体装置PKG2が有するインタポーザ20Bは、図5に示すインタポーザ20Aと同様に、配線基板10上に搭載されている。しかし、上記したように、半導体チップ30の間を電気的に接続する信号伝送経路は、主として図9に示す配線層M1〜配線層M8までに形成されているので、図9では図示を省略する。配線基板10には、図4を用いて説明した複数の配線経路のうち、主に、電源電位を供給する電源線VD1、VD2、VD3、基準電位を供給する基準電位線VS1、VS2、あるいは、ロジックチップ30Bと外部機器40との間で信号を伝送する信号線SIGが形成されている。
また、図9に示すように、インタポーザ20Bの第1層目の配線層M1には、複数の上面端子25が形成されており、半導体チップ30の複数の電極33は、複数の上面端子25のそれぞれと対向する位置に配置されている。しかし、図10および図11では、複数の電極33と複数の配線経路との平面的な位置関係を示すため、複数の電極33の位置を実線(複数の第1グループ電極GM1、GL1は点線)で示している。また、図12〜図17では、見易さのため、図10や図11との平面的な位置関係を理解し易くするため、図10および図11と同様に電極の種類を示す符号を示している。
また、図9に示すインタポーザ20Bの上面全体と、各配線経路の詳細を一図で示すことは困難である。そこで、図10〜図17では、インタポーザ20Bのうち、図9に示すメモリチップ30Aの搭載領域周辺の一部の領域20Mを紙面の上段に示し、図9に示すロジックチップ30Bの搭載領域周辺の一部の領域20Lを紙面の下段に示している。したがって、図10〜図17に両矢印を付して模式的に示すように、ロジックチップ30B(図10参照)の側面30s1とメモリチップ30A(図10参照)の側面30s2は互いに対向している。
また、図10〜図17に示す配線経路には、図4を用いて説明した複数の配線経路のうち、電源電位を供給する電源線VD1、VD2、VD3、基準電位を供給する基準電位線VS1、VS2が含まれる。このため図10〜図17では、信号伝送経路と電力供給経路とを識別するため、電源電位の供給経路と基準電位の供給経路に模様を付している。図10および図11では、電源電位を供給する電源線VD1、VD2、VD3および基準電位を供給する基準電位線VS1、VS2に対して、互いに異なるハッチングを付している。また、図11では、電源電位を供給するおよび基準電位を供給する電極33に対して、互いに異なるハッチングを付している。また、図12、図13、図16、および図17では、電源電位を供給するビア配線および基準電位を供給するビア配線は、塗りつぶされている。また、図14および図15では、電源電位を供給するスルーホール配線24および基準電位を供給するスルーホール配線に対して、互いに異なるハッチングを付している。
図10に示すインタポーザ20Bは、図7に示すインタポーザ20Aよりも多列で電極33(図9参照)が配列されている。ロジックチップ30Bの複数の第1グループ電極GL1は、ロジックチップ30Bの側面30s1に近い側から遠い側に向かう方向DL1に沿って順に配列される電極IL1、IL2、IL3、IL4、IL5、IL6、IL7、および電極IL8を有する。また、ロジックチップ30Bの複数の第2グループ電極GL2は、ロジックチップ30Bの側面30s1に近い側から遠い側に向かう方向DL1に沿って順に配列される電極OL1、OL2、OL3、OL4、OL5、OL6、OL7、および電極OL8を有する。また、メモリチップ30Aの複数の第1グループ電極GM1は、メモリチップ30Aの側面30s2に近い側から遠い側に向かう方向DL2に沿って順に配列される電極IM1、IM2、IM3、IM4、IM5、IM6、IM7、および電極IM8を有する。また、メモリチップ30Aの複数の第2グループ電極GM2は、メモリチップ30Aの側面30s2に近い側から遠い側に向かう方向DL2と逆方向である方向DL1に沿って順に配列される電極OM1、OM2、OM3、OM4、OM5、OM6、OM7、および電極OM8を有する。
また、図9〜図17に示すインタポーザ20Bを用いて説明する例では、上記した「配線経路の立体交差」について説明するため、引き回される配線層の違いに応じて、図5〜図8で説明した配線経路WP1および配線経路WP2を、それぞれ二つのグループに分類している。
すなわち、図12または図13に示すように、複数の配線経路WP1は、領域20Lの配線層M3(図12参照)に形成された複数の配線(信号配線)22A1を介して引き回される配線経路(信号配線経路)WP3と、領域20Lの配線層M4(図13参照)に形成された複数の配線(信号配線)22A2を介して引き回される配線経路(信号配線経路)WP4と、を含んでいる。
また、図12または図13に示すように、複数の配線経路WP2は、領域20Lの配線層M3(図12参照)に形成された複数の配線(信号配線)22B1を介して引き回される配線経路(信号配線経路)WP5と、領域20Lの配線層M4(図13参照)に形成された複数の配線(信号配線)22B2を介して引き回される配線経路(信号配線経路)WP6と、を含んでいる。
図12〜図17では、線の形状で上記した配線経路の種類を区別している。すなわち、配線経路WP3の一部を構成する配線22A1(図12参照)、配線22C2(図13参照)、および配線22D1(図16参照)は実線で示している。また、配線経路WP4の一部を構成する配線(信号配線)22C1(図12参照)、配線22A2(図13参照)、および配線(信号配線)22D2(図17参照)は一点鎖線で示している。また、配線経路WP5の一部を構成する配線22B1(図12参照)は点線で示している。また、配線経路WP6の一部を構成する配線22B2(図13参照)は配線22B1よりも長さの長い点線で示している。
また、図9に示す複数のビア配線23も、上記と同様に、接続される配線経路に応じて分類される。すなわち、複数のビア配線23(図9参照)は、図12〜図17に示すように、配線経路WP3の一部を構成するビア配線23Aと、配線経路WP4の一部を構成するビア配線23Bと、配線経路WP5の一部を構成するビア配線23Cと、配線経路WP6の一部を構成するビア配線23Dと、を含んでいる。
また、図10に示すロジックチップ30Bおよびメモリチップ30Aがそれぞれ有する複数の信号伝送用の電極33(図9参照)は、接続される配線経路に応じて以下のように分類される。
すなわち、ロジックチップ30Bの複数の第1グループ電極GL1およびメモリチップ30Aの複数の第1グループ電極GM1は、図12に示す配線経路WP5を介して接続される電極群GR3と、図12および図13に示す配線経路WP6を介して接続される電極群GR4と、を含んでいる。ロジックチップ30Bの電極群GR3には、電極IL1、IL2、IL3、および電極IL4が含まれる。また、メモリチップ30Aの電極群GR3には、電極IM1、IM2、IM3、および電極IM4が含まれ、これらのそれぞれが配線経路WP5を介して電極IL1、IL2、IL3、および電極IL4のそれぞれに接続されている。
また、ロジックチップ30Bの電極群GR4には、電極IL5、IL6、IL7、および電極IL8が含まれる。また、メモリチップ30Aの電極群GR4には、電極IM5、IM6、IM7、および電極IM8が含まれ、これらのそれぞれが配線経路WP6を介して電極IL5、IL6、IL7、および電極IL8のそれぞれに接続されている。
また、ロジックチップ30Bの複数の第2グループ電極GL2およびメモリチップ30Aの複数の第2グループ電極GM2は、図12〜図16に示す配線経路WP3を介して接続される電極群GR1と、図12〜図17に示す配線経路WP4を介して接続される電極群GR2と、を含んでいる。ロジックチップ30Bの電極群GR1には、電極OL5、OL6、OL7、および電極OL8が含まれる。また、メモリチップ30Aの電極群GR1には、電極OM5、OM6、OM7、および電極OM8が含まれ、これらのそれぞれが配線経路WP3を介して電極OL5、OL6、OL7、および電極OL8のそれぞれに接続されている。また、ロジックチップ30Bの電極群GR2には、電極OL1、OL2、OL3、および電極OL4が含まれる。また、メモリチップ30Aの電極群GR2には、電極OM1、OM2、OM3、および電極OM4が含まれ、これらのそれぞれが配線経路WP4を介して電極OL1、OL2、OL3、および電極OL4のそれぞれに接続されている。
以下、図9〜図17に示すインタポーザ20Bの接続方式について説明する。まず、図10に示すロジックチップ30Bの複数の第1グループ電極GL1およびメモリチップ30Aの複数の第1グループ電極GM1のうち、相対的に側面30s1および側面30s2に近い位置に設けられた電極群GR3を接続する配線経路WP5(図12参照)は、図12に示す配線層M3に形成された配線22B1を介して引き回される。配線22B1は、ロジックチップ30B(図10参照)と厚さ方向に重なる位置に一方の端部(ビア配線23C)を有し、メモリチップ30A(図10参照)に向かって延びる。また、配線22B1の他方の端部(ビア配線23C)は、メモリチップ30Aと厚さ方向に重なる位置に存在する。図10に示す配線層M1から図12に示す配線層M3までは、厚さ方向に互いに重なるように積層された、ビア配線23C(図12参照)を介して接続されている。また、図12に示す配線層M3よりも下層の配線層には、配線経路WP5は形成されていない。すなわち、電極群GR3を構成する複数の電極間を電気的に接続する配線経路WP5は、主に、配線層M3で引き回される。
また、図10に示すロジックチップ30Bの複数の第1グループ電極GL1およびメモリチップ30Aの複数の第1グループ電極GM1のうち、電極群GR3と比較して側面30s1および側面30s2から遠い位置に設けられた電極群GR4を接続する配線経路WP6(図13参照)は、図13に示す配線層M4に形成された配線22B2を介して引き回される。配線22B2は、ロジックチップ30B(図10参照)と厚さ方向に重なる位置に一方の端部(ビア配線23D)を有し、メモリチップ30A(図10参照)に向かって延びる。また、配線22B2の他方の端部(ビア配線23D)は、メモリチップ30Aと厚さ方向に重なる位置に存在する。図10に示す配線層M1から図13に示す配線層M4までは、厚さ方向に互いに重なるように積層された、ビア配線23D(図12および図13参照)を介して接続されている。また、図13に示す配線層M4よりも下層の配線層には、配線経路WP6は形成されていない。すなわち、電極群GR4を構成する複数の電極間を電気的に接続する配線経路WP6は、主に、配線層M4で引き回される。
つまり、図10〜図17に示す例では、ロジックチップ30Bの複数の第1グループ電極GL1とメモリチップ30Aの複数の第1グループ電極GM1のそれぞれは、上記したミラー配列方式で接続されている。このため、図10に示す配線層M1〜図13に示す配線層M4までの各層において、複数の配線経路WP5と複数の配線経路WP6とは互いに交わらない。
次に、図10に示すロジックチップ30Bの複数の第2グループ電極GL2およびメモリチップ30Aの複数の第2グループ電極GM2のうち、電極群GR1を接続する配線経路WP3(図12参照)は、図12に示す配線層M3に形成された配線22A1、図16に示す配線層M7に形成された配線22D1、および図13に示す配線層M4に形成された配線(信号配線)22C2を介して引き回される。配線22A1は、ロジックチップ30B(図10参照)と厚さ方向に重なる位置に一方の端部(ビア配線23A)を有し、メモリチップ30A(図10参照)から離れる方向に向かって延びる。また、配線22C2は、メモリチップ30Aと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ30B(図10参照)から離れる方向に向かって延びる。
また、図10に示す配線層M1から図12に示す配線層M3の配線22A1の上記一方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線23A(図12参照)を介して接続されている。また、図12に示す配線22A1の上記他方の端部から図16に示す配線層M7までは、厚さ方向に互いに重なるように積層された、ビア配線23A(図12、図13および図16参照)、およびスルーホール配線24(図14および図15参照)を介して接続されている。また、図16に示すビア配線23Aは、配線22D1の一方の端部になっている。
また、図16に示す配線層M7に形成されている配線22D1は、上記一方の端部(ビア配線23A)から他方の端部(ビア配線23A)に向かって、側面30s1および側面30s2を順に跨ぐように延びる。このため、配線22D1は、少なくとも、ロジックチップ30B(図10参照)と厚さ方向に重なる部分と、メモリチップ30A(図10参照)と厚さ方向に重なる部分と、ロジックチップ30Bおよびメモリチップ30Aと厚さ方向に重ならない部分と、を有している。
また、図10に示す配線層M1から図13に示す配線層M4の配線22C2の上記一方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線23A(図12および図13参照)を介して接続されている。また、図13に示す配線22C2の上記一方の端部から図16に示す配線層M7の配線22D1の上記他方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線23A(図13および図16参照)、およびスルーホール配線24(図14および図15参照)を介して接続されている。
また、図10に示すロジックチップ30Bの複数の第2グループ電極GL2およびメモリチップ30Aの複数の第2グループ電極GM2のうち、電極群GR2を接続する配線経路WP4(図12参照)は、図12に示す配線層M3に形成された配線22C1、図17に示す配線層M8に形成された配線(信号配線)22D2、および図13に示す配線層M4に形成された配線22A2を介して引き回される。配線22A2は、ロジックチップ30B(図10参照)と厚さ方向に重なる位置に一方の端部(ビア配線23A)を有し、メモリチップ30A(図10参照)から離れる方向に向かって延びる。また、配線22C1は、メモリチップ30Aと厚さ方向に重なる位置に一方の端部を有し、ロジックチップ30B(図10参照)から離れる方向に向かって延びる。
また、図10に示す配線層M1から図13に示す配線層M4の配線22A2の上記他方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線23B(図12参照)を介して接続されている。また、図13に示す配線22A2の他方の端部から図17に示す配線層M8までは、厚さ方向に互いに重なるように積層された、ビア配線23B(図12、図13、図16および図17参照)、およびスルーホール配線24(図14および図15参照)を介して接続されている。また、図17に示すビア配線23Bは、配線22D2の一方の端部になっている。
また、図17に示す配線層M8に形成されている配線22D2は、上記一方の端部(ビア配線23B)から他方の端部(ビア配線23B)に向かって、側面30s1および側面30s2を順に跨ぐように延びる。このため、配線22D2は、少なくとも、ロジックチップ30B(図10参照)と厚さ方向に重なる部分と、メモリチップ30A(図10参照)と厚さ方向に重なる部分と、ロジックチップ30Bおよびメモリチップ30Aと厚さ方向に重ならない部分と、を有している。
また、図10に示す配線層M1から図12に示す配線層M3の配線22C1の上記一方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線23B(図12参照)を介して接続されている。また、図12に示す配線22C1の上記一方の端部から図17に示す配線層M8の配線22D2の上記他方の端部までは、厚さ方向に互いに重なるように積層された、ビア配線23B(図12、図13、図16および図17参照)、およびスルーホール配線24(図14および図15参照)を介して接続されている。
上記の通り、電極群GR1を構成する複数の電極間を電気的に接続する配線経路WP3は、主に、配線層M3、M7および配線層M4で引き回される。また、電極群GR2を構成する複数の電極間を電気的に接続する配線経路WP4は、主に、配線層M4、M8および配線層M3で引き回される。また、電極群GR1と電極群GR2とは、上記した平行移動配列方式で接続されている。このため、インタポーザ20Bのどこかで、配線経路WP3と配線経路WP4とが立体交差する。本実施の形態の例では、図16に二点鎖線で囲んで示す配線層M7のA部において、配線経路WP3と配線経路WP4とが立体交差する。
詳しくは、図16のA部の拡大平面図である図18に示すように、配線層M7において、配線経路WP3の一部である複数の配線22D1の間に、配線経路WP4の一部であるビア配線23Bが配置されている。あるいは、配線経路WP4の一部であるビア配線23Bの間に、配線経路WP3の一部である複数の配線22D1が配置されている。インタポーザ20Bでは、配線経路が立体交差する部分をできる限り低減するように形成しているので、図16に示すA部以外の部分では、配線経路が立体交差する部分は存在しない。
そして、異なる配線経路が立体交差する部分では、他の部分と比較して配線経路の配置密度が高くなるので、配線経路同士の接触を回避する必要がある。しかし、配線経路同士の接触を回避するために、配線22D1の迂回距離が長くなると、信号伝送距離の増加の原因になる。
そこで、本実施の形態では、図18に示すように、複数の配線経路WP3と複数の配線経路WP4とが互いに立体交差する部分において、複数の配線22D1の延在方向に沿って複数のビア配線23Bが並ぶように配列されている。図18に示す例では、複数のビア配線23Bは、方向DL1に沿って隣り合って延びる二本の配線22D1の間に、一列で配置されている。また、図18に示す例では、複数のビア配線23Bを単に一列で並べるのみではスペースが不足するので、複数本の配線22D1と一列に配置された複数個のビア配線23Bとが交互に並んでいる。
このように、複数の配線22D1の延在方向に沿って複数のビア配線23Bが並んでいる場合、複数の配線22D1のそれぞれが直線的に延びるように配置できる。この結果、複数の配線経路WP3と複数の配線経路WP4とが立体交差する部分において、信号伝送経路距離が長くなることを抑制できる。
なお、本実施の形態では、図16に示す領域20Lの一部分において配線経路WP3と配線経路WP4とが立体交差する実施態様を例示的に説明した。しかし、例えば、図16に示す領域20Mの一部分において配線経路WP3と配線経路WP4とが立体交差していても良い。
ただし、複数の配線経路同士を立体交差させる部分での迂回距離を低減するためには、配線の配置スペースにある程度の余裕があることが好ましい。したがって、少なくとも、図12および図13に示す配線経路WP3が形成された配線層M3(図12参照)および配線層M4(図13参照)では、配線経路WP3と配線経路WP4とを立体交差させない方が良い。また、本実施の形態のように、複数のスルーホール配線24(図9参照)を備えるコア層21c(図9参照)よりも下層(図9に示す下面20b側)であれば、コア層21cの上層(図9に示す上面20t側)よりも配線スペースの余裕がある。したがって、本実施の形態のように、コア層21cよりも下層の配線層M7(図16参照)で立体交差させることが特に好ましい。
また、本実施の形態では、図12および図13に示すように、メモリチップ30A(図10参照)およびロジックチップ30B(図10参照)と厚さ方向に重なる領域では、複数のビア配線23のそれぞれは、ジグザグに(千鳥格子状に)配列されている。千鳥格子状に配置される複数の電極33(図10参照)と重なる位置にビア配線23を設けることで、配線層M3(図12参照)や配線層M4(図13参照)に接続するまでの配線経路距離を短くすることができる。一方、メモリチップ30Aおよびロジックチップ30Bと厚さ方向に重ならない領域では、図12、図13、図16、および図17に示すように、複数のビア配線23は、複数の配線の延在方向に沿って並んでいる。このメモリチップ30Aおよびロジックチップ30Bと厚さ方向に重ならない領域は、配線経路WP1の一部分が配置されている領域である。
つまり、本実施の形態では、配線経路WP1一部分が設けられた領域において、複数のビア配線23は、複数の配線の延在方向に沿って並んでいる。詳しくは、配線経路WP1のうち、図12に示す複数の配線22A1の一部分、複数の配線22C1の一部分、図13に示す複数の配線22A2の一部分、複数の配線22C2の一部分が設けられた領域において、複数のビア配線23は、複数の配線の延在方向に沿って並んでいる。また、図16に示す複数の配線22D1の全体、および図17に示す複数の配線22D2の全体が設けられた領域において、複数のビア配線23は、複数の配線の延在方向に沿って並んでいる。このため、配線経路WP1を構成する複数の配線を直線的に伸ばすことができるので、複数の配線経路WP1のそれぞれの経路距離を短くできる。
また、上記ビア配線23A、23B、23C、およびビア配線23Dの説明において、複数の配線層に形成されたビア配線23A、23B、23C、23Dが厚さ方向に互いに重なるように積層されていると記載した。しかし、図9に模式的に示すように、下層のビア配線23の中心線上に別のビア配線23の中心線が配置されるようなビア配線23の積層方法の場合、製造工程が煩雑になる。このため、図18に示すように、下層に接続されるビア配線23と上層に接続されるビア配線23とを隣り合って配置し、隣り合うビア配線23間に導体パターンCDPを設けて接続する方法がある。この導体パターンCDPの長さが、上記した引き回し用の配線(例えば図12に示す配線22A1)と同程度に長ければ、信号伝送経路の長さに与える影響を考慮する必要がある。しかし、図18に示すように、互いに隣り合って形成されたビア配線23の間を接続する程度の導体パターンCDPの長さであれば、導体パターンCDPによる信号伝送の特性上の影響は、無視できるほど小さい。
ただし、図9に示すように、下層に接続されるビア配線23の中心線上と、上層に接続されるビア配線23の中心線と、が互いに重なる位置にビア配線23が積層された場合、各配線層におけるビア配線23の専有面積を低減できる。したがって、信号伝送経路の配置密度を向上させる観点からは、図9に示すように、下層のビア配線23の中心線上に別のビア配線23の中心線が配置される構成が好ましい。
また、図18に示すように、本実施の形態では、信号伝送経路の一部分を構成する複数のビア配線23Bは、基準電位供給経路(図18に示す基準電位線VS1、VS2)の一部分を構成するビア配線23の間に配置されている。詳しくは、複数のビア配線23Bと、複数の基準電位供給用のビア配線23とは配線22D1の延在方向に沿って交互に配置されている。また、図12〜図17のそれぞれを見て判るように、複数の配線層のそれぞれにおいて、配線経路WP1の一部分を構成するビア配線23Aおよびビア配線23Bは、メモリチップ30A(図10参照)およびロジックチップ30B(図10参照)のうちの少なくとも一方に基準電位を供給する複数のビア配線23の間に配置されている。詳しくは、配線経路WP1の一部分を構成するビア配線23Aおよびビア配線23Bと、複数の基準電位供給用のビア配線23とは配線22D1の延在方向に沿って交互に配置されている。
このように、信号伝送経路用のビア配線23A、23Bを基準電位供給用のビア配線23の間に配置すると、基準電位供給用のビア配線23を信号のリターンパスとして使用する時に、信号伝送経路とリターンパス経路の距離が近くなる。このため、信号伝送経路に対するノイズ影響を低減することができる。また、信号伝送経路用のビア配線23A、23Bを基準電位供給用のビア配線23の間に配置すると、信号伝送経路の隣に、シールド線を配置し易くなる。
また、図14および図15と、図10とを比較して判るように、平面視において、複数のスルーホール配線24のうちの一部は、複数の第2グループ電極GL2(図10参照)および複数の第2グループ電極GM2(図10参照)のうちの一部と重なっている。上記したように、本実施の形態では、ロジックチップ30Bの複数の第2グループ電極GL2およびメモリチップ30Aの複数の第2グループ電極GM2は、図12〜図16に示す配線経路WP3を介して接続される電極群GR1と、図12〜図17に示す配線経路WP4を介して接続される電極群GR2と、を含んでいる。
このため、上記の通り、平面視において、複数のスルーホール配線24のうちの一部は、複数の第2グループ電極GL2および複数の第2グループ電極GM2のうちの一部と重なっていても、複数の配線経路の接触を回避することができる。
そして、複数のスルーホール配線24のうちの一部が、複数の第2グループ電極GL2および複数の第2グループ電極GM2のうちの一部と重なっている場合、インタポーザ20Bの上面の面積を小さくすることができる。すなわち、半導体装置PKG1の小型化が可能になる。
また、本実施の形態において、配線経路WP1を構成する配線のうち、最も長い配線は、図16に示す配線22D1および図17に示す配線22D2である。このため、配線経路WP1の等長化を検討する際には、特に、図16に示す複数の配線22D1および図17に示す複数の配線22D2のそれぞれの長さを等長化することが好ましい。
そこで、本実施の形態では、図16、図17および図19に示すように、複数の配線22D1および複数の配線22D2のそれぞれがビア配線23に接続される方向を工夫して、複数の配線22D1および複数の配線22D2の等長化を図っている。図19は、図16および図17に示す信号伝送用の配線のレイアウトを模式的に示す拡大平面図である。
図16および図17に示すように配線層M7(図16参照)および配線層M8(図17参照)では、複数の配線22D1および複数の配線22D2に接続される複数のビア配線23は、配線の延在方向である方向DL1(または方向DL2)に沿って並ぶように配置されている。このため、複数の配線22D1および複数の配線22D2の全体が直線で構成されている場合、複数の配線経路が互いに接触してしまう。したがって、複数の配線経路の接触を回避するため、複数の配線22D1および複数の配線22D2のそれぞれは、少なくともビア配線23に接続される直前に部分には屈曲する部分(言い換えれば、迂回する部分)を有している必要がある。
ここで、ビア配線23に接続される方向をランダムに規定した場合、複数の配線22D1および複数の配線22D2のそれぞれの迂回経路が複雑になり、長さにバラつきが生じる可能性がある。
そこで、本実施の形態では、図19に模式的に示すように、複数の配線22D1および複数の配線22D2のそれぞれが、ビア配線23に接続される方向を以下のように構成している。すなわち、
配線層M7は、複数の配線22D1の一方の端部が接続される複数のビア配線(端部ビア配線)23d1、および複数の配線22D1の他方の端部が接続される複数のビア配線(端部ビア配線)23d2を有している。また、配線層M8は、複数の配線22D2の一方の端部が接続される複数のビア配線(端部ビア配線)23d3、および複数の配線22D2の他方の端部が接続される複数のビア配線(端部ビア配線)23d4を有している。
また、複数のビア配線23d1、複数のビア配線23d2、複数のビア配線23d3、および複数のビア配線23d4のそれぞれは、境界線(仮想線)VL1を介して互いに対向する部分VP1および部分VP2を有している。また、部分VP1および部分VP2は、方向DL1(または方向DL2)に直交する方向DL3および方向DL3の反対の方向DL4のうち、方向DL3に沿って順に並んでいる。
また、複数の配線22D1の一方の端部は、複数のビア配線23d1のそれぞれの部VP1に接続されている。また、複数の配線22D1の他方の端部は、複数のビア配線23d2のそれぞれの部VP2に接続されている。また、複数の配線22D2の一方の端部は、複数のビア配線23d3のそれぞれの部分VP1に接続されている。また、複数の配線22D2の他方の端部は、複数のビア配線23d4のそれぞれの部分VP2に接続されている。
上記のように、複数の配線22D1および複数の配線22D2のそれぞれが、ビア配線23に接続される方向を規定することで、複数の配線22D1および複数の配線22D2のそれぞれの長さを等長化することができる。
例えば、図19に示す例では、複数の配線22D1および複数の配線22D2のそれぞれが、二箇所の屈曲部BP1、BP2を有する。そして、屈曲部BP1からビア配線23までの部分RT1の長さは、屈曲部BP2からビア配線23までの部分RT2の長さよりも長い。しかし、複数の部分RT1の長さおよび複数の部分RT2の長さは等しくなっている。また、複数の配線22D1および複数の配線22D2のそれぞれの、屈曲部BP1から屈曲部BP2までの長さは等しくなっている。したがって、複数の配線22D1および複数の配線22D2のそれぞれの長さは等しくなっている。
<変形例>
本実施の形態では、実施の形態の説明中にも複数の変形例について説明したが、以下では、上記以外の変形例について説明する。なお、以下に説明する図20〜図24に示す変形例では、電源を供給する経路の配置について詳しく説明するため、信号伝送経路の数は、図6に示す半導体装置PKG1よりもさらに減らして示している。
図20は、図4に示す半導体装置に対する変形例である半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。また、図21は、図20に示す回路構成における電源配線および基準電位配線の接続方法の例を模式的に示す説明図である。また、図22は、図21に対する変形例を示す説明図である。また、図23は、図21に示すロジックチップの電極の配列例を示す要部拡大断面図である。また、図24は、図22に示すロジックチップの電極の配列例を示す要部拡大断面図である。
なお、図21〜図24はそれぞれ断面図であるが、見易さのためにハッチングを省略している。ただし、図23および図24に示す電極33については、信号伝送用の電極33と電源電位または基準電位を供給する電極33とで、互いに異なるハッチングを付している。また、図21〜図24では、信号伝送経路と電源電位や基準電位の供給経路を識別し易くするため、信号伝送経路は一点鎖線で示している(ただし、図21および図22に示すスルーホール配線24は除く)。また、図21および図22では、図20に示すロジックチップ30Bと外部機器40との間で信号を伝送する信号線SIGのレイアウトの例を点線で示している。
図4に示す半導体装置PKG1では、電源線VD1、電源線VD2および電源線VD3がそれぞれ独立してインタポーザ20Aに接続される。しかし、図20に示す半導体装置PKG3が有するインタポーザ20Cや半導体装置PKG4が有するインタポーザ20Dには、電源線VD1からロジックチップ30Bにロジックチップ30Bの動作用の電源電位が供給され、電源線VD2からメモリチップ30Aにメモリチップ30Aの動作用の電源電位が供給される。また、ロジックチップ30Bは、信号の電圧レベルを変換する電圧変換回路CVTを有している。電圧変換路CVTでは、メモリチップ30Aとロジックチップ30Bとの間で信号の入出力を行うため、電圧レベルが変換される。また、図20に示す半導体装置PKG3が有するインタポーザ20Cや半導体装置PKG4が有するインタポーザ20Dには、基準電位線VS1から例えば接地電位などの基準電位が供給され、メモリチップ30Aやロジックチップ30Bのそれぞれに供給される。
図21に示す半導体装置PKG3の場合、ロジックチップ30Bおよびメモリチップ30Aが備える電極33の配列が、図6に示す半導体装置PKG1や図9に示す半導体装置PKG2と同様である。すなわち、ロジックチップ30Bの側面30s1側に複数の第1グループ電極GL1および複数の第2グループ電極GL2が集約して配置され、側面30s1から離れた位置に、電源電位を供給する電源電極PVDおよび基準電位電極PVSが設けられている。また、メモリチップ30Aの側面30s2側に複数の第1グループ電極GM1および複数の第2グループ電極GM2が集約して配置され、側面30s2から離れた位置に、電源電位を供給する電源電極PVDおよび基準電位電極PVSが設けられている。
一方、図22に示す半導体装置PKG4の場合、ロジックチップ30Bが備える電極33の配列が、図21に示す半導体装置PKG3の場合と異なる。半導体装置PKG4のロジックチップ30Bが備える複数の電極33は以下のように配列される。半導体装置PKG4のロジックチップ30Bが備える複数の第2グループ電極GL2と複数の第1グループ電極GL1との間には、ロジックチップ30Bに電源電位を供給する電源電極PVDと、ロジックチップ30Bに基準電位を供給する基準電電位電極PVSと、が配置されている。
上記したようにロジックチップ30Bは、メモリチップ30Aの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ30Bは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図23および図24では、一例として演算処理回路や制御回路などの主要な回路を、コア回路(主回路)CORE1として示している。また、図23および図24に示す例では、ロジックチップ30Bは、信号の電圧レベルを、入出力用バッファで使用する電圧レベルと内部回路などで使用する電圧レベルとの間で相互に変換する電圧変換回路CVTを備えている。また、ロジックチップ30Bのコア回路CORE1や電圧変換回路CVTと、ロジックチップ30Bの電極33とは、ロジックチップ30Bの配線層32に形成された複数の配線36を介して接続されている。
ところで、ロジックチップ30Bのコア回路CORE1は、図に示すメモリチップ30Aのコア回路CORE2と比較して、単位面積当たりの消費電力量が大きい。このため、電力の供給量が瞬間的に不足すると、電圧降下などの現象が発生し、回路動作が不安定になる懸念がある。
また、ロジックチップ30Bに形成された複数の配線36のそれぞれの断面積(配線経路の断面積)は、例えば図5に示すインタポーザ20Aの複数の配線22の断面積(配線経路の断面積)より小さい。このため、配線36による伝送距離が長くなると、電圧が低下する場合がある。
ここで、電圧変換回路CVTに供給される電力について着目する。図23に示す例では、電圧変換回路CVTと、電圧変換回路CVTに電源電位を供給するための電源電極PVDとの間には、コア回路CORE1が介在している。このため、コア回路CORE1での電力消費量が急激に上昇すると、電圧変換回路CVTに供給する電圧が不足する懸念がある。
一方、図24に示す例では、電圧変換回路CVTと電圧変換回路CVTに電源電位を供給するための電源電極PVDとの間には、コア回路CORE1が介在していない。このため、コア回路CORE1での電力需要の変化に起因して、電圧変換回路CVTに供給される電圧が低下し難い構造になっている。
また、図24に示す例では、複数の第1グループ電極GL1と複数の第2グループ電極GL2との間に電源電極PVDおよび基準電位電極PVSを設けているので、電源電極PVDおよび基準電位電極PVSから電圧変換回路CVTまでの経路距離が短い。このため、図24に示す例によれば、電圧変換回路CVTまでの経路距離に起因する電圧降下を抑制することができる。
さらに図24に示す例では、複数の第2グループ電極GL2は、複数の電源電極PVDおよび複数の基準電位電極PVSの間に設けられている。このため、コア回路CORE1に電力を供給する経路において、瞬間的に電圧降下が発生する可能性を低減できる。
図22および図24に示す半導体装置PKG4の場合、上記の通り、ロジックチップ30Bの回路動作を安定化させる観点で好ましい。一方、図21および図23に示す半導体装置PKG3の場合、複数の第1グループ電極GL1と複数の第2グループ電極GL2とが互いに隣り合うように配置されているので、図21に示す配線経路WP1の経路距離を短くすることができる。
なお、上記したように、メモリチップ30Aの場合、単位面積当たりの消費電力量がロジックチップ30Bの消費電力量よりも小さい。このため、メモリチップ30Aの回路に電力を供給する経路において、電圧降下が発生する懸念は、ロジックチップ30Bの場合と比較して相対的に小さい。このため図24に示す例では、半導体装置PKG4のメモリチップ30Aが備える電極33の配列は、図21に示す半導体装置PKG3の場合と同様である。すなわち、半導体装置PKG4のメモリチップ30Aが備える複数の第2グループ電極GM2と複数の第1グループ電極GM1とは、互いに隣り合うように配置されている。これにより、図22に示す配線経路WP1の経路距離の増加を抑制することができる。
ただし、メモリチップ30Aの回路に電力を供給する経路において、電圧降下が発生する懸念がある場合には、ロジックチップ30Bと同様に電極33を配列しても良い。すなわち、メモリチップ30Aが備える複数の第2グループ電極GM2と複数の第1グループ電極GM1との間に、メモリチップ30Aに電源電位を供給する電源電極PVDと、メモリチップ30Aに基準電位を供給する基準電電位電極PVSと、が配置されていても良い。
次に、上記した各実施態様に対する変形例として、例えば図21に示すコア層21cを有するインタポーザ20Cに代えて、半導体基板を基材とするインタポーザを適用した実施態様について説明する。図25は、図21に対する変形例を示す断面図である。
図25に示すインタポーザ20Eは、主面28tを有するシリコン基板(基材)28を有する点で、図21に示すインタポーザ20Cと相違する。また、インタポーザ20Eは、図21に示すコア層21cおよび複数のスルーホール配線24を有していない点で、インタポーザ20Cと相違する。
また、インタポーザ20Eは、シリコン基板28を厚さ方向(主面28tおよび下面20bのうち、一方の面から他方の面に向かう方向)に貫通する複数の貫通電極29を備えている。複数の貫通電極29は、シリコン基板28を厚さ方向に貫通するように形成された貫通孔に例えば銅(Cu)などの導体を埋め込むことにより形成された導電経路である。複数の貫通電極29のそれぞれは、一方の端部が下面端子26に接続され、他方の端部が配線層の配線22に接続されている。インタポーザ20Eの場合、例えば電源電位の供給経路や基準電位の供給経路、あるいは、図20に示すロジックチップ30Bと外部機器40との間で信号を伝送する信号線SIGなど、半導体チップ30と配線基板10(図20参照)とを電気的に接続する経路には、貫通電極29が介在する。
インタポーザ20Eは、主面28t上に配置された複数の配線層を有し、複数の配線層のそれぞれには、複数の配線経路WP1、WP2が形成されている。この点は、図21に示すインタポーザ20Cと同様である。複数の配線経路WP1および配線経路WP2は、配線基板10(図20参照)と電気的に分離されていて良い。このため、配線経路WP1および配線経路WP2は、複数の貫通電極29と分離されている。
また、インタポーザ20Eが備える配線層は、例えば図5に示すロジックチップ30Bの配線層32のように、半導体チップ上に半導体素子と電気的に接続される配線層を形成するプロセスと同様に製造される。このため、図21に示すインタポーザ20Cが備える複数の配線よりもさらに断面積の小さい配線を、高密度で形成できる。
このように、シリコン基板28を基材として利用するインタポーザは、シリコンインタポーザと呼ばれる。上記実施の形態で説明したように、配線経路WP1の経路距離の差は、配線経路WP1の間にスルーホール配線24が介在している時に特に大きく成り易い。
しかし、シリコンインタポーザの場合であっても、上記した複数の配線経路WP2と複数の配線経路WP1とが混在している場合、複数の配線経路WP1の経路距離は長くなる。
したがって、複数の配線経路WP1について上記した平行移動配列方式を採用することにより、複数の配線経路WP1の経路距離の差を低減することができる。
また、図8に示す例では、複数の配線22Dが図7に示す複数の配線22A、複数の配線22B、および複数の配線22Cが形成された配線層M1、M2、M3、および配線層M4と異なる配線層に形成された例を説明した。しかし、変形例として、複数の配線22Dのそれぞれが、複数の配線22Bが形成された配線層と同じ配線層に形成されていても良い。
この場合、複数の配線22Dが、複数の配線22Bと接触することを回避する必要があるので、配線22Dの迂回距離はさらに大きくなる。したがって、上記した平行移動配列方式を適用することで、配線22Dの経路距離の差を低減することができる。
また、上記実施の形態では、インタポーザに搭載される半導体部品として半導体チップを取り上げて説明した。しかし、半導体部品の態様は、上記した半導体チップの他、種々の変形例が適用できる。例えば、上記した半導体チップ30に代えて、複数の半導体チップが積層された半導体チップ積層体を用いても良い。また例えば、上記した半導体チップ30に代えて、半導体チップが配線基板などの基材に搭載された半導体パッケージを用いても良い。
<半導体装置の製造方法>
次に、図1〜図25を用いて説明した半導体装置PKG1、PKG2、PKG3、PKG4、PKG5の製造工程について説明する。ただし、上記した半導体装置PKG1、PKG2、PKG3、PKG4、および半導体装置PKG5は、インタポーザに配線層を積層する際の工程が異なる以外は同様の製造方法で製造される。したがって、以下の説明では、代表例として半導体装置PKG1の製造方法を説明する。また、以下の説明では、製造工程の流れを示すフロー図と、図1〜図25を必要に応じて参照しながら説明する。図26は、図1〜図25を用いて説明した半導体装置の製造工程の概要を示す説明図である。
<インタポーザ準備>
まず、インタポーザ準備工程では、図5〜図8に示すインタポーザ20A、図10〜図17に示すインタポーザ20B、図21に示すインタポーザ20C、図22に示すインタポーザ20D、または図25に示すインタポーザ20Eを準備する。インタポーザ20A、20B、20C、20D(以下、製造工程の説明において、代表的にインタポーザ20Aと記載する)の製造方法は、コア層21cに複数のスルーホール配線24を形成した後、コア層21cの上面21tおよび下面21bのそれぞれに対して複数の配線層を積層する。配線層の積層方法は、絶縁層堆積工程、導体埋め込み工程、および研磨工程を繰り返すことにより行う。
一方、インタポーザ20Eの製造方法は、半導体ウエハであるシリコン基板28(図25参照)を準備して、シリコン基板28上に複数の配線層を積層する。配線層の積層方法は、例えば上記したインタポーザ20Aと同様に、絶縁層堆積工程、導体埋め込み工程、および研磨工程を繰り返すことにより行う。
<ダイボンド>
次にダイボンド工程では、図3に示すようにインタポーザ20A上に複数の半導体チップ30を搭載する。本工程では、複数の半導体チップ30の表面30tとインタポーザ20Aの上面20tとがそれぞれ対向するように、複数の半導体チップ30を順に搭載する。搭載順序は特に限定されないが、複数の半導体チップ30の厚さに差がある場合には、相対的に厚さが薄い半導体チップ30を先に搭載することが好ましい。
例えば、本実施の形態では、メモリチップ30Aは一枚であるが、メモリチップ30Aとして複数枚のメモリチップ30Aが積層された積層体を用いても良い。この場合、ロジックチップ30Bよりもメモリチップ30Aの積層体の方が、厚さが厚くなり易いので、ロジックチップ30Bを先に搭載することが好ましい。
また、本工程では、図に示すように、半導体チップ30の複数の電極33とインタポーザ20Aの複数の上面端子25とは、複数のバンプ電極35を介して電気的に接続される。
なお、図3および図5では、複数のバンプ電極35が露出しているが、複数のバンプ電極35の周囲を覆うように半導体チップ30とインタポーザ20Aとの間にアンダフィル樹脂(図示は省略)を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極35の周囲を覆うことで、バンプ電極35を保護することができる。
<インタポーザ搭載>
次にインタポーザ搭載工程では、図3に示すようにパッケージ基板である配線基板10を準備して、複数の半導体チップ30が搭載されたインタポーザ20Aを配線基板10上に搭載する。本工程では、インタポーザ20Aの下面20bと配線基板10の上面10tとが対向するように搭載する。
また、本工程では、図5に示すように、インタポーザ20Aの複数の下面端子26と配線基板10の複数のボンディングパッド16とは、バンプ電極27を介して電気的に接続される。
なお、図3および図5では、複数のバンプ電極27が露出しているが、複数のバンプ電極27の周囲を覆うようにインタポーザ20Aと配線基板10との間にアンダフィル樹脂(図示は省略)を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極27の周囲を覆うことで、バンプ電極27を保護することができる。
<ボールマウント>
次に、ボールマウント工程では、図3に示すように、配線基板10の下面10bに形成された複数のランド12に、外部端子になる複数の半田ボール11を接合する。
本工程では、配線基板10の下面10bが上方を向くようにした後、配線基板10の下面10bにおいて露出する複数のランド12のそれぞれの上に半田ボール11を配置する。その後、複数の半田ボール11を加熱することで複数の半田ボール11とランド12を接合する。本工程により、複数の半田ボール11は、配線基板10を介して複数の半導体チップ30(ロジックチップ30Bおよびメモリチップ30A)と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール11を接合した、所謂BGA(Ball Grid Array)型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール11を形成せず、ランド12を露出させた状態、あるいはランド12に半田ボール11よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGA(Land Grid Array)型の半導体装置に適用することができる。LGA型の半導体装置の場合には、ボールマウント工程は省略することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記した半導体装置の製造方法では、半導体装置PKG1、PKG2、PKG3、PKG4、PKG5の製造工程の一例について説明したが、上記一例で示した製造方法の他、種々の変形例がある。例えば、上記実施の形態では、インタポーザに半導体部品(半導体チップ)を搭載した後で、配線基板上にインタポーザを搭載する製造方法について説明した。上記製造方法の他、インタポーザを配線基板に搭載した後、配線基板上に搭載されたインタポーザに対して、複数の半導体部品を搭載しても良い。あるいは、インタポーザに複数の半導体部品のうちの一部を搭載した後、配線基板にインタポーザを搭載し、残りの半導体部品は配線基板上のインタポーザに搭載しても良い。あるいは、半導体部品として複数枚の半導体チップが積層された積層体を用いる場合、インタポーザを配線基板に搭載した後、配線基板に搭載されたインタポーザ上に、複数枚の半導体チップを順次積層しても良い。
また例えば、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
10 配線基板(パッケージ基板)
10b 下面(面、実装面)
10s 側面
10t 上面(面、チップ搭載面)
11 半田ボール(外部端子)
12 ランド(外部端子、半田接続用パッド)
13 配線
14 絶縁層
14c コア層(コア材、コア絶縁層、絶縁層)
15 ビア配線
16 ボンディングパッド(端子、インタポーザ搭載面側端子、電極)
17 絶縁膜(ソルダレジスト膜)
20A、20B、20C、20D、20E、20H インタポーザ(中継基板)
20b 下面(面、実装面)
20L、20M 領域
20s 側面
20t 上面(面、チップ搭載面)
21 絶縁層
21b 下面
21c コア層(コア材、コア絶縁層、絶縁層)
21t 上面
22 配線
22A、22A1、22A2、22B、22B1、22B2、22C、22C1、22C2、22D、22D1、22D2 配線(信号配線)
d1、2d2、2d3、2d4 ビア配線(端部ビア配線)
23、23A、23B、23C、23D ビア配線
24 スルーホール配線
25 上面端子(ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子)
26 下面端子(端子、半田接続用パッド、ランド、配線基板接続用端子)
27 バンプ電極
28 シリコン基板(基材)
28t 主面
29 貫通電極
30 半導体チップ(半導体部品)
30A メモリチップ
30b 裏面(主面、下面)
30B ロジックチッ
0s、30s1、30s2 側面
30t 表面(主面、上面)
31 シリコン基板(基材)
31t 主面
32 配線層
33 電極(表面電極、部品電極、パッド)
34 パッシベーション膜
35 バンプ電極
36 配線
40 外部機器
50 電源
60 実装基板
Au
P1、BP2 屈曲
DP 導体パターン
CMD 制御信号線(信号線)
CORE1、CORE2 コア回路(主回路)
CVT 電圧変換回
L1、DL2、DL3、DL4 方向
DQ データ線(信号線)
DRV1、DRV2 電源回路
GL1、GM1 第1グループ電極(信号用電極、グループ電極)
GL2、GM2 第2グループ電極(信号用電極、グループ電極)
GR1、GR2、GR3、GR4 電極群
IF1 外部インタフェース回路(入出力回路、外部入出力回路)
IF2 内部インタフェース回路(入出力回路、内部入出力回路)
IL1、IL2、IL3、IL4、IL5、IL6、IL7、IL8、IM1、IM2、IM3、IM4、IM5、IM6、IM7、IM8、OL1、OL2、OL3、OL4、OL5、OL6、OL7、OL8、OM1、OM2、OM3、OM4、OM5、OM6、OM7、OM8、PL1、PL2、PL3、PL4、PL5、PL6、PL7、PL8、PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8 電極
L1、L2、L3、L4、L5、L6、L7、L8、M1、M2、M3、M4、M5、M6、M7、M8、M9、M10 配線層
PKG1、PKG2、PKG3、PKG4、PKG5 半導体装置
PVD 電源電極
PVS 基準電位電極
RT1、RT2 部分
SIG 信号線
TL5、TL6、TL7、TL8、TM5、TM6、TM7、TM8 スルーホール配線
VD1、VD2、VD3、VDD 電源線
VL1 境界線(仮想線)
VP1、VP2 部分
VS1、VS2 基準電位線
WP1、WP2、WP3、WP4WP5、WP6 配線経路(信号配線経路)

Claims (18)

  1. 複数の半導体部品が搭載される第1面、前記第1面の反対側に位置する第2面、および前記第1面に設けられた複数の部品接続用端子を備えるインタポーザと、
    第1主面、前記第1主面と交差する第1側面、および前記第1主面に設けられた複数の第1部品電極を備え、前記第1主面と前記インタポーザの前記第1面とが対向した状態で前記インタポーザの前記第1面上に搭載される第1半導体部品と、
    第2主面、前記第2主面と交差する第2側面、および前記第2主面に設けられた複数の第2部品電極を備え、前記第2主面と前記インタポーザの前記第1面とが対向し、かつ、前記第2側面と前記第1半導体部品の前記第1側面とが対向した状態で前記インタポーザの前記第1面上に搭載される第2半導体部品と、
    を有し、
    前記インタポーザは、
    平面視において、前記第1半導体部品と重なる位置に端部を有し、前記第2半導体部品から遠ざかる方向に延びる複数の第1信号配線と、
    平面視において、前記第1半導体部品と重なる位置に端部を有し、前記第2半導体部品に近づく方向に延びる複数の第2信号配線と、
    平面視において、前記第2半導体部品と重なる位置に端部を有し、前記第1半導体部品から遠ざかる方向に延びる複数の第3信号配線と、
    前記第1信号配線と前記第2信号配線とを電気的に接続する複数の第4信号配線と
    前記複数の第1信号配線、前記複数の第3信号配線、および前記複数の第4信号配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第1信号配線経路と、
    前記複数の第1信号配線、前記複数の第3信号配線および前記複数の第4信号配線を介さず、かつ、前記複数の第2信号配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第2信号配線経路と、
    を備え、
    前記第1半導体部品の前記複数の第1部品電極は、前記複数の第1信号配線経路に接続される複数の信号用第1電極、および前記複数の第2信号配線経路に接続される複数の信号用第2電極を有し、
    前記第2半導体部品の前記複数の第2部品電極は、前記複数の第1信号配線経路を介して前記第1半導体部品の前記複数の信号用第1電極に接続される複数の信号用第3電極、および前記複数の第2信号配線経路を介して前記複数の信号用第2電極に接続される複数の信号用第4電極を有し、
    前記第1半導体部品の前記複数の信号用第1電極は、平面視において、前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第1電極、第2電極、および第3電極を含み、
    前記第2半導体部品の前記複数の信号用第3電極は、平面視において、前記第2側面から遠い側から近い側に向かう前記第1方向に沿って配列される、第4電極、第5電極、および第6電極を含み、
    前記第1半導体部品の前記第1電極は、前記第2半導体部品の前記第4電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第2半導体部品の前記第6電極と電気的に接続される、半導体装置。
  2. 請求項1において、
    前記複数の第4信号配線のそれぞれは、前記複数の第1信号配線、前記複数の第2信号配線、および前記複数の第3信号配線が形成された配線層とは異なる配線層に形成されている、半導体装置。
  3. 請求項2において、
    前記インタポーザは、
    前記第1面と前記第2面との間に位置する第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
    前記複数のスルーホール配線は、
    前記第1半導体部品の前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第1スルーホール配線、第2スルーホール配線、および第3スルーホール配線と、
    前記第2半導体部品の前記第2側面から遠い側から近い側に向かう前記第1方向に沿って配列される、第4スルーホール配線、第5スルーホール配線、および第6スルーホール配線を含み、
    前記第1半導体部品の前記第1電極は、前記第1スルーホール配線および前記第4スルーホール配線を介して、前記第2半導体部品の前記第4電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2スルーホール配線および前記第5スルーホール配線を介して、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第3スルーホール配線および前記第6スルーホール配線を介して、前記第2半導体部品の前記第6電極と電気的に接続される、半導体装置。
  4. 請求項3において、
    前記インタポーザは、
    前記第1面と前記コア絶縁層との間に設けられた複数の第1面側配線層と、
    前記第2面と前記コア絶縁層との間に設けられた複数の第2面側配線層と、
    を有し、
    前記複数の第1信号配線、前記複数の第2信号配線、および前記複数の第3信号配線のそれぞれは、前記複数の第1面側配線層のうちのいずれかに形成され、
    前記複数の第4信号配線のそれぞれは、前記複数の第2面側配線層のうちのいずれかに形成されている、半導体装置。
  5. 請求項3において、
    前記複数の第2信号配線経路のそれぞれは、前記複数のスルーホール配線には接続されていない、半導体装置。
  6. 請求項1において、
    前記第1半導体部品の前記複数の信号用第2電極は、平面視において、前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第7電極、第8電極、および第9電極を含み、
    前記第2半導体部品の前記複数の信号用第4電極は、平面視において、前記第2側面から近い側から遠い側に向かう第2方向に沿って配列される、第10電極、第11電極、および第12電極を含み、
    前記第1半導体部品の前記第7電極は、前記第2半導体部品の前記第10電極と電気的に接続され、前記第1半導体部品の前記第8電極は、前記第2半導体部品の前記第11電極と電気的に接続され、前記第1半導体部品の前記第9電極は、前記第2半導体部品の前記第12電極と電気的に接続されている、半導体装置。
  7. 請求項1において、
    前記複数の第1信号配線は、前記インタポーザの第1配線層に配置された複数の第1配線と、前記第1配線層よりも前記インタポーザの前記第2面側に位置する第2配線層に配置された複数の第2配線と、を含み、
    前記複数の第3信号配線は、前記第1配線層に配置された複数の第3配線と、前記第2配線層に配置された複数の第4配線と、を含み、
    前記複数の第1信号配線経路は、前記複数の第1配線および前記複数の第4配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第1配線経路と、前記複数の第2配線および前記複数の第3配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第2配線経路と、を含み、
    前記第1半導体部品の前記第1電極と、前記第2半導体部品の前記第4電極とは、前記複数の第1配線経路および前記複数の第2配線経路のうちの一方を介して電気的に接続され、
    前記第1半導体部品の前記第3電極と、前記第2半導体部品の前記第6電極とは、前記複数の第1配線経路および前記複数の第2配線経路のうちの他方を介して電気的に接続されている、半導体装置。
  8. 請求項7において、
    前記複数の第4信号配線は、前記第2配線層よりも前記インタポーザの前記第2面側に位置する第5配線層に配置された複数の第5配線と、前記第5配線層よりも前記インタポーザの前記第2面側に位置する第6配線層に配置された複数の第6配線と、を含み、
    前記第1配線経路および前記第2配線経路のうちの一方には、前記複数の第5配線が含まれ、前記第1配線経路および前記第2配線経路のうちの他方には、前記複数の第6配線が含まれている、半導体装置。
  9. 請求項8において、
    前記第5配線層には、前記第6配線層の前記複数の第6配線に接続される複数のビア配線が形成され、
    前記複数のビア配線は、前記複数の第5配線のうちの隣り合う二本の配線の間に、前記二本の配線の延在方向に沿って並んでいる、半導体装置。
  10. 請求項8において、
    前記第5配線層は、前記複数の第5配線の一方の端部が接続される複数の第1端部ビア配線、および前記複数の第5配線の他方の端部が接続される複数の第2端部ビア配線を有し、
    前記第6配線層は、前記複数の第6配線の一方の端部が接続される複数の第3端部ビア配線、および前記複数の第6配線の他方の端部が接続される複数の第4端部ビア配線を有し、
    前記複数の第1端部ビア配線、前記複数の第2端部ビア配線、前記複数の第3端部ビア配線、および前記複数の第4端部ビア配線のそれぞれは、第1仮想線を介して互いに対向する第1部分および第2部分を有し、
    前記第1部分および前記第2部分は、前記第1方向に直交する第3方向および前記第3方向の反対の第4方向のうち、前記第3方向に沿って順に並び、
    前記複数の第5配線の一方の端部は、前記複数の第1端部ビア配線のそれぞれの前記第1部分に接続され、
    前記複数の第5配線の他方の端部は、前記複数の第2端部ビア配線のそれぞれの前記第2部分に接続され、
    前記複数の第6配線の一方の端部は、前記複数の第3端部ビア配線のそれぞれの前記第1部分に接続され、
    前記複数の第6配線の他方の端部は、前記複数の第4端部ビア配線のそれぞれの前記第2部分に接続されている、半導体装置。
  11. 請求項7において、
    前記インタポーザは、
    前記第1面と前記第2面との間に位置する第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
    前記複数のスルーホール配線は、
    前記第1半導体部品の前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第1スルーホール配線、第2スルーホール配線、および第3スルーホール配線と、
    前記第2半導体部品の前記第2側面から遠い側から近い側に向かう前記第1方向に沿って配列される、第4スルーホール配線、第5スルーホール配線、および第6スルーホール配線を含み、
    前記第1半導体部品の前記第1電極は、前記第1スルーホール配線および前記第4スルーホール配線を介して、前記第2半導体部品の前記第4電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2スルーホール配線および前記第5スルーホール配線を介して、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第3スルーホール配線および前記第6スルーホール配線を介して、前記第2半導体部品の前記第6電極と電気的に接続される、半導体装置。
  12. 請求項7において、
    前記複数の第2信号配線は、前記第1配線層に配置された複数の第7配線と、前記第2配線層に配置された複数の第8配線と、を含み、
    前記複数の第2信号配線経路は、前記複数の第7配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第3配線経路と、前記複数の第8配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第4配線経路と、を含み、
    前記第1半導体部品の前記複数の信号用第2電極は、平面視において、前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第7電極、第8電極、および第9電極を含み、
    前記第2半導体部品の前記複数の信号用第4電極は、平面視において、前記第2側面から近い側から遠い側に向かう第2方向に沿って配列される、第10電極、第11電極、および第12電極を含み、
    前記第1半導体部品の前記第7電極は、前記複数の第3配線経路および前記複数の第4配線経路のうちの一方を介して前記第2半導体部品の前記第10電極と電気的に接続され、
    前記第1半導体部品の前記第8電極は、前記複数の第3配線経路および前記複数の第4配線経路のうちのいずれかを介して前記第2半導体部品の前記第11電極と電気的に接続され、
    前記第1半導体部品の前記第9電極は、前記複数の第3配線経路および前記複数の第4配線経路のうちの他方を介して前記第2半導体部品の前記第12電極と電気的に接続されている、半導体装置。
  13. 請求項7において、
    前記インタポーザは、
    前記第1面と前記第2面との間に位置する第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
    平面視において、複数のスルーホール配線のうちの一部は、前記複数の信号用第1電極および前記複数の信号用第3電極のうちの一部と重なっている、半導体装置。
  14. 請求項1において、
    前記インタポーザは、複数の配線層と、前記複数の配線層の間を電気的に接続する複数のビア配線と、を有し、
    平面視において、前記複数の第1信号配線、前記複数の第3信号配線、および前記複数の第4信号配線がもうけられた領域では、前記複数のビア配線は、前記複数の第1信号配線、前記複数の第3信号配線、および前記複数の第4信号配線のうちの隣り合う二本の配線の間に、前記二本の配線との延在方向に沿って並んでいる、半導体装置。
  15. 請求項2において、
    前記インタポーザは、複数の配線層と、前記複数の配線層の間を電気的に接続する複数のビア配線と、を有し、
    前記複数の配線層のそれぞれにおいて、
    前記複数のビア配線のうち、前記第1信号配線経路の一部分を構成する複数の第1ビア配線は、前記複数のビア配線のうち、前記第1半導体部品または前記第2半導体部品に基準電位を供給する複数の第2ビア配線の間に配置されている、半導体装置。
  16. 請求項1において、
    前記第2半導体部品は、メモリ回路を有し、
    前記第1半導体部品は、前記第2半導体部品の前記メモリ回路の動作を制御する制御回路、および演算処理回路を有し、
    前記第1半導体部品が備える前記複数の信号用第1電極と前記複数の信号用第2電極との間には、前記第1半導体部品に電源電位を供給する第1電源電極と、前記第1半導体部品に基準電位を供給する第1基準電位電極と、が配置されている、半導体装置。
  17. 請求項1において、
    第3面、前記第3面の反対側に位置する第4面、前記第3面に設けられた複数のインタポーザ接続用端子、および前記第4面に設けられた複数の外部端子を備える配線基板、を更に有し、
    前記インタポーザは、前記第2面が前記配線基板の前記第3面と対向した状態で、前記配線基板の前記第3面上に搭載されている、半導体装置。
  18. 複数の半導体部品が搭載される第1面、前記第1面の反対側に位置する第2面、および前記第1面に設けられた複数の部品接続用端子を備えるインタポーザと、
    第1主面、前記第1主面と交差する第1側面、および前記第1主面に設けられた複数の第1部品電極を備え、前記第1主面と前記インタポーザの前記第1面とが対向した状態で前記インタポーザの前記第1面上に搭載される第1半導体部品と、
    第2主面、前記第2主面と交差する第2側面、および前記第2主面に設けられた複数の第2部品電極を備え、前記第2主面と前記インタポーザの前記第1面とが対向し、かつ、前記第2側面と前記第1半導体部品の前記第1側面とが対向した状態で前記インタポーザの前記第1面上に搭載される第2半導体部品と、
    を有し、
    前記インタポーザは、
    前記第1面と前記第2面との間に設けられた第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を備えるコア絶縁層と、
    前記第1面と前記コア絶縁層との間に設けられた複数の第1面側配線層と、
    前記第2面と前記コア絶縁層との間に設けられた複数の第2面側配線層と、
    前記複数のスルーホール配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第1信号配線経路と、
    前記複数のスルーホール配線を介さずに前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第2信号配線経路と、
    を備え、
    前記第1半導体部品の前記複数の第1部品電極は、前記複数の第1信号配線経路に接続される複数の信号用第1電極、および前記複数の第2信号配線経路に接続される複数の信号用第2電極を有し、
    前記第2半導体部品の前記複数の第2部品電極は、前記複数の第1信号配線経路を介して前記第1半導体部品の前記複数の信号用第1電極に接続される複数の信号用第3電極、および前記複数の第2信号配線経路を介して前記複数の信号用第2電極に接続される複数の信号用第4電極を有し、
    前記第1半導体部品の前記複数の信号用第1電極は、平面視において、前記第1側面に近い側から前記第1側面から遠い側に向かう第1方向に沿って配列される、第1電極、第2電極、および第3電極を含み、
    前記第2半導体部品の前記複数の信号用第3電極は、平面視において、前記第2側面に近い側から前記第2側面から遠い側に向かう第2方向に沿って配列される、第4電極、第5電極、および第6電極を含み、
    前記第1半導体部品の前記第1電極は、前記第2半導体部品の前記第6電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第2半導体部品の前記第4電極と電気的に接続される、半導体装置。
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