JP6322345B2 - 半導体装置 - Google Patents
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
半導体パッケージの態様の一つとして、半導体チップ、あるいは複数の半導体チップが積層された半導体チップ積層体などの半導体部品が、配線基板上に搭載された半導体装置がある。また近年、半導体部品に対する小型化の要求、あるいは高性能化の要求に対応して、半導体部品が有する電極は高密度化する傾向にある。多数の電極が高密度で配列された半導体部品を配線基板に搭載する場合、半導体部品が備える複数の電極と配線基板が備える複数の端子とを、対向配置させて、半田などの導電性部材を介して電気的に接続する、所謂フリップチップ接続方式で搭載する場合が多い。
まず、図1〜図4を用いて本実施の形態の半導体装置の構造の概要について説明する。図1は本実施の形態の半導体装置の上面図、図2は、図1に示す半導体装置の下面図である。また、図3は、図1のA−A線に沿った断面図である。また、図4は、図1〜図3に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。
次に、図1〜図4に示す半導体装置PKG1を構成する主な部品について順に説明する。図5は、図3に示すインタポーザの周縁部の一部の拡大断面図である。
次に、図4に示すようにロジックチップ30Bとメモリチップ30Aとを電気的に接続する信号伝送経路の詳細について説明する。図6は、図4に示すロジックチップとメモリチップとを接続する信号伝送経路のレイアウトの例を模式的に示す説明図である。また、図7は、図6に示す複数の電極、複数のスルーホール配線、および複数の電極間を電気的に接続する配線の平面的なレイアウトの例を模式的に示す説明図である。また、図8は、図7に示す複数のスルーホール配線間を電気的に接続する配線のレイアウトの例を模式的に示す説明図である。
次に、複数の配線経路WP1を立体交差させる方法について詳細に説明する。本願で言う「配線経路の立体交差」とは、以下の態様で定義できる。まず、任意に定めた第1の配線層において、複数の第1の配線のそれぞれを介して引き回された複数の第1の配線経路(信号伝送経路)と、上記第1の配線層とは異なる第2の配線層において、複数の第2の配線のそれぞれを介して引き回された複数の第2の配線経路(信号伝送経路)と、を有するインタポーザを考える。上記第2の配線層には、上記複数の第1の配線経路に接続される複数の第1の層間導電路が配置されている。また、上記第1の配線層には、上記複数の第2の配線経路に接続される複数の第2の層間導電路が配置されている。
配線層M7は、複数の配線22D1の一方の端部が接続される複数のビア配線(端部ビア配線)23d1、および複数の配線22D1の他方の端部が接続される複数のビア配線(端部ビア配線)23d2を有している。また、配線層M8は、複数の配線22D2の一方の端部が接続される複数のビア配線(端部ビア配線)23d3、および複数の配線22D2の他方の端部が接続される複数のビア配線(端部ビア配線)23d4を有している。
本実施の形態では、実施の形態の説明中にも複数の変形例について説明したが、以下では、上記以外の変形例について説明する。なお、以下に説明する図20〜図24に示す変形例では、電源を供給する経路の配置について詳しく説明するため、信号伝送経路の数は、図6に示す半導体装置PKG1よりもさらに減らして示している。
次に、図1〜図25を用いて説明した半導体装置PKG1、PKG2、PKG3、PKG4、PKG5の製造工程について説明する。ただし、上記した半導体装置PKG1、PKG2、PKG3、PKG4、および半導体装置PKG5は、インタポーザに配線層を積層する際の工程が異なる以外は同様の製造方法で製造される。したがって、以下の説明では、代表例として半導体装置PKG1の製造方法を説明する。また、以下の説明では、製造工程の流れを示すフロー図と、図1〜図25を必要に応じて参照しながら説明する。図26は、図1〜図25を用いて説明した半導体装置の製造工程の概要を示す説明図である。
まず、インタポーザ準備工程では、図5〜図8に示すインタポーザ20A、図10〜図17に示すインタポーザ20B、図21に示すインタポーザ20C、図22に示すインタポーザ20D、または図25に示すインタポーザ20Eを準備する。インタポーザ20A、20B、20C、20D(以下、製造工程の説明において、代表的にインタポーザ20Aと記載する)の製造方法は、コア層21cに複数のスルーホール配線24を形成した後、コア層21cの上面21tおよび下面21bのそれぞれに対して複数の配線層を積層する。配線層の積層方法は、絶縁層堆積工程、導体埋め込み工程、および研磨工程を繰り返すことにより行う。
次にダイボンド工程では、図3に示すようにインタポーザ20A上に複数の半導体チップ30を搭載する。本工程では、複数の半導体チップ30の表面30tとインタポーザ20Aの上面20tとがそれぞれ対向するように、複数の半導体チップ30を順に搭載する。搭載順序は特に限定されないが、複数の半導体チップ30の厚さに差がある場合には、相対的に厚さが薄い半導体チップ30を先に搭載することが好ましい。
次にインタポーザ搭載工程では、図3に示すようにパッケージ基板である配線基板10を準備して、複数の半導体チップ30が搭載されたインタポーザ20Aを配線基板10上に搭載する。本工程では、インタポーザ20Aの下面20bと配線基板10の上面10tとが対向するように搭載する。
次に、ボールマウント工程では、図3に示すように、配線基板10の下面10bに形成された複数のランド12に、外部端子になる複数の半田ボール11を接合する。
10b 下面(面、実装面)
10s 側面
10t 上面(面、チップ搭載面)
11 半田ボール(外部端子)
12 ランド(外部端子、半田接続用パッド)
13 配線
14 絶縁層
14c コア層(コア材、コア絶縁層、絶縁層)
15 ビア配線
16 ボンディングパッド(端子、インタポーザ搭載面側端子、電極)
17 絶縁膜(ソルダレジスト膜)
20A、20B、20C、20D、20E、20H インタポーザ(中継基板)
20b 下面(面、実装面)
20L、20M 領域
20s 側面
20t 上面(面、チップ搭載面)
21 絶縁層
21b 下面
21c コア層(コア材、コア絶縁層、絶縁層)
21t 上面
22 配線
22A、22A1、22A2、22B、22B1、22B2、22C、22C1、22C2、22D、22D1、22D2 配線(信号配線)
23d1、23d2、23d3、23d4 ビア配線(端部ビア配線)
23、23A、23B、23C、23D ビア配線
24 スルーホール配線
25 上面端子(ボンディングパッド、端子、半導体部品搭載面側端子、部品接続用端子)
26 下面端子(端子、半田接続用パッド、ランド、配線基板接続用端子)
27 バンプ電極
28 シリコン基板(基材)
28t 主面
29 貫通電極
30 半導体チップ(半導体部品)
30A メモリチップ
30b 裏面(主面、下面)
30B ロジックチップ
30s、30s1、30s2 側面
30t 表面(主面、上面)
31 シリコン基板(基材)
31t 主面
32 配線層
33 電極(表面電極、部品電極、パッド)
34 パッシベーション膜
35 バンプ電極
36 配線
40 外部機器
50 電源
60 実装基板
Au 金
BP1、BP2 屈曲部
CDP 導体パターン
CMD 制御信号線(信号線)
CORE1、CORE2 コア回路(主回路)
CVT 電圧変換回路
DL1、DL2、DL3、DL4 方向
DQ データ線(信号線)
DRV1、DRV2 電源回路
GL1、GM1 第1グループ電極(信号用電極、グループ電極)
GL2、GM2 第2グループ電極(信号用電極、グループ電極)
GR1、GR2、GR3、GR4 電極群
IF1 外部インタフェース回路(入出力回路、外部入出力回路)
IF2 内部インタフェース回路(入出力回路、内部入出力回路)
IL1、IL2、IL3、IL4、IL5、IL6、IL7、IL8、IM1、IM2、IM3、IM4、IM5、IM6、IM7、IM8、OL1、OL2、OL3、OL4、OL5、OL6、OL7、OL8、OM1、OM2、OM3、OM4、OM5、OM6、OM7、OM8、PL1、PL2、PL3、PL4、PL5、PL6、PL7、PL8、PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8 電極
L1、L2、L3、L4、L5、L6、L7、L8、M1、M2、M3、M4、M5、M6、M7、M8、M9、M10 配線層
PKG1、PKG2、PKG3、PKG4、PKG5 半導体装置
PVD 電源電極
PVS 基準電位電極
RT1、RT2 部分
SIG 信号線
TL5、TL6、TL7、TL8、TM5、TM6、TM7、TM8 スルーホール配線
VD1、VD2、VD3、VDD 電源線
VL1 境界線(仮想線)
VP1、VP2 部分
VS1、VS2 基準電位線
WP1、WP2、WP3、WP4、WP5、WP6 配線経路(信号配線経路)
Claims (18)
- 複数の半導体部品が搭載される第1面、前記第1面の反対側に位置する第2面、および前記第1面に設けられた複数の部品接続用端子を備えるインタポーザと、
第1主面、前記第1主面と交差する第1側面、および前記第1主面に設けられた複数の第1部品電極を備え、前記第1主面と前記インタポーザの前記第1面とが対向した状態で前記インタポーザの前記第1面上に搭載される第1半導体部品と、
第2主面、前記第2主面と交差する第2側面、および前記第2主面に設けられた複数の第2部品電極を備え、前記第2主面と前記インタポーザの前記第1面とが対向し、かつ、前記第2側面と前記第1半導体部品の前記第1側面とが対向した状態で前記インタポーザの前記第1面上に搭載される第2半導体部品と、
を有し、
前記インタポーザは、
平面視において、前記第1半導体部品と重なる位置に端部を有し、前記第2半導体部品から遠ざかる方向に延びる複数の第1信号配線と、
平面視において、前記第1半導体部品と重なる位置に端部を有し、前記第2半導体部品に近づく方向に延びる複数の第2信号配線と、
平面視において、前記第2半導体部品と重なる位置に端部を有し、前記第1半導体部品から遠ざかる方向に延びる複数の第3信号配線と、
前記第1信号配線と前記第2信号配線とを電気的に接続する複数の第4信号配線と、
前記複数の第1信号配線、前記複数の第3信号配線、および前記複数の第4信号配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第1信号配線経路と、
前記複数の第1信号配線、前記複数の第3信号配線および前記複数の第4信号配線を介さず、かつ、前記複数の第2信号配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第2信号配線経路と、
を備え、
前記第1半導体部品の前記複数の第1部品電極は、前記複数の第1信号配線経路に接続される複数の信号用第1電極、および前記複数の第2信号配線経路に接続される複数の信号用第2電極を有し、
前記第2半導体部品の前記複数の第2部品電極は、前記複数の第1信号配線経路を介して前記第1半導体部品の前記複数の信号用第1電極に接続される複数の信号用第3電極、および前記複数の第2信号配線経路を介して前記複数の信号用第2電極に接続される複数の信号用第4電極を有し、
前記第1半導体部品の前記複数の信号用第1電極は、平面視において、前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第1電極、第2電極、および第3電極を含み、
前記第2半導体部品の前記複数の信号用第3電極は、平面視において、前記第2側面から遠い側から近い側に向かう前記第1方向に沿って配列される、第4電極、第5電極、および第6電極を含み、
前記第1半導体部品の前記第1電極は、前記第2半導体部品の前記第4電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第2半導体部品の前記第6電極と電気的に接続される、半導体装置。 - 請求項1において、
前記複数の第4信号配線のそれぞれは、前記複数の第1信号配線、前記複数の第2信号配線、および前記複数の第3信号配線が形成された配線層とは異なる配線層に形成されている、半導体装置。 - 請求項2において、
前記インタポーザは、
前記第1面と前記第2面との間に位置する第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
前記複数のスルーホール配線は、
前記第1半導体部品の前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第1スルーホール配線、第2スルーホール配線、および第3スルーホール配線と、
前記第2半導体部品の前記第2側面から遠い側から近い側に向かう前記第1方向に沿って配列される、第4スルーホール配線、第5スルーホール配線、および第6スルーホール配線を含み、
前記第1半導体部品の前記第1電極は、前記第1スルーホール配線および前記第4スルーホール配線を介して、前記第2半導体部品の前記第4電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2スルーホール配線および前記第5スルーホール配線を介して、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第3スルーホール配線および前記第6スルーホール配線を介して、前記第2半導体部品の前記第6電極と電気的に接続される、半導体装置。 - 請求項3において、
前記インタポーザは、
前記第1面と前記コア絶縁層との間に設けられた複数の第1面側配線層と、
前記第2面と前記コア絶縁層との間に設けられた複数の第2面側配線層と、
を有し、
前記複数の第1信号配線、前記複数の第2信号配線、および前記複数の第3信号配線のそれぞれは、前記複数の第1面側配線層のうちのいずれかに形成され、
前記複数の第4信号配線のそれぞれは、前記複数の第2面側配線層のうちのいずれかに形成されている、半導体装置。 - 請求項3において、
前記複数の第2信号配線経路のそれぞれは、前記複数のスルーホール配線には接続されていない、半導体装置。 - 請求項1において、
前記第1半導体部品の前記複数の信号用第2電極は、平面視において、前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第7電極、第8電極、および第9電極を含み、
前記第2半導体部品の前記複数の信号用第4電極は、平面視において、前記第2側面から近い側から遠い側に向かう第2方向に沿って配列される、第10電極、第11電極、および第12電極を含み、
前記第1半導体部品の前記第7電極は、前記第2半導体部品の前記第10電極と電気的に接続され、前記第1半導体部品の前記第8電極は、前記第2半導体部品の前記第11電極と電気的に接続され、前記第1半導体部品の前記第9電極は、前記第2半導体部品の前記第12電極と電気的に接続されている、半導体装置。 - 請求項1において、
前記複数の第1信号配線は、前記インタポーザの第1配線層に配置された複数の第1配線と、前記第1配線層よりも前記インタポーザの前記第2面側に位置する第2配線層に配置された複数の第2配線と、を含み、
前記複数の第3信号配線は、前記第1配線層に配置された複数の第3配線と、前記第2配線層に配置された複数の第4配線と、を含み、
前記複数の第1信号配線経路は、前記複数の第1配線および前記複数の第4配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第1配線経路と、前記複数の第2配線および前記複数の第3配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第2配線経路と、を含み、
前記第1半導体部品の前記第1電極と、前記第2半導体部品の前記第4電極とは、前記複数の第1配線経路および前記複数の第2配線経路のうちの一方を介して電気的に接続され、
前記第1半導体部品の前記第3電極と、前記第2半導体部品の前記第6電極とは、前記複数の第1配線経路および前記複数の第2配線経路のうちの他方を介して電気的に接続されている、半導体装置。 - 請求項7において、
前記複数の第4信号配線は、前記第2配線層よりも前記インタポーザの前記第2面側に位置する第5配線層に配置された複数の第5配線と、前記第5配線層よりも前記インタポーザの前記第2面側に位置する第6配線層に配置された複数の第6配線と、を含み、
前記第1配線経路および前記第2配線経路のうちの一方には、前記複数の第5配線が含まれ、前記第1配線経路および前記第2配線経路のうちの他方には、前記複数の第6配線が含まれている、半導体装置。 - 請求項8において、
前記第5配線層には、前記第6配線層の前記複数の第6配線に接続される複数のビア配線が形成され、
前記複数のビア配線は、前記複数の第5配線のうちの隣り合う二本の配線の間に、前記二本の配線の延在方向に沿って並んでいる、半導体装置。 - 請求項8において、
前記第5配線層は、前記複数の第5配線の一方の端部が接続される複数の第1端部ビア配線、および前記複数の第5配線の他方の端部が接続される複数の第2端部ビア配線を有し、
前記第6配線層は、前記複数の第6配線の一方の端部が接続される複数の第3端部ビア配線、および前記複数の第6配線の他方の端部が接続される複数の第4端部ビア配線を有し、
前記複数の第1端部ビア配線、前記複数の第2端部ビア配線、前記複数の第3端部ビア配線、および前記複数の第4端部ビア配線のそれぞれは、第1仮想線を介して互いに対向する第1部分および第2部分を有し、
前記第1部分および前記第2部分は、前記第1方向に直交する第3方向および前記第3方向の反対の第4方向のうち、前記第3方向に沿って順に並び、
前記複数の第5配線の一方の端部は、前記複数の第1端部ビア配線のそれぞれの前記第1部分に接続され、
前記複数の第5配線の他方の端部は、前記複数の第2端部ビア配線のそれぞれの前記第2部分に接続され、
前記複数の第6配線の一方の端部は、前記複数の第3端部ビア配線のそれぞれの前記第1部分に接続され、
前記複数の第6配線の他方の端部は、前記複数の第4端部ビア配線のそれぞれの前記第2部分に接続されている、半導体装置。 - 請求項7において、
前記インタポーザは、
前記第1面と前記第2面との間に位置する第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
前記複数のスルーホール配線は、
前記第1半導体部品の前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第1スルーホール配線、第2スルーホール配線、および第3スルーホール配線と、
前記第2半導体部品の前記第2側面から遠い側から近い側に向かう前記第1方向に沿って配列される、第4スルーホール配線、第5スルーホール配線、および第6スルーホール配線を含み、
前記第1半導体部品の前記第1電極は、前記第1スルーホール配線および前記第4スルーホール配線を介して、前記第2半導体部品の前記第4電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2スルーホール配線および前記第5スルーホール配線を介して、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第3スルーホール配線および前記第6スルーホール配線を介して、前記第2半導体部品の前記第6電極と電気的に接続される、半導体装置。 - 請求項7において、
前記複数の第2信号配線は、前記第1配線層に配置された複数の第7配線と、前記第2配線層に配置された複数の第8配線と、を含み、
前記複数の第2信号配線経路は、前記複数の第7配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第3配線経路と、前記複数の第8配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第4配線経路と、を含み、
前記第1半導体部品の前記複数の信号用第2電極は、平面視において、前記第1側面に近い側から遠い側に向かう第1方向に沿って配列される、第7電極、第8電極、および第9電極を含み、
前記第2半導体部品の前記複数の信号用第4電極は、平面視において、前記第2側面から近い側から遠い側に向かう第2方向に沿って配列される、第10電極、第11電極、および第12電極を含み、
前記第1半導体部品の前記第7電極は、前記複数の第3配線経路および前記複数の第4配線経路のうちの一方を介して前記第2半導体部品の前記第10電極と電気的に接続され、
前記第1半導体部品の前記第8電極は、前記複数の第3配線経路および前記複数の第4配線経路のうちのいずれかを介して前記第2半導体部品の前記第11電極と電気的に接続され、
前記第1半導体部品の前記第9電極は、前記複数の第3配線経路および前記複数の第4配線経路のうちの他方を介して前記第2半導体部品の前記第12電極と電気的に接続されている、半導体装置。 - 請求項7において、
前記インタポーザは、
前記第1面と前記第2面との間に位置する第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を含むコア絶縁層、を備え、
平面視において、複数のスルーホール配線のうちの一部は、前記複数の信号用第1電極および前記複数の信号用第3電極のうちの一部と重なっている、半導体装置。 - 請求項1において、
前記インタポーザは、複数の配線層と、前記複数の配線層の間を電気的に接続する複数のビア配線と、を有し、
平面視において、前記複数の第1信号配線、前記複数の第3信号配線、および前記複数の第4信号配線がもうけられた領域では、前記複数のビア配線は、前記複数の第1信号配線、前記複数の第3信号配線、および前記複数の第4信号配線のうちの隣り合う二本の配線の間に、前記二本の配線との延在方向に沿って並んでいる、半導体装置。 - 請求項2において、
前記インタポーザは、複数の配線層と、前記複数の配線層の間を電気的に接続する複数のビア配線と、を有し、
前記複数の配線層のそれぞれにおいて、
前記複数のビア配線のうち、前記第1信号配線経路の一部分を構成する複数の第1ビア配線は、前記複数のビア配線のうち、前記第1半導体部品または前記第2半導体部品に基準電位を供給する複数の第2ビア配線の間に配置されている、半導体装置。 - 請求項1において、
前記第2半導体部品は、メモリ回路を有し、
前記第1半導体部品は、前記第2半導体部品の前記メモリ回路の動作を制御する制御回路、および演算処理回路を有し、
前記第1半導体部品が備える前記複数の信号用第1電極と前記複数の信号用第2電極との間には、前記第1半導体部品に電源電位を供給する第1電源電極と、前記第1半導体部品に基準電位を供給する第1基準電位電極と、が配置されている、半導体装置。 - 請求項1において、
第3面、前記第3面の反対側に位置する第4面、前記第3面に設けられた複数のインタポーザ接続用端子、および前記第4面に設けられた複数の外部端子を備える配線基板、を更に有し、
前記インタポーザは、前記第2面が前記配線基板の前記第3面と対向した状態で、前記配線基板の前記第3面上に搭載されている、半導体装置。 - 複数の半導体部品が搭載される第1面、前記第1面の反対側に位置する第2面、および前記第1面に設けられた複数の部品接続用端子を備えるインタポーザと、
第1主面、前記第1主面と交差する第1側面、および前記第1主面に設けられた複数の第1部品電極を備え、前記第1主面と前記インタポーザの前記第1面とが対向した状態で前記インタポーザの前記第1面上に搭載される第1半導体部品と、
第2主面、前記第2主面と交差する第2側面、および前記第2主面に設けられた複数の第2部品電極を備え、前記第2主面と前記インタポーザの前記第1面とが対向し、かつ、前記第2側面と前記第1半導体部品の前記第1側面とが対向した状態で前記インタポーザの前記第1面上に搭載される第2半導体部品と、
を有し、
前記インタポーザは、
前記第1面と前記第2面との間に設けられた第3面、前記第3面の反対側に位置し、かつ、前記第3面と前記第2面との間に設けられた第4面、および前記第3面および前記第4面のうちの一方から他方までを貫通している複数のスルーホール配線を備えるコア絶縁層と、
前記第1面と前記コア絶縁層との間に設けられた複数の第1面側配線層と、
前記第2面と前記コア絶縁層との間に設けられた複数の第2面側配線層と、
前記複数のスルーホール配線を介して前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第1信号配線経路と、
前記複数のスルーホール配線を介さずに前記第1半導体部品と前記第2半導体部品とを電気的に接続する複数の第2信号配線経路と、
を備え、
前記第1半導体部品の前記複数の第1部品電極は、前記複数の第1信号配線経路に接続される複数の信号用第1電極、および前記複数の第2信号配線経路に接続される複数の信号用第2電極を有し、
前記第2半導体部品の前記複数の第2部品電極は、前記複数の第1信号配線経路を介して前記第1半導体部品の前記複数の信号用第1電極に接続される複数の信号用第3電極、および前記複数の第2信号配線経路を介して前記複数の信号用第2電極に接続される複数の信号用第4電極を有し、
前記第1半導体部品の前記複数の信号用第1電極は、平面視において、前記第1側面に近い側から前記第1側面から遠い側に向かう第1方向に沿って配列される、第1電極、第2電極、および第3電極を含み、
前記第2半導体部品の前記複数の信号用第3電極は、平面視において、前記第2側面に近い側から前記第2側面から遠い側に向かう第2方向に沿って配列される、第4電極、第5電極、および第6電極を含み、
前記第1半導体部品の前記第1電極は、前記第2半導体部品の前記第6電極と電気的に接続され、前記第1半導体部品の前記第2電極は、前記第2半導体部品の前記第5電極と電気的に接続され、前記第1半導体部品の前記第3電極は、前記第2半導体部品の前記第4電極と電気的に接続される、半導体装置。
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