JP6535788B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、半導体チップなどの複数の半導体部品がインタポーザを介して互いに電気的に接続された半導体装置に適用して有効な技術に関する。

特表２０１０−５３８３５８号公報（特許文献１）、特開２０１３−１３８１７７号公報（特許文献２）、特開２０１４−１１１６９号公報（特許文献３）、米国特許第８６５３６７６号明細書（特許文献４）、および特開２０１４−１１２８４号公報（特許文献５）には、複数の半導体チップがインタポーザを介して互いに電気的に接続された半導体装置が記載されている。

特表２０１０−５３８３５８号公報 特開２０１３−１３８１７７号公報 特開２０１４−１１１６９号公報 米国特許第８６５３６７６号明細書 特開２０１４−１１２８４号公報

複数の半導体部品を、インタポーザを介して互いに電気的に接続する技術がある。また、半導体パッケージの基材となる配線基板上にインタポーザを搭載する場合、配線基板によりパッケージ強度を確保できるので、インタポーザに形成される複数の配線の配置密度を向上させることができる。また、インタポーザに複数の配線層を設けると、複数の半導体部品間を接続する配線数をさらに増やすことができる。しかし、インタポーザに複数の配線層を設けた場合、信号伝送の信頼性の観点から課題があることが判った。

例えば、インタポーザの基材を構成する部材の高周波信号に対する絶縁性の程度によっては、信号伝送経路を流れる電流の一部がインタポーザの基材によって消費され、信号が減衰する原因になる場合がある。

また例えば、インタポーザを介して複数の半導体部品の間で信号を伝送する場合、インタポーザに形成される信号伝送経路は、短くすることが好ましい。

また例えば、インタポーザに複数の配線層を設ける場合、各配線層の厚さが薄くなるので、信号伝送経路のインピーダンス値が連続的に所定の値になるようにする技術が必要になる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、配線基板に搭載されたインタポーザ上に搭載され、かつ、上記インタポーザを介して互いに電気的に接続されている第１および第２半導体部品、を含む。また、上記インタポーザは、基材と、上記基材の主面上に配置された複数の配線層と、を有する。上記複数の配線層は、第１配線層と、上記第１配線層よりも上記基材の主面から離れた第２配線層と、上記第２配線層よりも上記主面から離れた第３配線層と、を有する。また、平面視において、上記第１半導体部品と上記第２半導体部品とに挟まれた上記インタポーザの第１領域では、基準電位の伝送経路の一部を構成する基準電位用配線の割合は、上記第３配線層における上記基準電位用配線の割合が上記第１配線層における上記基準電位用配線の割合よりも多い。また、上記第１領域では、信号の伝送経路の一部を構成する信号用配線の割合は、上記第１配線層における上記信号用配線の割合が上記第３配線層における上記信号用配線の割合よりも多い。

上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。

一実施の形態である半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１のＡ−Ａ線に沿った断面図である。 図１〜図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。 図３のＡ部の拡大断面図である。 図３のＢ部の拡大断面図である。 信号伝送経路の動作周波数と、信号損失の関係を示す説明図である。 シリコン基板に電流が流れる状態を模式的に示す要部断面図である。 図１に示すロジックチップとメモリチップの間の領域周辺を拡大して示す拡大平面図である。 図５および図６に示すインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。 図１０とは別の検討例であるインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。 図１に示すＢ部の拡大平面図である。 図６に対する変形例である半導体装置の拡大断面図である。 図１２に対する変形例であって、図１３に示す半導体装置の拡大平面図である。 図１４のＡ−Ａ線に沿った拡大断面図である。 図１０に対する変形例であって、図５および図６に示すインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。 図６に示すインタポーザの複数の表面電極が形成された層の一層下の配線層の構造例を示す拡大平面図である。 図１０に対する変形例であって、インタポーザの各配線層の間の距離、および伝送対象の種類別の配置割合の例を示す要部断面図である。 図１０に対する他の変形例を示す要部断面図である。 図１〜図１９を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図６に対する変形例である半導体装置の拡大断面図である。 図１０に対する変形例であって、図２１に示すインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。 図２２に対する変形例であって、インタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

（実施の形態１）
本実施の形態では、複数の半導体部品が、インタポーザを介して互いに電気的に接続した半導体装置の例として、シリコン基板に複数の配線層が形成された、所謂、シリコンインタポーザに複数の半導体チップが搭載された実施態様を取り上げて説明する。詳しくは、本実施の形態で例示的に取り上げて説明する半導体装置は、メモリ回路が形成されたメモリチップと、メモリチップを制御する制御回路や演算処理回路が形成されたロジックチップと、を有する。また、メモリチップとロジックチップとは、シリコンインタポーザを介して電気的に接続され、一つのパッケージ内にシステムが形成されている。このように一つのパッケージ内にシステムが形成されている半導体装置は、ＳｉＰ（System in Package）と呼ばれる。また、一つのパッケージ内に複数の半導体チップが搭載された半導体装置は、ＭＣＭ（Multi Chip Module）と呼ばれる。

＜半導体装置の概要＞
まず、図１〜図４を用いて本実施の形態の半導体装置の構造の概要について説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１のＡ−Ａ線に沿った断面図である。また、図４は、図１〜図３に示す半導体装置を実装基板に搭載した時の回路構成例を示す説明図である。

なお、図２および図３では、見易さのため、端子数が少ない場合の実施態様について示している。しかし、端子の数は図２および図３に示す態様の他、種々の変形例がある。例えば、図２に示す半田ボール１１の数は、図２に示す数よりも多くても良い。また、図３では、見易さのため、各配線層に形成された複数の配線１３のうちの一本を例示的に示している。また、図４に示す例では、半導体装置ＰＫＧ１が有する多数の伝送経路のうちの代表的な伝送経路を例示的に示している。

図１および図３に示すように、本実施の形態の半導体装置ＰＫＧ１は、配線基板（パッケージ基板）１０、配線基板１０上に搭載されたインタポーザ（中継基板）２０Ａ、およびインタポーザ２０Ａ上に搭載された複数の半導体チップ３０を有する。複数の半導体チップ３０は、インタポーザ２０Ａ上に並べて搭載されている。

また、図２に示すように、半導体装置ＰＫＧ１の実装面である配線基板１０の下面１０ｂには、外部端子である複数の半田ボール（外部端子、電極、外部電極）１１が、行列状（アレイ状、マトリクス状）に配置されている。複数の半田ボール１１のそれぞれは、ランド（外部端子、電極、外部電極）１２（図３参照）に接続されている。

半導体装置ＰＫＧ１のように、実装面側に、複数の外部端子（半田ボール１１、ランド１２）が行列状に配置された半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置ＰＫＧ１は、配線基板１０の実装面（下面１０ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置ＰＫＧ１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置ＰＫＧ１を省スペースで実装することができる。

また、図３に示すように、配線基板１０は、インタポーザ２０Ａを介して複数の半導体チップ３０が搭載された上面（面、チップ搭載面）１０ｔ、上面１０ｔとは反対側の下面（面、実装面）１０ｂ、および上面１０ｔと下面１０ｂの間に配置された側面１０ｓを有する。また、配線基板１０は、図１に示すように平面視において四角形の外形形状を成す。

また、図３に示すように、インタポーザ２０Ａは、複数の半導体チップ（半導体部品）３０が搭載された上面（面、チップ搭載面）２０ｔ、上面２０ｔとは反対側の下面（面、実装面）２０ｂ、および上面２０ｔと下面２０ｂの間に配置された側面２０ｓを有する。また、インタポーザ２０Ａは、図１に示すように平面視において四角形の外形形状を成す。

また、図３に示すように、複数の半導体チップ３０のそれぞれは、表面（主面、上面）３０ｔ、表面３０ｔとは反対側の裏面（主面、下面）３０ｂ、および、表面３０ｔと裏面３０ｂとの間に位置する側面３０ｓを有する。また、複数の半導体チップ３０のそれぞれは、図１に示すように平面視において四角形の外形形状を成す。

図１および図３に示す例では、複数の半導体チップ３０のうちの一つは、メモリ回路を備えるメモリチップ３０Ａであり、他の一つは、メモリ回路を制御する制御回路を備えるロジックチップ３０Ｂである。また、図１および図３に示す例では、メモリチップ３０Ａおよびロジックチップ３０Ｂのそれぞれは、インタポーザ２０Ａに直接的に接続されている。言い換えれば、メモリチップ３０Ａとインタポーザ２０Ａとの間、およびロジックチップ３０Ｂとインタポーザ２０Ａとの間には、基板や他のチップ部品が挿入されていない。

また、図４に示すように、本実施の形態の半導体装置ＰＫＧ１は、ロジックチップ３０Ｂとメモリチップ３０Ａとの間で信号を伝送することによって動作するシステムを備えている。メモリチップ３０Ａは、ロジックチップ３０Ｂとの間で通信するデータを記憶する主記憶回路（記憶回路）を備えている。また、ロジックチップ３０Ｂには、メモリチップ３０Ａの主記憶回路の動作を制御する制御回路を備えている。また、ロジックチップ３０Ｂは、入力されたデータ信号に対して演算処理を行う、演算処理回路を備えている。図４では、一例として演算処理回路や制御回路などの主要な回路を、コア回路（主回路）ＣＯＲＥ１として示している。ただし、コア回路ＣＯＲＥ１に含まれる回路は、上記以外の回路が含まれていても良い。例えば、ロジックチップ３０Ｂには、例えば一次的にデータを記憶するキャッシュメモリなど、メモリチップ３０Ａの主記憶回路よりも記憶容量が小さい補助記憶回路（記憶回路）が形成されていても良い。

また、ロジックチップ３０Ｂには、外部機器４０との間で信号の入出力を行う外部インタフェース回路（入出力回路、外部入出力回路）ＩＦ１が形成されている。外部インタフェース回路ＩＦ１には、ロジックチップ３０Ｂと外部機器４０との間で信号を伝送する信号線ＳＩＧが接続される。また、外部インタフェース回路ＩＦ１は、コア回路ＣＯＲＥ１とも接続され、コア回路ＣＯＲＥ１は、外部インタフェース回路ＩＦ１を介して外部機器４０との間で信号を伝送することができる。

また、ロジックチップ３０Ｂには、内部機器（例えば、メモリチップ３０Ａ）との間で信号の入出力を行う内部インタフェース回路（入出力回路、内部入出力回路）ＩＦ２が形成されている。内部インタフェース回路ＩＦ２には、データ信号を伝送するデータ線（信号線）ＤＱ、およびアドレス信号やコマンド信号などの制御用のデータ信号を伝送する制御信号線（信号線）ＣＭＤが接続されている。データ線ＤＱ、および制御信号線ＣＭＤは、それぞれメモリチップ３０Ａの内部インタフェース回路ＩＦ２に接続されている。

また、ロジックチップ３０Ｂには、コア回路ＣＯＲＥ１や入出力回路を駆動するための電位を供給する電源回路ＤＲＶ１を備えている。図４に示す例では、電源回路ＤＲＶ１には、電源電位を供給する電源線ＶＤ１と、基準電位を供給する基準電位線ＶＳ１とが接続されている。

なお、図４では、一対の電源線ＶＤ１と基準電位線ＶＳ１がロジックチップ３０Ｂに接続される例を示しているが、ロジックチップ３０Ｂに供給される電位は、上記二種類には限定されない。例えば、電源回路ＤＲＶ１には、ロジックチップ３０Ｂの外部インタフェース回路ＩＦ１を駆動する電圧を供給する、外部インタフェース用電源回路と、ロジックチップ３０Ｂのコア回路ＣＯＲＥ１を駆動する電圧を供給する、コア用電源回路とが含まれていても良い。また、電源回路ＤＲＶ１には、ロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電圧を供給する、内部インタフェース用電源回路が含まれていても良い。この場合、ロジックチップ３０Ｂには、互いに異なる複数の電源電位を供給する複数の電源線ＶＤ１が接続される。

また、図４に示す基準電位線ＶＳ１に供給される電位は、例えば接地電位である。しかし、駆動電圧は、互いに異なる第１の電位と第２の電位との差により規定されるため、基準電位線ＶＳ１に供給される電位は、接地電位以外の電位であっても良い。

ロジックチップ３０Ｂのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３０に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップ３０Ｂに図４に示す主記憶回路を形成すれば、ロジックチップ３０Ｂ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路の容量は異なる。そこで、ロジックチップ３０Ｂとは別の半導体チップ３０（すなわち、メモリチップ３０Ａ）に主記憶回路を形成することで、ロジックチップ３０Ｂの汎用性を向上させることができる。また、要求される主記憶回路の記憶容量に応じて、複数枚のメモリチップ３０Ａを接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。

また、図４に示す例では、メモリチップ３０Ａは、主記憶回路を備えている。図４では主記憶回路をメモリチップ３０Ａのコア回路（主回路）ＣＯＲＥ２として示している。ただし、コア回路ＣＯＲＥ２に含まれる回路は、主記憶回路以外の回路が含まれていても良い。

また、メモリチップ３０Ａには、内部機器（例えば、ロジックチップ３０Ｂ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＩＦ２が形成されている。

また、メモリチップ３０Ａには、コア回路ＣＯＲＥ２を駆動するための電位を供給する電源回路（駆動回路）ＤＲＶ２を備えている。図４に示す例では、電源回路ＤＲＶ２には、電源電位を供給する電源線ＶＤ２と、基準電位を供給する基準電位線ＶＳ１とが接続されている。図４に示す例では、電源線ＶＤ１に供給される電源電位、および電源線ＶＤ２に供給される電源電位は、それぞれ半導体装置ＰＫＧ１の外部に設けられた電源５０から供給される。

なお、図４では、一対の電源線ＶＤ２と基準電位線ＶＳ１がメモリチップ３０Ａに接続される例を示している。また、図４に示す例では、内部インタフェース回路ＩＦ２を駆動する電源電位を供給する電源線ＶＤ３、および基準電位線ＶＳ２のそれぞれを介してロジックチップ３０Ｂとメモリチップ３０Ａとが電気的に接続されている。ただし、メモリチップ３０Ａに電位を供給する方式は、上記以外に種々の変形例がある。例えば、ロジックチップ３０Ｂの内部インタフェース回路ＩＦ２を駆動する電源電位と、メモリチップ３０Ａの内部インタフェース回路ＩＦ２を駆動する電源電位とが、それぞれ独立して供給されても良い。この場合、図４に示す電源５０とメモリチップ３０Ａとは、電源線ＶＤ３を介して電気的に接続される。

また、図４に示す例では、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する複数の伝送経路には、データ線ＤＱおよび制御信号線ＣＭＤの他、基準電位線ＶＳ２が含まれる。この基準電位線ＶＳ２は例えばデータ線ＤＱによって伝送されるデータ信号のリファレンス信号を伝送する経路になっている。リファレンス用の基準電位線ＶＳ２には、基準電位として例えば接地電位が供給される。基準電位線ＶＳ２および基準電位線ＶＳ１にそれぞれ接地電位を供給する場合には、基準電位線ＶＳ２と基準電位線ＶＳ１とを接続した方が、電位が安定する。したがって、図４に点線を付して示すように、基準電位線ＶＳ２と基準電位線ＶＳ１とがインタポーザ２０Ａにおいて接続されていることが好ましい。ただし、リファレンス用の基準電位線ＶＳ２は伝送経路中の電位のばらつきが低減できれば、接地電位以外の電位が供給されても良い。例えば、入出力用電源回路の電源電位をリファレンス用の基準電位として利用しても良い。

また、図４に示す例では、メモリチップ３０Ａに電源電位を供給する電源線ＶＤ２、およびメモリチップ３０Ａに基準電位を供給する基準電位線ＶＳ１は、それぞれロジックチップ３０Ｂを経由せずにメモリチップ３０Ａに接続されている。ただし、図４に対する変形例としては、電源線ＶＤ１および基準電位線ＶＳ２がロジックチップ３０Ｂを経由してメモリチップ３０Ａに接続されていても良い。

＜各部品の構成＞
次に、図１〜図４に示す半導体装置ＰＫＧ１を構成する主な部品について順に説明する。図５は、図３のＡ部の拡大断面図である。また、図６は、図３のＢ部の拡大断面図である。

図１〜図５に示す配線基板１０は、半導体装置ＰＫＧ１と実装基板６０（図４参照）との間で、電気信号や電位を供給する伝送経路を備える基板である。配線基板１０は、上面１０ｔ側と下面１０ｂ側を電気的に接続する複数の配線層（図３に示す例では８層）を有する。各配線層に設けられた、複数の配線１３は、複数の配線１３間、および隣り合う配線層間を絶縁する絶縁層１４に覆われている。

図３に示す配線基板１０は、積層された複数の絶縁層１４を有しており、真ん中の絶縁層１４が、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させたコア層（コア材）である。また、コア層の上面および下面にそれぞれ形成される絶縁層１４は、例えばビルドアップ工法により形成されている。ただし、図３に対する変形例として、コア層となる絶縁層１４を有していない、所謂、コアレス基板を用いても良い。

また、配線基板１０は、各配線層の間にもうけられ、積層された配線層を厚さ方向に接続する層間導電路であるビア配線１５を有する。また、配線基板１０の上面１０ｔには、複数のボンディングパッド（端子、チップ搭載面側端子、電極）１６が形成されている。なお、配線基板１０が有する複数の配線層のうち、最上層の配線層（最も上面１０ｔ側の配線層）に設けられた配線１３は、ボンディングパッド１６と一体に形成されている。言い換えれば、ボンディングパッド１６は配線１３の一部と考えることができる。また、ボンディングパッド１６と配線１３を区別して考える場合には、配線基板１０の上面１０ｔにおいて、絶縁膜１７から露出する部分をボンディングパッド１６、絶縁膜１７に覆われる部分を配線１３として定義することができる。

一方、配線基板１０の下面１０ｂには、複数のランド（端子、半田接続用パッド）１２が形成されている。複数のランド１２のそれぞれには、半田ボール１１が接続されており、図４に示す実装基板６０と半導体装置ＰＫＧ１とは、図３に示す半田ボール１１を介して電気的に接続される。すなわち、複数の半田ボール１１は、半導体装置ＰＫＧ１の外部接続端子として機能する。

これら複数の半田ボール１１および複数のランド１２は、配線基板１０の複数の配線１３を介して、上面１０ｔ側の複数のボンディングパッド１６と電気的に接続されている。なお、配線基板１０が有する複数の配線層のうち、最下層の配線層（最も下面１０ｂ側の配線層）に設けられた配線１３は、ランド１２と一体に形成されている。言い換えれば、ランド１２は配線１３の一部と考えることができる。また、ランド１２と配線１３を区別して考える場合には、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する部分をランド１２、絶縁膜１７に覆われる部分を配線１３として定義することができる。

また、図３に対する変形例として、ランド１２自身を外部接続端子として機能させる場合もある。この場合、ランド１２に半田ボール１１は接続されず、複数のランド１２のそれぞれは、配線基板１０の下面１０ｂにおいて、絶縁膜１７から露出する。また、図３に対する別の変形例として、ボール形状の半田ボール１１に代えて、薄い半田膜を接続し、この半田膜を外部接続端子として機能させる場合もある。

また、配線基板１０の上面１０ｔおよび下面１０ｂは、絶縁膜（ソルダレジスト膜）１７により覆われている。配線基板１０の上面１０ｔに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のボンディングパッド１６の少なくとも一部（ボンディング領域）が絶縁膜１７から露出している。また、配線基板１０の下面１０ｂに形成された配線１３は絶縁膜１７に覆われている。絶縁膜１７には開口部が形成され、この開口部において、複数のランド１２の少なくとも一部（半田ボール１１との接合部）が絶縁膜１７から露出している。

また、図５に示すように、半導体装置ＰＫＧ１は、配線基板１０上に搭載されるインタポーザ２０Ａを備えている。インタポーザ２０Ａは、配線基板１０と複数の半導体チップ３０との間に介在する中継基板である。本実施の形態では、インタポーザ２０Ａは、主面２１ｔを有するシリコン基板（基材）２１と、主面２１ｔ上に配置された複数の配線層Ｍ１、Ｍ２、Ｍ３と、を有する。図５に示すように、複数の表面電極２５が形成された層を配線層Ｍ４と見做すと、図５に示す例では四層の配線層が積層されている。複数の配線層Ｍ１、Ｍ２、Ｍ３のそれぞれには、複数の配線（導体パターン）２２が形成されている。複数の配線２２は、複数の配線２２間、および隣り合う配線層間を絶縁する絶縁層２３に覆われている。絶縁層２３は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。

また、インタポーザ２０Ａの配線層Ｍ３上には、複数の表面電極（電極パッド、端子）２５が形成されている。複数の表面電極２５のそれぞれの一部分は、インタポーザ２０Ａの上面２０ｔにおいて、保護絶縁膜であるパッシベーション膜２６から露出している。そして、表面電極２５は、表面電極２５の露出部分に接続されるバンプ電極３５を介して半導体チップ３０の電極（表面電極、パッド）３３と電気的に接続されている。

また、インタポーザ２０Ａの下面２０ｂには、複数の裏面電極（電極、パッド、端子）２７が形成されている。複数の裏面電極２７は、シリコン基板２１の主面２１ｔの反対側に位置するインタポーザ２０Ａの下面２０ｂにおいて、露出している。そして、裏面電極２７は、裏面電極２７に接続されるバンプ電極２８を介して配線基板１０のボンディングパッド１６と電気的に接続されている。

また、インタポーザ２０Ａは、シリコン基板２１を厚さ方向（主面２１ｔおよび下面２０ｂのうち、一方の面から他方の面に向かう方向）に貫通する複数の貫通電極２４を備えている。複数の貫通電極２４は、シリコン基板２１を厚さ方向に貫通するように形成された貫通孔に例えば銅（Ｃｕ）などの導体を埋め込むことにより形成された導電経路である。複数の貫通電極２４のそれぞれは、一方の端部が裏面電極２７に接続され、他方の端部が配線層Ｍ１の配線２２に接続されている。つまり、インタポーザ２０Ａの複数の表面電極２５と複数の裏面電極２７とは、複数の配線２２および複数の貫通電極２４を介してそれぞれ電気的に接続されている。

上記した配線基板１０は、半導体装置ＰＫＧ１の支持基材である。支持基板としての機能を発揮するためには、剛性や強度を向上させることが好ましい。このため、配線基板１０に形成する複数の配線１３は微細加工が難しい。

一方、インタポーザ２０Ａは、配線基板１０上に搭載される中継基板なので、基板の剛性や強度は、配線基板１０と比較して低くても良い。このため、インタポーザ２０Ａに形成される複数の配線２２は、配線基板１０の配線１３と比較して配線密度を向上させることができる。

特に、本実施の形態のインタポーザ２０Ａは、図５に示すように半導体基板であるシリコン基板（基材）２１を有し、シリコン基板２１の主面２１ｔ上に複数の配線層Ｍ１、Ｍ２、Ｍ３が積層された構造を有する。このように、半導体基板上に複数の配線２２を形成する場合、半導体ウエハに配線を形成する工程と同様のプロセスを利用することで、配線密度を向上させることができる。

半導体ウエハに配線を形成するプロセスを用いた場合、各配線層の厚さ、および配線層間の距離も薄くなる。例えば、図５および図６に示す配線層Ｍ１、Ｍ２、Ｍ３の厚さ、すなわち、複数の配線２２それぞれの厚さは、配線基板１０の配線１３の厚さよりも薄い。図５および図６では、配線基板１０の配線１３とインタポーザ２０Ａの配線２２とを一図に記載するため、配線１３の厚さが配線２２の厚さに対して二倍以下になっている。しかし、配線１３の厚さは、上記した配線２２の厚さの値に対して数倍から数十倍程度である。

また、配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離、およびシリコン基板２１の主面２１ｔと配線層Ｍ１との離間距離は、配線２２の厚さよりも小さい。配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離、およびシリコン基板２１の主面２１ｔと配線層Ｍ１との離間距離は、配線層Ｍ１、Ｍ２、Ｍ３に形成された配線２２の厚さの半分程度である。なお、複数の表面電極２５が形成された最上層の配線層Ｍ４と配線層Ｍ３との離間距離は、配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離よりも大きい。例えば、配線層Ｍ４と配線層Ｍ３との離間距離は、配線２２の厚さと同程度である。

このように、インタポーザ２０Ａは、配線基板１０と比較して、配線密度を向上させることができるので、複数の半導体チップ３０間を結ぶ信号伝送経路の数を増加させる場合に特に有効である。特に、本実施の形態の図４に示す例のように、ロジックチップ３０Ｂとメモリチップ３０Ａとを接続する信号伝送経路の数を増やす場合には、インタポーザ２０Ａを設けることにより、配線基板１０に形成される配線１３（図３参照）の数を低減することができる。

なお、本実施の形態では、半導体ウエハの製造プロセスで広く利用される、シリコン基板２１を基材として用いている。このため、図５に示すシリコン基板２１は、半導体材料であるシリコンを母材（主たる成分）とする。また、半導体チップの製造に用いられる半導体基板は、母材である半導体材料中に、ｐ型またはｎ型の導電特性を構成する不純物元素がドープされている場合が一般的である。このため、シリコン基板２１として、汎用される半導体ウエハを用いた場合、シリコン基板２１には、ｐ型またはｎ型の導電特性を構成する不純物元素が含まれている。

ただし、本実施の形態のシリコン基板２１には、種々の変形例が適用可能である。例えば、半導体基板として、シリコン以外の半導体材料を母材にしても良い。また、半導体材料中に不純物元素がドープされていない半導体を半導体基板として用いることもできる。

また、図６に示すように、半導体装置ＰＫＧ１は、インタポーザ２０Ａの上面２０ｔ上に搭載される複数の半導体チップ３０を備えている。複数の半導体チップ３０のそれぞれは、主面３１ｔを有するシリコン基板（基材）３１と、主面３１ｔ上に配置された配線層３２とを有する。なお、図５および図６では、見易さのため、一層の配線層３２を示しているが、例えば、図５および図６に示す配線層３２には、インタポーザ２０Ａの配線層Ｍ１、Ｍ２、Ｍ３よりも厚さが薄い複数の配線層が積層されている。また、見易さのために図示は省略するが、複数の配線層３２のそれぞれには、複数の配線が形成されている。また、複数の配線は、複数の配線間、および隣り合う配線層間を絶縁する絶縁層に覆われている。絶縁層は、例えば、酸化珪素（ＳｉＯ）などの半導体材料の酸化物から成る、無機絶縁層である。

また、複数の半導体チップ３０のそれぞれが備えるシリコン基板３１の主面３１ｔには、例えばトランジスタ素子、あるいはダイオード素子などの、複数の半導体素子が形成されている。複数の半導体素子は、配線層３２の複数の配線を介して表面３０ｔ側に形成された複数の電極３３と電気的に接続されている。

また、本実施の形態では、複数の半導体チップ３０のそれぞれは、表面３０ｔとインタポーザ２０Ａの上面２０ｔとが対向した状態で、インタポーザ２０Ａの上面２０ｔ上に搭載されている。このような実装方式は、フェイスダウン実装方式、あるいは、フリップチップ接続方式と呼ばれる。フリップチップ接続方式では、以下のように半導体チップ３０と、インタポーザ２０Ａとが電気的に接続される。

半導体チップ３０の配線層３２上には、複数の電極（表面電極、パッド、端子）３３が形成されている。複数の電極３３のそれぞれの一部分は、半導体チップ３０の表面３０ｔにおいて、保護絶縁膜であるパッシベーション膜３４から露出している。そして、電極３３は、電極３３の露出部分に接続されるバンプ電極３５を介してインタポーザ２０Ａの表面電極２５と電気的に接続されている。

また、本実施の形態では、図４に示すように、メモリチップ３０Ａに接続される複数の伝送経路のうちの一部は、配線基板１０とは接続されず、インタポーザ２０Ａを介してロジックチップ３０Ｂに接続される。図４に示す例では、データ線ＤＱおよび制御信号線ＣＭＤは配線基板１０とは電気的に分離されている。一方、メモリチップ３０Ａに接続される複数の伝送経路のうち、メモリチップ３０Ａの回路を駆動するための電源電位を供給する電源線ＶＤ２および基準電位線ＶＳ１は、配線基板１０と電気的に接続されている。なお、ロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する伝送経路のうち、信号線のリファレンス用に用いる基準電位線ＶＳ２は、配線基板１０と分離されていても良い。

＜半導体チップ間を電気的に接続する伝送経路の詳細＞
次に、図４に示すようにロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する信号伝送経路の詳細について説明する。

ＳｉＰ型の半導体装置の代表的な例として、本実施の形態のように、ロジックチップ３０Ｂとメモリチップ３０Ａとが一つのパッケージ内に搭載された構成がある。このような構成のＳｉＰ型の半導体装置の性能を向上させるためには、ロジックチップ３０Ｂとメモリチップ３０Ａとを接続する信号伝送経路の伝送速度を向上させる技術が要求される。例えば、図４に示す信号伝送経路のうち、複数のデータ線ＤＱのそれぞれは、１Ｇｂｐｓ（毎秒１ギガビット）以上の伝送速度でデータ信号を伝送するように設計されている。複数の信号伝送経路のそれぞれの伝送速度を高速化するためには、単位時間当たりの伝送回数を増やす必要がある（以下、高クロック化と記載する）。

また、ロジックチップ３０Ｂとメモリチップ３０Ａとの間の信号伝送速度を向上させる他の方法としては、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、上記したバス幅拡大化と高クロック化を組み合わせて適用する方法がある。この場合、高速の信号伝送経路が多数必要になる。したがって、本実施の形態のように、インタポーザ２０Ａを介してロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する方法が有効である。

例えば図４に示すメモリチップ３０Ａは、５１２ｂｉｔ以上のデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップ３０Ａは、データバスの幅が１２８ｂｉｔのチャンネルを、例えば４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ１Ｇｂｐｓ以上になっている。

ところが、本願発明者が複数の配線層を備えたインタポーザを介してロジックチップ３０Ｂとメモリチップ３０Ａとを電気的に接続する構成について検討を行った結果、信号伝送の信頼性の観点から課題があることが判った。

まず、本願発明者の検討によれば、シリコン基板を有するインタポーザ上で高速信号伝送を行った場合、信号のエネルギーの一部が熱エネルギーに変換されて消費され、伝送損失（以下、信号損失と呼ぶ）が発生する場合があることが判った。この時、図７に示すように信号の周波数が低い状態では信号損失の程度は小さいが、信号の周波数が高くなると信号損失の程度が急激に大きくなることが判った。

図７は、信号伝送経路の動作周波数と、信号損失の関係を示す説明図である。また、図８は、シリコン基板に電流が流れる状態を模式的に示す要部断面図である。図７では、信号の伝送を行う周波数を横軸に対数で示し、各周波数における信号損失の程度を縦軸に示している。また、図７では、図４に示すデータ線ＤＱの動作周波数帯を周波数帯Ｆ２として示し、制御信号線ＣＭＤの動作周波数帯を周波数帯Ｆ１として示している。また、図８では、配線層Ｍ４が、表面電極２５を形成するための層であることを明示するため、表面電極２５を点線で示している。

ここで、図８に示す配線２２に信号電流が流れる場合の挙動について検討する。図８に示すシリコン基板２１には、図５に示す本実施の形態のインタポーザ２０Ａが有するシリコン基板２１と同様に、ｐ型またはｎ型の導電特性を構成する不純物元素が含まれている。

図８に示す配線２２に信号電流が流れると、配線２２の周囲に電磁場が発生する。配線２２に流れる信号電流の周波数が低い場合には、シリコン基板２１には、図８に示す電流ＣＦは流れ難い。このため、例えば、図７に示す周波数帯Ｆ１で信号電流を伝送する場合には、周波数が変化しても信号損失の程度は変化し難い。

ところが、本願発明者の検討によれば、例えば、図７に示す周波数帯Ｆ２のように高い周波数で信号電流を伝送した場合、図８に示すシリコン基板２１に電流ＣＦが流れやすくなることが判った。また、シリコン基板２１は、母材である半導体材料に不純物がドープされることにより、導電性を獲得しているので、配線２２などの導体と比較して、シリコン基板２１に電流ＣＦが流れる場合の抵抗値が大きい。このため、電流ＣＦが流れることにより生じた電気的エネルギー（電磁場およびこれに伴い生じる電流ＣＦ）は、熱エネルギーに変換され、消費される。この結果、配線２２を流れる信号電流の電流値は低下する。すなわち、信号伝送経路に信号損失が発生する。本願発明者の検討によれば、信号伝送経路の動作周波数が１ＧＨｚ（ギガヘルツ）以上になってくると、信号損失の程度が急激に大きくなる。

したがって、信号伝送の信頼性を向上させる観点から、信号損失の程度が大きくなる周波数帯Ｆ２では、信号損失の増大を抑制する対策を施すことが好ましい。本実施の形態によれば、上記した信号損失の増大を抑制することができる。以下、その理由について順に説明する。

図９は、図１に示すロジックチップとメモリチップの間の領域周辺を拡大して示す拡大平面図である。また、図１０は、図９のＡ−Ａ線に沿った断面において、伝送対象の種類別の配線の配置例を示す要部断面図である。なお、図９では、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の配線２２、および配線２２の両端に接続されたインタポーザ２０Ａの複数の表面電極２５を点線で示している。図９では、メモリチップ３０Ａとロジックチップ３０Ｂとが複数の配線２２を介して電気的に接続されていることを模式的に示したもので、配線２２や表面電極２５の数や位置は、図９に示す態様には限定されない。また、図９では、隣り合う半導体チップに挟まれた領域２２Ａ、および隣り合う半導体チップを電気的に接続する複数の配線２２が形成された領域２２Ｂの周縁部を二点鎖線で示している。また、領域２２Ａと領域２２Ｂが重なるので、見易さのため、領域２２Ａには模様を付している。また、図１０は、断面図であるが、複数の配線２２が構成する伝送経路の種類を識別するため、伝送対象の種類に応じて異なる模様を付している。詳しくは、図４に示すデータ線ＤＱの一部を構成するデータ信号用配線２２ＤＱにはハッチングを、図４に示す制御信号線ＣＭＤの一部を構成する制御信号用配線２２ＣＭＤにはドットパターンを、それぞれ付している。また、基準電位の伝送経路となる基準電位用配線２２ＶＳには模様を付さず、ブランクにしている。また、シリコン基板２１にも、模様を付さず、ブランクになっている。また、図１０では、配線層Ｍ４が、表面電極２５を形成するための層であることを明示するため、表面電極２５を点線で示している。

まず、隣り合う半導体チップ間の信号伝送の信頼性を向上させる観点から、配線構造の検討を行う必要がある領域について説明する。図９に示すように、本実施の形態の半導体装置ＰＫＧ１が有するメモリチップ３０Ａとロジックチップ３０Ｂとは、インタポーザ２０Ａの複数の配線２２を介して電気的に接続されている。また、高速信号伝送を行う場合、信号伝送経路は短くすることが好ましい。このため、平面視において、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する配線２２は、主に、メモリチップ３０Ａとロジックチップ３０Ｂとに挟まれたインタポーザ２０Ａの領域２２Ａに配置される。このため、配線２２の電気的特性を検討する場合には、図９に示す領域２２Ａにおける配線構造を検討すれば良く、他の領域の配線構造は特に限定されない。

なお、メモリチップ３０Ａとロジックチップ３０Ｂとを電気的に接続する複数の配線２２が接続される領域は、厳密には、図９に示すように、複数の配線２２の両端に接続される複数の表面電極２５の間の領域２２Ｂである。しかし、信号伝送経路を短くするためには、複数の配線２２の両端に接続される複数の表面電極２５のそれぞれは、隣り合う半導体チップの互いに対向する辺側に寄せて形成される場合が多い。この場合、図９に示すように、領域２２Ｂの大部分は、領域２２Ａと重複している。したがって、少なくとも、領域２２Ａの配線構造を改善することにより、隣り合う半導体チップ間の信号伝送の信頼性を向上させることができる。ただし、例えば、隣り合う半導体チップ間を接続する配線２２の長さが長く、複数の表面電極２５のそれぞれが、隣り合う半導体チップの互いに対向する辺から離れている場合には、領域２２Ｂにおける配線構造を考慮した方が好ましい場合もある。

以下では、図９に示す領域２２Ａにおける配線構造について説明する。ただし、以下で説明する配線構造は、領域２２Ｂにおける配線構造を考慮する場合にも適用できる。

図１０に示すように、本実施の形態の半導体装置ＰＫＧ１が備えるインタポーザ２０Ａは、配線層Ｍ１と、配線層Ｍ１よりもシリコン基板２１の主面２１ｔから離れた配線層Ｍ２と、配線層Ｍ２よりも主面２１ｔから離れた配線層Ｍ３と、を有する。

また、領域２２Ａ（図９参照）では、複数の配線２２のうち、基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳの割合（占有率）は、配線層Ｍ３における基準電位用配線２２ＶＳの割合が配線層Ｍ１における基準電位用配線２２ＶＳの割合（占有率）よりも多い。上記した配線層Ｍ１（または配線層Ｍ３）における基準電位用配線２２ＶＳの割合とは、配線層Ｍ１（または配線層Ｍ３）に形成された導体パターンの平面積の合計値に対する基準電位用配線２２ＶＳの占有率を意味する。また、配線層Ｍ１（または配線層Ｍ３）における信号用配線の割合とは、配線層Ｍ１（または配線層Ｍ３）に形成された導体パターンの平面積の合計値に対する信号用配線の占有率を意味する。以下、本明細書において、ある配線層におけるある種類の配線の割合と記載した場合には、特に違う意味で用いていることを説明した場合を除き、上記と同様の意味である。

また、領域２２Ａ（図９参照）では、複数の配線２２のうち、信号の伝送経路の一部を構成する信号用配線（データ信号用配線２２ＤＱおよび制御信号用配線２２ＣＭＤ）の割合（占有率）は、配線層Ｍ１における信号用配線の割合が配線層Ｍ３における信号用配線の割合（占有率）よりも多い。

本実施の形態のインタポーザ２０Ａの構成は、以下のように表現することもできる。すなわち、シリコン基板２１の主面２１ｔまでの距離が相対的に近い配線層Ｍ１では、主に信号用配線（データ信号用配線２２ＤＱまたは制御信号用配線２２ＣＭＤ）が設けられ、シリコン基板２１の主面２１ｔまでの距離が相対的に遠い配線層Ｍ３では、主に基準電位用配線２２ＶＳが設けられている。これにより、以下の効果が得られる。

すなわち、配線２２に信号を流した時に発生する電磁場の分布を基準電位用配線２２ＶＳにより制御することができる。信号電流が流れる配線２２の下方に設けられた基準電位用配線２２ＶＳの面積が小さく、配線２２の上方に設けられた基準電位用配線２２ＶＳの面積が大きい場合、電磁場は、主に配線２２と同層あるいは上方に分布するようになる。このため、配線２２に流れる信号電流が高周波信号であった場合でも、シリコン基板２１に電流ＣＦ（図８参照）が流れることによる信号損失を抑制できる。

なお、図１０に示す基準電位用配線２２ＶＳに供給される基準電位は、例えば図４に示す基準電位線ＶＳ１に供給される電位（例えば接地電位）と同じ電位である。また、配線２２に信号を流した時に発生する電磁場の分布を制御することは、接地電位以外の電位が供給される伝送経路であっても良い。例えば、図４に示す入出力回路の駆動用に供給される電源電位であっても良い。

ところで、本願発明者は、信号損失を抑制する別の方法として、図１１に示す検討例について検討した。図１１は、図１０とは別の検討例であるインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。図１１に示すインタポーザ２０Ｈは、以下の点で図１０に示すインタポーザ２０Ａと相違する。すなわち、シリコン基板２１の主面２１ｔまでの距離が相対的に近い配線層Ｍ１では、主に基準電位用配線２２ＶＳが設けられ、シリコン基板２１の主面２１ｔまでの距離が相対的に遠い配線層Ｍ３では、主に信号用配線が設けられている。言い換えれば、図１１に示すインタポーザ２０Ｈでは、複数の信号用配線とシリコン基板２１との間に、基準電位用配線２２ＶＳが設けられている。

本願発明者は、複数の信号用配線とシリコン基板２１との間に、基準電位用配線２２ＶＳを設けることで、信号用配線に高周波信号が流れた時に生じる電磁場を、基準電位用配線２２ＶＳによりシールドする構成について検討した。しかし、図１１に示すインタポーザ２０Ｈの場合、製造の都合上シールドがメッシュ形状になり、シールド効果が減殺されるため、図１０に示すインタポーザ２０Ａと比較して、信号損失を抑制することが難しいことが判った。この理由を以下に説明する。

シリコン基板２１上に複数の配線層を積層する場合、半導体ウエハ上に配線層を形成するプロセスを利用することで、配線２２の高密度化が可能である。しかし、下地になる各配線層の表面の平坦性が低い場合、配線２２の配線幅を十分に小さくすることができない。このため、配線層を積層するための準備として、下地になる配線層を平坦化する必要がある。平坦化する技術としては、例えば、ＣＭＰ（Chemical Mechanical Polishing）と呼ばれる研磨技術がある。ＣＭＰは、柔らかい絶縁層２３（図６参照）が金属パターンの間に埋め込まれることで、研磨面が平坦化する技術なので、金属パターンの間に絶縁層２３が埋め込まれる隙間が必要である。したがって、例えばメッシュパターンなど、金属膜の間に複数の隙間を設け、金属膜の被覆率（金属膜が形成される面における金属膜の占有率）は、例えば５０％程度にとどめる必要がある。

図１１に示す信号用配線（例えばデータ信号用配線２２ＤＱ）に高周波信号が流れた時に生じる電磁場を、基準電位用配線２２ＶＳによりシールドするためには、配線層Ｍ１に設けられている基準電位用配線２２ＶＳの面積を大きくする必要があるが、基準電位用配線２２ＶＳの平面形状をシート状に形成することは難しい。このため、上記した電磁場が、基準電位用配線２２ＶＳを構成する導体パターンの隙間からシリコン基板２１に向かって回り込んでしまう。つまり、基準電位用配線２２ＶＳにより十分なシールド効果を得ることが難しい。

一方、図１０に示す本実施の形態では、基準電位用配線２２ＶＳは、電磁場の分布を制御するための導体パターンとして利用される。したがって、例えば、図１０に示す基準電位用配線２２ＶＳの平面形状が図９に点線で示す配線２２のように、メモリチップ３０Ａおよびロジックチップ３０Ｂのうちの一方から他方に向かって延びる線形のパターンである場合でも、信号損失を抑制することができる。また、例えば、図１０に示す基準電位用配線２２ＶＳの平面形状がメッシュパターンであっても、信号損失を抑制することができる。図１０に示す基準電位用配線２２ＶＳは、専ら電磁場の分布を制御するために用いられる必要はない。したがって、上記電磁場の一部が基準電位用配線２２ＶＳによりシールドされても良い。また、図１０に示す基準電位用配線２２ＶＳが、高速信号の帰路電流経路の一部を構成していても良い。

なお、図１０を用いて説明した配線構造の表現において「Ａの割合は、Ｂの割合よりも多い」という表現には、Ｂの割合が０％である場合も含む。また、「Ａの割合はＢの割合よりも少ない」という表現には、Ａの割合が０％である場合も含む。以後、本明細書において、「Ａの割合は、Ｂの割合よりも多い（または少ない）」という表現を用いた場合には、同様の意味である。例えば、図１０に示す例では、配線層Ｍ１には、基準電位用配線２２ＶＳが形成されず、領域２２Ａ（図９参照）の配線層Ｍ１形成された配線２２のうち、信号用配線の割合は１００％である。

ただし、図１０に対する変形例としては、領域２２Ａ（図９参照）の配線層Ｍ１に基準電位用配線２２ＶＳを形成しても良い。この場合、上記したように、複数の配線２２のうち、基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳの割合（占有率）は、配線層Ｍ３における基準電位用配線２２ＶＳの割合が配線層Ｍ１における基準電位用配線２２ＶＳの割合（占有率）よりも多くなるようにする。これにより、高速信号伝送を行った時に生じる電磁場は、主に配線２２と同層あるいは上方に分布するようになり、信号損失を抑制できる。

また、図１０に示すインタポーザ２０Ａの配線構造は、以下のように表現することもできる。また、配線層Ｍ１に配置された複数の配線（導体パターン）２２において、基準電位の伝送経路の一部を構成する基準電位用配線（基準電位用導体）２２ＶＳの割合は、信号の伝送経路の一部を構成する信号用配線（データ信号用配線２２ＤＱまたは制御信号用配線２２ＣＭＤ）の割合に比べて少ない。また、配線層Ｍ３に配置された複数の配線２２において、基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。

上記の条件を満たす場合には、「シリコン基板２１の主面２１ｔまでの距離が相対的に近い配線層Ｍ１では、主に信号用配線（データ信号用配線２２ＤＱまたは制御信号用配線２２ＣＭＤ）が設けられ、シリコン基板２１の主面２１ｔまでの距離が相対的に遠い配線層Ｍ３では、主に基準電位用配線２２ＶＳが設けられている」と言える。したがって、高速信号伝送を行った時に生じる電磁場は、主に配線２２と同層あるいは上方に分布するようになる。この結果、上記構成によれば、信号損失を抑制できる。

また、図１０に示すように、本実施の形態では、複数の信号用配線には、相対的に低い周波数帯Ｆ１（図７参照）で信号が伝送される制御信号用配線２２ＣＭＤと、制御信号用配線２２ＣＭＤよりも高い周波数帯Ｆ２（図７参照）で信号が伝送されるデータ信号用配線２２ＤＱとが含まれる。例えば、図４に示す例では、制御信号線ＣＭＤで伝送されるアドレス信号やコマンド信号などの制御用のデータ信号は、データ線ＤＱで伝送されるデータ信号の半分以下の周波数で伝送される。図７を見ると判るように、周波数帯Ｆ１では、周波数帯Ｆ２と比較して、信号損失の程度が低い。

本実施の形態のように、３層以上の配線層を有し、かつ、信号の種類によって、周波数が異なる場合には、図７に示す結果を考慮して、以下の構成が好ましい。すなわち、高周波で伝送されるデータ信号用配線２２ＤＱは、シリコン基板２１の主面２１ｔまでの距離が相対的に遠い配線層Ｍ２、Ｍ３に設けられていることが好ましい。一方、シリコン基板２１の主面２１ｔまでの距離が相対的に近い配線層Ｍ１には、信号損失の程度が低い制御信号用配線２２ＣＭＤを設けることが好ましい。

なお、配線層Ｍ１とシリコン基板２１の主面２１ｔとの離間距離は、配線層Ｍ１の配線２２の厚さよりも薄く、例えば、０．５μｍ〜０．６μｍ程度である。言い換えれば、配線層Ｍ１とシリコン基板２１の主面２１ｔとの間の絶縁層２３の厚さは、配線層Ｍ１の配線２２の厚さよりも薄く、例えば、０．５μｍ〜０．６μｍ程度である。したがって、信号損失を低減する観点からは、図１０に示すようにデータ信号用配線２２ＤＱは、配線層Ｍ１には形成されていないことが特に好ましい。ただし、例えば信号線の数を増やすため、配線層Ｍ１にデータ信号用配線２２ＤＱを形成する場合も考えられる。この場合には、配線層Ｍ１とシリコン基板２１の主面２１ｔとの離間距離を大きくすることが好ましい。

詳しくは、配線層Ｍ１に配置された複数の信号用配線（導体パターン）において、第１の周波数帯（例えば周波数帯Ｆ１）で信号（制御用信号）が伝送される制御信号用配線２２ＣＭＤの割合は、第１の周波数帯よりも高い第２の周波数帯（例えば周波数帯Ｆ２）で信号（データ信号）が伝送されるデータ信号用配線２２ＤＱの割合よりも多い。また、配線層Ｍ２に配置された複数の信号用配線において、第１の周波数帯（例えば周波数帯Ｆ１）で信号（制御用信号）が伝送される制御信号用配線２２ＣＭＤの割合は、第２の周波数帯（例えば周波数帯Ｆ２）で信号（データ信号）が伝送されるデータ信号用配線２２ＤＱの割合よりも少ない。

なお、上記したように、「Ａの割合は、Ｂの割合よりも多い」という表現には、Ｂの割合が０％である場合も含む。また、「Ａの割合はＢの割合よりも少ない」という表現には、Ａの割合が０％である場合も含む。例えば、図１０に示す例では、配線層Ｍ１には、データ信号用配線２２ＤＱが形成されず、領域２２Ａ（図９参照）の配線層Ｍ１に形成された配線２２のうち、制御信号用配線２２ＣＭＤの割合は１００％である。また、図１０に示す例では、配線層Ｍ２、Ｍ３には、データ信号用配線２２ＤＱは形成されていない。

また、本実施の形態によれば、図４に示すデータ線ＤＱで伝送されるデータ信号の帰路電流経路（リターンパス）を短くすることができる。

例えば図６に示すように、インタポーザ２０Ａを介して複数の半導体チップ３０の間で信号を伝送する場合、インタポーザ２０Ａに形成される帰路電流経路は、短くすることが好ましい。言い換えれば、半導体チップ３０同士を接続する帰路電流経路は、半導体チップ３０に近い位置に設けることが好ましい。図４に示すリファレンス用の基準電位線ＶＳ２は、例えば接地電位が供給されるが、これは同時に、データ線ＤＱで伝送されるデータ信号の帰路電流経路でもある。

図１０に示す基準電位用配線２２ＶＳが、リファレンス用の基準電位線ＶＳ２の一部を構成する場合、基準電位用配線２２ＶＳは、図６に示す半導体チップ３０に近い位置に設けることで、帰路電流の経路長を短縮することができる。

ここで、図１０に示す本実施の形態のインタポーザ２０Ａでは、表面電極２５に近い配線層Ｍ３に、主に基準電位用配線２２ＶＳが形成されている。したがって、図１１に示すインタポーザ２０Ｈと比較して、リファレンス信号の伝送距離を短くすることができる。

また、図１０に示す例では、配線層Ｍ１よりも表面電極２５に近い配線層Ｍ２には、主として、高い周波数帯Ｆ２（図７参照）で伝送されるデータ信号用配線２２ＤＱが主に形成されている。このため、配線層Ｍ３に主に基準電位用配線２２ＶＳが形成されている場合でも、高周波信号の伝送距離が長くなることを抑制できる。

また、図６に示すロジックチップ３０Ｂに接続される伝送経路の電気的特性を改善する観点からは、以下の構成が好ましい。図１２は、図１に示すＢ部の拡大平面図である。なお、図１２では、半導体チップ３０とインタポーザ２０Ａとの接続部分の平面形状を示すため、メモリチップ３０Ａの電極３３Ａ、ロジックチップ３０Ｂの電極３３Ｂ、およびインタポーザ２０Ａの表面電極２５の輪郭を点線で示す。また、図１２に示す例では、電極３３Ａの輪郭と電極３３Ａに接続される表面電極２５の輪郭、および電極３３Ｂの輪郭と電極３３Ｂに接続される表面電極２５の輪郭、のそれぞれは、ほぼ重なっている。また、上記したように、インタポーザ２０Ａの表面を覆うパッシベーション膜２６には複数の開口部が設けられ、開口部において、表面電極２５の一部がパッシベーション膜２６から露出する。図１２では、インタポーザ２０Ａの表面電極２５の一部を露出させる開口部の輪郭を実線の円で示している。

図４に示すように、ロジックチップ３０Ｂは、メモリチップ３０Ａとの間で信号を入力または出力する内部インタフェース回路ＩＦ２の他、外部機器４０との間で信号を入力または出力する外部インタフェース回路ＩＦ１を有している。このため、ロジックチップ３０Ｂに接続される信号線（信号線ＳＩＧ、データ線ＤＱおよび制御信号線ＣＭＤ）の数は、メモリチップ３０Ａに接続される信号線（データ線ＤＱおよび制御信号線ＣＭＤ）の数よりも多い。また、図４に示す信号線ＳＩＧの伝送速度は、データ線ＤＱの伝送速度よりも速い。このため、ロジックチップ３０Ｂに接続される信号線ＳＩＧ、あるいはロジックチップ３０Ｂ用の駆動電圧を供給する電源線ＶＤ１およびＶＳ１は、伝送経路を強化しておく必要がある。

そこで、本実施の形態の例では、図５および図６に示すように、ロジックチップ３０Ｂが有する複数の電極３３の場合、一つの電極３３に対して複数（図６では二つ）の貫通電極２４が接続されている。一方、図６に示すように、メモリチップ３０Ａが有する複数の電極３３の場合、一つの電極３３に対して一つの貫通電極２４が接続されている。つまり、ロジックチップ３０Ｂの複数の電極３３のそれぞれに接続される貫通電極２４の数は、メモリチップ３０Ａの複数の電極３３のそれぞれに接続される貫通電極２４の数よりも多い。これにより、図４に示す信号線ＳＩＧの伝送経路として、複数の貫通電極２４（図６参照）を並列で接続した場合、電気信号の伝送経路の電気抵抗を低減できるので、信号の入出力電圧の低下を抑制することができる。また、ロジックチップ３０Ｂに駆動電圧を供給する図４に示す電源線ＶＤ１や基準電位線ＶＳ１などの伝送経路として、複数の貫通電極２４（図６参照）を並列で接続した場合、電源電位や基準電位の伝送経路の電気抵抗を低減できるので、駆動電圧の電圧降下を抑制することができる。なお、図６に示すように複数の電極３３のうち、データ線ＤＱなど、半導体チップ間で信号伝送を行う経路は貫通電極２４に接続されていない。

また、図４に示すロジックチップ３０Ｂに接続される信号線ＳＩＧ、あるいはロジックチップ３０Ｂ用の駆動電圧を供給する電源線ＶＤ１およびＶＳ１は、伝送経路を強化する観点からは、以下の構成が好ましい。図１２に示すようにロジックチップ３０Ｂの電極３３Ｂの表面電極２５Ｂの面積は、メモリチップ３０Ａの電極３３Ａの表面電極２５Ａの面積よりも大きいことが好ましい。表面電極２５Ｂの平面積を大きくすることにより、一つの電極３３Ｂにインタポーザ２０Ａの複数の伝送経路を接続することが可能になる。

詳しくは、ロジックチップ３０Ｂの電極（表面電極、パッド）３３Ｂの径Ｄ１は、メモリチップ３０Ａの電極（表面電極、パッド）３３Ａの径Ｄ２よりも大きい。なお、図１２では、電極３３Ａおよび電極３３Ｂの平面形状が四角形である場合を示しており、四角形の対角線を径Ｄ２または径Ｄ１の値としている。ただし、電極３３Ａおよび電極３３Ｂの平面形状は、四角形以外の形状であっても良い。例えば、電極３３Ａおよび電極３３Ｂの平面形状が円形の場合には、円の直径が径Ｄ２または径Ｄ１の値になる。

また、複数の電極３３Ｂのうち、隣り合う電極３３Ｂの離間距離Ｐ１は、複数の電極３３Ａのうち、隣り合う電極３３Ａの離間距離Ｐ２よりも大きい。なお、多数の電極３３Ｂおよび多数の電極３３Ａを有し、離間距離Ｐ１および離間距離Ｐ２が複数の値を取る場合には、上記した、離間距離Ｐ１および離間距離Ｐ２は、各離間距離の最も小さい値で評価する。

図１２に示すように、ロジックチップ３０Ｂの電極３３Ｂの径Ｄ１が大きい場合、図６に示すように、ロジックチップ３０Ｂの電極３３に接続されるインタポーザ２０Ａの表面電極２５の径も大きくすることができる。これにより、図６に示すように、ロジックチップ３０Ｂが有する一つの電極３３に対して複数（図６では二つ）の貫通電極２４を接続することができる。

＜変形例１＞
次に、本実施の形態の変形例について説明する。まず、変形例１として、複数の表面電極２５が形成されている最上層の配線層（電極パッド層）Ｍ４に基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳを形成した実施態様について説明する。図１３は、図６に対する変形例である半導体装置の拡大断面図である。また、図１４は、図１２に対する変形例であって、図１３に示す半導体装置の拡大平面図である。また、図１５は、図１０に対する変形例であって、図５および図６に示すインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。また、図１６は、図１０に対する他の変形例を示す要部断面図である。また、図１７は、図６に示すインタポーザの複数の表面電極が形成された層の一層下の配線層の構造例を示す拡大平面図である。

図１４では、半導体チップ３０とインタポーザ２０Ｂとの接続部分の平面形状を示すため、メモリチップ３０Ａに接続されるインタポーザ２０Ｂの表面電極２５Ａ、ロジックチップ３０Ｂに接続されるインタポーザ２０Ｂの表面電極２５Ｂ、および基準電位用配線２２ＶＳの輪郭を点線で示す。また、インタポーザ２０Ｂの表面を覆うパッシベーション膜２６（図１３参照）には複数の開口部が設けられ、開口部において、表面電極２５の一部がパッシベーション膜２６から露出する。図１４では、インタポーザ２０Ｂの表面電極２５の一部を露出させる開口部の輪郭を実線の円で示し、各露出部分が構成する伝送経路の種類について下線を付して記載している。また、図１４および図１７では、基準電位用配線２２ＶＳを構成する導体パターンと、他の伝送経路を構成する導体パターンとの境界を見やすくするため、基準電位用配線２２ＶＳに模様（ドットパターン）を付している。

図１３に示す半導体装置ＰＫＧ２は、インタポーザ２０Ｂの配線レイアウトが図６に示す半導体装置ＰＫＧ１と相違する。詳しくは、半導体装置ＰＫＧ２が有するインタポーザ２０Ｂは、複数の表面電極２５が形成されている最上層の配線層Ｍ４に基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳが形成されている点で、図６に示すインタポーザ２０Ａと相違する。

言い換えれば、インタポーザ２０Ｂでは、基準電位用配線２２ＶＳの多くが複数の表面電極２５と同層に形成されている点でインタポーザ２０Ａと異なる。

また、隣り合う半導体チップ３０に挟まれた領域２２Ａ（図１４参照）では、インタポーザ２０Ｂの配線層Ｍ４に配置された配線２２において、基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。図１４に示す例では、領域２２Ａには、基準電位用配線２２ＶＳ以外の導体パターンは形成されていない。

本変形例では、最上層、すなわち、シリコン基板２１の主面２１ｔから最も離れた位置に形成される配線層である配線層Ｍ４において、表面電極２５が配置されていない領域に基準電位線ＶＳ２（図１４参照）を構成する基準電位用配線２２ＶＳが設けられている。

また、図１４に示すように、インタポーザ２０Ｂの基準電位線ＶＳ２を構成する表面電極２５および基準電位用配線２２ＶＳは、一体に形成されている。言い換えれば、基準電位線ＶＳ２を構成する表面電極２５および基準電位用配線２２ＶＳは、互いに連結されている。このため、インタポーザ２０Ｂの最上層の配線層Ｍ４の領域２２Ａでは、配線層Ｍ３（図１３参照）の大部分を覆うように基準電位用配線２２ＶＳが形成され、基準電位用配線２２ＶＳの一部が、基準電位伝送用の表面電極２５として機能する。また、領域２２Ａの周辺領域では、基準電位線ＶＳ２以外の伝送経路、例えば、図４に示す信号線ＳＧ用、あるいは、電源線ＶＤ１、ＶＤ２用の伝送経路を構成する表面電極２５が配置されている位置に、基準電位用配線２２ＶＳ２に開口部が形成され、開口部内に表面電極２５が形成されている。

インタポーザ２０Ｂの場合、最上層に基準電位用配線２２ＶＳを設けることで、図１０を用いて説明したインタポーザ２０Ａと同様に、電磁場を上方に分布させることができる。このため、シリコン基板２１に電流ＣＦ（図８参照）が流れることを抑制できる。

また、インタポーザ２０Ｂの場合、配線層Ｍ４を基準電位の伝送経路として活用するので、図１５に示すように、配線層Ｍ２および配線層Ｍ３において、高速伝送経路であるデータ信号用配線２２ＤＱの配線数を増大させることができる。例えば、図１５に示す例では、領域２２Ａ（図１４参照）において、配線層Ｍ２および配線層Ｍ３のそれぞれでは、基準電位用配線２２ＶＳは形成されず、データ信号用配線２２ＤＱのみが配置されている。このため、図１５に示すインタポーザ２０Ｂは、図１０に示すインタポーザ２０Ａよりもデータ信号用配線２２ＤＱの配線数を増やすことができる。

ただし、図１５に示す例に対する変形例として配線層Ｍ２や配線層Ｍ３に、基準電位用配線２２ＶＳを配置しても良い。その場合でも、配線層Ｍ２および配線層Ｍ３のそれぞれに設けるデータ信号用配線２２ＤＱの配線数は、図１０に示すインタポーザ２０Ａと比較して多くすることができる。また、制御信号用配線２２ＣＭＤは、主に配線層Ｍ１に設けられるので、制御信号用配線２２ＣＭＤの配線数も十分に確保できる。また、図１５に示す例に対する変形例として配線層Ｍ２や配線層Ｍ３に、制御信号用配線２２ＣＭＤを配置しても良い。

また、図１６に示す半導体装置ＰＫＧ３が有するインタポーザ２０Ｃのように、配線層Ｍ４を基準電位用配線２２ＶＳの供給スペースとして活用した場合、配線層Ｍ２および配線層Ｍ３に設けた複数のデータ信号用配線２２ＤＱの離間距離を大きくするこができる。

インタポーザ２０Ｃでは、配線層Ｍ４に基準電位用配線２２ＶＳが形成され、かつ、高速の信号伝送経路用の配線が、他の配線との距離が大きくなっている。詳しくは、配線層Ｍ２に設けられたデータ信号用配線２２ＤＱは、配線層Ｍ１に形成された制御信号用配線２２ＣＭＤと厚さ方向に重ならないように設けられている。また、配線層Ｍ２に設けられたデータ信号用配線２２ＤＱは、配線層Ｍ１に形成された制御信号用配線２２ＣＭＤと厚さ方向に重ならないように配置されている。これにより、データ信号の伝送経路とほかの信号の伝送経路とのクロストークを低減することができる。つまり、図１６に示すインタポーザ２０Ｃは、高速信号伝送を行う配線のクロストークの抑制を重視した場合の構成例である。

なお、配線層Ｍ３に形成されるデータ信号用配線２２ＤＱと、配線層Ｍ１に形成される制御信号用配線２２ＣＭＤの間には、配線層Ｍ２が設けられているので、配線層Ｍ３に形成されるデータ信号用配線２２ＤＱと、配線層Ｍ１に形成される制御信号用配線２２ＣＭＤとは重なっても良い。また、配線層Ｍ４は、表面電極２５（図６参照）を形成する最上層の配線層なので、配線層Ｍ３と配線層Ｍ４の離間距離Ｂ３４は、配線層Ｍ１と配線層Ｍ２の離間距離Ｂ１２や、配線層Ｍ２と配線層Ｍ３の離間距離Ｂ２３よりも大きい。したがって、配線層Ｍ３に形成されるデータ信号用配線２２ＤＱと、配線層Ｍ４に形成される基準電位用配線２２ＶＳとが厚さ方向に重なっていても良い。

また、図１５や図１６に示すように、配線層Ｍ４は、最上層の配線層なので、配線層Ｍ４に形成される基準電位用配線２２ＶＳは、平坦化処理を行う必要がない。このため、図１４に示すように、基準電位以外の伝送経路用の表面電極２５が設けられた開口部以外には、開口部を設けなくても良く、一様に広がるシート状の導体パターンを形成することができる。

なお、配線層Ｍ４に基準電位用配線２２ＶＳを形成しない場合でも、例えば、図１７に示す半導体装置ＰＫＧ４のインタポーザ２０Ｄのように、配線層Ｍ３に面積の広い基準電位用配線２２ＶＳを形成することはできる。図２３に示すインタポーザ２０Ｄの基準電位用配線は、他の配線２２よりも面積が大きい。ただし、最上層ではない配線層Ｍ３に形成される導体パターンは、最上層である配線層Ｍ４（図１０参照）に複数の表面電極２５（図１０参照）を形成する必要があるので、シート状に形成することが難しい。例えば、図１７に示すように、インタポーザ２０Ｄの基準電位用配線２２ＶＳは、直線的に延びる多数の導体パターンが互いに交差する、メッシュ形状の導体パターン（メッシュパターン）である。

しかし、回路の電気特性を考慮すると、メッシュパターンよりもシート状にした方が好ましい。例えば、図１４に示すように、シート状に形成された基準電位用配線２２ＶＳは、図１７に示すようにメッシュ形状に形成された基準電位用配線２２ＶＳよりも電気抵抗が低い。このため、基準電位用配線２２ＶＳをリファレンス用の基準電位線ＶＳ２（図４参照）として利用する場合には、シート状の基準電位用配線２２ＶＳの方が、信号線路特性のばらつきを低減できる。

また、基準電位用配線２２ＶＳを駆動電圧用の基準電位を供給する基準電位線ＶＳ１（図４参照）として利用する場合には、基準電位用配線２２ＶＳの電気抵抗が低くなることで、電圧降下を抑制することができる。

また、基準電位用配線２２ＶＳを電磁場のシールド層として機能させることを考慮した場合、シート状の基準電位用配線２２ＶＳの方が、メッシュ形状の基準電位用配線２２ＶＳよりも電磁場をシールドし易い。したがって、信号損失を低減することができる。

＜変形例２＞
次に、変形例２として、配線層間の離間距離を層毎に異なる値にした実施態様について説明する。図１８は、図１０に対する変形例であって、インタポーザの各配線層の間の距離、および伝送対象の種類別の配置割合の例を示す要部断面図である。また、図１９は、図１０に対する他の変形例を示す要部断面図である。なお、図１８および図１９は、図１０に示す拡大断面図と同様に、シリコン基板２１、各配線層を構成する配線２２、および表面電極２５を図示し、各配線層を覆う、絶縁層２３（図６参照）の図示を省略している。

図１８に示す半導体装置ＰＫＧ５は、インタポーザ２０Ｅの配線層間の距離が図１０に示す半導体装置ＰＫＧ１と相違する。詳しくは、半導体装置ＰＫＧ５が有するインタポーザ２０Ｅは、配線層Ｍ３と配線層Ｍ２の離間距離Ｂ２３が、配線層Ｍ２と配線層Ｍ１の離間距離Ｂ１２よりも大きい点で、図１０に示すインタポーザ２０Ａと相違する。また、図１８に示す例では、配線層Ｍ４と配線層Ｍ３との離間距離Ｂ３４が配線層Ｍ３と配線層Ｍ２の離間距離Ｂ２３よりもさらに大きい。言い換えれば、インタポーザ２０Ｄは、シリコン基板２１からの距離が離れる程、配線層間の離間距離が大きくなっている。

シリコン基板２１に配線層を積層する方法は、例えば以下の方法で行われる。まず、シリコン基板２１の主面２１ｔ上に絶縁層２３（図６参照）を堆積する（絶縁層堆積工程）。次に、絶縁層２３に開口部を形成し、開口部内に導体を埋め込む（導体埋め込み工程）。次に、導体が埋め込まれた絶縁層の上面側（シリコン基板２１の主面２１ｔから離れた面）を例えばＣＭＰにより研磨して平坦化する（研磨工程）。これにより、第１層目の配線層Ｍ１が形成される。次に、第１層目の配線層Ｍ１上に絶縁層を堆積する（絶縁層堆積工程）。以降、同様に導体埋め込み工程、研磨工程、および絶縁層堆積工程を繰り返して行い、複数の配線層を積層する。

上記の方法で配線層を積層する場合、配線層上面の平坦性を向上させるためには、配線層間の離間距離、および配線層自体の厚さを小さくすることが好ましい。また、複数の配線層を積層する場合、下層の配線層の方が上層の配線層よりも高い平坦性が要求される。したがって、相対的にシリコン基板２１に近い位置では、配線層間の離間距離を小さくする方が好ましい。一方、相対的に最上層の配線層Ｍ４に近い位置では、図１０に示す例のように、離間距離Ｂ２３と離間距離Ｂ１２とを同じ値にすることもできるが、図１８に示す変形例のように、離間距離Ｂ２３が離間距離Ｂ１２よりも大きくなるようにしても良い。

そして、離間距離Ｂ２３が離間距離Ｂ１２よりも大きくなるようにすることで、以下の効果が得られる。

上記したインタポーザ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄのそれぞれは、半導体ウエハに配線を形成する工程と同様のプロセスを利用することで、複数の配線２２の配線密度を例えば図６に示す配線基板１０の配線１３の配線密度よりも向上させることができる。例えば、配線２２の厚さは１μｍ〜１．２μｍ程度であって、積層された配線層Ｍ１、Ｍ２、Ｍ３のそれぞれの離間距離は、配線２２の厚さの半分程度である。

ところが、複数の配線２２それぞれの厚さを薄くすると、配線抵抗が高くなる。このため、それぞれの信号伝送経路のインピーダンス値を所定の値に近づけることが難しくなるという課題が生じる。

例えば、図４に示すデータ線ＤＱの特性インピーダンスの設計値が５０Ω［Ｏｈｍ］である時、図１０や図１８に示すデータ信号用配線２２ＤＱを用いた配線経路中、およびリファレンス用の基準電位用配線２２ＶＳを用いた配線経路中では、それぞれ５０Ωに近づけることが好ましい。

データ線ＤＱが接続される入出力回路が持つ寄生容量と配線抵抗から成る時定数をτとすると、
τ＝（信号配線抵抗＋基準電位線抵抗）×（出力回路の寄生容量＋入力回路の寄生容量）
として定義される。

ここで、データ信号用配線２２ＤＱおよび基準電位用配線２２ＶＳの配線抵抗が大きい場合、τの値が大きくなるため、信号波形が鈍る原因になる。

一方、√（インダクタンス／容量）で定義される特性インピーダンスの容量成分は、配線層間の離間距離に反比例するので、離間距離が小さい場合には、特性インピーダンスの容量成分が大きい値になる。このため、上記した配線抵抗を下げるため配線幅を太くすると、特性インピーダンスの容量成分がさらに増加して特性インピーダンスが５０Ωよりも小さくなりすぎる。このため、信号波形が鈍る原因となる。

このように、配線層の厚さが薄く、配線層間の離間距離が小さい場合には、特性インピーダンスの抵抗成分と容量成分とを調整するマージンが小さくなる。この特性インピーダンスの抵抗成分と容量成分とは、トレードオフの関係にあり、抵抗成分と容量成分とを調整するマージンが小さくなれば、特性インピーダンスの調整が難しくなり、信号伝送経路のインピーダンスを所定の値に近づけることが難しくなる。

そこで、図１８に示すように、離間距離Ｂ２３が離間距離Ｂ１２よりも大きくなるようにした場合、上記したトレードオフの関係は改善される。すなわち、主にデータ信号用配線２２ＤＱが設けられた配線層Ｍ２と、主に基準電位用配線２２ＶＳが設けられた配線層Ｍ３との離間距離Ｂ２３を大きくすることで、配線幅を太くしても、特性インピーダンスの容量成分が低下し難くなる。この結果、データ信号用配線２２ＤＱを用いた配線経路中、およびリファレンス用の基準電位用配線２２ＶＳを用いた配線経路中の特性インピーダンスを、例えば５０Ωに近づけ易くなる。

また、図１８に示す例では、配線層Ｍ４と配線層Ｍ３との離間距離Ｂ３４が配線層Ｍ３と配線層Ｍ２の離間距離Ｂ２３よりもさらに大きい。配線層Ｍ４は最上層の配線層なので、最上層の表面電極２５の平坦度は、他の層の配線２２と比較して平坦度が低くても良い。このため、離間距離Ｂ３４は特に大きくすることができる。図１８に示すように、領域２２Ａ（図９参照）における配線層Ｍ４に配線２２が形成されていない場合、配線経路の特性インピーダンスの調整の観点では、図７に示す離間距離Ｂ３４の大小は、影響が小さい。しかし、図１９に示す変形例の半導体装置ＰＫＧ６が有するインタポーザ２０Ｆのように、配線層Ｍ４に基準電位用配線２２ＶＳが形成されている場合には、以下の効果が得られる。

図１９に示すインタポーザ２０Ｆは、領域２２Ａ（図９参照）において、シリコン基板２１の主面２１ｔから最も離れた位置に形成される配線層である配線層Ｍ４に、基準電位線ＶＳを構成する基準電位用配線２２ＶＳが設けられている。また、配線層Ｍ３には、主に、高速（例えば、図７に示す周波数帯Ｆ２）でデータ信号が伝送されるデータ信号用配線２２ＤＱが形成されている。つまり、インタポーザ２０Ｅは、最上層の配線層Ｍ４には主に基準電位用配線２２ＶＳを設け、配線層Ｍ３には、主に高速伝送されるデータ信号用配線２２ＤＱが設けられる。

上記の配線構造は、以下のように表現することもできる。すなわち、領域２２Ａ（図９参照）において、インタポーザ２０Ｆの配線層Ｍ４に配置された配線２２において、基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。また、配線層Ｍ３に配置された複数の信号用配線において、第１の周波数帯（例えば周波数帯Ｆ１）で信号（制御用信号）が伝送される制御信号用配線２２ＣＭＤの割合は、第２の周波数帯（例えば周波数帯Ｆ２）で信号（データ信号）が伝送されるデータ信号用配線２２ＤＱの割合よりも少ない。

上記した「Ａの割合は、Ｂの割合よりも多い」という表現には、Ｂの割合が０％である場合も含む。また、「Ａの割合はＢの割合よりも少ない」という表現には、Ａの割合が０％である場合も含む。例えば、図１９に示す例では、図１４に示すインタポーザ２０Ｂと同様に、領域２２Ａ（図１４参照）における配線層Ｍ４（図１９参照）には、基準電位用配線２２ＶＳのみがシート状に形成され、他の配線２２は形成されていない。また、図１９に示す例では、領域２２Ａ（図９参照）の配線層Ｍ３には、制御信号用配線２２ＣＭＤおよび基準電位用配線２２ＶＳは形成されていない。

インタポーザ２０Ｆのように、配線層Ｍ４に、基準電位用配線２２ＶＳが設けられ、配線層Ｍ３に高周波数で信号伝送を行うデータ信号用配線２２ＤＱを設ける場合、基準電位用配線２２ＶＳとデータ信号用配線２２ＤＱの離間距離によって、信号伝送経路の特性インピーダンスが変化する。このデータ信号用配線２２ＤＱと基準電位用配線２２ＶＳとの距離は配線層Ｍ４と配線層Ｍ３の離間距離Ｂ３４により規定される。

したがって、図１９に示すように、離間距離Ｂ３４が離間距離Ｂ２３よりもさらに大きくなっていることにより、データ信号用配線２２ＤＱの特性インピーダンスの値を所定の値（例えば５０Ω）に近づけ易い。

また、最上層の配線層Ｍ４は、他の配線層Ｍ１、Ｍ２、Ｍ３と比較して、配線２２の厚さを厚くすることができる。このため、インタポーザ２０Ｆは、基準電位用配線２２ＶＳの配線抵抗を低減する観点で好ましい。

また、上記した＜変形例１＞で図１６を用いて説明したインタポーザ２０Ｃの構造は、高周波での信号伝送経路の特性インピーダンスを所定の値に近づけやすいという点でも好ましい。すなわち、図１６に示す例では、領域２２Ａ（図９参照）において、配線層Ｍ２に設けられた複数のデータ信号用配線２２ＤＱのそれぞれが、配線層Ｍ１に設けられた複数の配線２２、および配線層Ｍ３に設けられた複数の配線２２と厚さ方向に重なっていない。この場合、データ信号用配線２２ＤＱと他の配線２２との距離を離すことができるので、信号伝送経路の特性インピーダンスを所定の値に近づけやすい。

一方、図１９に示す半導体装置ＰＫＧ６が有するインタポーザ２０Ｆの場合、配線層Ｍ２と配線層Ｍ３との離間距離Ｂ２３は、離間距離Ｂ１２よりも大きくなっている。このため、配線層Ｍ２のデータ信号用配線２２ＤＱと、配線層Ｍ３のデータ信号用配線２２ＤＱとが厚さ方向に重なっていることによる、特性インピーダンスへの影響を低減することができる。そして、インタポーザ２０Ｆの場合、配線層Ｍ２のデータ信号用配線２２ＤＱと、配線層Ｍ３のデータ信号用配線２２ＤＱとが厚さ方向に重なっているので、図１６に示すインタポーザ２０Ｃと比較してデータ信号用配線２２ＤＱの数を増加させることができる。

＜半導体装置の製造方法＞
次に、図１〜図１９を用いて説明した半導体装置ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５の製造工程について説明する。ただし、上記した半導体装置ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５は、インタポーザに配線層を積層する際の工程が異なる以外は同様の製造方法で製造される。したがって、以下の説明では、代表例として半導体装置ＰＫＧ１の製造方法を説明する。また、以下の説明では、製造工程の流れを示すフロー図と、図１〜図１９を必要に応じて参照しながら説明する。図２０は、図１〜図１９を用いて説明した半導体装置の製造工程の概要を示す説明図である。

＜インタポーザ準備＞
まず、インタポーザ準備工程では、図１０に示すインタポーザ２０Ａ、図１５に示すインタポーザ２０Ｂ、図１６に示すインタポーザ２０Ｃ、図１８に示すインタポーザ２０Ｄ、または図１９に示すインタポーザ２０Ｅを準備する。インタポーザ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ（以下、製造工程の説明において、代表的にインタポーザ２０Ａと記載する）の製造方法は、半導体ウエハであるシリコン基板２１を準備して、シリコン基板２１上に複数の配線層を積層する。配線層の積層方法は、例えば上記したように、絶縁層堆積工程、導体埋め込み工程、および研磨工程を繰り返すことにより行う。

本工程では、一枚の半導体ウエハに複数のインタポーザ２０Ａを一括して形成する。そして、配線層を積層し、電気的試験を行った後、半導体ウエハをダイシングラインに沿って切断し、複数のインタポーザ２０Ａを取得する。

＜ダイボンド＞
次にダイボンド工程では、図３に示すようにインタポーザ２０Ａ上に複数の半導体チップ３０を搭載する。本工程では、複数の半導体チップ３０の表面３０ｔとインタポーザ２０Ａの上面２０ｔとがそれぞれ対向するように、複数の半導体チップ３０を順に搭載する。搭載順序は特に限定されないが、複数の半導体チップ３０の厚さに差がある場合には、相対的に厚さが薄い半導体チップ３０を先に搭載することが好ましい。

例えば、本実施の形態では、メモリチップ３０Ａは一枚であるが、メモリチップ３０Ａとして複数枚のメモリチップ３０Ａが積層された積層体を用いても良い。この場合、ロジックチップ３０Ｂよりもメモリチップ３０Ａの積層体の方が、厚さが厚くなり易いので、ロジックチップ３０Ｂを先に搭載することが好ましい。

また、本工程では、図６に示すように、半導体チップ３０の複数の電極３３とインタポーザ２０Ａの複数の表面電極２５とは、複数のバンプ電極３５を介して電気的に接続される。

なお、図３、図５および図６では、複数のバンプ電極３５が露出しているが、複数のバンプ電極３５の周囲を覆うように半導体チップ３０とインタポーザ２０Ａとの間にアンダフィル樹脂（図示は省略）を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極３５の周囲を覆うことで、バンプ電極３５を保護することができる。

＜インタポーザ搭載＞
次にインタポーザ搭載工程では、図３に示すようにパッケージ基板である配線基板１０を準備して、複数の半導体チップ３０が搭載されたインタポーザ２０Ａを配線基板１０上に搭載する。本工程では、インタポーザ２０Ａの下面２０ｂと配線基板１０の上面１０ｔとが対向するように搭載する。

また、本工程では、図６に示すように、インタポーザ２０Ａの複数の裏面電極と配線基板１０の複数のボンディングパッド１６とは、バンプ電極２８を介して電気的に接続される。

なお、図３、図５および図６では、複数のバンプ電極２８が露出しているが、複数のバンプ電極２８の周囲を覆うようにインタポーザ２０Ａと配線基板１０との間にアンダフィル樹脂（図示は省略）を配置しても良い。アンダフィル樹脂は、絶縁性樹脂であって、複数のバンプ電極２８の周囲を覆うことで、バンプ電極２８を保護することができる。

＜ボールマウント＞
次に、ボールマウント工程では、図３に示すように、配線基板１０の下面１０ｂに形成された複数のランド１２に、外部端子になる複数の半田ボール１１を接合する。

本工程では、配線基板１０の下面１０ｂが上方を向くようにした後、配線基板１０の下面１０ｂにおいて露出する複数のランド１２のそれぞれの上に半田ボール１１を配置する。その後、複数の半田ボール１１を加熱することで複数の半田ボール１１とランド１２を接合する。本工程により、複数の半田ボール１１は、配線基板１０を介して複数の半導体チップ３０（ロジックチップ３０Ｂおよびメモリチップ３０Ａ）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール１１を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール１１を形成せず、ランド１２を露出させた状態、あるいはランド１２に半田ボール１１よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。

（実施の形態２）
上記実施の形態では、インタポーザとしてシリコン基板２１上に複数の配線層が形成された、シリコンインタポーザを用いた実施態様について説明した。シリコンインタポーザの場合、上記実施の形態１で説明したように、半導体ウエハに配線を形成する工程と同様のプロセスを利用できるので、配線密度を向上させ易いという利点がある。

ただし、近年、有機絶縁層を介して複数の配線層を積層した、多層樹脂基板の細線化技術が進歩しており、多層樹脂基板であってもシリコンインタポーザに迫る配線幅や配線層厚さ、あるいは層間絶縁膜の厚さが実現されてきている。そこで、本実施の形態では、前記実施の形態１で説明した技術を、多層樹脂基板に適用した実施態様について説明する。

図２１は、図６に対する変形例である半導体装置の拡大断面図である。また、図２２は、図１０に対する変形例であって、図２１に示すインタポーザの各配線層において、伝送対象の種類別の配置割合の例を示す要部断面図である。

図２１に示す半導体装置ＰＫＧ７は、インタポーザ２０Ｇの構造が、図６に示す半導体装置ＰＫＧ１と相違する。詳しくは、インタポーザ２０Ｇは、複数の配線層のそれぞれを覆う絶縁層が有機絶縁層２９である点で、図６に示すインタポーザ２０Ａと相違する。

また、インタポーザ２０Ｇは、図６に示すシリコン基板２１を有しておらず、インタポーザ２０Ｇの下面２０ｂは、ソルダレジスト膜と呼ばれる有機絶縁膜である絶縁膜１７に覆われている。ただし、絶縁膜１７には複数の開口部が形成され、開口部において、裏面電極２７の一部が露出している。また、同様に、インタポーザ２０Ｇの上面２０ｔは絶縁膜１７に覆われ、絶縁膜１７に形成された複数の開口部において、複数の表面電極２５の一部が露出している。

また、例えばインタポーザ２０Ｇは、配線基板１０の上面１０ｔ側から順に、最下層の配線層Ｍ０、配線層Ｍ１、配線層Ｍ２、配線層Ｍ３、および最上層の配線層Ｍ４が積層されている。最下層の配線層Ｍ０には、複数の裏面電極２７が形成され、最上層の配線層Ｍ４には、複数の表面電極２５が形成されている。

上記相違点以外の点は、インタポーザ２０Ｇは、上記実施の形態１で説明した図６に示すインタポーザ２０Ａと同様である。

本実施の形態のインタポーザ２０Ｇは、図６に示すシリコン基板２１を有していないので、上記実施の形態１で説明した、信号電流のエネルギーの一部がシリコン基板２１で熱エネルギーに変換されて消費され、信号損失が発生するという課題は、生じない。

しかし、インタポーザ２０Ｇを介して複数の半導体チップ３０の間で信号を伝送する場合、インタポーザ２０Ｇに形成される帰路電流経路は、短くすることが好ましい。言い換えれば、半導体チップ３０同士を接続する帰路電流経路は、半導体チップ３０に近い位置に設けることが好ましい。上記実施の形態１で説明したように、図４に示すリファレンス用の基準電位線ＶＳ２は、例えば接地電位が供給されるが、これは同時に、データ線ＤＱで伝送されるデータ信号の帰路電流経路でもある。

図２２に示す基準電位用配線２２ＶＳが、帰路電流経路である基準電位線ＶＳ２の一部を構成する場合、基準電位用配線２２ＶＳは、図２１に示す半導体チップ３０に近い位置に設けることで、帰路電流の経路長を短縮することができる。

ここで、インタポーザ２０Ｇは、隣り合う半導体チップ３０に挟まれた領域２２Ａにおいて、以下の配線構造を備える。すなわち、図２２に示すように、領域２２Ａ（図２１参照）では、表面電極２５が形成された配線層Ｍ４に近い配線層Ｍ３には、帰路電流経路を構成する基準電位用配線２２ＶＳが主に形成されている。

詳しくは、領域２２Ａ（図２１参照）では複数の配線２２のうち、基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳの割合（占有率）は、配線層Ｍ３における基準電位用配線２２ＶＳの割合が配線層Ｍ１における基準電位用配線２２ＶＳの割合（占有率）よりも多い。また、領域２２Ａ（図９参照）では、複数の配線２２のうち、信号の伝送経路の一部を構成する信号用配線（データ信号用配線２２ＤＱおよび制御信号用配線２２ＣＭＤ）の割合（占有率）は、配線層Ｍ１における信号用配線の割合が配線層Ｍ３における信号用配線の割合（占有率）よりも多い。

また、図２２に示す例では、以下の配線構造になっている。すなわち、インタポーザ２０Ｇでは、配線層Ｍ１に配置された複数の配線（導体パターン）２２において、基準電位の伝送経路の一部を構成する基準電位用配線（基準電位用導体）２２ＶＳの割合は、信号の伝送経路の一部を構成する信号用配線（信号用導体）の割合に比べて少ない。また、配線層Ｍ３に配置された複数の配線２２において、基準電位の伝送経路の一部を構成する基準電位用配線２２ＶＳの割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて多い。

本実施の形態に係るインタポーザ２０Ｇは、上記のように、表面電極２５が形成された配線層Ｍ４に近い配線層Ｍ３に帰路電流経路が設けられているので、例えば、図１１に示すインタポーザ２０Ｈと比較して、帰路電流の経路長を短縮することができる。

また、図２２に示す例では、配線層Ｍ１よりも表面電極２５に近い配線層Ｍ２には、主として、高い周波数帯Ｆ２（図７参照）で伝送されるデータ信号用配線２２ＤＱが主に形成されている。言い換えれば、配線層Ｍ２に配置された複数の信号用配線において、第１の周波数帯（例えば周波数帯Ｆ１）で信号（制御用信号）が伝送される制御信号用配線２２ＣＭＤの割合は、第２の周波数帯（例えば周波数帯Ｆ２）で信号（データ信号）が伝送されるデータ信号用配線２２ＤＱの割合よりも少ない。また、配線層Ｍ１に配置された複数の信号用配線（導体パターン）において、第１の周波数帯（例えば周波数帯Ｆ１）で信号（制御用信号）が伝送される制御信号用配線２２ＣＭＤの割合は、第１の周波数帯よりも高い第２の周波数帯（例えば周波数帯Ｆ２）で信号（データ信号）が伝送されるデータ信号用配線２２ＤＱの割合よりも多い。このため、高周波信号の伝送距離を短くすることが可能になる。

なお、本実施の形態では、上記実施の形態１で説明したインタポーザ２０Ａに対する変形例について相違点を中心に説明した。しかし、上記実施の形態１で説明した変形例１および変形例２のそれぞれと本実施の形態２の半導体装置ＰＫＧ７の構造を組み合わせて適用することもできる。以下では、本実施の形態２のように、有機絶縁層２９（図２１参照）を有する中継基板と、上記実施の形態で説明した各変形例で説明した技術とを組み合わせた場合の実施態様を例示的に説明する。例えば、図２３に示す半導体装置ＰＫＧ８が有するインタポーザ２０Ｊは、図１９を用いて説明したインタポーザ２０Ｆの配線構造と、図２２を用いて説明したインタポーザ２０Ｇの配線構造とを組み合わせた中継基板である。

インタポーザ２０Ｊは、配線層Ｍ４に基準電位用配線２２ＶＳが形成されている点で、図２２に示すインタポーザ２０Ｇと相違する。このため、インタポーザ２０Ｊは、インタポーザ２０Ｇよりもデータ信号用配線２２ＤＱの配線数を増やすことができる。

また、インタポーザ２０Ｊは、最上層である配線層Ｍ４に基準電位用配線２２ＶＳを有するので、図１４を用いて説明したように、配線層Ｍ４の基準電位用配線２２ＶＳは、シート状にすることができる。この場合、基準電位用配線２２ＶＳを電磁場のシールド層として機能させることができる。

また、半導体装置ＰＫＧ８が有するインタポーザ２０Ｊは、配線層Ｍ３と配線層Ｍ２の離間距離Ｂ２３が、配線層Ｍ２と配線層Ｍ１の離間距離Ｂ１２よりも大きい点で、図２２に示すインタポーザ２０Ｇと相違する。また、図２３に示す例では、配線層Ｍ４と配線層Ｍ３との離間距離Ｂ３４が配線層Ｍ３と配線層Ｍ２の離間距離Ｂ２３よりもさらに大きい。

このため、インタポーザ２０Ｊは、図２２に示すインタポーザ２０Ｇと比較して、データ信号用配線２２ＤＱを用いた配線経路中、およびリファレンス用の基準電位用配線２２ＶＳを用いた配線経路中の特性インピーダンスを、所定の値に近づけ易い。

上記の他、本実施の形態で説明した中継基板を、上記実施の形態で変形例として説明した各技術と組み合わせることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記実施の形態１では、中継基板として、図１０に示すように、シリコン基板２１の主面２１ｔ上に配線層Ｍ１、配線層Ｍ２、配線層Ｍ３、および配線層Ｍ４が積層された四層構造の中継基板を取り上げて説明した。また、上記実施の形態２では、図２１に示すように、配線基板１０の上面１０ｔ側から順に最下層の配線層Ｍ０、配線層Ｍ１、配線層Ｍ２、配線層Ｍ３、および配線層Ｍ４が積層された五層構造の中継基板を取り上げて説明した。しかし、上記実施の形態１および上記実施の形態２で説明した、相対的に半導体チップ３０に近い側の配線層に主に基準電位用配線２２ＶＳを設け、信号用配線は主に下層の配線層に設けるという技術は、種々の配線層数の中継基板に適用できる。

例えば、表面電極２５が形成される配線層Ｍ４とシリコン基板２１との間（または図２１に示す配線層Ｍ０との間）に、二層の配線層を有する中継基板であっても良い。この場合、配線層Ｍ４に主に基準電位用配線２２ＶＳを設けることで、三層分の配線層が確保できる。

また例えば、表面電極２５が形成される配線層Ｍ４とシリコン基板２１との間（または図２１に示す配線層Ｍ０との間）に、四層以上の配線層を有する中継基板であっても良い。この場合、データ信号用配線２２ＤＱを配置可能なスペースが更に増加するので、図４に示すデータ線ＤＱの数を増加させることができる。

また例えば、表面電極２５が形成される配線層Ｍ４とシリコン基板２１との間（または図２１に示す配線層Ｍ０との間）に、一層の配線層を有する中継基板に適用することもできる。この場合、最上層の配線層に基準電位用の配線を設け、最下層の配線層にデータ信号用配線２２ＤＱを含む複数の信号用配線を設ければ良い。ただし、シリコン基板２１を用いる場合、シリコン基板２１の主面２１ｔと、主面２１ｔに最も近い配線層との離間距離を大きくした方が良い。

また、例えば、上記実施の形態や各変形例では、簡単のため、配線基板１０にインタポーザのみが搭載された実施態様について説明した。しかし、インタポーザ以外の半導体部品や電子部品が配線基板１０上に搭載されていても良い。

また、例えば、上記実施の形態や各変形例では、インタポーザ上にロジックチップ３０Ｂとメモリチップ３０Ａとがそれぞれ一個ずつ搭載された例を取り上げて説明した。しかし、インタポーザ上に三個以上の半導体チップ３０が搭載されていても良い。例えば、メモリチップ３０Ａの場合、複数のメモリチップ３０Ａを積層して、記憶容量を増加させる技術がある。したがって、上記実施の形態等で説明したメモリチップ３０Ａは、複数のメモリチップの積層体であっても良い。

また、例えば、隣り合ってインタポーザ上に搭載される半導体チップ３０の間が、インタポーザの配線層を介して接続されていれば良いので、複数の半導体チップ３０はメモリチップ３０Ａとロジックチップ３０Ｂではなくても良い。例えば、複数の半導体チップ３０は、センサ回路が形成されたセンサチップと、センサ回路を制御する制御回路が形成されたコントローラチップであっても良い。

また、例えば、上記実施の形態や各変形例で、データ信号の伝送経路として説明した、データ線ＤＱ（図４参照）は、所謂シングルエンド構造の信号伝送経路である。しかし、変形例としては、対になる二本の信号伝送経路を用いた差動信号の伝送経路であっても良い。

また例えば、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。

その他、実施の形態に記載された内容の一部を以下に記載する。

（１）
配線基板と、
前記配線基板の第１面に搭載されたインタポーザと、
前記インタポーザ上に搭載された第１半導体部品と、
前記インタポーザ上に前記第１半導体部品と並べて搭載され、かつ、前記第１半導体部品を制御する第２半導体部品と、
前記配線基板の前記第１面とは反対側の第２面に形成された複数の外部端子と、
を含み、
前記インタポーザは、複数の配線層を有し、
前記第１半導体部品と前記第２半導体部品は、前記複数の配線層を介して、互いに電気的に接続され、
前記複数の配線層は、第１配線層と、前記第１配線層よりも前記配線基板の前記第１面から離れた第２配線層と、前記第２配線層よりも前記第１面から離れた第３配線層と、を有し、
前記第１配線層に配置された複数の配線において、基準電位の伝送経路の一部を構成する基準電位用配線の割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて少なく、
前記第３配線層に配置された複数の配線において、前記基準電位用配線の割合は、前記信号用配線の割合に比べて多い、
半導体装置。

（２）
配線基板と、
前記配線基板の第１面に搭載されたインタポーザと、
前記インタポーザ上に搭載された第１半導体部品と、
前記インタポーザ上に前記第１半導体部品と並べて搭載され、かつ、前記第１半導体部品を制御する第２半導体部品と、
前記配線基板の前記第１面とは反対側の第２面に形成された複数の外部端子と、
を含み、
前記インタポーザは、半導体材料を母材とする基材と、前記基材の主面上に配置された複数の配線層と、を有し、
前記第１半導体部品と前記第２半導体部品は、前記複数の配線層を介して、互いに電気的に接続され、
前記複数の配線層は、第１配線層と、前記第１配線層よりも前記基材の主面から離れた第２配線層と、を有し、
平面視において、前記第１半導体部品と前記第２半導体部品とに挟まれた前記インタポーザの第１領域では、
基準電位の伝送経路の一部を構成する基準電位用配線の割合は、前記第２配線層における前記基準電位用配線の割合が前記第１配線層における前記基準電位用配線の割合よりも多く、
信号の伝送経路の一部を構成する信号用配線の割合は、前記第１配線層における前記信号用配線の割合が前記第２配線層における前記信号用配線の割合よりも多い、
半導体装置。

（３）
配線基板と、
前記配線基板の第１面に搭載されたインタポーザと、
前記インタポーザ上に搭載された第１半導体部品と、
前記インタポーザ上に前記第１半導体部品と並べて搭載され、かつ、前記第１半導体部品を制御する第２半導体部品と、
前記配線基板の前記第１面とは反対側の第２面に形成された複数の外部端子と、
を含み、
前記インタポーザは、半導体材料を母材とする基材と、前記基材の主面上に配置された複数の配線層と、を有し、
前記第１半導体部品と前記第２半導体部品は、前記複数の配線層を介して、互いに電気的に接続され、
前記複数の配線層は、第１配線層と、前記第１配線層よりも前記基材の主面から離れた第２配線層と、を有し、
平面視において、前記第１半導体部品と前記第２半導体部品とに挟まれた前記インタポーザの第１領域では、
前記第１配線層に配置された複数の配線において、基準電位の伝送経路の一部を構成する基準電位用配線の割合は、信号の伝送経路の一部を構成する信号用配線の割合に比べて少なく、
前記第２配線層に配置された複数の配線において、前記基準電位用配線の割合は、前記信号用配線の割合に比べて多い、
半導体装置。

１０ 配線基板（パッケージ基板）
１０ｂ 下面（面、実装面）
１０ｓ 側面
１０ｔ 上面（面、チップ搭載面）
１１ 半田ボール（外部端子、電極、外部電極）
１２ ランド（外部端子、電極、外部電極、端子、半田接続用パッド）
１３ 配線
１４ 絶縁層
１５ ビア配線
１６ ボンディングパッド（端子、チップ搭載面側端子、電極）
１７ 絶縁膜
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ、２０Ｆ、２０Ｇ、２０Ｈ、２０Ｊ インタポーザ（中継基板）
２０ｂ 下面（面、実装面）
２０ｓ 側面
２０ｔ 上面（面、チップ搭載面）
２１ シリコン基板（基材）
２１ｔ 主面
２２ 配線（導体パターン）
２２Ａ、２２Ｂ 領域
２２ＣＭＤ 制御信号用配線
２２ＤＱ データ信号用配線
２２ＶＳ 基準電位用配線（基準電位用導体）
２３ 絶縁層
２４ 貫通電極
２５、２５Ａ，２５Ｂ 表面電極（電極パッド、端子）
２６ パッシベーション膜
２７ 裏面電極（電極、パッド、端子）
２８ バンプ電極
２９ 有機絶縁層
３０ 半導体チップ（半導体部品）
３０Ａ メモリチップ
３０ｂ 裏面（主面、下面）
３０Ｂ ロジックチップ
３０ｓ 側面
３０ｔ 表面（主面、上面）
３１ シリコン基板（基材）
３１ｔ 主面
３２ 配線層
３３、３３Ａ、３３Ｂ 電極（表面電極、パッド、端子）
３４ パッシベーション膜
３５ バンプ電極
４０ 外部機器
５０ 電源
６０ 実装基板
Ｂ１２、Ｂ２３、Ｂ３４ 離間距離
ＣＦ 電流
ＣＭＤ 制御信号線（信号線）
ＣＯＲＥ１、ＣＯＲＥ２ コア回路（主回路）
Ｄ１、Ｄ２ 径
ＤＱ データ線（信号線）
ＤＲＶ１、ＤＲＶ２ 電源回路（駆動回路）
Ｆ１、Ｆ２ 周波数帯
ＩＦ１ 外部インタフェース回路（入出力回路、外部入出力回路）
ＩＦ２ 内部インタフェース回路（入出力回路、内部入出力回路）
Ｍ０、Ｍ１、Ｍ２、Ｍ３、Ｍ４ 配線層
Ｐ１、Ｐ２ 離間距離
ＰＫＧ１、ＰＫＧ２、ＰＫＧ３、ＰＫＧ４、ＰＫＧ５、ＰＫＧ６、ＰＫＧ７、ＰＫＧ８ 半導体装置
ＳＩＧ 信号線
ＶＤ１、ＶＤ２、ＶＤ３ 電源線
ＶＳ１、ＶＳ２ 基準電位線

Claims (8)

1. 配線基板と、
   前記配線基板の第１面に搭載されたインタポーザと、
   前記インタポーザ上に搭載された第１半導体部品と、
   前記インタポーザ上に前記第１半導体部品と並べて搭載され、かつ、前記第１半導体部品を制御する第２半導体部品と、
   前記配線基板の前記第１面とは反対側の第２面に形成された複数の外部端子と、
   を含み、
   前記インタポーザは、半導体材料を母材とする基材と、前記基材の主面上に配置された複数の配線層と、を有し、
   前記複数の配線層は、第１配線層と、前記第１配線層よりも前記基材の主面から離れた第２配線層と、前記第２配線層よりも前記基材の主面から離れた第３配線層と、前記第３配線層よりも前記基材の主面から離れ、かつ、複数の電極パッドおよび第１配線が形成された最上層の配線層と、を有し、
   平面視において、前記第１半導体部品と前記第２半導体部品とに挟まれた前記インタポーザの第１領域では,
   前記第３配線層および前記最上層の配線層に含まれる基準電位の伝送経路の一部を構成する基準電位用配線の割合が、前記第１配線層に含まれる前記基準電位用配線の割合よりも多く、
   前記第２配線層は、複数の信号用配線を含み、
   前記第１半導体部品と前記第２半導体部品とは、前記第２配線層の前記複数の信号用配線を介して電気的に接続され、
   前記第２配線層の前記複数の信号用配線は、平面視において、かつ、前記第１領域において前記第１配線と重なり、
   前記第１配線は、前記基準電位用配線であり、
   前記最上層の配線層の前記複数の電極パッドは、基準電位用の第１電源パッドと基準電位用の第２電源パッドを含み、
   前記第１電源パッドは、第１バンプ電極を介して前記第１半導体部品と電気的に接続され、
   前記第２電源パッドは、第２バンプ電極を介して前記第２半導体部品と電気的に接続され、
   前記第１電源パッドと前記第２電源パッドは、前記最上層の配線層の前記第１配線を介して電気的に接続され、
   前記最上層の配線層と前記第３配線層との離間距離は、前記第３配線層と前記第２配線層との離間距離よりも大きい、半導体装置。
2. 請求項１において、
   前記基材には、第１導電型または前記第１導電型とは反対の第２導電型の導電特性を構成する不純物元素が含まれる、半導体装置。
3. 請求項１において、
   前記第３配線層に形成された前記基準電位用配線は、平面視においてメッシュ形状を成す、半導体装置。
4. 請求項１において、
   前記第２配線層は、更に複数の前記基準電位用配線を含み、
   前記第２配線層の複数の前記信号用配線は、平面視において複数の前記基準電位用配線の間に配置される、半導体装置。
5. 配線基板と、
   前記配線基板の第１面に搭載されたインタポーザと、
   前記インタポーザ上に搭載された第１半導体部品と、
   前記インタポーザ上に前記第１半導体部品と並べて搭載され、かつ、前記第１半導体部品を制御する第２半導体部品と、
   前記配線基板の前記第１面とは反対側の第２面に形成された複数の外部端子と、
   を含み、
   前記インタポーザは、半導体材料を母材とする基材と、前記基材の主面上に配置された複数の配線層と、を有し、
   前記複数の配線層は、第１配線層と、前記第１配線層よりも前記基材の主面から離れた第２配線層と、前記第２配線層よりも前記基材の主面から離れた第３配線層と、前記第３配線層よりも前記基材の主面から離れ、かつ、複数の電極パッドおよび第１配線が形成された最上層の配線層と、を有し、
   平面視において、前記第１半導体部品と前記第２半導体部品とに挟まれた前記インタポーザの第１領域では、
   前記第３配線層および前記最上層の配線層に含まれる基準電位の伝送経路の一部を構成する基準電位用配線の割合が、前記第１配線層に含まれる前記基準電位用配線の割合よりも多く、
   前記第２配線層は、複数の信号用配線を含み、
   前記第１半導体部品と前記第２半導体部品とは、前記第２配線層の前記複数の信号用配線を介して電気的に接続され、
   前記第２配線層の前記複数の信号用配線は、平面視において、かつ、前記第１領域において前記第１配線と重なり、
   前記第１配線は、前記基準電位用配線であり、
   前記インタポーザの前記複数の配線層の離間距離、および前記第１配線層と前記基材の主面との離間距離は、前記複数の配線層のそれぞれの厚さよりも小さい、半導体装置。
6. 配線基板と、
   前記配線基板の第１面に搭載されたインタポーザと、
   前記インタポーザ上に搭載された第１半導体部品と、
   前記インタポーザ上に前記第１半導体部品と並べて搭載され、かつ、前記第１半導体部品を制御する第２半導体部品と、
   前記配線基板の前記第１面とは反対側の第２面に形成された複数の外部端子と、
   を含み、
   前記インタポーザは、半導体材料を母材とする基材と、前記基材の主面上に配置された複数の配線層と、を有し、
   前記複数の配線層は、第１配線層と、前記第１配線層よりも前記基材の主面から離れた第２配線層と、前記第２配線層よりも前記基材の主面から離れた第３配線層と、前記第３配線層よりも前記基材の主面から離れ、かつ、複数の電極パッドおよび第１配線が形成された最上層の配線層と、を有し、
   平面視において、前記第１半導体部品と前記第２半導体部品とに挟まれた前記インタポーザの第１領域では、
   前記第３配線層および前記最上層の配線層に含まれる基準電位の伝送経路の一部を構成する基準電位用配線の割合が、前記第１配線層に含まれる前記基準電位用配線の割合よりも多く、
   前記第２配線層は、複数の信号用配線を含み、
   前記第１半導体部品と前記第２半導体部品とは、前記第２配線層の前記複数の信号用配線を介して電気的に接続され、
   前記第２配線層の前記複数の信号用配線は、平面視において、かつ、前記第１領域において前記第１配線と重なり、
   前記第１配線は、前記基準電位用配線であり、
   前記第３配線層と前記第２配線層との離間距離は、前記第２配線層と前記第１配線層との離間距離よりも大きい、半導体装置。
7. 請求項１において、
   前記第１半導体部品は、第１回路を備え、
   前記第２半導体部品は、前記第１半導体部品の前記第１回路の動作を制御する第２回路を備え、
   前記第１半導体部品と前記第２半導体部品とは、前記複数の信号用配線、および前記基準電位用配線を介して電気的に接続される、半導体装置。
8. 請求項７において、
   前記複数の信号用配線は、前記配線基板と電気的に分離され、前記基準電位用配線は、前記配線基板と電気的に接続される、半導体装置。

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