JP2008060215A - 半導体装置 - Google Patents
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Abstract
【解決手段】電源パッドとグランドパッドのパッド数の合計の、電源パッドとグランドパッドと信号パッドのパッド数の合計に対する比率が、所定の値、具体的には40%以上となるように、電源パッドとグランドパッドを設ける。また、データ出力系の電源パッド数と、データ出力系のグランドパッド数との合計が全パット数の15%以上となるように、電源パッドとグランドパッドを設ける。また、パッド配列ライン部のコマンド/アドレス系パッドの領域の中間部と端部とには電源パッドとグランドパッドとが、同じ種類のパッドが横に並ぶように少なくとも1対配置され、同じパッド配列ライン部上の中間の部分と端部の対向する位置では、電源パッドとグランドパッドとが対向するように配置される。
【選択図】図5
Description
複数のパッドが直線の列状に配列されているパッド配列ライン部が主面上に設けられた半導体チップと、外部接続端子を有する半導体パッケージとを備える半導体装置において、パッド配列ライン部は平行して2列設けられており、パッド配列ライン部は、半導体チップに設けられた半導体素子に電源電圧を供給する電源パッド、半導体素子に接地電圧を供給するグランドパッド、及び半導体素子と信号を入出力する信号パッドから構成され、電源パッドとグランドパッドのパッド数の合計の、電源パッドとグランドパッドと信号パッドのパッド数の合計に対する比率が、所定の値以上となるように、電源パッドとグランドパッドとが設けられていることを特徴とする。
(1) 本発明の第1の実施の形態では、2列パッド配置を持つ半導体チップ10に対して、各パッド列に存在する信号パッドの数N#sigと、電源またはグラウンド(PWR/GND)パッドの数Nとの和から決定される全パッド数(N#sig+N)に対して、必要な全電源またはグラウンド(PWR/GND)パッド数Nの比率{N/(N#sig+N)}の基準を設ける。またこの基準に従属する限定として、基準となる電源またはグラウンド(PWR/GND)パッドを、データ出力(DQ)系の電源またはグラウンド(PWR/GND)パッドのみとする、などがある。
(2) 本発明の第2の実施の形態では、図5に示すように2列パッド配置を持つ半導体チップ10に対して、最適な電源(PWR)パッド13aおよび グラウンド(GND)パッド13bの配置方法の基準を以下のように定めている。図5は第2の実施の形態を説明するための半導体装置の構成を示す模式的部分透視上面図である。
(3) 本発明の第3の実施の形態では、図5において2列パッド配置を持つ半導体チップ10に対して、最適な電源(PWR)パッド13aおよびグラウンド(GND)パッド13bの配置方法を以下の基準で設定している。
(4) 本発明の第4の実施の形態では、半導体装置のパッドが、データ出力(DQ)系とコマンド/アドレス(CA)系とで異なるパッドピッチで並べられていることを特徴とする。さらに、これらのパッドピッチはチップテスト時に用いられるプローブカードにより決定される。
(5)本発明の第5の実施の形態では、パッケージ上の配線接続方法の異なる場合の実施の形態について説明する。第1から第4の実施の形態では半導体パッケージとして、図2に示されるようなPIテープ上にパッケージ配線のパターンが作られており、パッケージ上の配線が半導体チップのパッドと直接結合される(インナーリードボンディング接続)製品を用いるものとして説明した。
10 半導体チップ
11 主面
12 パッド配列ライン部
13 パッド
13a 電源パッド
13b グラウンドパッド
20 半導体パッケージ
21 開口部分
22 配線基板
23 外部接続端子
24 パッケージ配線
25 エラストマ層
26 パッケージ基板
27 エラストマ開口部
28 ボンディングワイヤ
29 ボンディングワイヤ接続部
31 樹脂封止体
41 プローブ
Claims (12)
- 複数のパッドが直線の列状に配列されているパッド配列ライン部が主面上に設けられた半導体チップと、外部接続端子を有する半導体パッケージとを備える半導体装置において、
前記パッド配列ライン部は平行して2列設けられており、
前記パッド配列ライン部は、前記半導体チップに設けられた半導体素子に電源電圧を供給する電源パッド、前記半導体素子に接地電圧を供給するグランドパッド、及び前記半導体素子と信号を入出力する信号パッドから構成され、
前記電源パッドと前記グランドパッドのパッド数の合計の、前記電源パッドと前記グランドパッドと前記信号パッドのパッド数の合計に対する比率が、所定の値以上となるように、前記電源パッドと前記グランドパッドとが設けられていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記パッド配列ライン部を構成する各列において、前記電源パッドと前記グランドパッドのパッド数の合計の、前記電源パッドと前記グランドパッドと前記信号パッドのパッド数の合計に対する比率が、所定の値以上となるように、前記電源パッドと前記グランドパッドとが設けられている半導体装置。 - 請求項1または請求項2に記載の半導体装置において、
前記所定の値が40%である半導体装置。 - 請求項1ないし請求項3のいずれかに記載の半導体装置において、
前記パッド配列ライン部には、データ出力系パッド領域とコマンド/アドレス系パッド領域とが設けられており、
前記データ出力系パッド領域における前記電源パッド数と前記グランドパッド数との合計の、前記電源パッドと前記グランドパッドと前記信号パッドのパッド数の合計に対する比率が15%以上である半導体装置。 - 請求項4に記載の半導体装置において、
前記コマンド/アドレス系パッド領域には、前記電源パッドと前記グランドパッドとが対向配置されている半導体装置。 - 請求項5に記載の半導体装置において、
前記コマンド/アドレス系パッド領域には、対向配置される前記電源パッドと前記グランドパッドが、端部近傍と中間部とでは向きが異なるように配置されている半導体装置。 - 請求項1ないし請求項6のいずれかに記載の半導体装置において、
前記データ出力系パッド領域には、少なくとも一対の前記電源パッドと前記グランドパッドとが設けられている半導体装置。 - 請求項7に記載の半導体装置において、
前記データ出力系パッドの領域の端部には前記電源パッドと前記グランドパッドが、対向配置されている半導体装置。 - 請求項1、請求項7または請求項8に記載の半導体装置において、
前記データ出力系パッドの中間部分には、前記電源パッドと前記グランドパッドとが対向配置されている半導体装置。 - 請求項1に記載の半導体装置において、
コマンド/アドレス系パッド領域とデータ出力系パッド領域とでは、隣接するパッドの間隔が異なる半導体装置。 - 請求項1ないし請求項10のいずれかに記載の半導体装置において、
前記パッドと、前記半導体パッケージの前記外部接続端子とは、パッケージ配線により直接接続されている半導体装置。 - 請求項1ないし請求項10のいずれかに記載の半導体装置において、
前記パッドと、前記半導体パッケージの前記外部接続端子と接続するパッケージ配線とは、ボンディングワイヤを経由して接続されている半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006233437A JP2008060215A (ja) | 2006-08-30 | 2006-08-30 | 半導体装置 |
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