JP6294488B2 - アレイ基板及びその製造方法とディスプレイ装置 - Google Patents
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Description
前記共通電極がパッシベーション層の上方に位置し、前記画素電極がパッシベーション層の下方に位置し、前記ゲート絶縁層、及び前記中間誘電層が前記ドレイン電極に対応する位置に第4ビアホールを有し、前記画素電極と前記ドレイン電極が前記第4ビアホールを介して電気的に接続され、前記共通電極はスリット状であり、前記画素電極は板状若しくはスリット状であり、接続領域および共通電極ラインとの間の第1ビアホールがバッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通する、または、前記共通電極がパッシベーション層の下方に位置し、前記画素電極はパッシベーション層の上方に位置し、前記ゲート絶縁層、及び前記中間誘電層が前記ドレイン電極に対応する位置に第4ビアホールを有し、前記パッシベーション層が前記ドレイン電極に対応する位置に第5ビアホールを有し、前記画素電極と前記ドレイン電極が前記第4ビアホールを介して第5ビアホールに電気的に接続され、前記共通電極は板状若しくはスリット状であり、前記画素電極はスリット状であり、前記接続領域と共通電極との間の第1ビアホールがパッシベーション層、ゲート絶縁層及び中間誘電層を貫通する。
ベース基板上に、パターニングプロセスを通じて前記データラインと、共通電極ラインとを含むパターンが同時形成され、前記データライン、前記遮光性金属層及び前記共通電極ラインを間隔をあけて形成するステップと、
バッファ層および活性層を含むパターンを形成し、前記バッファ層は前記共通電極ラインと前記データラインを覆い、前記活性層を含むパターンは前記バッファ層上に形成されるステップと、
ゲート絶縁層および前記ゲート電極を含むパターンを形成するステップと、
イオン注入方式にて、前記活性層の対向する両側に形成される前記ソース電極及び前記ドレイン電極を形成するパターンを形成するステップと、を含む。
前記共通電極と接続領域を含むパターンを形成し、前記第1ビアホール、第2ビアホール、第3ビアホールおよび第4ビアホールに前記共通電極を形成するための導電材料が同時に充填され、前記データラインと前記ソース電極が前記第2ビアホールと前記第3ビアホールを介して電気的に接続されるステップと、
前記パッシベーション層を形成し、前記パッシベーション層に第5ビアホールを含むパターンを形成し、前記第5ビアホールは前記ドレイン電極に対応する位置に形成され、且つ前記第5ビアホール及び前記第4ビアホールの位置が互いに対応するステップと、
画素電極を含むパターンを形成し、前記第5ビアホールに前記画素電極を形成するための導電材料が充填され、前記画素電極と前記ドレイン電極が前記第4ビアホール及び前記第5ビアホールを介して電気的に接続されるステップ。
前記画素電極を含むパターンを形成し、前記第2ビアホール、第3ビアホールおよび第4ビアホールに同時に前記画素電極を形成するための導電材料が充填され、前記データラインと前記ソース電極が前記第2ビアホールおよび第3ビアホールを介して電気的に接続され、前記画素電極と前記ドレイン電極が前記第4ビアホールを介して電気的に接続されるステップと、
前記パッシベーション層と共通電極と接続領域とを含むパターンを形成し、前記パッシベーション層が前記画素電極を完全に覆い、共通電極と接続領域を含む前記パターンが前記パッシベーション層の上方に形成され、前記接続領域と前記共通電極ラインとの間の第1ビアホールが形成され、前記第1ビアホールが前記パッシベーション層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通するステップ。
前記共通電極がパッシベーション層の上方に位置し、前記画素電極がパッシベーション層の下方に位置する場合、前記ゲート絶縁層、前記中間誘電層が前記ドレイン電極に対応する位置に第4ビアホールを有し、前記画素電極と前記ドレイン電極が前記第4ビアホールを介して電気的に接続され、前記共通電極はスリット状であり、前記画素電極は板状またはスリット状であり、共通電極接続領域および共通電極ラインの間の第1ビアホールがバッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通する。
102 バッファ層
103 活性層
104 ドレイン電極
105 ソース電極
106 ゲート電極
107 データライン
108 共通電極
109 画素電極
110 走査ライン
111 ゲート絶縁層
112 中間誘電層
113 平坦化層
114 パッシベーション層
115 接続領域
116 遮光性金属層
117 低ドープドレイン電極
201 共通電極
401 第1ビアホール
402 第2ビアホール
403 第3ビアホール
404 第4ビアホール
405 第5ビアホール
V1、V2、V3 ビアホール
Claims (19)
- ベース基板と、
前記ベース基板に設けられたデータラインおよび走査ラインと、
を備え、
前記データラインと前記走査ラインとで複数の画素領域を囲み、前記画素領域内に、薄膜トランジスタ、共通電極および共通電極ラインを備え、前記薄膜トランジスタは、ゲート電極と、ソース電極と、ドレイン電極と、活性層とを含み、前記ゲート電極が前記活性層の上方に設けられ、前記ソース電極と前記ドレイン電極が前記活性層の対向する両側にそれぞれ設けられるアレイ基板であって、
前記データラインと前記共通電極ラインは同一層内で前記ベース基板上に設けられ、且つ前記活性層の下方に配置され、前記データラインと前記共通電極ラインは間隔をあけて形成され、前記共通電極上に接続領域が設けられ、前記接続領域は正投影方向において少なくとも一部が共通電極ラインと重なり、前記共通電極と共通電極ラインは接続領域および共通電極ライン間の第1ビアホールを介して電気的に接続されることを特徴とするアレイ基板。 - 前記データラインと前記共通電極は同一の導電材料で製造されることを特徴とする請求項1に記載のアレイ基板。
- 前記活性層は低温ポリシリコン材料にて製造され、前記ソース電極と前記ドレイン電極はイオン注入方式により前記活性層の対向する両側に形成され、前記共通電極ラインが前記ドレイン電極の下方に形成されることを特徴とする請求項1に記載のアレイ基板。
- 前記アレイ基板はさらにバッファ層を含み、
前記バッファ層が前記活性層の下方および前記ベース基板の上方に設けられ、前記データラインと前記共通電極ラインが前記バッファ層で覆われることを特徴とする請求項3に記載のアレイ基板。 - 前記アレイ基板はゲート絶縁層をさらに含み、
前記ゲート絶縁層が前記活性層の上方および前記ゲート電極の下方に位置することを特徴とする請求項4に記載のアレイ基板。 - 前記アレイ基板は前記ゲート電極の上方に設けられた中間誘電層をさらに含むことを特徴とする請求項5に記載のアレイ基板。
- 前記バッファ層、前記ゲート絶縁層及び前記中間誘電層が前記データラインに対応する位置に第2ビアホールを有し、前記ゲート絶縁層と前記中間誘電層が前記ソース電極に対応する位置に第3ビアホールを有し、前記データラインと前記ソース電極は第2ビアホールおよび第3ビアホールを介して電気的に接続されることを特徴とする請求項6に記載のアレイ基板。
- 前記アレイ基板は、前記中間誘電層の上方に設けられた画素電極および、前記画素電極と前記共通電極ラインとの間に設けられたパッシベーション層をさらに含み、前記画素電極および前記共通電極が正投影方向において少なくとも部分的に重なり、
前記共通電極がパッシベーション層の上方に位置し、前記画素電極がパッシベーション層の下方に位置し、前記ゲート絶縁層及び前記中間誘電層が前記ドレイン電極に対応する位置に第4ビアホールを有し、前記画素電極と前記ドレイン電極が前記第4ビアホールを介して電気的に接続され、前記共通電極はスリット状であり、前記画素電極は板状若しくはスリット状であり、接続領域と共通電極ラインとの間の第1ビアホールがバッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通する、または、前記共通電極がパッシベーション層の下方に位置し、前記画素電極はパッシベーション層の上方に位置し、前記ゲート絶縁層及び前記中間誘電層が前記ドレイン電極に対応する位置に第4ビアホールを有し、前記パッシベーション層が前記ドレイン電極に対応する位置に第5ビアホールを有し、前記画素電極と前記ドレイン電極が前記第4ビアホールを介して第5ビアホールに電気的に接続され、前記共通電極は板状若しくはスリット状であり、前記画素電極はスリット状であり、前記接続領域と共通電極との間の第1ビアホールがバッファ層、ゲート絶縁層及び中間誘電層を貫通することを特徴とする請求項7に記載のアレイ基板。 - 遮光性金属層をさらに含み、前記遮光性金属層が前記データライン及び共通電極ラインと同一層内で前記ベース基板上に設けられ、前記遮光性金属層が前記活性層の下方に設けられ、且つ正投影方向において少なくとも前記活性層と部分的に重なることを特徴とする請求項6に記載のアレイ基板。
- 前記遮光性金属層が前記ソース電極及び前記ドレイン電極の対応する領域間に設けられ、且つ正投影方向において前記ゲート電極と少なくとも部分的に重なることを特徴とする請求項9に記載のアレイ基板。
- 前記活性層には低ドープドレイン電極がさらに設けられ、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に設けられ、且つ前記ゲート電極に対応する領域の両側に分布することを特徴とする請求項1に記載のアレイ基板。
- 請求項1〜11のいずれか一項に記載のアレイ基板を含むディスプレイ装置。
- アレイ基板の製造方法であって、
データライン、走査ライン、共通電極及び共通電極ラインを形成するステップと、
薄膜トランジスタを形成するステップと、
を含み、
前記薄膜トランジスタを形成するステップには、ゲート電極、ソース電極、ドレイン電極及び活性層を形成するステップが含まれ、前記共通電極、共通電極ライン及び薄膜トランジスタがいずれも前記走査ラインと前記データラインとで囲まれた複数の画素領域内に形成され、
前記データラインは前記共通電極ラインと同一層内でベース基板上に形成され、且つ前記活性層の下方、前記共通電極上に接続領域が同一層内に形成され、前記接続領域が正投影方向において少なくとも共通電極ラインと部分的に重なり、前記共通電極及び共通電極ラインが接続領域と共通電極ラインとの間に形成された第1ビアホールを介して電気的に接続されることを特徴とするアレイ基板の製造方法。 - 請求項13に記載のアレイ基板の製造方法であって、
前記ベース基板上に、パターニングプロセスを通じて前記データライン及び共通電極ラインを含むパターンが同時形成され、前記データライン及び前記共通電極ラインを、間隔をあけて設置するステップと、
バッファ層および活性層を含むパターンを形成し、前記バッファ層は前記共通電極ライン及び前記データラインを覆い、前記活性層が含まれるパターンを前記バッファ層上に形成するステップと、
ゲート絶縁層及び前記ゲート電極を含むパターンを形成するステップと、
イオン注入方式にて、前記活性層の対向する両側に形成される前記ソース電極及び前記ドレイン電極のパターンを形成するステップと、を具体的に含むことを特徴とするアレイ基板の製造方法。 - 請求項14に記載のアレイ基板の製造方法であって、
共通電極、接続領域及び画素電極を形成する次のステップ、即ち、
中間誘電層、第1ビアホール、第2ビアホール、第3ビアホールおよび第4ビアホールを含むパターンを形成し、前記第1ビアホールが前記接続領域と前記共通電極ラインとの間に形成され、前記バッファ層、ゲート絶縁層及び中間誘電層を貫通し、前記第2ビアホールが前記データラインに対応する位置に形成されて前記バッファ層、ゲート絶縁層及び中間誘電層を貫通し、前記第3ビアホールが前記ソース電極に対応する位置に形成されて前記ゲート絶縁層及び中間誘電層を貫通し、前記第4ビアホールが前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層及び中間誘電層を貫通するステップと、
前記共通電極及び接続領域を含むパターンを形成し、前記第1ビアホール、第2ビアホール、第3ビアホールおよび第4ビアホールに前記共通電極を形成するための導電材料が同時に充填され、前記データラインと前記ソース電極が前記第2ビアホール及び前記第3ビアホールを介して電気的に接続されるステップと、
パッシベーション層を形成し、前記パッシベーション層に第5ビアホールを含むパターンを形成し、前記第5ビアホールは前記ドレイン電極に対応する位置に形成され、且つ前記第5ビアホール及び前記第4ビアホールの位置が互いに対応するステップと、をさらに含み、
画素電極を含むパターンを形成し、前記第5ビアホールに前記画素電極を形成するための導電材料が充填され、前記画素電極及び前記ドレイン電極が前記第4ビアホール及び前記第5ビアホールを介して電気的に接続されることを特徴とする製造方法。 - 請求項14に記載のアレイ基板の製造方法であって、
共通電極、接続領域及び画素電極を形成する次のステップ、即ち、
中間誘電層と、第2ビアホールと、第3ビアホールと、第4ビアホールとを含むパターンにおいて、前記第2ビアホールが前記データラインに対応する位置に形成されて前記バッファ層、前記ゲート絶縁層及び前記中間誘電層を貫通し、前記第3ビアホールが前記ソース電極に対応する位置に形成されて前記ゲート絶縁層及び前記中間誘電層を貫通し、前記第4ビアホールが前記ドレイン電極に対応する位置に形成されて前記ゲート絶縁層及び前記中間誘電層を貫通するステップと、
前記画素電極を含むパターンを形成し、前記第2ビアホール、第3ビアホールおよび第4ビアホールに同時に前記画素電極を形成するための導電材料が充填され、前記データラインと前記ソース電極が前記第2ビアホールおよび第3ビアホールを介して電気的に接続され、前記画素電極及び前記ドレイン電極が前記第4ビアホールを介して電気的に接続されるステップと、
パッシベーション層、共通電極及び接続領域を含むパターンを形成し、前記パッシベーション層が前記画素電極を覆い、共通電極と接続領域を含む前記パターンが前記パッシベーション層の上方に形成され、前記接続領域と前記共通電極ラインとの間の第1ビアホールが形成され、前記第1ビアホールが前記バッファ層、ゲート絶縁層、中間誘電層及びパッシベーション層を貫通するステップと、をさらに含むことを特徴とする製造方法。 - 請求項14〜16のいずれか一項に記載のアレイ基板の製造方法であって、
前記ソース電極及び前記ドレイン電極を形成する前記ステップは、イオン注入方式にて前記活性層に低ドープドレイン電極が形成され、前記低ドープドレイン電極が前記ソース電極と前記ドレイン電極との間に形成され、且つ前記ゲート電極に対応する領域の両側に分布することを特徴とするアレイ基板の製造方法。 - 請求項14〜16のいずれか一項に記載のアレイ基板の製造方法であって、
前記データライン及び共通電極ラインを含むパターンを形成する前記ステップは、ベース基板上に遮光性金属層が形成され、前記遮光性金属層、前記データラインおよび共通電極ラインが同一層内に形成され、前記遮光性金属層が前記活性層の下方に形成され、且つ正投影方向において少なくとも前記活性層と部分的に重なることを特徴とするアレイ基板の製造方法。 - 前記データライン及び共通電極ラインを含むパターンを形成するステップで形成された前記遮光性金属層は少なくとも1枚であり、ゲート絶縁層と前記ゲート電極を含むパターンに形成された前記ゲート電極は少なくとも1つであり、前記遮光性金属層は前記ゲート電極の位置は互いに対応して形成されることを特徴とする請求項18に記載のアレイ基板の製造方法。
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