JP3345756B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3345756B2 JP3345756B2 JP21707091A JP21707091A JP3345756B2 JP 3345756 B2 JP3345756 B2 JP 3345756B2 JP 21707091 A JP21707091 A JP 21707091A JP 21707091 A JP21707091 A JP 21707091A JP 3345756 B2 JP3345756 B2 JP 3345756B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor layer
- gate insulating
- region
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000000034 method Methods 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims description 59
- 239000012535 impurity Substances 0.000 claims description 26
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000010409 thin film Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- -1 implantation energy Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
液晶ディスプレイやイメージセンサー、三次元ＬＳＩデ
バイスなど、絶縁性物質上に作成される薄膜半導体装置
の製造方法に関する。
液晶ディスプレイやイメージセンサー、三次元ＬＳＩデ
バイスなど、絶縁性物質上に作成される薄膜半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年液晶ディスプレイの大画面化、高解
像度化に伴いその駆動方式は単純マトリックス方式から
アクティブマトリックス方式へと移行し、大容量の情報
を表示出来る様になりつつ有る。アクティブマトリック
ス方式は数十万を超える画素を有する液晶ディスプレイ
が可能で有り、各画素毎にスイッチング・トランジスタ
を形成する物で有る。
像度化に伴いその駆動方式は単純マトリックス方式から
アクティブマトリックス方式へと移行し、大容量の情報
を表示出来る様になりつつ有る。アクティブマトリック
ス方式は数十万を超える画素を有する液晶ディスプレイ
が可能で有り、各画素毎にスイッチング・トランジスタ
を形成する物で有る。
【０００３】これらのスイッチング素子は通常絶縁性物
質上に作成される薄膜トランジスタ（以下ＴＦＴと略
記）が用いられる。ＴＦＴの能動層としては、アモルフ
ァス・シリコンや多結晶シリコンが用いられるが、駆動
回路迄一体化してＴＦＴで作成しようとする場合や画素
の高密度高精細化を進める場合には動作速度の速い多結
晶シリコンが有利である。こうした多結晶シリコンを用
いたＴＦＴを画素のスイッチング素子として用いた時、
画素に対して信号を入力する所謂トランジスタのＯＮ状
態に於いてはアモルファス・シリコンＴＦＴに比べて一
桁以上高いオン電流が得られる。
質上に作成される薄膜トランジスタ（以下ＴＦＴと略
記）が用いられる。ＴＦＴの能動層としては、アモルフ
ァス・シリコンや多結晶シリコンが用いられるが、駆動
回路迄一体化してＴＦＴで作成しようとする場合や画素
の高密度高精細化を進める場合には動作速度の速い多結
晶シリコンが有利である。こうした多結晶シリコンを用
いたＴＦＴを画素のスイッチング素子として用いた時、
画素に対して信号を入力する所謂トランジスタのＯＮ状
態に於いてはアモルファス・シリコンＴＦＴに比べて一
桁以上高いオン電流が得られる。
【０００４】これに対して入力された信号を保持してい
るトランジスタのＯＦＦ状態では、多結晶シリコンを用
いたＴＦＴはアモルファス・シリコンＴＦＴに比べて多
量の漏洩電流ＩOFFが生じ、画質の低下を引き起こす原
因となっている。
るトランジスタのＯＦＦ状態では、多結晶シリコンを用
いたＴＦＴはアモルファス・シリコンＴＦＴに比べて多
量の漏洩電流ＩOFFが生じ、画質の低下を引き起こす原
因となっている。
【０００５】従来この漏洩電流ＩOFF を減少させる為に
多結晶シリコンＴＦＴに於いてソース・ドレイン領域に
添加するドナー又はアクセプターとなる不純物の濃度を
変えるライト・ドープ・ドレイン法（ＬＤＤ法）が採用
されている（Ｋ．ＮＡＫＡＺＡＷＡ ｅｔ ａｌ Ｓ１
Ｄ９０ｄｉｇｅｓｔ ３１１’９０）。即ちソース領域
及びドレイン領域内に於いて取り出し電極側の領域で不
純物濃度を高くし、チャンネル側の領域で低くする構造
としたＴＦＴを作成して漏洩電流ＩOFF を減らしてい
る。
多結晶シリコンＴＦＴに於いてソース・ドレイン領域に
添加するドナー又はアクセプターとなる不純物の濃度を
変えるライト・ドープ・ドレイン法（ＬＤＤ法）が採用
されている（Ｋ．ＮＡＫＡＺＡＷＡ ｅｔ ａｌ Ｓ１
Ｄ９０ｄｉｇｅｓｔ ３１１’９０）。即ちソース領域
及びドレイン領域内に於いて取り出し電極側の領域で不
純物濃度を高くし、チャンネル側の領域で低くする構造
としたＴＦＴを作成して漏洩電流ＩOFF を減らしてい
る。
【０００６】このＬＤＤ構造を有するＴＦＴの従来技術
に依る製造方法を図２を用いて説明する。まず絶縁基板
２０１上に不純物が高濃度に添加されたソース・ドレイ
ン領域２０２を形成する。これは例えば燐添加された多
結晶シリコン膜を減圧気相化学堆積法（ＬＰＣＶＤ法）
などで形成する。（図２ａ）次に真性シリコン膜２０３
を形成し、更にゲート絶縁膜２０４を堆積後ゲート電極
２０５を形成する。（図２ｂ）その後ゲート電極２０５
をマスクとして不純物２０６を１×１０15ｌ／ｃｍ2 程
度以下打ち込みＬＤＤ領域２０８及びチャンネル部２０
７を形成する。（図２ｃ）その後必要に応じて層間絶縁
膜２０９を堆積し、不純物が高濃度に添加されたソース
・ドレイン領域にコンタクト・ホールを開口し、ソース
・ドレイン取り出し電極２１０を形成してＴＦＴが完成
する。
に依る製造方法を図２を用いて説明する。まず絶縁基板
２０１上に不純物が高濃度に添加されたソース・ドレイ
ン領域２０２を形成する。これは例えば燐添加された多
結晶シリコン膜を減圧気相化学堆積法（ＬＰＣＶＤ法）
などで形成する。（図２ａ）次に真性シリコン膜２０３
を形成し、更にゲート絶縁膜２０４を堆積後ゲート電極
２０５を形成する。（図２ｂ）その後ゲート電極２０５
をマスクとして不純物２０６を１×１０15ｌ／ｃｍ2 程
度以下打ち込みＬＤＤ領域２０８及びチャンネル部２０
７を形成する。（図２ｃ）その後必要に応じて層間絶縁
膜２０９を堆積し、不純物が高濃度に添加されたソース
・ドレイン領域にコンタクト・ホールを開口し、ソース
・ドレイン取り出し電極２１０を形成してＴＦＴが完成
する。
【０００７】
【発明が解決しようとする課題】しかしながら前述した
従来技術に依るＬＤＤ作成には幾つかの問題が有る。ま
ず第一に不純物が高濃度に添加されたソース・ドレイン
領域２０２を最初に形成する為、その存在に依りＴＦＴ
の微細化が困難となる。この結果画素部に於けるＴＦＴ
のしめる面積が大きくなり、開口率が低くなって暗い画
面の液晶ディスプレイとなったり、微細化出来ぬ事から
画素数を増大出来ず、高精細な画面を提供し得ないとの
問題点が出現する。加えて工程が長い為、歩留りの低下
や製品価格を低下出来ないとの問題が有る。更に、アラ
イメントの位置合わせの都合上ＬＤＤ領域２０８の距離
が４〜５μｍと大きくなり、この為ＬＤＤ領域への添加
量が少な過ぎるとＴＦＴに寄生抵抗が生じ、オン電流値
が低下したり、多過ぎるとＬＤＤとならず、オフ漏洩電
流が増大して仕舞うとの問題点が有る。
従来技術に依るＬＤＤ作成には幾つかの問題が有る。ま
ず第一に不純物が高濃度に添加されたソース・ドレイン
領域２０２を最初に形成する為、その存在に依りＴＦＴ
の微細化が困難となる。この結果画素部に於けるＴＦＴ
のしめる面積が大きくなり、開口率が低くなって暗い画
面の液晶ディスプレイとなったり、微細化出来ぬ事から
画素数を増大出来ず、高精細な画面を提供し得ないとの
問題点が出現する。加えて工程が長い為、歩留りの低下
や製品価格を低下出来ないとの問題が有る。更に、アラ
イメントの位置合わせの都合上ＬＤＤ領域２０８の距離
が４〜５μｍと大きくなり、この為ＬＤＤ領域への添加
量が少な過ぎるとＴＦＴに寄生抵抗が生じ、オン電流値
が低下したり、多過ぎるとＬＤＤとならず、オフ漏洩電
流が増大して仕舞うとの問題点が有る。
【０００８】そこで本発明はこの様な諸問題点の解決を
目指し、その目的とする所は工程を簡略化した上でＴＦ
Ｔの微細化を進められ得るＬＤＤ構造のＴＦＴの製造方
法を提供する事に有る。
目指し、その目的とする所は工程を簡略化した上でＴＦ
Ｔの微細化を進められ得るＬＤＤ構造のＴＦＴの製造方
法を提供する事に有る。
【０００９】
【課題を解決するための手段】本発明は、少なくとも表
面が絶縁性物質である基板上に、半導体層を形成する工
程と、該半導体層上にゲート絶縁膜を形成した後、該ゲ
ート絶縁膜上にゲート電極を形成する工程と、前記ゲー
ト電極端部を覆うようにレジストマスクを形成して、前
記半導体層上のゲート絶縁膜を必要量だけ除去して、前
記レジストマスクに覆われていた領域は厚いゲート絶縁
膜領域、前記レジストマスクに覆われていなかった領域
は薄いゲート絶縁膜領域とするゲート絶縁膜除去工程
と、前記厚いゲート絶縁膜領域及び薄いゲート絶縁膜領
域を介し、且つ、前記ゲート電極をマスクとして不純物
イオンを前記半導体層に導入することにより、前記厚い
ゲート絶縁膜領域に対応する前記半導体層を低濃度半導
体層とし、前記薄いゲート絶縁膜領域に対応する前記半
導体層を不純物を高濃度半導体層とし、前記低濃度半導
体層と前記高濃度半導体層よりなるソース領域及びドレ
イン領域を形成する工程とを含み、前記ゲート絶縁膜除
去工程のゲート絶縁膜除去必要量はＬＳＳ理論に基づい
て高濃度半導体層への添加量と低濃度半導体層への添加
量、及び打ち込みエネルギー、及び不純物イオン種に応
じて定められることを特徴とする。
面が絶縁性物質である基板上に、半導体層を形成する工
程と、該半導体層上にゲート絶縁膜を形成した後、該ゲ
ート絶縁膜上にゲート電極を形成する工程と、前記ゲー
ト電極端部を覆うようにレジストマスクを形成して、前
記半導体層上のゲート絶縁膜を必要量だけ除去して、前
記レジストマスクに覆われていた領域は厚いゲート絶縁
膜領域、前記レジストマスクに覆われていなかった領域
は薄いゲート絶縁膜領域とするゲート絶縁膜除去工程
と、前記厚いゲート絶縁膜領域及び薄いゲート絶縁膜領
域を介し、且つ、前記ゲート電極をマスクとして不純物
イオンを前記半導体層に導入することにより、前記厚い
ゲート絶縁膜領域に対応する前記半導体層を低濃度半導
体層とし、前記薄いゲート絶縁膜領域に対応する前記半
導体層を不純物を高濃度半導体層とし、前記低濃度半導
体層と前記高濃度半導体層よりなるソース領域及びドレ
イン領域を形成する工程とを含み、前記ゲート絶縁膜除
去工程のゲート絶縁膜除去必要量はＬＳＳ理論に基づい
て高濃度半導体層への添加量と低濃度半導体層への添加
量、及び打ち込みエネルギー、及び不純物イオン種に応
じて定められることを特徴とする。
【００１０】
【実施例】以下本発明に係るＴＦＴの製造方法について
実施例に基づいて詳述するが、本発明が以下の実施例に
限定される物では無い。
実施例に基づいて詳述するが、本発明が以下の実施例に
限定される物では無い。
【００１１】図１（ａ）〜（ｄ）は本発明に依るＬＤＤ
構造を有するＭＩＳ型電界効果トランジスタを形成する
ＴＦＴの製造工程を断面で示した図で有る。まず表面が
絶縁性物質で有る基板上にシリコン膜１０１を成膜す
る。この膜厚は１５００Å程度以下が好ましいが、特に
限定される必要も無い。本実施例では５００Åの膜厚に
堆積する。次にゲート絶縁膜１０２を堆積する。ここで
はゲート絶縁膜材として二酸化硅素（ＳｉＯ2 ）膜を選
び電子サイクロトロン共鳴プラズマＣＶＤ法（ＥＣＲ−
ＰＥＣＶＤ法）で１２５０Åの膜厚に堆積する。この他
にも常圧ＣＶＤ法（ＡＰＣＶＤ法）やスパッター法など
でもゲート絶縁膜は形成され得る。続いてゲート電極１
０３を形成する。本実施例ではゲート電極材料として３
０００Åの膜厚を有する燐添加多結晶シリコン膜を用い
たが、これ以外にも金属材料なども可能で有る。ゲート
電極材料堆積後パターニングを行い、ゲート電極１０３
を形成する（図１（ａ））。次に不純物を高濃度に添加
したい領域上のゲート絶縁膜を必要量丈エッチングし、
その領域上のゲート絶縁膜を薄くする（１０４）。本実
施例ではこの薄いゲート絶縁膜１０４の膜厚をゼロとし
た。即ち、不純物を高濃度に添加したい領域の上からゲ
ート絶縁膜を完全に取り除きシリコン面を露出させた。
しかしながらゲート絶縁膜１０２の膜厚と不純物イオン
種及び、打ち込みエネルギーと、添加濃度に応じて、薄
いゲート絶縁膜１０４の膜厚を任意に変え得る。次に添
加したいイオン種１０５を該基板に打ち込む（図１
（ｂ））。本実施例では不純物イオンとして燐を選び +
Ｐ31を６０ＫｅＶで１×１０16ｌ／ｃｍ2 打ち込む。こ
の場合ＬＳＳ理論（Ｊ．Ｌｉｎｄｈａｒｄ ｅｔ ａ
ｌ．Ｍａｔ．Ｆｙｓ．Ｍｅｄｄ．Ｄａｎ．Ｖｉｄ．Ｓｅ
ｌｓｋ３３，Ｎｏ１４，１，１９６３）
構造を有するＭＩＳ型電界効果トランジスタを形成する
ＴＦＴの製造工程を断面で示した図で有る。まず表面が
絶縁性物質で有る基板上にシリコン膜１０１を成膜す
る。この膜厚は１５００Å程度以下が好ましいが、特に
限定される必要も無い。本実施例では５００Åの膜厚に
堆積する。次にゲート絶縁膜１０２を堆積する。ここで
はゲート絶縁膜材として二酸化硅素（ＳｉＯ2 ）膜を選
び電子サイクロトロン共鳴プラズマＣＶＤ法（ＥＣＲ−
ＰＥＣＶＤ法）で１２５０Åの膜厚に堆積する。この他
にも常圧ＣＶＤ法（ＡＰＣＶＤ法）やスパッター法など
でもゲート絶縁膜は形成され得る。続いてゲート電極１
０３を形成する。本実施例ではゲート電極材料として３
０００Åの膜厚を有する燐添加多結晶シリコン膜を用い
たが、これ以外にも金属材料なども可能で有る。ゲート
電極材料堆積後パターニングを行い、ゲート電極１０３
を形成する（図１（ａ））。次に不純物を高濃度に添加
したい領域上のゲート絶縁膜を必要量丈エッチングし、
その領域上のゲート絶縁膜を薄くする（１０４）。本実
施例ではこの薄いゲート絶縁膜１０４の膜厚をゼロとし
た。即ち、不純物を高濃度に添加したい領域の上からゲ
ート絶縁膜を完全に取り除きシリコン面を露出させた。
しかしながらゲート絶縁膜１０２の膜厚と不純物イオン
種及び、打ち込みエネルギーと、添加濃度に応じて、薄
いゲート絶縁膜１０４の膜厚を任意に変え得る。次に添
加したいイオン種１０５を該基板に打ち込む（図１
（ｂ））。本実施例では不純物イオンとして燐を選び +
Ｐ31を６０ＫｅＶで１×１０16ｌ／ｃｍ2 打ち込む。こ
の場合ＬＳＳ理論（Ｊ．Ｌｉｎｄｈａｒｄ ｅｔ ａ
ｌ．Ｍａｔ．Ｆｙｓ．Ｍｅｄｄ．Ｄａｎ．Ｖｉｄ．Ｓｅ
ｌｓｋ３３，Ｎｏ１４，１，１９６３）
【化１】 に依って実効的な添加量を計算すると、シリコン中の投
影飛程ＲP ＝０．０７３μｍ、投影飛程分散△ＲP ＝
０．０２９８μｍでＳｉＯ2 中の投影飛程ＲP ＝０．０
５８６μｍ、投影飛程分散△ＲP ＝０．０２１６μｍで
有る為、不純物を高濃度に添加した領域１０７では７．
８×１０15ｌ／ｃｍ2 相当の打ち込み量となり、ＬＤＤ
領域１０６では１．１×１０13ｌ／ｃｍ2 相当の打ち込
みとなる（図１（ｃ））。イオン打ち込み後、基板に５
００℃２時間程度の熱処理を加え、添加イオンを活性化
する。この活性化は本実施例の如く熱に依り行っても良
いし、又レーザー光照射やラピッド・サーマル・アニー
リング法などで行っても良い。又、不純物元素を水素化
物を原料として、質量分析装置の付いていないイオン打
ち込み装置で添加する場合、活性化熱処理は３５０℃２
時間程度で有っても構わない。例えば燐添加を試みる場
合、ホスフィン（ＰＨ3 ）と水素の混合ガスを原料ガス
として、質量分析装置の付いていないイオン打ち込み装
置にてＰＨX +（Ｘ＝０、１、２、３）やＨ+ 、Ｈ2 +を同
時に打ち込む事で、活性化熱処理温度を３５０℃程度以
下へと低く押え、その熱処理時間も２時間程度以下と短
縮可能となる。不純物イオン活性化後、層間絶縁膜１０
８を必要に応じて堆積し、コンタクト・ホールを開口し
てアルミニウムなどで配線１０９をし、ＬＤＤ構造を有
するＴＦＴが完成する（図１（ｄ））。尚、コンタクト
・ホール開口前に質量分析装置の付いていないイオン打
ち込み装置に依り水素（Ｈ+ 、Ｈ2 +）を適当量打ち込ん
で、トランジスタ特性を改善しても良い。本実施例では
８０ＫｅＶのエネルギーで水素を５×１０15ｌ／ｃｍ2
打ち込んだ。
影飛程ＲP ＝０．０７３μｍ、投影飛程分散△ＲP ＝
０．０２９８μｍでＳｉＯ2 中の投影飛程ＲP ＝０．０
５８６μｍ、投影飛程分散△ＲP ＝０．０２１６μｍで
有る為、不純物を高濃度に添加した領域１０７では７．
８×１０15ｌ／ｃｍ2 相当の打ち込み量となり、ＬＤＤ
領域１０６では１．１×１０13ｌ／ｃｍ2 相当の打ち込
みとなる（図１（ｃ））。イオン打ち込み後、基板に５
００℃２時間程度の熱処理を加え、添加イオンを活性化
する。この活性化は本実施例の如く熱に依り行っても良
いし、又レーザー光照射やラピッド・サーマル・アニー
リング法などで行っても良い。又、不純物元素を水素化
物を原料として、質量分析装置の付いていないイオン打
ち込み装置で添加する場合、活性化熱処理は３５０℃２
時間程度で有っても構わない。例えば燐添加を試みる場
合、ホスフィン（ＰＨ3 ）と水素の混合ガスを原料ガス
として、質量分析装置の付いていないイオン打ち込み装
置にてＰＨX +（Ｘ＝０、１、２、３）やＨ+ 、Ｈ2 +を同
時に打ち込む事で、活性化熱処理温度を３５０℃程度以
下へと低く押え、その熱処理時間も２時間程度以下と短
縮可能となる。不純物イオン活性化後、層間絶縁膜１０
８を必要に応じて堆積し、コンタクト・ホールを開口し
てアルミニウムなどで配線１０９をし、ＬＤＤ構造を有
するＴＦＴが完成する（図１（ｄ））。尚、コンタクト
・ホール開口前に質量分析装置の付いていないイオン打
ち込み装置に依り水素（Ｈ+ 、Ｈ2 +）を適当量打ち込ん
で、トランジスタ特性を改善しても良い。本実施例では
８０ＫｅＶのエネルギーで水素を５×１０15ｌ／ｃｍ2
打ち込んだ。
【００１２】以上説明した工程に依り製作したＴＦＴ特
性の一例Ｉds−Ｖgs曲線を図３３−ａに示した。本実施
例ではトランジスタ・サイズはＬ＝Ｗ＝１０μｍで、不
純物を高濃度に添加した領域１０７の長さが１０μｍ、
ＬＤＤ領域１０６の長さが２μｍで有った。図３３−ｂ
には比較の為従来技術に依って製作したセルフ・アライ
ンＴＦＴの電気的特性図を示した。図３より本発明のＬ
ＤＤ構造ＴＦＴはオン電流の低下は殆ど見られず、且つ
漏洩電流ＩOFF を大幅に低減させている様子が窺い知ら
れる。
性の一例Ｉds−Ｖgs曲線を図３３−ａに示した。本実施
例ではトランジスタ・サイズはＬ＝Ｗ＝１０μｍで、不
純物を高濃度に添加した領域１０７の長さが１０μｍ、
ＬＤＤ領域１０６の長さが２μｍで有った。図３３−ｂ
には比較の為従来技術に依って製作したセルフ・アライ
ンＴＦＴの電気的特性図を示した。図３より本発明のＬ
ＤＤ構造ＴＦＴはオン電流の低下は殆ど見られず、且つ
漏洩電流ＩOFF を大幅に低減させている様子が窺い知ら
れる。
【００１３】本実施例では薄いゲート絶縁膜１０４の膜
厚をゼロとしたが、この膜厚はゲート絶縁膜の膜質、膜
厚、打ち込みイオン種とその量、打ち込みエネルギー、
及び不純物を高濃度に添加する領域１０７とＬＤＤ領域
１０６との濃度比に応じて変えられ、必ずしもゼロにす
る必要は無い。通常、ゲート絶縁膜１０２と層間絶縁膜
１０８の膜質が異なる為、ソース・ドレイン領域に配線
１０９を行う場合、最初に層間絶縁膜１０８にコンタク
ト・ホールを開口し、次にゲート絶縁膜１０２にコンタ
クト・ホールを開口した上で配線を行う等の二回の開口
作業が有り、本実施例ではそれらの内一回を薄いゲート
絶縁膜１０４の作成と兼行させた。こうした手法を取る
事に依り、余分な工程を加える事なく、安定なＬＤＤ構
造ＴＦＴを簡便な工程で作成し得る。
厚をゼロとしたが、この膜厚はゲート絶縁膜の膜質、膜
厚、打ち込みイオン種とその量、打ち込みエネルギー、
及び不純物を高濃度に添加する領域１０７とＬＤＤ領域
１０６との濃度比に応じて変えられ、必ずしもゼロにす
る必要は無い。通常、ゲート絶縁膜１０２と層間絶縁膜
１０８の膜質が異なる為、ソース・ドレイン領域に配線
１０９を行う場合、最初に層間絶縁膜１０８にコンタク
ト・ホールを開口し、次にゲート絶縁膜１０２にコンタ
クト・ホールを開口した上で配線を行う等の二回の開口
作業が有り、本実施例ではそれらの内一回を薄いゲート
絶縁膜１０４の作成と兼行させた。こうした手法を取る
事に依り、余分な工程を加える事なく、安定なＬＤＤ構
造ＴＦＴを簡便な工程で作成し得る。
【００１４】
【発明の効果】以上述べてきたように、本発明によれ
ば、ＬＤＤ構造を有するＴＦＴを製造するにあたり、高
濃度半導体層上のゲート絶縁膜をＬＳＳ理論に基づいて
必要量だけ除去して薄くし、その後不純物イオンを打ち
込むことで、ゲート絶縁膜の膜厚に影響されることな
く、ソース領域及びドレイン領域の不純物高濃度領域及
び低濃度領域の濃度を自在に設定することが可能とな
り、これによって作成しようとするＴＦＴの特性に応じ
常に最適の高濃度領域及び低濃度領域の不純物濃度及び
濃度比を有する半導体層を簡単な工程で形成することが
可能となり、しかもＴＦＴの微細化も可能となった。し
たがって、本発明においては、液晶ディスプレイの開口
率を高めたり、高精細画素を提供出来る等、アクティブ
・マトリックス液晶ディスプレイの高性能化や低価格化
を実現することができると云う効果も有する。
ば、ＬＤＤ構造を有するＴＦＴを製造するにあたり、高
濃度半導体層上のゲート絶縁膜をＬＳＳ理論に基づいて
必要量だけ除去して薄くし、その後不純物イオンを打ち
込むことで、ゲート絶縁膜の膜厚に影響されることな
く、ソース領域及びドレイン領域の不純物高濃度領域及
び低濃度領域の濃度を自在に設定することが可能とな
り、これによって作成しようとするＴＦＴの特性に応じ
常に最適の高濃度領域及び低濃度領域の不純物濃度及び
濃度比を有する半導体層を簡単な工程で形成することが
可能となり、しかもＴＦＴの微細化も可能となった。し
たがって、本発明においては、液晶ディスプレイの開口
率を高めたり、高精細画素を提供出来る等、アクティブ
・マトリックス液晶ディスプレイの高性能化や低価格化
を実現することができると云う効果も有する。
【図１】（ａ）〜（ｄ）は本発明の一実施例を示す薄膜
半導体装置製造の各工程に於ける素子断面図。
半導体装置製造の各工程に於ける素子断面図。
【図２】（ａ）〜（ｄ）は従来技術に依る薄膜半導体装
置製造の各工程に於ける素子断面図。
置製造の各工程に於ける素子断面図。
【図３】本発明の効果を示す図。
１０１ シリコン膜 １０２ ゲート絶縁膜 １０３ ゲート電極 １０４ 薄いゲート絶縁膜 １０５ 不純物イオン種打ち込み １０６ ＬＤＤ領域 １０７ 不純物を高濃度に添加した領域 １０８ 層間絶縁膜 １０９ 配線 ２０１ 絶縁基板 ２０２ 不純物が高濃度に添加されたソース・ドレイン
領域 ２０３ 真正シリコン膜 ２０４ ゲート絶縁膜 ２０５ ゲート電極 ２０６ 不純物イオン種打ち込み ２０７ チャンネル部 ２０８ ＬＤＤ領域 ２０９ 層間絶縁膜 ２１０ ソース・ドレイン取り出し電極
領域 ２０３ 真正シリコン膜 ２０４ ゲート絶縁膜 ２０５ ゲート電極 ２０６ 不純物イオン種打ち込み ２０７ チャンネル部 ２０８ ＬＤＤ領域 ２０９ 層間絶縁膜 ２１０ ソース・ドレイン取り出し電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 H01L 21/336
Claims (1)
- 【請求項１】 少なくとも表面が絶縁性物質である基板
上に、半導体層を形成する工程と、 該半導体層上にゲート絶縁膜を形成した後、該ゲート絶
縁膜上にゲート電極を形成する工程と、 前記ゲート電極端部を覆うようにレジストマスクを形成
して、前記半導体層上のゲート絶縁膜を必要量だけ除去
して、前記レジストマスクに覆われていた領域は厚いゲ
ート絶縁膜領域、前記レジストマスクに覆われていなか
った領域は薄いゲート絶縁膜領域とするゲート絶縁膜除
去工程と、 前記厚いゲート絶縁膜領域及び薄いゲート絶縁膜領域を
介し、且つ、前記ゲート電極をマスクとして不純物イオ
ンを前記半導体層に導入することにより、前記厚いゲー
ト絶縁膜領域に対応する前記半導体層を低濃度半導体層
とし、前記薄いゲート絶縁膜領域に対応する前記半導体
層を不純物を高濃度半導体層とし、前記低濃度半導体層
と前記高濃度半導体層よりなるソース領域及びドレイン
領域を形成する工程とを含み、 前記ゲート絶縁膜除去工程のゲート絶縁膜除去必要量は
ＬＳＳ理論に基づいて高濃度半導体層への添加量と低濃
度半導体層への添加量、及び打ち込みエネルギー、及び
不純物イオン種に応じて定められることを特徴とする薄
膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707091A JP3345756B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21707091A JP3345756B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001117186A Division JP3417402B2 (ja) | 2001-04-16 | 2001-04-16 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555255A JPH0555255A (ja) | 1993-03-05 |
| JP3345756B2 true JP3345756B2 (ja) | 2002-11-18 |
Family
ID=16698366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707091A Expired - Lifetime JP3345756B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3345756B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW297142B (ja) * | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
| JP5323604B2 (ja) * | 2009-07-30 | 2013-10-23 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
| CN103472646B (zh) * | 2013-08-30 | 2016-08-31 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法和显示装置 |
-
1991
- 1991-08-28 JP JP21707091A patent/JP3345756B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555255A (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3398453B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6599783B2 (en) | Method of fabricating a thin film including a protective layer as a mask | |
| US7122833B2 (en) | Semiconductor integrated circuit and method of fabricating same | |
| JPH05142577A (ja) | マトリクス回路駆動装置 | |
| JP4017886B2 (ja) | 薄膜トランジスタ装置及びその製造方法 | |
| JP3123252B2 (ja) | アクティブ・マトリックス型表示装置 | |
| JP3345756B2 (ja) | 半導体装置の製造方法 | |
| JP3417402B2 (ja) | 薄膜半導体装置の製造方法 | |
| JP3398665B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6627489B1 (en) | Method of producing CMOS transistors and related devices | |
| JP3567130B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2917925B2 (ja) | 薄膜トランジスタの製造方法と液晶表示装置用アクティブマトリックスアレイ | |
| JP2002033480A (ja) | 薄膜トランジスタ、表示素子および投射型表示装置ならびに表示素子の製造方法 | |
| JP3331642B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3466165B2 (ja) | Ｌｄｄを有する薄膜トランジスタの製造方法 | |
| JP3097229B2 (ja) | 薄膜トランジスタ素子アレイとその製造方法 | |
| JP2000124461A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2003197638A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004303791A (ja) | 薄膜トランジスタ構造及びその製造方法 | |
| JPH07142739A (ja) | 多結晶シリコン薄膜トランジスターの製造方法 | |
| JP3221777B2 (ja) | 薄膜トランジスタの製法 | |
| JP2716035B2 (ja) | 薄膜電界効果トランジスタ | |
| JP3362026B2 (ja) | 半導体装置 | |
| JP2001284597A (ja) | 半導体装置及びその製造方法 | |
| JPH09237898A (ja) | 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080906 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090906 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100906 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110906 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |