JP6293694B2 - 半導体記憶装置 - Google Patents

Description

実施形態の発明は、半導体記憶装置に関する。

半導体記憶装置の一つである、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭｕｌｔｉＭｅｄｉａＣａｒｄ：ｅＭＭＣ）等のコントローラ組込型のメモリでは、例えば書き込み時や読み出し時において、メモリとメモリコントローラとの間の信号伝送を高速化することが求められている。

ｅＭＭＣ等のコントローラ組込型のメモリは、配線基板上に設けられた複数のメモリチップを有するメモリチップ積層体を具備する。メモリチップ積層体は、ボンディングワイヤ等により配線基板に電気的に接続される。上記半導体記憶装置では、メモリとメモリコントローラとの間で用いられる信号の転送速度を高めていくと、信号の品質が低下する場合があった。

米国特許第７７２８４４４号明細書

実施形態の発明が解決しようとする課題は、メモリとメモリコントローラとの間で用いられる信号の品質の低下を抑制することである。

実施形態の半導体記憶装置は、第１のボンディングパッドと、第２のボンディングパッドと、第３のボンディングパッドと、第１のボンディングパッドに電気的に接続された一端と他端とを有する第１の配線と、第２のボンディングパッドに電気的に接続された一端と第１の配線の他端に電気的に接続された他端とを有する第２の配線と、第３のボンディングパッドに電気的に接続された一端と第１の配線の他端と第２の配線の他端との接続部に電気的に接続された他端とを有する第３の配線と、を備える配線基板と、配線基板上に２つ以上積層された第１のメモリチップを備える第１のメモリチップ積層部と、第１のメモリチップ積層部上に２つ以上積層された第２のメモリチップを備える第２のメモリチップ積層部と、を有するメモリと、配線基板上に搭載されたメモリコントローラと、第１のボンディングパッドと第１のメモリチップとの間を電気的に接続する第１のボンディングワイヤと、第２のボンディングパッドと第２のメモリチップとの間を電気的に接続する第２のボンディングワイヤと、第３のボンディングパッドとメモリコントローラとの間を電気的に接続する第３のボンディングワイヤと、を具備する。第２のボンディングパッドは、第１のボンディングパッドに隣り合うように設けられている。

半導体記憶装置の構造例を示す断面模式図である。 半導体記憶装置における各構成要素の接続関係を説明するための模式図である。 配線層の一部のレイアウト例を示す平面模式図である。 半導体記憶装置の等価回路を示す図である。 半導体記憶装置の等価回路を示す図である。 データストローブ信号の波形の例を示す図である。 データストローブ信号の波形の例を示す図である。 読み出し時において入出力端子を介して入出力される信号のＥＹＥパターンの例を示す図である。 読み出し時において入出力端子を介して入出力される信号のＥＹＥパターンの例を示す図である。 半導体記憶装置の他の構造例を示す断面模式図である。 半導体記憶装置の他の構造例を示す断面模式図である。

以下、実施形態について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し説明を省略する。

図１は半導体記憶装置の構造例を示す断面模式図であり、図２は半導体記憶装置における各構成要素の接続関係を説明するための模式図である。半導体記憶装置１０は、配線基板１と、メモリ２と、メモリコントローラ３と、ボンディングワイヤ４ａないしボンディングワイヤ４ｃと、絶縁樹脂層５と、導電体６と、を具備する。

配線基板１は、第１の面（図１では配線基板１の上面）と第１の面に対して反対側の第２の面（図１では配線基板１の下面）とを有する。さらに、配線基板１は、絶縁層１１と、配線層１２と、配線層１３と、ソルダーレジスト１４と、ソルダーレジスト１５と、ビア１６と、を備える。

絶縁層１１は、配線基板１の第１の面と第２の面との間に設けられる。絶縁層１１としては、例えば半導体基板、ガラス基板、セラミック基板、またはガラスエポキシ等の樹脂基板等を用いることができる。

配線層１２は、配線基板１の第１の面に設けられる。配線層１２は、ボンディングパッド１２１ａないしボンディングパッド１２１ｃと、配線１２２ａないし配線１２２ｃと、を少なくとも含む複数の導電層を備える。

ボンディングパッド１２１ａないしボンディングパッド１２１ｃは、例えば信号端子としての機能を有する。信号端子としては、例えば入出力端子（Ｉ／Ｏ）、データストローブ信号端子（ＤＱＳ）等が挙げられる。さらに、電源端子（ＶＣＣ、ＶＳＳ）、リードイネーブル信号端子（ＲＥ）等の端子としての機能を有するパッドを別途設けてもよい。また、各種信号毎にボンディングパッド１２１ａないしボンディングパッド１２１ｃ、および配線１２２ａないし配線１２２ｃを設けてもよい。

電源端子は、電源電圧ＶＣＣ、電源電圧ＶＳＳを供給するための端子である。入出力端子は、コマンド、アドレス、プログラムデータおよびリードデータの少なくとも一つを入出力するための端子である。データストローブ信号端子は、メモリとメモリコントローラとの間でデータ送受信のタイミングを制御するデータストローブ信号を入出力するための端子である。データストローブ信号として、差動信号（ＤＱＳ０、ＤＱＳＺ０）を用いてもよい。リードイネーブル信号端子は、読み出し動作等を指示するためのステータスピンである。リードイネーブル信号として、差動信号（ＲＥ０、ＲＥＺ０）を用いてもよい。

配線１２２ａは、図２に示すように、ボンディングパッド１２１ａに電気的に接続された一端と、他端と、を有する。配線１２２ｂは、ボンディングパッド１２１ｂに電気的に接続された一端と、配線１２２ａの他端に電気的に接続された他端と、を有する。配線１２２ｃは、ボンディングパッド１２１ｃに電気的に接続された一端と、配線１２２ａの他端と配線１２２ｂの他端との接続部に電気的に接続された他端と、を有する。なお、配線１２２ａと、配線１２２ｂと、配線１２２ｃとの接続箇所を分岐点１２３とする。配線１２２ｂは、配線１２２ａと同じ長さを有することが好ましい。配線１２２ｃは、配線１２２ａおよび配線１２２ｂよりも長くてもよい。

図３は配線層１２の一部のレイアウト例を示す平面図である。図３において、ボンディングパッド１２１ａおよびボンディングパッド１２１ｂは、互いに隣り合うように配置されている。すなわち、ボンディングパッド１２１ａとボンディングパッド１２１ｂとの間は他のボンディングパッドを有していないことが好ましい。これにより、後述する信号の品質の低下に起因する容量成分の影響を抑制することができる。なお、必ずしも図３に示すレイアウトに限定されず、例えばボンディングパッド１２１ａとボンディングパッド１２１ｂとをメモリ２を挟んで互いに離れた位置に配置してもよい。

ボンディングパッド１２１ｃ（図示せず）を介してメモリコントローラ３に電気的に接続された配線１２２ｃは、分岐点１２３を介して配線１２２ａおよび配線１２２ｂの２つの配線に分岐する。このとき、配線１２２ａはボンディングパッド１２１ａに電気的に接続され、配線１２２ｂはボンディングパッド１２１ｂに電気的に接続される。なお、配線１２２ｂの幅は、配線１２２ａと概略等しいことが好ましい。なお、概略等しいとは、例えば誤差等の実質的に等しい場合も含む。

配線層１３は、配線基板１の第２の面に設けられる。配線層１３は、接続パッドを含む複数の導電層を有する。接続パッドは、導電体６を形成するためのランドとしての機能を有する。接続パッドの表面は、導電体６に覆われている。

配線層１２および配線層１３は、例えば銅、銀、金、またはニッケル等を含む。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより配線層１２および配線層１３を形成してもよい。また、導電性ペーストを用いて配線層１２および配線層１３を形成してもよい。

ソルダーレジスト１４は、配線層１２上に設けられ、配線層１２の一部を露出させる開口部を有する。ソルダーレジスト１５は、配線層１３上に設けられ、配線層１３の一部を露出させる開口部を有する。ソルダーレジスト１４およびソルダーレジスト１５としては、例えば絶縁性樹脂材料を用いることができ、例えば紫外線硬化型樹脂や熱硬化型樹脂等を用いることができる。また、例えばエッチング等によりソルダーレジスト１４およびソルダーレジスト１５の一部に開口部を形成することができる。

ビア１６は、配線基板１を貫通する。ビア１６は、例えば絶縁層１１を貫通する開口の内壁に沿って設けられた導体層と、導体層の内側に充填された穴埋め材と、を有する。開口は、例えばレーザを用いて形成される。導体層は、銅、銀、金、またはニッケル等を含む。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより導体層を形成してもよい。また、導電性ペーストを用いて導体層を形成してもよい。導体層と同一工程によりボンディングパッド１２１ａないしボンディングパッド１２１ｃ、および配線１２２ａないし配線１２２ｃの一方または両方を形成してもよい。穴埋め材は、例えば絶縁性材料または導電性材料を用いて形成される。なお、これに限定されず、例えば開口内に銅めっき等により導電性材料を充填することによりビア１６を形成してもよい。

メモリ２は、配線基板１の第１の面に搭載される。メモリ２は、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）等のメモリチップを有する。図１および図２において、メモリ２は、配線基板１上に２以上積層された第１のＥＥＰＲＯＭチップ２１を備える第１のメモリチップ積層部２ａと、第１のメモリチップ積層部２ａ上に２以上積層された第２のＥＥＰＲＯＭチップ２２を備える第２のメモリチップ積層部２ｂと、を有する。

複数の第１のＥＥＰＲＯＭチップ２１は、ダイアタッチフィルム等の接着層を挟んで一部が重畳するように互いに接着され、複数の第２のＥＥＰＲＯＭチップ２２は、ダイアタッチフィルム等の接着層を挟んで一部が重畳するように互いに接着される。第２のＥＥＰＲＯＭチップ２２は、第１のＥＥＰＲＯＭチップ２１と同じ数であることが好ましい。なお、３以上のメモリチップ積層部を設けてもよい。

複数の第１のＥＥＰＲＯＭチップ２１は、例えばワイヤボンディングを用いてそれぞれの第１のＥＥＰＲＯＭチップ２１に設けられた第１の電極パッドを接続することにより電気的に接続される。複数の第２のＥＥＰＲＯＭチップ２２は、例えばワイヤボンディングを用いてそれぞれの第２のＥＥＰＲＯＭチップ２２に設けられた第２の電極パッドを接続することにより電気的に接続される。

メモリ２は、第１のメモリチップ積層部２ａと第２のメモリチップ積層部２ｂとの間に設けられたダイアタッチフィルム等の接着層２３を有する。第２のメモリチップ積層部２ｂは、接着層２３を挟んで第１のメモリチップ積層部２ａの第１の電極パッドに重畳するように積層されている。接着層２３を設けることにより、ボンディングワイヤ４ａと第２のＥＥＰＲＯＭチップ２２との接触を防止することができる。

メモリコントローラ３は、配線基板１の第１の面に搭載され、配線基板１を介してメモリ２に電気的に接続される。メモリコントローラ３は、メモリ２に対するデータの書き込みおよびデータの読み出し等の動作を制御する。メモリコントローラ３は、半導体チップにより構成される。

ボンディングワイヤ４ａは、ボンディングパッド１２１ａと第１のＥＥＰＲＯＭチップ２１との間を電気的に接続する。ボンディングワイヤ４ｂは、ボンディングパッド１２１ｂと第２のＥＥＰＲＯＭチップ２２との間を電気的に接続する。なお、図１において、ボンディングワイヤ４ｂは、ボンディングワイヤ４ａと電気的に接続しておらず、図２に示すように電気的に分離している。ボンディングワイヤ４ｃは、ボンディングパッド１２１ｃとメモリコントローラ３との間を電気的に接続する。

ボンディングワイヤ４ａないしボンディングワイヤ４ｃとしては、例えば金、銀、銅、アルミニウム等を用いることができる。なお、ボンディングワイヤ４ａないしボンディングワイヤ４ｃ以外のボンディングワイヤを設けてもよい。第１のメモリチップ積層部２ａにおける最上層の第１のＥＥＰＲＯＭチップ２１に電気的に接続されたボンディングワイヤ４ａの一部は、接着層２３に埋め込まれている。

絶縁樹脂層５は、無機充填材（例えばＳｉＯ_２）を含有し、例えば該無機充填材を有機樹脂等と混合した封止樹脂を用いてトランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法により形成される。

導電体６は、配線基板１の第２の面に設けられる。導電体６は、外部接続端子としての機能を有する。例えば外部接続端子を介して信号および電源電圧等がメモリコントローラ３に供給される。このとき、外部接続端子を介して電源電圧をメモリ２に供給してもよい。導電体６は、例えば金、銅、はんだ等を用いて形成される。例えば、錫−銀系、錫−銀−銅系の鉛フリーはんだを用いてもよい。また、複数の金属材料の積層を用いて導電体６を形成してもよい。なお、図１では、導電性ボールを用いて導電体６を形成しているが、バンプを用いて導電体６を形成してもよい。

本実施形態の半導体記憶装置では、メモリを構成する複数のメモリチップを２以上のグループに分ける。また、メモリとメモリコントローラとの間で用いられる各信号毎に複数のボンディングパッドを設け、複数のボンディングパッドのそれぞれを別々のグループのメモリチップに電気的に接続する。さらに、各信号を伝送する配線の一端を複数のボンディングパッドの数に応じて分岐させ、分岐先のそれぞれを、対応するボンディングパッドに電気的に接続し、他端をメモリコントローラに電気的に接続する。

ここで、メモリとメモリコントローラとの接続構成と、信号の品質の低下との関係について図４ないし図９を参照して説明する。図４および図５は読み出し時における半導体記憶装置の等価回路図である。図６および図７は、データストローブ信号の波形の例を示す図である。図８および図９は読み出し時における入出力端子を介して入出力される信号のＥＹＥパターンの例を示す図である。

まず、比較例として、各信号毎に上記複数のボンディングパッドを設けない構成の半導体記憶装置１０は、読み出し時において図４に示す等価回路で表される。図４において、メモリ２とメモリコントローラ３との間を電気的に接続する配線１２２ｘはインダクタンス成分Ｌを有する。メモリ２は抵抗成分Ｒと容量成分Ｃ１とを有する。メモリコントローラ３は容量成分Ｃ３を有する。

このとき、インダクタンス成分Ｌおよび容量成分Ｃ３により直列共振が起こる。さらに、隣り合う複数の配線の間に容量成分Ｃ０が生じる。容量成分Ｃ０が生じた場合、直列共振に加えて並列共振が起こる。直列共振および並列共振の両方が起こると、図６に示すように例えばデータストローブ信号等の信号波形にノイズ３０が生じ、信号波形が階段状になりやすい。

また、容量成分Ｃ１の値が容量成分Ｃ３よりもはるかに大きいため、入出力端子に入出力される信号のリンギングが起こりやすい。例えば、図８に示すように、読み出し時に入出力端子を介して入出力される信号のばらつきが大きくなり、ＥＹＥパターン４０がつぶれてしまう。上記現象は、メモリ２とメモリコントローラ３との間の転送速度が高くなるほど顕著になる。これに対し、例えば２５０Ｍｂｐｓ以上、具体的には２６６Ｍｂｐｓ程度の高速の転送速度であっても信号の品質が低下しないことが求められている。

本実施形態の半導体記憶装置は、図５に示す等価回路で表される。図５において、配線１２２ａはインダクタンス成分Ｌ１を有し、配線１２２ｂはインダクタンス成分Ｌ２を有し、配線１２２ｃはインダクタンス成分Ｌ３を有する。メモリチップ積層部２ａは、抵抗成分Ｒと複数の第１のＥＥＰＲＯＭチップ２１の容量成分Ｃ１ａとを有する。メモリチップ積層部２ｂは複数の第２のＥＥＰＲＯＭチップ２２の容量成分Ｃ１ｂを有する。メモリコントローラ３は容量成分Ｃ３を有する。

図５に示す等価回路において、Ｌ１およびＣ１ａを用いて表されるＬＣ回路の共振周波数（１／√（Ｌ１×Ｃ１ａ））とＬ２およびＣ１ｂを用いて表されるＬＣ回路の共振周波数（１／√（Ｌ２×Ｃ１ｂ））とを等しくすることが好ましい。すなわち、Ｌ１とＣ１ａとの積とＬ２とＣ１ｂとの積とを概略等しくすることが好ましい。図１に示すように、第１のメモリチップ積層部２ａと第２のメモリチップ積層部２ｂとを同じ種類および同じ数のメモリチップで構成する場合、例えば配線１２２ａの長さ（ボンディングパッド１２１ａから分岐点１２３までの配線１２２ａの長さ）と配線１２２ｂ（ボンディングパッド１２１ｂから分岐点１２３までの配線１２２ｂの長さ）の長さを概略等しくすることにより、Ｌ１とＣ１ａとの積とＬ２とＣ１ｂとの積とを概略等しくさせやすい。

上記構成により、配線１２２ａおよび配線１２２ｂの一方に流れる電流と他方に流れる電流との間で磁場が打ち消され、並列共振が抑制される。よって、図７に示すように、ノイズ３０の発生を抑制することができる。

また、容量成分Ｃ１が容量成分Ｃ１ａおよび容量成分Ｃ１ｂの複数に分かれるため配線に対する負荷容量が低減され、信号のリンギングが抑制される。よって、例えば図９に示すように読み出し時に入出力端子を介して入出力される信号のばらつきが小さくなり、ＥＹＥパターン４０のつぶれを抑制することができる。

なお、書き込み時の場合はＬ１およびＣ１ａを用いて表されるＬＣ回路の共振周波数（１／√（Ｌ１×Ｃ１ａ））またはＬ２およびＣ１ｂを用いて表されるＬＣ回路の共振周波数（１／√（Ｌ２×Ｃ１ｂ））と、Ｌ３およびＣ３を用いて表されるＬＣ回路の共振周波数（１／√（Ｌ３×Ｃ３））とを等しくすることが好ましい。すなわち、Ｌ１とＣ１ａとの積またはＬ２とＣ１ｂとの積と、Ｌ３とＣ３との積を概略等しくすることが好ましい。これにより、並列共振が抑制される。よって、ノイズ３０の発生を抑制することができる。また、図５の場合と同様に容量成分Ｃ１を容量成分Ｃ１ａと容量成分Ｃ１ｂとに分けることで一つの信号配線に対する負荷容量が低減されるため、信号のリンギングが抑制される。よって、読み出し時に入出力端子を介して入出力される信号のばらつきを小さくすることができる。

なお、配線基板１の構造は、図１ないし図３を参照して説明した構造に限定されない。半導体記憶装置の他の構造例を図１０および図１１に示す。図１０および図１１は、半導体記憶装置の他の構造例を示す断面模式図である。

図１０に示す半導体記憶装置１０は、図１に示す半導体記憶装置１０と比較して複数の第２のＥＥＰＲＯＭチップ２２が第１のメモリチップ積層部２ａの上に階段状に積層されている点が少なくとも異なる。その他、図１に示す半導体記憶装置１０と同じ部分については、図１の説明を適宜援用することができる。

図１０において、接着層２３を設けなくてもよい。また、ボンディングパッド１２１ａおよびボンディングパッド１２１ｂは、図３と同様に互いに隣り合っていてもよい。

図１１に示す半導体記憶装置１０は、図１０に示す半導体記憶装置１０と比較して第２のメモリチップ積層部２ｂと配線基板１との接続位置、すなわちボンディングパッド１２１ｂの位置が少なくとも異なる。その他、図１および図１０に示す半導体記憶装置１０と同じ部分については、図１の説明を適宜援用することができる。

図１０において、ボンディングパッド１２１ｂは、ボンディングパッド１２１ａを有するパッド部とは異なる位置に設けられている。例えば、ボンディングパッド１２１ａを第１のパッド部に設け、メモリ２を挟んで第１のパッド部と離間する第２のパッド部にボンディングパッド１２１ｂを設けてもよい。

図１０および図１１に示す構造においても、Ｌ１とＣ１ａとの積、Ｌ２とＣ１ｂとの積、およびＬ３とＣ３との積を上記のように調整することにより、信号のリンギングやノイズが抑制され、信号の品質の低下を抑制することができる。

なお、本実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…配線基板、２…メモリ、２ａ…メモリチップ積層部、２ｂ…メモリチップ積層部、３…メモリコントローラ、４ａ…ボンディングワイヤ、４ｂ…ボンディングワイヤ、４ｃ…ボンディングワイヤ、５…絶縁樹脂層、６…導電体、１０…半導体記憶装置、１１…絶縁層、１２…配線層、１２１ａ…ボンディングパッド、１２１ｂ…ボンディングパッド、１２１ｃ…ボンディングパッド、１２１ｘ…配線、１２２a…配線、１２２ａ…配線、１２２ｂ…配線、１２２ｃ…配線、１２３…分岐点、１３…配線層、１４…ソルダーレジスト、１５…ソルダーレジスト、１６…ビア、２１…チップ、２２…チップ、２３…接着層、３０…ノイズ、４０…ＥＹＥパターン。

Claims (5)

1. 第１のボンディングパッドと、第２のボンディングパッドと、第３のボンディングパッドと、前記第１のボンディングパッドに電気的に接続された一端と他端とを有する第１の配線と、前記第２のボンディングパッドに電気的に接続された一端と前記第１の配線の他端に電気的に接続された他端とを有する第２の配線と、前記第３のボンディングパッドに電気的に接続された一端と前記第１の配線の他端と前記第２の配線の他端との接続部に電気的に接続された他端とを有する第３の配線と、を備える配線基板と、
   前記配線基板上に２以上積層された第１のメモリチップを備える第１のメモリチップ積層部と、前記第１のメモリチップ積層部上に２以上積層された第２のメモリチップを備える第２のメモリチップ積層部と、を有するメモリと、
   前記配線基板上に搭載されたメモリコントローラと、
   前記第１のボンディングパッドと前記第１のメモリチップとの間を電気的に接続する第１のボンディングワイヤと、
   前記第２のボンディングパッドと前記第２のメモリチップとの間を電気的に接続する第２のボンディングワイヤと、
   前記第３のボンディングパッドと前記メモリコントローラとの間を電気的に接続する第３のボンディングワイヤと、を具備し、
   前記第２のボンディングパッドは、前記第１のボンディングパッドに隣り合うように設けられている、半導体記憶装置。
2. 前記第１の配線は、第１のインダクタンス成分を有し、
   前記第２の配線は、第２のインダクタンス成分を有し、
   前記第３の配線は、第３のインダクタンス成分を有し、
   ２以上の前記第１のメモリチップは、第１の容量成分を有し、
   ２以上の前記第２のメモリチップは、第２の容量成分を有し、
   前記メモリコントローラは、第３の容量成分を有し、
   前記第２のインダクタンス成分と前記第２の容量成分との積は、前記第１のインダクタンス成分と前記第１の容量成分との積に概略等しい、または前記第１のインダクタンス成分と前記第１の容量成分との積または前記第２のインダクタンス成分と前記第２の容量成分との積は、前記第３のインダクタンス成分と前記第３の容量成分との積に概略等しい、請求項１に記載の半導体記憶装置。
3. 第１のボンディングパッドと、第２のボンディングパッドと、第３のボンディングパッドと、前記第１のボンディングパッドに電気的に接続された一端と他端とを有する第１の配線と、前記第２のボンディングパッドに電気的に接続された一端と前記第１の配線の他端に電気的に接続された他端とを有する第２の配線と、前記第３のボンディングパッドに電気的に接続された一端と前記第１の配線の他端と前記第２の配線の他端との接続部に電気的に接続された他端とを有する第３の配線と、を備える配線基板と、
   前記配線基板上に２以上積層された第１のメモリチップを備える第１のメモリチップ積層部と、前記第１のメモリチップ積層部上に２以上積層された第２のメモリチップを備える第２のメモリチップ積層部と、を有するメモリと、
   前記配線基板上に搭載されたメモリコントローラと、
   前記第１のボンディングパッドと前記第１のメモリチップとの間を電気的に接続する第１のボンディングワイヤと、
   前記第２のボンディングパッドと前記第２のメモリチップとの間を電気的に接続する第２のボンディングワイヤと、
   前記第３のボンディングパッドと前記メモリコントローラとの間を電気的に接続する第３のボンディングワイヤと、を具備し、
   前記第１の配線は、第１のインダクタンス成分を有し、
   前記第２の配線は、第２のインダクタンス成分を有し、
   前記第３の配線は、第３のインダクタンス成分を有し、
   ２以上の前記第１のメモリチップは、第１の容量成分を有し、
   ２以上の前記第２のメモリチップは、第２の容量成分を有し、
   前記メモリコントローラは、第３の容量成分を有し、
   前記第２のインダクタンス成分と前記第２の容量成分との積は、前記第１のインダクタンス成分と前記第１の容量成分との積に概略等しい、または前記第１のインダクタンス成分と前記第１の容量成分との積または前記第２のインダクタンス成分と前記第２の容量成分との積は、前記第３のインダクタンス成分と前記第３の容量成分との積に概略等しい、半導体記憶装置。
4. 前記第２の配線は、前記第１の配線と概略等しい長さを有する、請求項１ないし請求項３のいずれか一項に記載の半導体記憶装置。
5. 前記第１のボンディングパッドないし前記第３のボンディングパッドは、コマンド、アドレス、プログラムデータおよびリードデータの少なくとも一つの信号の入出力端子またはデータストローブ信号端子としての機能を有する、請求項１ないし請求項４のいずれか一項に記載の半導体記憶装置。

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