KR101656332B1 - 반도체 장치 - Google Patents

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KR101656332B1
KR101656332B1 KR1020157026474A KR20157026474A KR101656332B1 KR 101656332 B1 KR101656332 B1 KR 101656332B1 KR 1020157026474 A KR1020157026474 A KR 1020157026474A KR 20157026474 A KR20157026474 A KR 20157026474A KR 101656332 B1 KR101656332 B1 KR 101656332B1
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아츠노리 핫토리
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가부시키가이샤 노다스크린
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Abstract

반도체 장치(1)는 지지체 (2) 위에 페이스업으로 다이본딩 실장된 반도체칩(10)과, 반도체칩 위에 설치되고, 반도체칩을 복수의 외부 접속부(3)에 접속하는 중간 기판(20)과, 반도체칩과 중간 기판을 접속하는 복수의 접속 범프(6)를 구비한다. 복수의 접속 범프(6)는 반도체칩 상의 복수의 전극 패드(11)에 접속되어 반도체칩에 전력을 공급하기 위한 복수의 전원 범프(6V, 6G)를 포함한다. 중간 기판은 복수의 전원 범프를 통하여 복수의 전극 패드에 접속되는 복수의 전원 패드(21V, 21G)와, 반도체칩과 대향하고, 복수의 전원 패드가 형성된 범프면(22)과, 범프면과 반대측의 면이며, 외부 접속부와 접속되는 복수의 외부 접속 패드가 형성된 외부 접속면(24)과, 복수의 전원 범프에 접속되는 콘덴서(30)를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 상세하게는, 지지체에 페이스업으로 다이본딩된 반도체칩 및 콘덴서를 구비한 반도체 장치에 관한 것이다.
종래, 이 종류의 반도체 장치로서, 예를 들면, 특허문헌 1에 개시된 기술이 알려져 있다. 특허문헌 1에서는, 그 도 1에 도시되는 바와 같이, 지지체로서의 하단 칩(7) 위에 반도체칩으로서의 상단 칩(2)이 페이스업으로 다이본딩되어 있다. 그리고, 반도체 장치(1) 내에서, 상단 칩(2)과 상단 칩(2)의 주위에 실장된, 칩 콘덴서 등의 수동 칩 부품(3)은 와이어(5) 및 배선 기판(4)을 통하여 접속되는 예가 개시되어 있다.
특허문헌 1: 일본 특개 2004-296613호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
그렇지만, 최근, LSI(반도체칩)의 클록 주파수의 상승에 따라, LSI로부터 콘덴서까지의 배선 거리가 길면, 그 배선에 의한 고주파 임피던스가 높아진다. 그것에 의해, 콘덴서의 노이즈 저감 효과가 저하되게 된다. 그것은 LSI의 고주파에서 기대하는 동작이 얻어지지 않는다고 하는 사태를 발생시키는 요인이 된다.
그래서, 본 명세서에서는, 지지체에 페이스업으로 다이본딩된 반도체칩으로부터 콘덴서까지의 배선 거리를 짧게 하여, 콘덴서의 노이즈 삭감 효과를 향상시켜, 반도체칩의 고주파 동작에서의 신뢰성을 향상시키는 반도체 장치를 제공한다.
본 명세서에 의해 개시되는 반도체 장치는 지지체와 상기 지지체 위에 페이스업으로 다이본딩 실장된 반도체칩을 구비한 반도체 장치로서, 상기 반도체칩을 전기적으로 외부에 접속하는 복수의 외부 접속부와, 상기 지지체와 반대측의 상기 반도체칩 위에 설치되고, 상기 반도체칩을 상기 복수의 외부 접속부에 접속하는 중간 기판과, 상기 반도체칩과 상기 중간 기판을 접속하는 복수의 접속 범프를 구비하고, 상기 반도체칩은 상기 복수의 전극 패드를 통하여 상기 중간 기판과 접속되는 복수의 전극 패드를 갖고, 상기 복수의 접속 범프는 상기 반도체칩에 전력을 공급하기 위한 복수의 전원 범프를 포함하고, 상기 중간 기판은 상기 복수의 전원 범프를 통하여 상기 복수의 전극 패드와 접속되는 복수의 전원 패드와, 상기 반도체칩과 대향하고, 상기 복수의 전원 패드가 형성된 범프면과, 상기 범프면과 반대측의 면이며, 상기 외부 접속부와 접속되는 복수의 외부 접속 패드가 형성된 외부 접속면과, 상기 복수의 전원 범프에 접속되는 콘덴서를 포함한다.
본 구성에 의하면, 중간 기판은 반도체칩 위에 설치되고, 반도체칩의 전극 패드에 전원 범프를 통하여 직접, 접속되어 있다. 또한 콘덴서는 중간 기판에 형성되고, 반도체칩의 전극 패드에 전원 범프를 통하여 접속된다. 그 때문에 반도체칩으로부터 콘덴서까지의 배선 거리는 종래의 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리가 대폭 단축되어 있다. 즉, 본 구성의 반도체 장치에 의하면, 지지체 위에 페이스업으로 다이본딩 실장된 반도체칩으로부터 콘덴서까지의 배선 거리를 짧게 할 수 있다. 그 때문에 콘덴서의 노이즈 삭감 효과를 향상시키고, 그것에 의해, 전원을 안정화시켜, 반도체칩의 고주파 동작에서의 신뢰성을 향상시킬 수 있다.
상기 반도체 장치에 있어서, 상기 콘덴서는 상기 중간 기판의 상기 범프면에 형성되고, 상기 복수의 전원 패드에 접속되는 박막 콘덴서인 구성으로 해도 된다.
본 구성에 의하면, 박막 콘덴서는 중간 기판의 범프면에 형성되고, 범프면의 전원 패드 및 전원 범프만을 통하여 반도체칩의 전극 패드에 접속된다. 그 때문에 반도체칩으로부터 박막 콘덴서까지의 배선 거리는 종래의 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리가 대폭 단축되어 있다.
상기 반도체 장치에서, 상기 콘덴서는 상기 외부 접속면에 형성된 칩 콘덴서를 더 포함하고, 상기 칩 콘덴서는 상기 중간 기판 내에 형성된 비아 플러그를 통하여 상기 박막 콘덴서에 병렬로 접속되는 구성으로 해도 된다.
본 구성에 의하면, 박막 콘덴서에 비교하여 대용량의, 예를 들면, 적층 세라믹 콘덴서가 박막 콘덴서에 병렬로 더 접속된다. 그 때문에 박막 콘덴서만의 경우와 비교하여, 콘덴서의 노이즈 삭감 효과를 더욱 향상시키고, 그것에 의해, 전원을 안정화시켜, LSI칩(10)의 고주파 동작에서의 신뢰성을 향상시킬 수 있다.
또한 상기 반도체 장치에 있어서, 상기 콘덴서는 상기 외부 접속면에 형성된 박막 콘덴서이며, 상기 박막 콘덴서는 상기 중간 기판 내에 형성된 비아 플러그를 통하여 상기 복수의 전원 범프에 접속되는 구성으로 해도 된다.
본 구성에 의하면, 종래의, 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리를 단축할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 콘덴서는 상기 외부 접속면에 형성되는 칩 콘덴서이며, 상기 칩 콘덴서는 상기 중간 기판 내에 형성된 비아 플러그를 통하여 상기 복수의 전원 범프에 접속되는 구성으로 해도 된다.
본 구성에 의하면, 종래의, 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리를 단축할 수 있다. 또한 칩 콘덴서를 반도체칩 위에 겹치는 구조이기 때문에, 반도체 장치의 면적을 삭감할 수 있다. 그것은 반도체 장치가 탑재되는 머더보드 등의 회로 기판의 소형화에 기여할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 콘덴서는 상기 외부 접속면에 형성되는 칩 콘덴서이며, 상기 칩 콘덴서는 상기 외부 접속면 위에 형성된 전원 배선부를 통하여 상기 복수의 전원 범프에 접속되는 구성으로 해도 된다.
본 구성에 의하면, 종래의, 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리를 단축할 수 있다. 또한 칩 콘덴서를 반도체칩 위에 겹치는 구조이기 때문에, 반도체 장치의 면적을 삭감할 수 있음과 아울러, 중간 기판 내의 비아 플러그의 수를 삭감할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 콘덴서는 제 1 전극과 제 2 전극을 포함하고, 상기 복수의 전원 범프는 상기 반도체칩에 일방의 극성의 전원 전압을 인가하는 제 1 전원 범프와, 상기 반도체칩에 타방의 극성의 전원 전압을 인가하는 제 2 전원 범프를 포함하고, 상기 비아 플러그는 상기 제 1 전극을 상기 제 1 전원 범프에 접속하는 제 1 비아 플러그와, 상기 제 2 전극을 상기 제 2 전원 범프에 접속하는 제 2 비아 플러그를 포함하고, 상기 칩 콘덴서의 상기 제 1 전극은 상기 외부 접속면 위에 형성된 패드, 상기 제 1 비아 플러그 및 상기 범프면에 형성된 제 1 전원 배선부를 통하여 상기 제 1 전원 범프에 접속되고, 상기 칩 콘덴서의 상기 제 2 전극은 상기 외부 접속면 위에 형성된 제 2 전원 배선부 및 상기 제 2 비아 플러그를 통하여 상기 제 2 전원 범프에 접속되어 있는 구성으로 해도 된다.
본 구성에 의하면, 칩 콘덴서의 배선 회로가 범프면과 외부 접속면으로 분리되어 형성되어 있다. 예를 들면, 범프면 위에는 정전압에 따른 제 1 전원 배선부가 형성되고, 외부 접속면 위에는 그라운드 전압에 따른 제 2 전원 배선부가 형성된다. 그 때문에 배선 회로가 외부 접속면에만 형성되는 경우와 비교하여, 배선 회로의 회로 패턴을 간이화하고, 짧게 형성할 수 있다. 그것에 의해, 배선 회로에 발생하는 ESR(등가 직렬 저항)이나, ESL(등가 직렬 인덕턴스)의 값을 작게 할 수 있다.
또한 상기 반도체 장치에 있어서, 상기 복수의 전원 패드와 상기 복수의 외부 접속 패드는 상기 중간 기판 내에 형성된 비아 플러그에 의해 접속되고, 상기 복수의 외부 접속 패드와 상기 복수의 외부 접속부는 와이어 본딩으로 접속되는 구성으로 해도 된다.
본 구성에 의하면, 반도체칩과 외부 접속부가 와이어 본딩을 통하여 접속되는 구성에 있어서, 반도체칩으로부터 콘덴서까지의 배선 거리를 짧게 할 수 있다.
본 발명에 의하면, 지지체에 페이스업으로 다이본딩된 반도체칩으로부터 콘덴서까지의 배선 거리를 짧게 하여, 콘덴서의 노이즈 삭감 효과를 향상시켜, 반도체칩의 고주파 동작에 있어서의 신뢰성을 향상시키는 반도체 장치를 제공할 수 있다.
도 1은 실시형태 1의 반도체 장치의 개략적인 단면도
도 2는 박막 콘덴서를 도시하는 부분 확대도
도 3은 실시형태 1의 반도체 장치의 중간 기판의 외부 접속면을 도시하는 평면도
도 4는 실시형태 1의 반도체 장치의 중간 기판의 범프면을 도시하는 평면도
도 5는 실시형태 1의 반도체 장치의 다른 예를 도시하는 개략적인 단면도
도 6은 실시형태 2의 반도체 장치의 개략적인 단면도
도 7은 실시형태 2의 반도체 장치의 다른 예를 도시하는 개략적인 단면도
도 8은 실시형태 2의 반도체 장치의 다른 예를 도시하는 개략적인 단면도
도 9는 실시형태 2의 반도체 장치의 다른 예를 도시하는 개략적인 단면도
도 10은 도 9의 반도체 장치의 중간 기판의 외부 접속면을 도시하는 평면도
도 11은 도 9의 반도체 장치의 중간 기판의 범프면을 도시하는 평면도
(발명을 실시하기 위한 형태)
(실시형태 1)
본 발명의 실시형태 1을 도 1 또는 도 5를 사용하여 설명한다.
1. 실시형태 1의 반도체 장치의 구성
본 실시형태 1의 반도체 장치(1)는, 도 1에 도시하는 바와 같이, QFN(Quad Flat No Lead Package)형의 반도체 장치이다. 반도체 장치(1)는, 도 1에 도시하는 바와 같이, 지지체(2)와, 지지체(2) 위에 페이스업으로 다이본딩 실장된 LSI칩(「반도체칩」의 일례)(10)을 구비한다. 또한 반도체 장치(1)는 LSI칩(10)을 전기적으로 외부에 접속하는 복수의 외부 접속부(3), 지지체(2)와 반대측의 LSI칩(10) 위에 설치되어, LSI칩(10)을 복수의 외부 접속부(3)에 접속하는 중간 기판(20) 및 LSI칩(10)과 중간 기판(20)을 접속하는 복수의 접속 범프(6)를 구비한다.
LSI칩(10)은 다이본딩되는 면과 반대측의 면(12) 위에 중간 기판(20)과 접속되는 복수의 전극 패드(11)를 갖는다.
중간 기판(20)은 도 3 및 도 4에 도시되는 바와 같이 평면으로 볼 때에 사변형 형상을 이루고, 예를 들면, BT 레진(프리프레그 시트)을 가열 압착한 것이다. 또한, 중간 기판(20)은 BT(비스말레이미드트라이아진) 레진에 한정되지 않는다. 예를 들면, 붕규산 유리, 석영 유리, 소다 유리 등의 유리제이어도 되고, 박막 형성 가공 및 금속 미세 가공이 실시 가능하면 된다.
중간 기판(20)은 LSI칩(10)과 대향하는 범프면(하면)(22)을 갖고(도 4 참조), 범프면(22)에는 LSI칩(10)의 복수의 전극 패드(11)에 형성된 복수의 접속 범프(6)가 접속되어 있다. 상세하게는 각 접속 범프(6)는 범프면(22)에 형성된 패드(21)에 접속되어 있다.
복수의 접속 범프(6)는 신호용의 범프(6) 이외에, LSI칩(10)의 복수의 전극 패드(11)에 접속되고, LSI칩(10)에 전력을 공급하기 위한 전원 범프(6V, 6G)를 포함한다(도 2 참조). 또한 패드(21)는 복수의 전원 범프(6V, 6G)를 통하여 복수의 전극 패드(11V, 11G)에 접속되는 복수의 전원 패드(21V, 21G)를 포함한다.
전원 범프(6V)는 LSI칩(10)에 소정의 정전압을 인가하는 범프이며, 전원 범프(6G)는 LSI칩(10)에 그라운드 전압(제로 전압)을 인가하는 범프이다. 여기에서, 정전압은 LSI칩(10)에 인가되는 일방의 극성의 전원 전압에 상당하고, 그라운드 전압은 LSI칩(10)에 인가되는 타방의 극성의 전원 전압에 상당한다. 또한, 이것에 한정되지 않고, 그 반대이어도 된다. 즉, 일방의 극성의 전원 전압을 그라운드 전압으로 하고, 타방의 극성의 전원 전압을 정전압으로 해도 된다. 또한, 본 실시형태에서는, 정전압에 따른 부재의 부호에는 「V」 문자를 첨부하고, 그라운드 전압에 따른 부재의 부호에는 「G」 문자를 첨부한다. 또한 전원 이외의 신호에 따른 부재인 경우, 또는, 특별히 구별할 필요가 없는 경우, 부호에 「V」 또는 「G」는 첨부되지 않는다.
또한 중간 기판(20)은 범프면(22)과 반대측의 면이며, 외부 접속부(3)와 접속되는 복수의 외부 접속 패드(23)가 형성된 외부 접속면(상면)(24)과, 전원 범프(6V, 6G)에 접속되는 콘덴서를 갖는다. 또한 중간 기판(20) 내에는, 복수의 패드(21)와 복수의 외부 접속 패드(23)와 접속하는 복수의 비아 플러그(25)가 형성되어 있다.
본 실시형태 1에서는, 콘덴서는, 도 1 및 도 2에 도시하는 바와 같이, 중간 기판(20)의 범프면(22)에 형성되고, 전원 패드(21V, 21G)에 직접, 접속되는 박막 콘덴서(30)이다. 또한, 도 1 및 도 2에 도시되는 중간 기판(20)의 단면은 외부 접속면(24)을 도시하는 도 3의 A-A선에 따른 것이다.
도 2 및 도 4에 도시하는 바와 같이, 박막 콘덴서(30)는 제 1 면전극(31), 제 2 면전극(32) 및 유전체층(33)을 포함한다. 제 1 면전극(31), 제 2 면전극(32) 및 유전체층(33)은, 각각, 예를 들면, 도 4에 도시하는 바와 같이, 평면으로 볼 때에, 중간 기판(20)의 4변에 따르는 것과 같은 사변형의 형상을 가지며, 박막 시트로 구성된다. 즉, 박막 콘덴서(30)는 평면으로 볼 때에 사변형의 형상을 갖는 시트 형상의 콘덴서이다. 또한, 도 4는 중간 기판(20)을 LSI칩(10)측에서 본 평면도이다.
도 4에 도시하는 바와 같이, 제 1 면전극(31)은 범프 접속부(31V)를 포함하고, 범프 접속부(31V)는 전원 범프(6V)에 직접, 접속된다. 또한 제 2 면전극(32)은 범프 접속부(32G)를 포함하고, 범프 접속부(32G)는 전원 범프(6G)에 직접, 접속된다. 즉, 박막 콘덴서(30)는 소위 바이패스 콘덴서의 기능을 갖는다. 또한, 여기에서, 범프 접속부(31V, 32G)는 전원 범프(6V, 6G)가 접속되는 전원 패드(21V, 21G)를 겸하고 있다. 또한 도 4에는 범프 접속부(31V, 32G)가 각각의 면전극(31, 32)에 4개소, 형성되는 예가 도시되지만, 이것에 한정되지 않는다.
2. 반도체 장치의 작성 방법
주지의 방법에 의해, 소정의 지지체(2) 위에 페이스업으로 다이본딩된 LSI칩(10)을 준비한다. 또한 LSI칩(10)의 전극 패드(11) 위에, 주지의 방법에 의해 접속 범프(6)를 형성한다. 접속 범프(6)는, 예를 들면, 금 스택 범프이다. 또한, 접속 범프(6)는 금 스택 범프에 한정되지 않고, 예를 들면, 마이크로 솔더볼이어도 된다. 또한 접속 범프(6)는 중간 기판(20)의 패드(21)에 형성되는 것이어도 된다.
또한 박막 콘덴서(30)를, 예를 들면, 다음과 같이 하여 중간 기판(20)의 범프면(22)에 작성한다. 우선, 금속 기재 위에 STO 등의 금속 산화물의 막으로 이루어지는 유전체막을 형성한다. 그 위에, 예를 들면, 스퍼터링 수법에 의해 금속 박막, 예를 들면, 구리 박막을 형성하고, 패터닝하여 제 1 면전극(31), 제 2 면전극(32)의 범프 접속부(32G) 및 패드(21)를 형성한다. 그 때, 범프 접속부(31V)(전원 패드(21V))는 제 1 면전극(31)과 일체로 형성된다.
다음에 제 1 면전극(31) 등을 메워넣도록 제 1 면전극(31) 위에 BT 레진(프리프레그 시트)을 가열 압착하여 중간 기판(20)의 절연부를 형성한다. 이어서, 금속 기재를 제거하여 유전체막을 노출시키고, 유전체막을 패터닝하여 유전체층(33)을 형성한다. 이어서, 유전체층(33) 위에, 예를 들면, 마스크를 사용한 스퍼터링 수법에 의해 금속 박막, 예를 들면, 구리 박막을 생성함으로써, 제 2 면전극(32)을 형성한다. 그 때, 범프 접속부(32G)(전원 패드(21G))는 제 2 면전극(32)과 일체화된다. 이 작성 방법에서는, 도 2에 도시되는 바와 같이, 제 1 면전극(31) 및 범프 접속부(32G)는 중간 기판(20)의 절연부(BT 레진)에 메워 넣어진 구조가 된다.
또한 도 4에 도시하는 바와 같이, 제 1 면전극(31) 및 제 2 면전극(32)은 거의 동일한 형상·동일한 크기의 직사각형 형상을 이루는 전극이다. 이것에 의해, 도 2에 도시하는 바와 같이, 중간 기판(20)의 범프면(22) 위에 제 1 면전극(31), 유전체층(33), 제 2 면전극(32)이 이 차례로 적층된 박막 콘덴서(30)가 형성된다.
또한, 박막 콘덴서(30)를 중간 기판(20)의 범프면(22)에 작성하는 방법은 상기의 방법에 한정되지 않는다. 예를 들면, 중간 기판(20)의 표면(범프면)(22)에 제 1 면전극(31)을, 예를 들면, 금속의 스퍼터링 수법 또는 도금 수법에 의해, 범프 접속부(31V)와 일체로 형성한다. 다음에 제 1 면전극(31) 위에 씌우도록 하여, ITO나 STO 등의 금속 산화물의 막으로 이루어지는 유전체층(33)을 형성한다. 다음에 유전체층(33)의 위에 씌우도록 하여, 제 1 면전극(31)과 마찬가지로 스퍼터링법이나 도금법에 의해 제 2 면전극(32)을 형성한다. 이 경우, 제 1 면전극(31) 등은 중간 기판(20)의 절연부(BT 레진)에 메워 넣어져 있지 않은 구조가 된다.
이어서, 중간 기판(20) 내의 소정 위치에, 예를 들면, 레이저 가공에 의해 비아를 형성하고, 그 비아에, 예를 들면, 구리 재료를 충전함으로써, 복수의 비아 플러그(25)를 형성한다. 다음에 중간 기판(20)의 범프면(22) 상의 비아 플러그(25)에 대응한 패드(21)에, 접속 범프(6)를, 예를 들면, 초음파를 사용하여 접속시킴으로써 LSI칩(10) 위에 중간 기판(20)이 접속된다. LSI칩(10)과 중간 기판(20) 사이는, 예를 들면, 언더필(도시 생략)에 의해 충전된다.
이어서, 중간 기판(20) 상의 외부 접속 패드(23)와 외부 접속부(3)를 와이어(4), 예를 들면, 금 와이어를 사용한 와이어 본딩에 의해 접속한다. 그리고, 주지의 몰딩 기술을 사용하여, LSI칩(10) 및 중간 기판(20) 등을, 몰드 수지(5)에 의해 소정의 크기로 몰딩함으로써, 도 1에 도시하는 바와 같은, 반도체 장치(1)가 완성된다.
3. 실시형태 1의 효과
실시형태 1에서는, 중간 기판(20)은 LSI칩(10) 위에 접속 범프(6)를 통하여 직접, 접속되어 있다. 또한 박막 콘덴서(30)는 중간 기판(20)의 범프면(22)에 형성되고, 범프면(22)에 접속된 전원 범프(6V, 6G)만을 통하여 LSI칩(10)에 접속된다. 그 때문에 LSI칩(10)으로부터 박막 콘덴서(30)까지의 배선 거리는 종래의 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리가 대폭 단축되어 있다. 그 때문에 실시형태 1의 반도체 장치(1)에 의하면, LSI칩(10)으로부터 박막 콘덴서(30)까지의 배선 거리를 짧게 하여, 박막 콘덴서(30)의 노이즈 삭감 효과를 향상시키고, 그것에 의해, 전원을 안정화시켜, LSI칩(10)의 고주파 동작에 있어서의 신뢰성을 향상시킬 수 있다.
4. 실시형태 1의 다른 예
또한, 도 5에 도시하는 바와 같이, 박막 콘덴서(30)가 중간 기판(20)의 외부 접속면(24) 위에 형성되어 있어도 된다. 이 경우, 박막 콘덴서(30)는 중간 기판(20) 내에 형성된 비아 플러그(25)를 통하여 전원 범프(6V, 6G)에 접속된다. 상세하게는, 박막 콘덴서(30)의 제 1 면전극(31)은 범프 접속부(31V) 및 비아 플러그(25V)를 통하여 전원 범프(6V)에 접속되어 있다. 또한 박막 콘덴서(30)의 제 2 면전극(32)은 범프 접속부(32G) 및 비아 플러그(25G)를 통하여 전원 범프(6G)에 접속되어 있다.
이 경우에도, 종래의, 와이어 및 기판 배선을 통하여 LSI칩(10)에 접속되는 콘덴서와 비교하여, 배선 거리를 단축할 수 있다. 그 때문에 박막 콘덴서(30)의 노이즈 삭감 효과를 향상시키고, 그것에 의해, 전원을 안정화시켜, LSI칩(10)의 고주파 동작에 있어서의 신뢰성을 향상시킬 수 있다.
(실시형태 2)
5. 실시형태 2의 반도체 장치의 구성
다음에 실시형태 2를 도 6 또는 도 11을 참조하여 설명한다. 또한, 실시형태 1과 동일한 부재에는 동일한 부호를 붙이고 그 설명을 생략한다. 그 때문에 실시형태 1과의 차이점만을 설명한다.
실시형태 2의 반도체 장치(1A)는, 도 6에 도시하는 바와 같이, 실시형태 1의 반도체 장치(1)와는 중간 기판(20)에 배치되는 콘덴서만이 상이하다. 즉, 반도체 장치(1A)는, 반도체 장치(1)의 박막 콘덴서(30)와 더불어, 적층 세라믹 콘덴서(「칩 콘덴서」의 일례)(40)가 중간 기판(20)에 배치되어 있다. 또한, 칩 콘덴서는 적층 세라믹 콘덴서(MLCC)에 한정되지 않는다.
적층 세라믹 콘덴서(40)는 중간 기판(20)의 외부 접속면(24) 위에 형성되고, 중간 기판(20) 내에 형성된 비아 플러그(25VV, 25GG)를 통하여 박막 콘덴서(30)에 병렬로 접속되어 있다. 상세하게는, 도 6에 도시하는 바와 같이, 적층 세라믹 콘덴서(40)의 제 1 전극(41)은, 외부 접속면(24) 상의 패드(26) 및 비아 플러그(25VV)를 통하여, 박막 콘덴서(30)의 제 1 면전극(31)에 접속되어 있다. 또한 적층 세라믹 콘덴서(40)의 제 2 전극(42)은, 패드(26) 및 비아 플러그(25GG)를 통하여, 박막 콘덴서(30)의 제 2 면전극(32)에 접속되어 있다.
5. 실시형태 2의 효과
실시형태 2에서는, 박막 콘덴서(30)의 제 1, 제 2 면전극(31, 32)을 저임피던스의 전원 배선부로서 이용하여, 박막 콘덴서(30)에 비해 대용량의 적층 세라믹 콘덴서(40)가 LSI칩(10)의 전극 패드(11V, 11G)에 접속되어 있다. 그 때문에 실시형태 1과 비교하여, 박막 콘덴서(30)의 노이즈 삭감 효과를 더욱 향상시키고, 그것에 의해, 전원을 안정화시켜, LSI칩(10)의 고주파 동작에 있어서의 신뢰성을 향상시킬 수 있다.
6. 실시형태 2의 다른 예 1
또한, 도 7에 도시하는 바와 같이, 실시형태 2의 반도체 장치(1A)의 구성에서 박막 콘덴서(30)를 생략해도 된다. 즉, 이 예에서는, 반도체 장치(1B)는 중간 기판(20)에 설치된 콘덴서로서 중간 기판(20)의 외부 접속면(상면)(24)에 형성되는 적층 세라믹 콘덴서(40)를 갖는다. 적층 세라믹 콘덴서(40)는 중간 기판(20) 내에 형성된 비아 플러그(25VV, 25GG)를 통하여 전원 범프(6V, 6G)에 접속된다.
상세하게는, 도 7에 도시하는 바와 같이, 적층 세라믹 콘덴서(40)의 제 1 전극(41)은 비아 플러그(25VV) 및 전원 패드(21V)를 겸한 전원 배선부(27V)를 통하여, 전원 범프(6V)에 접속되어 있다. 또한 적층 세라믹 콘덴서(40)의 제 2 전극(42)은 비아 플러그(25GG) 및 전원 패드(21G)를 겸한 전원 배선부(27G)를 통하여, 전원 범프(6G)에 접속되어 있다.
이 경우에도, 종래의, 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리를 단축할 수 있다. 그 때문에 박막 콘덴서(30)의 노이즈 삭감 효과를 향상시키고, 그것에 의해, 전원을 안정화시켜, LSI칩(10)의 고주파 동작에 있어서의 신뢰성을 향상시킬 수 있다. 또한 적층 세라믹 콘덴서(40)를 LSI칩(10)의 위에 겹치는 구조이기 때문에, 반도체 장치의 면적을 삭감할 수 있다. 그것은 반도체 장치가 탑재되는 머더보드 등의 회로 기판의 소형화에 기여할 수 있다.
7. 실시형태 2의 다른 예 2
또한 도 8에 도시하는 바와 같이, 도 7에 도시하는 반도체 장치(1B)의 구성에 있어서, 적층 세라믹 콘덴서(40)의 LSI칩(10)에의 접속 형태를 변경해도 된다. 즉, 도 8에 도시하는 예에서는, 반도체 장치(1C)는, 중간 기판(20)에 설치된 콘덴서로서 중간 기판(20)의 외부 접속면(상면)(24)에 형성되는 적층 세라믹 콘덴서(40)를 갖는다. 적층 세라믹 콘덴서(40)는 외부 접속면(24) 위에 형성된 전원 배선부(28V, 28G)를 통하여 전원 범프(6V, 6G)에 접속된다.
상세하게는, 도 8에 도시하는 바와 같이, 적층 세라믹 콘덴서(40)의 제 1 전극(41)은 패드를 겸한 전원 배선부(28V), 비아 플러그(25V) 및 전원 패드(21V)를 통하여 전원 범프(6V)에 접속되어 있다. 또한 적층 세라믹 콘덴서(40)의 제 2 전극(42)은 패드를 겸한 전원 배선부(28G), 비아 플러그(25G) 및 전원 패드(21G)를 통하여 전원 범프(6G)에 접속되어 있다. 또한, 이 경우, 중간 기판(20)의 외부 접속면(24) 위를 땜납 레지스트(29)로 씌우도록 해도 된다.
이 경우에도, 종래의, 와이어 및 기판 배선을 통하여 반도체칩에 접속되는 콘덴서와 비교하여, 배선 거리를 단축할 수 있다. 그 때문에 박막 콘덴서(30)의 노이즈 삭감 효과를 향상시키고, 그것에 의해, 전원을 안정화시켜, LSI칩(10)의 고주파 동작에 있어서의 신뢰성을 향상시킬 수 있다. 또한 적층 세라믹 콘덴서(40)를 LSI칩(10)의 위에 겹치는 구조이기 때문에, 반도체 장치의 면적을 삭감할 수 있다. 그것은 반도체 장치가 탑재되는 머더보드 등의 회로 기판의 소형화에 기여할 수 있다. 또한 도 7에 도시하는 반도체 장치(1B)에 비해, 비아 플러그(25)의 수를 삭감할 수 있다.
8. 실시형태 2의 다른 예 3
또한 도 9에 도시되는 바와 같이, 도 7에 도시하는 반도체 장치(1B)의 구성에 있어서, 적층 세라믹 콘덴서(40)의 LSI칩(10)에의 접속 형태를 변경해도 된다. 즉, 도 9에 도시하는 예에서는, 반도체 장치(1D)는, 반도체 장치(1B)와 동일하게, 중간 기판(20)에 설치된 콘덴서로서 중간 기판(20)의 외부 접속면(상면)(24)에 형성되는 적층 세라믹 콘덴서(40)를 갖는다.
상세하게는, 적층 세라믹 콘덴서(40)의 제 1 전극(41)은 외부 접속면(24) 위에 형성된 패드(26V), 중간 기판(20) 내에 형성된 비아 플러그(25VV)(제 1 비아 플러그의 일례) 및 범프면(22)에 형성된 전원 배선부(제 1 전원 배선부의 일례)(27V)를 통하여 전원 범프(제 1 전원 범프의 일례)(6V)에 접속되어 있다. 이 경우, 범프 접속부(28GG)는, 도 10에 도시하는 바와 같이, 비아 플러그(25G)에 접속되는 패드(23)를 겸하고 있다. 또한 범프 접속부(27VV)는, 도 11에 도시하는 바와 같이, 전원 범프(6V)가 접속되는 전원 패드(21V)를 겸하고 있다.
또한 제 2 전극(42)은 외부 접속면(24) 위에 형성된 전원 배선부(제 2 전원 배선부의 일례)(28G) 및 비아 플러그(25VV)와는 다른 비아 플러그(25G)(제 2 비아 플러그의 일례)를 통하여 전원 범프(제 2 전원 범프의 일례)(6G)에 접속되어 있다.
또한 도 10 및 도 11에 도시하는 바와 같이, 전원 배선부(27V) 및 전원 배선부(28G)는, 각각, 도 4에 도시되는 박막 콘덴서(30)의 제 1 면전극(31) 및 제 2 면전극(32)과 동등하게, 거의 동일 형상으로, 사변형의 형상을 갖는 면전극 형상으로 형성되어 있다. 또한, 전원 배선부(27V) 및 전원 배선부(28G)는 도 10 및 도 11에 도시되는 바와 같은 면전극 형상으로 형성되어 있지 않아도 된다.
이 경우, 도 7에 도시하는 반도체 장치(1B)와 비교하여, 적층 세라믹 콘덴서(40)의 배선 회로가 범프면(22)과 외부 접속면(24)으로 분리되어 있다. 즉, 범프면(22) 위에는 정전압에 따른 전원 배선부(27V)가 형성되고, 외부 접속면(24) 위에는 그라운드 전압에 관련되는 전원 배선부(28G)가 형성되어 있다. 그 때문에 도 7에 도시하는 반도체 장치(1B)와 비교하여, 적층 세라믹 콘덴서(40)의 배선 회로의 회로 패턴을 간이하게 하여, 짧게 형성할 수 있다.
도 10에 도시되는 외부 접속면(24) 위에서, 예를 들면, 각각 4 개소의 외부 접속 패드(23V, 23G)와, 적층 세라믹 콘덴서(40)의 2 개소의 패드(26)를 접속하려고 하면, 회로 패턴이 복잡하게 되고, 길어진다. 그것에 의해, 회로 패턴에 발생하는 ESR이나 ESL이 발생하기 쉬워진다. 발생한 ESR이나 ESL의 값이 크면, 배선 회로의 전기 특성을 열화시키게 된다. 본 실시예에서는, 그러한 ESR이나 ESL의 값을 작게 할 수 있다.
또한 전원 배선부(27V) 및 전원 배선부(28G)는, 각각, 도 4에 도시되는 박막 콘덴서(30)의 면전극(31, 32)과 마찬가지로, 면전극 형상으로 형성되어 있다. 그 때문에 전원 배선부(27V), 중간 기판(20)의 절연체부 및 전원 배선부(28G)는 적층 세라믹 콘덴서(40)에 병렬로 접속된 콘덴서를 구성한다. 그 때문에 절연체부의 유전율의 조정 등에 따라서는, 도 7에 도시하는 반도체 장치(1B)와 비교하여, 적층 세라믹 콘덴서(40)의 노이즈 삭감 효과를 더욱 향상시키고, 그것에 의해, 전원을 안정화시켜, LSI칩(10)의 고주파 동작에서의 신뢰성을 향상시키는 것도 가능하게 된다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것은 아니고, 예를 들면, 다음과 같은 여러 태양도 본 발명의 기술적 범위에 포함된다.
(1) 상기 실시형태에서는, 중간 기판(20) 위에 1개의, 박막 콘덴서(30) 혹은 적층 세라믹 콘덴서(40)를 배치하는 예를 나타냈지만, 이것에 한정되지 않는다. 예를 들면, 중간 기판(20) 위에, 3개의 박막 콘덴서(30)를 배치해도 되고, 혹은 2개의 적층 세라믹 콘덴서(40)를 배치해도 된다.
(2) 상기 실시형태에서는, 반도체 장치로서 QFN형의 반도체 장치의 예를 나타냈지만, 이것에 한정되지 않는다. 본 발명은, 예를 들면, QFP형의 반도체 장치에도 적용할 수 있고, 요건대, 지지체 위에 페이스업으로 다이본딩 실장된 반도체칩을 구비한, 모든 반도체 장치에 적용할 수 있다.
1…반도체 장치
2…지지체
3…외부 접속부
4…와이어
6…접속 범프
6V, 6G…전원 범프
10…LSI칩
11…전극 패드
20…중간 기판
21V, 21G…전원 패드
24…외부 접속면
25…비아 플러그
27V…제 1 전원 배선부
28G…제 2 전원 배선부
30…박막 콘덴서
40…적층 세라믹 콘덴서
41…제 1 전극
42…제 2 전극

Claims (8)

  1. 지지체와 상기 지지체 위에 페이스업으로 다이본딩 실장된 반도체칩을 구비한 반도체 장치로서,
    상기 반도체칩을 전기적으로 외부에 접속하는 복수의 외부 접속부와,
    상기 지지체와 반대측의 상기 반도체칩 위에 설치되고, 상기 반도체칩을 상기 복수의 외부 접속부에 접속하는 중간 기판과,
    상기 반도체칩과 상기 중간 기판을 접속하는 복수의 접속 범프를 구비하고,
    상기 반도체칩은 상기 복수의 접속 범프를 통하여 상기 중간 기판과 접속되는 복수의 전극 패드를 갖고,
    상기 복수의 접속 범프는 상기 반도체칩에 전력을 공급하기 위한 복수의 전원 범프를 포함하고,
    상기 중간 기판은,
    상기 복수의 전원 범프를 통하여 상기 복수의 전극 패드와 접속되는 복수의 전원 패드와,
    상기 반도체칩과 대향하여, 상기 복수의 전원 패드가 형성된 범프면과,
    상기 범프면과 반대측의 면이며, 상기 외부 접속부와 접속되는 복수의 외부 접속 패드가 형성된 외부 접속면과,
    상기 복수의 전원 범프에 접속되는 콘덴서를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 콘덴서는 상기 중간 기판의 상기 범프면에 형성되고, 상기 복수의 전원 범프에 접속되는 박막 콘덴서인 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 콘덴서는 상기 외부 접속면에 형성된 칩 콘덴서를 더 포함하고,
    상기 칩 콘덴서는 상기 중간 기판 내에 형성된 비아 플러그를 통하여 상기 박막 콘덴서에 병렬로 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 콘덴서는 상기 외부 접속면에 형성된 박막 콘덴서이며,
    상기 박막 콘덴서는 상기 중간 기판 내에 형성된 비아 플러그를 통하여 상기 복수의 전원 범프에 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 콘덴서는 상기 외부 접속면에 형성되는 칩 콘덴서이며,
    상기 칩 콘덴서는 상기 중간 기판 내에 형성된 비아 플러그를 통하여 상기 복수의 전원 범프에 접속되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 콘덴서는 제 1 전극과 제 2 전극을 포함하고,
    상기 복수의 전원 범프는 상기 반도체칩에 일방의 극성의 전원 전압을 인가하는 제 1 전원 범프와, 상기 반도체칩에 타방의 극성의 전원 전압을 인가하는 제 2 전원 범프를 포함하고,
    상기 비아 플러그는 상기 제 1 전극을 상기 제 1 전원 범프에 접속하는 제 1 비아 플러그와, 상기 제 2 전극을 상기 제 2 전원 범프에 접속하는 제 2 비아 플러그를 포함하고,
    상기 칩 콘덴서의 상기 제 1 전극은 상기 외부 접속면 위에 형성된 패드, 상기 제 1 비아 플러그 및 상기 범프면에 형성된 제 1 전원 배선부를 통하여 상기 제 1 전원 범프에 접속되고,
    상기 칩 콘덴서의 상기 제 2 전극은 상기 외부 접속면 위에 형성된 제 2 전원 배선부 및 상기 제 2 비아 플러그를 통하여 상기 제 2 전원 범프에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 콘덴서는 상기 외부 접속면에 형성되는 칩 콘덴서이며,
    상기 칩 콘덴서는 상기 외부 접속면 위에 형성된 전원 배선부를 통하여 상기 전원 범프에 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 복수의 전원 패드와 상기 복수의 외부 접속 패드는 상기 중간 기판 내에 형성된 비아 플러그에 의해 접속되고,
    상기 복수의 외부 접속 패드와 상기 복수의 외부 접속부는 와이어 본딩으로 접속되는 것을 특징으로 하는 반도체 장치.
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