CN101740568A - 集成电路 - Google Patents

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Abstract

本发明提供一种集成电路。上述集成电路包括一有源区域于一半导体基板中；一第一场效应晶体管(FET)设置于该有源区域中；以及一隔离结构设置于该有源区域中。上述场效应晶体管(FET)包括一第一栅极；一第一源极形成于该有源区域中，且设置于一第一区域上，邻接该第一栅极；以及一第一漏极形成于该有源区域中，且设置于一第二区域上，邻接该栅极。上述隔离结构包括一隔离栅极设置于邻接该第一漏极；以及一隔离源极形成于该有源区域中，且设置于邻接该隔离栅极使得该隔离源极和该第一漏极位于该隔离栅极的不同边处。本发明可以很好地保证元件的有源区域的连续性。

Description

集成电路
技术领域
本发明涉及一种集成电路，特别涉及一种具有新式布局构筑以改善效能的集成电路。
背景技术
当一半导体装置，例如一金属-氧化物-半导体场效应晶体管(MOSFET)，利用不同的技术而微缩时，其元件的堆叠密度与元件效能皆致使元件布局和隔离受到严厉挑战。于一标准的电路胞基础设计的过程中，一标准电路胞将通过自动设置路径设计工具(auto-placement-route tool)随机地设置。为了避免发生电性短路问题，在一电路胞间(inter-cell)或电路胞内(intra-cell)的布局情况下，当一元件的源极设置邻接另一元件的漏极时，标准电路胞布局设计会采取以下的方法。首先，该标准电路胞布局会采用一隔离的有源区域岛，以分离一元件的源极与另一元件的漏极。其次，保留位于该电路胞边界与该有源区域之间的空间。然而，相较于具有连续的有源区域，如此不连续的有源区域会导致差的元件速度与元件效能。上述保留不同元件的源极和漏极之间的空间会截断有源区域，也即保留该有源区域与该边界之间的空间会截断有源区域的连续性。
发明内容
为克服现有技术存在的上述问题，本发明的实施例方式提供一种集成电路，包括：一有源区域于一半导体基板中；一第一场效应晶体管(FET)设置于该有源区域中；以及一隔离结构设置于该有源区域中。该场效应晶体管(FET)包括：一第一栅极；一第一源极形成于该有源区域中，且设置于一第一区域上，邻接该第一栅极；以及一第一漏极形成于该有源区域中，且设置于一第二区域上，邻接该栅极。该隔离结构包括：一隔离栅极设置于邻接该第一漏极；以及一隔离源极形成于该有源区域中，且设置于邻接该隔离栅极使得该隔离源极和该第一漏极位于该隔离栅极的不同边处。
本发明的实施例方式另提供一种集成电路(IC)，包括：一有源区域于一半导体基板中；以及一第一IC胞形成于该有源区域中，该第一IC胞定义出一第一边界和一第二边界。该第一IC胞包括：至少一场效应晶体管(FET)具有一第一源极，设置于该第一边界上；一第一栅极设置于该半导体基板上，邻接该第一源极；以及一第一漏极处于位置使得该第一栅极夹置于该第一源极与该第一漏极之间。一第一隔离结构包括：一第一隔离栅极设置于邻接该第一漏极；以及一第一隔离源极形成于该第二边界上，且邻接该第一隔离栅极使得该第一IC胞具有一第一源极和该第一隔离源极对称地设置于该第一边界与该第二边界上。
本发明的实施例方式又提供一种集成电路，包括：一半导体基板；一第一有源区域定义于该半导体基板中，且具有一N型掺杂；一第二有源区域定义于该半导体基板中，与该第一有源区域之间通过一隔离结构分开，且具有一P型掺杂；一第一P型金属-氧化物-半导体(PMOS)晶体管形成于该第一有源区域中；一第一N型金属-氧化物-半导体(NMOS)晶体管形成于该第二有源区域中；一第一隔离结构形成于该第一有源区域中；以及一第二隔离结构形成于该第二有源区域中。
该第一PMOS晶体管包括：一第一源极和一第一漏极，形成于该第一有源区域中；以及一第一栅极形成于该半导体基板上，且夹置于该第一源极和该第一漏极之间。该第一NMOS晶体管包括：一第二源极和一第二漏极，形成于该第二有源区域中；以及一第二栅极形成于该半导体基板上，且夹置于该第二源极和该第二漏极之间。该第一隔离结构包括：一第一隔离栅极设置邻接该第一漏极；以及一第一隔离源极处于位置使得该第一隔离栅极夹置于该第一漏极与该第一隔离源极之间。该第二隔离结构包括：一第二隔离栅极设置邻接该第二漏极；以及一第二隔离源极处于位置使得该第二隔离栅极夹置于该第二漏极与该第二隔离源极之间。
本发明可以很好地保证元件的有源区域的连续性。
为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1为显示根据本发明各不同的实施例方式的半导体结构的俯视图；以及
图2为显示根据本发明各不同的实施例方式构筑的半导体结构的俯视图。
上述附图中的附图标记说明如下：
100、200～半导体结构；
102～第一有源区域；
104～第二有源区域；
106～IC胞；
108～运算场效应晶体管(FET)；
110～PMOS晶体管；
112～NMOS晶体管；
114～栅极；
116、120～源极；
118、122～漏极；
124、128～电源线；
126、130～源极接触；
132～导电构造；
134、136～漏极接触；
138、146～隔离结构；
140、148～隔离栅极；
142、150～隔离源极；
144、152～接触；
154～半导体基板；
156～IC胞；
158～边界线；
160～边界线；
162～晶体管。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为所属技术领域中普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
图1为显示根据本发明各不同的实施例方式的半导体结构100的俯视图。根据一个或多个实施例，上述半导体结构100详细描述如下。该半导体结构100包括一第一有源区域102和一第二有源区域104定义于一半导体基板中(未示出)。该半导体基板为一硅基板。该半导体基板可择一地或额外地包括其他适合的半导体材料。各种不同的浅沟槽隔离物(STI)形成于该半导体基板中，使得该第一和第二有源区域因此而分别被定义且隔离。该半导体基板于第一有源区域102的部分为N型掺杂，例如第一有源区域102包括由离子注入法形成的一N型阱区(n-well)。该半导体基板于第二有源区域104的部分包括P型掺杂于其中，其通过离子注入法或扩散法形成。
一个或多个集成电路(IC)胞，例如一IC胞106，形成于上述有源区域102和104中。该有源区域102和104具有多重IC胞形成于其上，为连续性的，而非多次有源区域102被隔离构造分离和多次有源区域104被隔离构造分离。因此，元件区域被最大化，更有甚者，元件的效能也因此被强化。于图1中，其显示该IC胞106作为一范例，且根据本发明各不同的实施例方式而建构。该IC胞106包括一或多个运算场效应晶体管(FET)108。在此范例中，例举提供一P型金属-氧化物-半导体(PMOS)晶体管110和一N型金属-氧化物-半导体(NMOS)晶体管112。在一特例中，该PMOS晶体管110和NMOS晶体管112配置并耦接至一转换器(inverter)。该PMOS晶体管110包括一栅极114形成于该第一有源区域102中，且进一步延伸过该第一有源区域。该PMOS晶体管110包括一源极116和一漏极118形成于该第一有源区域102中，且设置于该栅极114的侧边使得该栅极114夹置于该源极116和漏极118之间。一沟道定义于该半导体基板中，且位于源极116和漏极118之间，且位于栅极114的下方。该NMOS晶体管112包括一栅极114形成于该第二有源区域104中，且进一步延伸过该第二有源区域。在此特例中，该NMOS晶体管112的栅极与该PMOS晶体管110的栅极配置成彼此连接，因此标示成具有相同的标号114。该NMOS晶体管112包括一源极120和一漏极122形成于该第二有源区域104中，且设置于该栅极114的侧边使得该栅极114夹置于该源极120和漏极122之间。
该PMOS晶体管110的源极116为连接至一电源线124(或Vdd)以通过源极接触126提供一适当的偏压。该NMOS晶体管112的源极120为连接至一电源线128(或Vss)以通过源极接触130提供一适当的偏压。在此范例中，该PMOS晶体管110的漏极118和该NMOS晶体管112的漏极122通过一导电构造132连接，通过漏极118中的漏极接触132与漏极122中的漏极接触136。
该IC胞106包括一隔离结构138形成于该第一有源区域102，且设置邻接该晶体管区域108。该隔离结构138包括一隔离栅极140形成于该第一有源区域，且设置邻接该漏极118。该隔离结构也包括一隔离源极142。在此范例中，该隔离源极142通过一接触144连接至该电源线124。该IC胞106也包括另一隔离结构146形成于该第二有源区域104，且设置邻接该晶体管区域108。该隔离结构146包括一隔离栅极148形成于该第二有源区域，且设置邻接该漏极122。该隔离结构也包括一隔离源极150。在此范例中，该隔离源极150通过一接触152连接至该电源线128。在一实施例中，该隔离栅极140和148为浮置(floated)。
于该IC胞106的结构中，该运算PMOS晶体管的源极116和该隔离结构的隔离源极142为对称地设置于该IC胞的外部的边缘，使得源极设置于其两边的边界处。其他电路胞也具有相类似的配置，使得各个IC胞于其两边的边界处皆设置源极。各个边界的源极可以是运算晶体管的一源极或一该隔离结构的隔离源极，根据各个IC胞所需的设计需求而定。在如此的配置中，所有的IC胞的边界皆设置源极。因此，当这些IC胞依据设计所需而设置时，仅仅一个IC胞的源极设置于邻近的IC胞的源极。这些IC胞之间的隔离结构会自动地维持。更有甚者，这些IC胞设置于连续的有源区域上，以具有改善的元件效能。相似地，于第二有源区域104中配置该NMOS晶体管与隔离结构146，使得IC胞的边界皆设置源极。至少一位于边界的源极为一隔离结构的隔离源极。上述范例显示于图1中，其包括一PMOS晶体管和一NMOS晶体管。然而，该运算晶体管区域108根据设计需求可包括所需尽量多的晶体管，只有在其边界处皆设置源极。至少一位于边界的源极为一隔离结构的隔离源极。各个IC胞可根据设计所需的功能，而具有不同数目的晶体管，不同的布局与不同的配置，位于其两侧边的边界位置设置的构造是源极，其包括一隔离源极和/或一运算晶体管的源极。例如，于该相同的有源区域(例如该第一或第二有源区域)中，设置一运算晶体管的阵列，使得邻近的晶体管分用一共同源极，或者分用一共同漏极。在另一范例中，一IC胞中的该边界源极可与另一邻近的IC胞中的边界源极合并，以进一步增进元件的堆叠密度。
图2为显示根据本发明各不同的实施例方式构筑的半导体结构200的俯视图。半导体结构200相似于图1中的半导体结构100。有鉴于此，为求简明之故，于图1和图2中相似的构造，采用相同的标号。该半导体结构200包括一有源区域102定义于该半导体基板154中。该半导体基板154包括硅以及可择一地或额外地包括其他适合的半导体材料。各种不同的隔离构造，例如浅沟槽隔离物(STI)形成于该半导体基板中，以定义出该有源区域102与其他有源区域，并且彼此间因而相互隔离。于该第一有源区域102中的半导体基板掺杂以适当的掺杂物，例如一N型掺杂物或一P型掺杂物，其利用离子注入法、扩散法或其他适合的技术实施。
多个集成电路(IC)胞形成于该连续的有源区域102中，由此促进元件的效能。例如，一范例的IC胞156图示于图2中，且根据本发明各不同的实施例方式构筑。该IC胞156定义于一区域中，其具有一第一边界158和一第二边界160。该IC胞156为至少部分地形成于该有源区域102中，且可延伸于其中。例如，该IC胞156可延伸至距相反掺杂的另一有源区域，使得NMOS晶体管和PMOS晶体管二者皆分别地形成于分开的有源区域中，并且整合于一IC胞中。该IC胞156包括一运算晶体管区域108，其具有一个或多个晶体管。在此实施范例中，是以一金属-氧化物-半导体(MOS)晶体管举例说明。在一范例中，若该有源区域102为P型掺杂区，则该晶体管为一P型MOS(PMOS)晶体管，或者若该有源区域102为N型掺杂区，则该晶体管为一N型MOS(NMOS)晶体管。该晶体管162包括一栅极114形成于该有源区域102中，且可以进一步延伸于该有源区域内。该晶体管162包括一源极116和一漏极118形成于该有源区域102中，且设置于该栅极114的不同侧边处，使得该栅极114夹置于该源极116与该漏极118之间。该源极116形成于该IC胞的边界线(boundary line)158处，并且可进一步沿着垂直于该边界线158的方向延伸于边界线158外。一沟道定义于该半导体基板中，且位于源极116和漏极118之间，且位于栅极114的下方。该晶体管160的源极116连接至一电源线124，经由一源极接触126施以适当的电性偏压。在此范例中，该晶体管160的漏极118连接至一导电构造132，经由一漏极接触134施以适当的偏压或信号。
该IC胞106包括一隔离结构138，形成于该有源区域102中，且设置邻接该晶体管区域108。该隔离结构138包括一隔离栅极140，形成于该第一有源区域中，且设置邻接该漏极118。该隔离结构138也包括一隔离源极142。该隔离源极142形成于该IC胞的该边界线160上，并且可进一步沿着垂直于该边界线160的方向延伸于边界线160外。在此范例中，该隔离源极142通过一接触144连接至该电源线124。在一范例中，该隔离栅极140并未施以电性偏压，因此为浮置(floating)。
于该IC胞108的结构中，该晶体管162的源极116和该隔离结构138的隔离源极142对称地设置且分别地设置于边界线158和160上，使得源极设置于IC胞108两侧边的边界处。另择一地，若该晶体管区域108的端点结束于一漏极接续于该边界线158，则额外增加一第二隔离结构，使得该第二隔离结构的隔离源极形成于边界处。例如，该隔离结构包括一隔离栅极，设置于该边界线158和该晶体管区域108的端缘之间。该第二隔离结构的隔离源极形成于该边界线158处，其邻接该第二隔离结构的隔离栅极。该第二隔离结构的隔离源极连接至一电源线124，使得该IC胞于两侧边处具有一致的边界源极。其他的电路胞也以相似的形态配置，使得源极设置于各个IC胞两侧边的边界处。各个边界的源极可为一运算晶体管的源极，或者为一隔离结构的隔离源极，视各个IC胞的特殊设计需求而定。在此配置中，所有的IC胞的两侧边的边界处皆设置源极。因此，当根据设计需求而设置IC胞时，只有一IC胞的源极接续至一邻接的IC胞的源极。位于各IC胞之间隔离结构也协同一致性地包含在内。更有甚者，该IC胞被置于一连续的有源区域中，使其具有一致的电性效能。图2所显示的上述范例显示一晶体管。然而，该运算晶体管区域108依据设计的情况可包括尽量多的晶体管，使得源极设置于其侧边的边界处。至少一位于边界的源极为一隔离结构的隔离源极。各个IC胞可根据设计所需的功能，而具有不同数目的晶体管，不同的布局与不同的配置。于两侧边处的边界构造为例如源极，其包括一隔离源极和/或一运算晶体管的源极。例如，于该相同的有源区域中，设置一运算晶体管的阵列，使得邻近的晶体管分用一共同源极，或者分用一共同漏极。在另一范例中，一IC胞中的该边界源极可与另一邻近的IC胞中的边界源极合并，以进一步增进元件的堆叠密度。如上所述，该半导体结构200可为形成于有源区域102中的该IC胞的一部分。例如，PMOS晶体管形成于该N型掺杂的有源区域中，以及NMOS晶体管形成于该P型掺杂的有源区域中，其间以浅沟槽隔离物(STI)分隔。该NMOS和PMOS晶体管适当地配置以提供适当的设计电路功能。
于一个或多个实施例中揭示的结构所伴随的优点为，由于相邻的IC胞形成于一连续的有源区域中，因此其具有一致性的电性效能。在另一范例中，元件的运算速度也被改善。在另一范例中，于该揭示的结构中并无元件区域损失。其他的优点也显示于各种不同的应用中。例如，跟据该揭示的结构，由于仅有电路布局设计成不同，使得并未造成工艺顺序的改变。因此，并不需要额外的光掩模成本和制造成本。
虽然本发明各实施例以详细揭示如上，然任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可做些许的改变、取代、更动与润饰。在一实施例中，该隔离栅极可适当地施以一栅极电压，以降低漏电流。在另一实施例中，一隔离栅极可夹置于一第一晶体管的源极和一第二晶体管的漏极，第一晶体管与第二晶体管邻接，且形成于一连续的有源区域中。在另一实施例中，一运算晶体管和一隔离结构形成一标准的IC胞，其具有该运算晶体管的源极和该隔离源极对称地设置于该IC胞的外部端缘。此IC胞可根据设计的电路，重复设置于一有源区域中。此IC胞的结构，当设置于邻接下一个相似的IC胞时，将不会有隔离的问题。根据各实施例，该半导体结构100和200的各种元件构造以及其制造方法将详细描述如下。在一范例中，该半导体基板可另择一地包括其他适合的半导体材料，例如钻石、碳化硅、砷化镓、GaAsP、AlInAs、AlGaAs、或GaInP。于上述实施例的变型，该些源极和漏极形成于一外延成长的半导体上，其结构与硅不同，以构成一应变沟道(strained channel)。在一实施例中，该硅化锗(SiGe)是通过外延工艺形成于该硅基板的第一有源区域上，以形成该PMOS晶体管的源极和漏极。在另一实施例中，该碳化硅(SiC)是通过外延工艺形成于该硅基板的第二有源区域上，以形成该NMOS晶体管的源极和漏极。在另一实施例中，该晶体管区域包括PMOS晶体管，其具有外延的SiGe的源极/漏极区域，形成于N型掺杂的第一有源区域中，以及包括NMOS晶体管，其具有外延的SiC的源极/漏极区域，形成于P型掺杂的第二有源区域中。一沟道定义于该半导体基板中，且配置于源极和漏极之间，且位于栅极的下方。该沟道通过外延成长的半导体因此受到应变，以促进该元件的载子移动率，并改善元件的效能。
在另一实施例中，各个晶体管的栅极包括一高介电常数(high-k)的介电材料层，设置于该半导体基板上，一金属层设置于该high-k介电材料层上。此外，一介面层，例如氧化硅，可夹置于该high-k介电材料层与该金属层之间。用于该运算栅极和隔离结构的金属栅极具有相似的组成、尺寸、形成方式、和结构。上述栅极堆叠可形成于一单一的工艺步骤中。在一实施例中，一high-k介电材料层形成于一半导体基板上，一金属栅极层形成于该high-k介电材料层上。一顶盖层夹置于该high-k介电材料层与该金属栅极层之间。该high-k介电材料层是通过适当的工艺，例如原子层沉积法(ALD)形成。其他形成该high-k介电材料层的方法包括金属有机化学气相沉积法(MOCVD)、物理气相沉积法(PVD)、紫外线臭氧氧化法(UV-Ozone Oxidation)、以及分子束外延法(MBE)。在一实施例中，该high-k介电材料包括HfO2。在另一实施例中，该high-k介电材料包括Al2O3。另择一地，该high-k介电材料层包括金属氮化物、金属硅化物、或其他金属氧化物。该金属栅极层是通过PVD或其他适合的工艺形成。该金属栅极层包括氮化钛。在另一实施例中，该金属栅极层包括氮化钽、氮化钼、或氮化铝钛。该顶盖层夹置于该high-k介电材料层与该金属栅极层之间。该顶盖层包括氧化镧(LaO)。该顶盖层可另择一地包括其他适合的材料。接着将各种栅极材料层图案化，以形成栅极堆叠，用于运算元件以及虚置栅极(dummy gate)。图案化这些栅极材料层的方法包括施以各种干式和湿式蚀刻步骤，使用一图案化光掩模以定义各种开口。通过一或多个蚀刻步骤，将位于图案化光掩模的开口中的该些栅极层移除。
于另一实施例中，该半导体基板可包括一绝缘层上有半导体(semiconductor-on-insulator，简称SOI)基板，例如一埋藏的介电层。另择一地，该基板可包括一埋藏的介电层，例如一埋藏的氧化物(BOX)层，例如以所谓的氧离子注入隔离硅晶(separation by implantation of oxygen，简称SIMOX)技术、晶片接合(wafer-bonding)法、选择性外延成长(SEG)法、或其他适当的方法形成。在另一实施例中，形成STI的方法可包括于该半导体基板中蚀刻一沟槽，以一绝缘材料填入该沟槽中，该绝缘材料例如是氧化硅、氮化硅、或氮氧化硅。该填入的沟槽结构可具有多层的结构，例如热氧化衬里层，伴随氮化硅填入该沟槽中。在一实施例中，该STI结构可通过以下工艺步骤依序形成，例如：成长一衬垫氧化层，成长一低压化学气相沉积(LPCVD)氮化层，采用一光致抗蚀剂和光掩模以图案化一STI开口，蚀刻一沟槽于该基板中，选择性地成长一热氧化沟槽衬里，以改善该沟槽的介面，以CVD氧化物填入该沟槽，采用化学机械研磨(CMP)法回蚀刻，以及施以剥离氮化物以留下该STI结构。
接着进一步施以一个或多个离子注入步骤，以形成各种源极和漏极、和/或轻掺杂漏极(LDD)构造。在一范例中，该LDD区域是在该栅极堆叠和/或该外延的源极和漏极区域的形成步骤之后形成，并且因此对准于该栅极。一栅极间隙壁可形成于该金属栅极堆叠的侧壁上。接着，施以浓掺杂源极和漏极工艺，以形成浓掺杂的源极和漏极，其实质上地对准于该栅极间隙壁的外部端缘。该栅极间隙壁可具有一多层的结构，以及可包括氧化硅、氮化硅、氮氧化硅、或其他适合的介电材料。该浓掺杂的源极和漏极区域以及LDD区域，其可为N型掺杂或是P型掺杂，可通过传统的掺杂工艺，例如离子注入法实施。N型掺杂物，其用以形成对应的掺杂区域，可包括磷、砷、和/或其他材料。P型掺杂物可包括硼、铟、和/或其他材料。此外，可形成一硅化物于该源极和漏极上，以降低接触电阻。该硅化物可通过以下工艺步骤形成于该源极和漏极上，例如包括：沉积一金属层，将该金属层退火使得该金属层能够与硅反应成硅化物，以及接着移除未反应的部分该金属层。
接着，形成一层间介电(ILD)层于该基板上，接着进一步施以化学机械研磨(CMP)法于该基板，以平坦化该基板。在另一范例中，于形成层间介电(ILD)层的步骤之前，形成一蚀刻终止(ESL)层于该栅极堆叠的顶部。在一实施例中，上述形成的栅极堆叠为最终的金属栅极结构，并且会留在最终的电路中。在另一实施例中，上述形成的栅极堆叠将部分地被移除，并接着填入适当的材料，基于各种工艺考虑，例如热预算(thermal budget)。在此例中，持续实施CMP步骤，直到露出多晶硅的表面为止。在另一实施例中，该CMP步骤停止于该硬掩模层，并且接着以湿蚀刻法移除该硬掩模层。
形成一多层内连线(multilayer interconnection，简称MLI)于该半导体基板上，以电性连接至各种元件构造，以形成一功能性的电路。该多层互连线包括垂直的内连线，例如传统的导孔或接触，以及包括水平的内连线，例如金属线。上述各种多层内连线可通过各种导电材料完成，其包括铜、钨、及硅化物。在一范例中，可使用一镶嵌工艺以形成铜相关的多层内连线结构。在另一实施例中，可使用钨以形成钨插塞于接触孔中。
上述半导体结构100或200仅用于说明范例。该晶体管可另择一地为其他形式的场效应晶体管(FET)。该半导体结构100或200可用于不同的应用，例如数字电路、图像感测元件、动态随机存取存储器(DRAM)胞、和/或其他微电子装置。在另一实施例中，该半导体结构100或200包括鳍式场效应晶体管(FinFET)。当然，本发明实施例的方式也可应用于和/或改善适应其他形式的晶体管，以及可应用于许多不同的领域，包括传感器胞、存储器胞、逻辑胞，以及其他应用领域。
因此，本发明揭示提供一集成电路。该集成电路包括一有源区域于一半导体基板中；一第一场效应晶体管(FET)设置于该有源区域中；以及一隔离结构设置于该有源区域中。该FET包括一第一栅极；一第一源极形成于该有源区域中，且设置于一第一区域上，从第一侧边处邻接该第一栅极；以及一第一漏极形成于该有源区域中，且设置于一第二区域上，从第二侧边处邻接该第一栅极。该隔离结构包括一隔离栅极设置邻接该第一漏极；一隔离源极形成于该有源区域中，且设置邻接该隔离栅极，使得该隔离源极和该第一漏极位于该隔离栅极的不同侧边处。
该集成电路可进一步包括一第二FET形成于该有源区域中，且设置邻接该隔离结构。该第二FET包括一第二栅极；一第二源极形成于该有源区域中，且夹置于该隔离源极和该第一栅极之间；以及一第二漏极形成于该有源区域中，且处于位置使得该第二栅极夹置于该第二源极与该第二漏极之间。另择一地，该第二FET包括一第二栅极邻接该隔离源极；以及一第二漏极形成于该有源区域中，且处于位置使得该第二栅极夹置于该隔离源极与该第二漏极之间，其中该隔离源极的功用作为该第二FET的源极。于上述的集成电路中，该隔离源极可被施以偏压，使得该第一FET和设置于该隔离结构另一边的另一FET，彼此之间借着该隔离结构而电性隔离。
本发明在另一实施例中也提供一集成电路。该集成电路包括一有源区域于一半导体基板中；以及一第一IC胞形成于该有源区域中，该第一IC胞定义出一第一边界和一第二边界。该第一IC胞包括至少一场效应晶体管(FET)，其具有一第一源极，设置于该第一边界上；一第一栅极设置于该半导体基板上，且邻接该第一源极；以及一第一漏极处于位置使得该第一栅极夹置于该第一源极与该第一漏极之间。该第一IC胞另包括一第一隔离结构包括一第一隔离栅极设置于邻接该第一漏极；以及一第一隔离源极形成于该第二边界上，且邻接该第一隔离栅极使得该第一IC胞具有一第一源极和该第一隔离源极对称地设置于该第一边界与该第二边界上。
该集成电路可进一步包括一第二IC胞形成于该有源区域中，且设置邻接该第一IC胞，其中该第二IC胞定义出一第三边界和一第四边界，该第三边界与该第二边界重叠。该第二IC胞包括至少一FET具有一第二源极设置于该第三边界上；一第二栅极设置于该半导体基板上，邻接该第二源极；以及一第二漏极处于位置使得该第二栅极夹置于该第二源极与该第二漏极之间。该第二IC胞还包括一第二隔离结构包括：一第二隔离栅极设置于邻接该第二漏极；以及一第二隔离源极形成于该第四边界上，且邻接该第二隔离栅极使得该第二IC胞具有该第二源极和该第二隔离源极对称地设置于该第三边界与该第四边界上。于该集成电路中，该第二源极与该第一隔离源极可重叠设置，并配置以提供该第二IC胞适当的功能。该集成电路可更进一步包括一第三IC胞形成于该有源区域中，且邻接该第一IC胞，其中该第三IC胞定义出一第五边界和一第六边界，该第六边界与该第一边界重叠。该第三IC胞包括至少一FET具有一第三源极设置于该第五边界上；一第三栅极设置于该半导体基板上，邻接该第三源极；以及一第三漏极处于位置使得该第三栅极夹置于该第三源极与该第三漏极之间。该第三IC胞还包括一第三隔离结构，其包括一第三隔离栅极设置于邻接该第三漏极；以及一第三隔离源极形成于该第六边界上，且邻接该第三隔离栅极使得该第三IC胞具有该第三源极和该第三隔离源极对称地设置于该第五边界与该第六边界上。该第三隔离源极与该第一源极重叠，以及配置以提供该第三IC胞适当的功能。该第一隔离栅极可为电性浮置。该FET包括一P型金属-氧化物-半导体场效应晶体管(PMOSFET)。另择一地，该FET包括一N型金属-氧化物-半导体场效应晶体管(NMOSFET)。
本发明于另一实施例中又提供一集成电路。该集成电路包括一半导体基板；一第一有源区域定义于该半导体基板中，且具有一N型掺杂；一第二有源区域定义于该半导体基板中，与该第一有源区域之间通过一隔离结构分开，且具有一P型掺杂；一第一P型金属-氧化物-半导体(PMOS)晶体管形成于该第一有源区域中；一第一N型金属-氧化物-半导体(NMOS)晶体管形成于该第二有源区域中；一第一隔离结构形成于该第一有源区域中；以及一第二隔离结构形成于该第二有源区域中。该第一PMOS晶体管包括：一第一源极和一第一漏极，形成于该第一有源区域中；以及一第一栅极形成于该半导体基板上，且夹置于该第一源极和该第一漏极之间。该第一NMOS晶体管包括：一第二源极和一第二漏极，形成于该第二有源区域中；以及一第二栅极形成于该半导体基板上，且夹置于该第二源极和该第二漏极之间。该第一隔离结构包括：一第一隔离栅极设置邻接该第一漏极；以及一第一隔离源极处于位置使得该第一隔离栅极夹置于该第一漏极与该第一隔离源极之间。该第二隔离结构包括：一第二隔离栅极设置邻接该第二漏极；以及一第二隔离源极处于位置使得该第二隔离栅极夹置于该第二漏极与该第二隔离源极之间。
在上述揭示的集成电路中，该第一栅极与该第二栅极可延伸后彼此接触；以及该第一漏极与该第二漏极电性连接。该第一源极与该第一隔离源极可电性连接至一电源线Vdd；以及其中该第二源极与该第二隔离源极可电性连接至一电源线Vss。该第一隔离源极连接至该电源线Vdd，以电性隔绝一第二PMOS晶体管，其设置于邻接该第一隔离结构，自该第一PMOS晶体管。该第二隔离源极可连接至该电源线Vss，以电性隔绝一第二NMOS晶体管，其设置于邻接该第二隔离结构，自该第一NMOS晶体管。该集成电路可进一步包括一第二PMOS晶体管形成于该第一有源区域中，且邻接该第一PMOS晶体管，该第二PMOS晶体管包括一第三栅极邻接该第一源极；一第三漏极处于位置使得该第三栅极夹置于该第三漏极和该第一源极之间；以及一第二NMOS晶体管形成于该第二有源区域中，且邻接该第一NMOS晶体管，该第二NMOS晶体管包括一第四栅极邻接该第二源极；一第四漏极处于位置使得该第四栅极夹置于该第四漏极和该第二源极之间。该第一栅极与该第一隔离栅极可各包括一第一金属，该第二栅极与该第二隔离栅极各包括一第二金属，且相异于该第一金属。该第一源极与该第一漏极包括硅化锗(SiGe)，以及该第二源极与该第二漏极包括碳化硅(SiC)。
本发明虽以各种实施例揭示如上，然其并非用以限定本发明的范围，任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种集成电路，包括：
一有源区域于一半导体基板中；以及
一第一场效应晶体管设置于该有源区域中，其中该场效应晶体管包括：
一第一栅极；
一第一源极形成于该有源区域中，且设置于一第一区域上，邻接该第一栅极；以及
一第一漏极形成于该有源区域中，且设置于一第二区域上，邻接该栅极；以及
一隔离结构设置于该有源区域中，其中该隔离结构包括：
一隔离栅极设置于邻接该第一漏极；以及
一隔离源极形成于该有源区域中，且设置于邻接该隔离栅极使得该隔离源极和该第一漏极位于该隔离栅极的不同边处。
2.如权利要求1所述的集成电路，还包括一第二场效应晶体管形成于该有源区域中，且设置于邻接该隔离结构，其中该第二场效应晶体管包括：
一第二栅极；
一第二源极形成于该有源区域中，且夹置于该隔离源极与该第一栅极之间；以及
一第二漏极形成于该有源区域中，且处于位置使得该第二栅极夹置于该第二源极与该第二漏极之间。
3.如权利要求1所述的集成电路，还包括一第二场效应晶体管形成于该有源区域中，且设置于邻接该隔离结构，其中该第二场效应晶体管包括：
一第二栅极设置于邻接该隔离源极；以及
一第二漏极形成于该有源区域中，且处于位置使得该第二栅极夹置于该隔离源极与该第二漏极之间；
其中该隔离源极的配置功用作为该第二场效应晶体管的一源极。
4.一种集成电路，包括：
一有源区域于一半导体基板中；以及
一第一集成电路胞形成于该有源区域中，该第一集成电路胞定义出一第一边界和一第二边界，其中该第一集成电路胞包括：
至少一场效应晶体管具有一第一源极，设置于该第一边界上；一第一栅极设置于该半导体基板上，邻接该第一源极；以及一第一漏极处于位置使得该第一栅极夹置于该第一源极与该第一漏极之间；以及
一第一隔离结构包括：
一第一隔离栅极设置于邻接该第一漏极；以及
一第一隔离源极形成于该第二边界上，且邻接该第一隔离栅极使得该第一集成电路胞具有一第一源极和该第一隔离源极对称地设置于该第一边界与该第二边界上。
5.如权利要求4所述的集成电路，还包括一第二集成电路胞形成于该有源区域中，且邻接该第一集成电路胞，其中该第二集成电路胞定义出一第三边界和一第四边界，该第三边界与该第二边界重叠，该第二集成电路胞包括：
至少一场效应晶体管具有一第二源极设置于该第三边界上；一第二栅极设置于该半导体基板上，邻接该第二源极；以及一第二漏极处于位置使得该第二栅极夹置于该第二源极与该第二漏极之间；以及
一第二隔离结构包括：
一第二隔离栅极设置于邻接该第二漏极；以及
一第二隔离源极形成于该第四边界上，且邻接该第二隔离栅极使得该第二集成电路胞具有该第二源极和该第二隔离源极对称地设置于该第三边界与该第四边界上。
6.如权利要求5所述的集成电路，还包括一第三集成电路胞形成于该有源区域中，且邻接该第一集成电路胞，其中该第三集成电路胞定义出一第五边界和一第六边界，该第六边界与该第一边界重叠，该第三集成电路胞包括：
至少一场效应晶体管具有一第三源极设置于该第五边界上；一第三栅极设置于该半导体基板上，邻接该第三源极；以及一第三漏极处于位置使得该第三栅极夹置于该第三源极与该第三漏极之间；以及
一第三隔离结构包括：
一第三隔离栅极设置于邻接该第三漏极；以及
一第三隔离源极形成于该第六边界上，且邻接该第三隔离栅极使得该第三集成电路胞具有该第三源极和该第三隔离源极对称地设置于该第五边界与该第六边界上。
7.一种集成电路，包括：
一半导体基板；
一第一有源区域定义于该半导体基板中，且具有一N型掺杂；
一第二有源区域定义于该半导体基板中，与该第一有源区域之间通过一隔离结构分开，且具有一P型掺杂；
一第一P型金属-氧化物-半导体晶体管形成于该第一有源区域中，其中该第一P型金属-氧化物-半导体晶体管包括：
一第一源极和一第一漏极，形成于该第一有源区域中；以及
一第一栅极形成于该半导体基板上，且夹置于该第一源极和该第一漏极之间；
一第一N型金属-氧化-半导体晶体管形成于该第二有源区域中，其中该第一N型金属-氧化-半导体晶体管包括：
一第二源极和一第二漏极，形成于该第二有源区域中；以及
一第二栅极形成于该半导体基板上，且夹置于该第二源极和该第二漏极之间；
一第一隔离结构形成于该第一有源区域中，其中该第一隔离结构包括：
一第一隔离栅极设置邻接该第一漏极；以及
一第一隔离源极处于位置使得该第一隔离栅极夹置于该第一漏极与该第一隔离源极之间；以及
一第二隔离结构形成于该第二有源区域中，其中该第二隔离结构包括：
一第二隔离栅极设置邻接该第二漏极；以及
一第二隔离源极处于位置使得该第二隔离栅极夹置于该第二漏极与该第二隔离源极之间。
8.如权利要求7所述的集成电路，其中该第一栅极与该第二栅极延伸后彼此接触；以及该第一漏极与该第二漏极电性连接。
9.如权利要求7所述的集成电路，其中该第一源极与该第一隔离源极为电性连接至一电源线Vdd；以及其中该第二源极与该第二隔离源极为电性连接至一电源线Vss。
10.如权利要求7所述的集成电路，还包括：
一第二P型金属-氧化物-半导体晶体管形成于该第一有源区域中，且邻接该第一P型金属-氧化物-半导体晶体管，该第二P型金属-氧化物-半导体晶体管包括一第三栅极邻接该第一源极；一第三漏极处于位置使得该第三栅极夹置于该第三漏极和该第一源极之间；以及
一第二N型金属-氧化-半导体晶体管形成于该第二有源区域中，且邻接该第一N型金属-氧化-半导体晶体管，该第二N型金属-氧化-半导体晶体管包括一第四栅极邻接该第二源极；一第四漏极处于位置使得该第四栅极夹置于该第四漏极和该第二源极之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630607A (zh) * 2013-08-23 2018-10-09 株式会社索思未来 半导体集成电路装置
CN113809073A (zh) * 2020-08-31 2021-12-17 台湾积体电路制造股份有限公司 具有有源区域凹凸部的集成电路

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100320558A1 (en) * 2009-06-18 2010-12-23 Hsien-Chang Chang Circuit layout structure and method to scale down ic layout
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8217469B2 (en) * 2009-12-11 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact implement structure for high density design
US9312260B2 (en) 2010-05-26 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
TWI580955B (zh) * 2010-06-30 2017-05-01 生命技術公司 離子感測電荷累積電路及方法
KR101294449B1 (ko) * 2011-04-13 2013-08-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 및 집적 회로의 제조 방법
TWI514481B (zh) * 2012-05-09 2015-12-21 United Microelectronics Corp 應力層圖案的設計方法
US20130320451A1 (en) * 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8901615B2 (en) * 2012-06-13 2014-12-02 Synopsys, Inc. N-channel and P-channel end-to-end finfet cell architecture
US8723268B2 (en) 2012-06-13 2014-05-13 Synopsys, Inc. N-channel and P-channel end-to-end finFET cell architecture with relaxed gate pitch
US9337190B2 (en) 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including dummy isolation gate structure and method of fabricating thereof
US9997617B2 (en) * 2013-03-13 2018-06-12 Qualcomm Incorporated Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods
US9318607B2 (en) * 2013-07-12 2016-04-19 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
WO2015033490A1 (ja) * 2013-09-04 2015-03-12 パナソニック株式会社 半導体装置
US9355205B2 (en) * 2013-12-20 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of a three dimensional integrated circuit
US9431383B2 (en) 2014-07-22 2016-08-30 Samsung Electronics Co., Ltd. Integrated circuit, semiconductor device based on integrated circuit, and standard cell library
US9460259B2 (en) 2014-08-22 2016-10-04 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
US10361195B2 (en) 2014-09-04 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor device with an isolation gate and method of forming
WO2016201022A1 (en) * 2015-06-09 2016-12-15 Valent U.S.A. Corporation Gibberellin formulations
US9577639B1 (en) * 2015-09-24 2017-02-21 Qualcomm Incorporated Source separated cell
US9818694B2 (en) * 2015-11-16 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Active atomic reservoir for enhancing electromigration reliability in integrated circuits
US10950540B2 (en) 2015-11-16 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Enhancing integrated circuit density with active atomic reservoir
US9929087B2 (en) * 2015-11-16 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd Enhancing integrated circuit density with active atomic reservoir
US9881872B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
CN114898790A (zh) 2016-01-29 2022-08-12 三星电子株式会社 用于选择性地执行隔离功能的半导体器件及其布局替代方法
CN107039070B (zh) * 2016-01-29 2022-06-14 三星电子株式会社 用于选择性地执行隔离功能的半导体器件及其布局替代方法
US20170358565A1 (en) * 2016-06-09 2017-12-14 Globalfoundries Inc. Standard cell layout and method of arranging a plurality of standard cells
US11211330B2 (en) * 2017-05-01 2021-12-28 Advanced Micro Devices, Inc. Standard cell layout architectures and drawing styles for 5nm and beyond
US11347925B2 (en) 2017-05-01 2022-05-31 Advanced Micro Devices, Inc. Power grid architecture and optimization with EUV lithography
US10692808B2 (en) 2017-09-18 2020-06-23 Qualcomm Incorporated High performance cell design in a technology with high density metal routing
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
US10796061B1 (en) 2019-08-29 2020-10-06 Advanced Micro Devices, Inc. Standard cell and power grid architectures with EUV lithography

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570176A (en) * 1984-04-16 1986-02-11 At&T Bell Laboratories CMOS Cell array with transistor isolation
JPS6129152A (ja) * 1984-07-20 1986-02-10 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH0289365A (ja) * 1988-09-27 1990-03-29 Nec Corp Ｃｍｏｓ集積回路
EP0718881B1 (en) * 1994-12-20 2003-07-16 STMicroelectronics, Inc. Isolation by active transistors with grounded gates
JPH08222710A (ja) * 1995-02-17 1996-08-30 Mitsubishi Electric Corp 半導体装置
JP3035188B2 (ja) * 1995-05-10 2000-04-17 日本ファウンドリー株式会社 半導体装置
TW382801B (en) * 1998-02-25 2000-02-21 Mosel Vitelic Inc Method of forming two transistors having different threshold voltage in integrated circuit
JP2000031301A (ja) * 1998-07-13 2000-01-28 Mitsubishi Electric Corp 半導体装置
JP2000243841A (ja) * 1999-02-19 2000-09-08 Toshiba Corp Ｃｍｏｓ回路のパターンレイアウト
JP2001345430A (ja) * 2000-05-31 2001-12-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003188361A (ja) * 2001-12-20 2003-07-04 Mitsubishi Electric Corp ゲートアレイ構造の半導体集積回路
JP4398195B2 (ja) * 2003-08-08 2010-01-13 パナソニック株式会社 半導体記憶装置
JP2006324472A (ja) * 2005-05-19 2006-11-30 Toshiba Corp 半導体集積回路装置
JP2007123442A (ja) * 2005-10-26 2007-05-17 Matsushita Electric Ind Co Ltd 半導体回路装置、その製造方法及びそのシミュレーション方法
KR100731080B1 (ko) 2005-12-30 2007-06-22 동부일렉트로닉스 주식회사 에스램 소자의 구조
JP2008118004A (ja) * 2006-11-07 2008-05-22 Nec Electronics Corp 半導体集積回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108630607A (zh) * 2013-08-23 2018-10-09 株式会社索思未来 半导体集成电路装置
CN108630607B (zh) * 2013-08-23 2022-04-26 株式会社索思未来 半导体集成电路装置
CN113809073A (zh) * 2020-08-31 2021-12-17 台湾积体电路制造股份有限公司 具有有源区域凹凸部的集成电路
CN113809073B (zh) * 2020-08-31 2024-03-22 台湾积体电路制造股份有限公司 具有有源区域凹凸部的集成电路

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