JP7411465B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関するものである。

半導体素子が配置された活性領域を形成する方法として半導体基板に不純物を添加（不純物ドープ）する半導体装置の製造方法が用いられており、例えば、特許文献１では、同一のＳＯＩ基板上に、Ｎ型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である、ハイサイド・トランジスタ及びローサイド・トランジスタを形成し、これらのトランジスタが共通のトレンチ素子分離領域によって囲まれていることにより、動作時におけるトランジスタの放熱性の向上及び高集積化を実現している。

国際公開第２０１６／０４２９７１号

ハイサイド・トランジスタ及びローサイド・トランジスタがＮ型ＭＯＳＦＥＴであるため、ハイサイド・トランジスタにおけるゲート電極と接続するゲート配線が、出力電極Ｖｏｕｔと接続する出力配線と接近して配置される構造となっている。ハイサイド・トランジスタにおけるゲート配線が高電位電極Ｖｃｃと出力電極Ｖｏｕｔの間に配置されているため、出力電極Ｖｏｕｔの電位変動によるノイズがハイサイド・トランジスタのゲート電極の駆動に影響する問題がある。

本発明は、上記課題に鑑みて成されたものであり、その目的は、出力電極の電位変動によるノイズがゲート電極の駆動に与える影響を抑制する半導体装置及びその製造方法を提供することである。

本発明の一態様に係る半導体装置は、基板の同一平面上の上アーム半導体素子及び下アーム半導体素子を有し、上アーム半導体素子における高電位側電極および下アーム半導体素子における低電位側電極の間に、上アーム半導体素子におけるドリフト領域とオーミック接合を形成する上アーム半導体素子の低電位側電極とが電気的に接続され、下アーム半導体素子におけるドリフト領域とオーミック接合を形成する下アーム半導体素子の高電位側電極とが電気的に接続されていることを要旨とする。

本発明によれば、出力電極の電位変動によるノイズがゲート電極の駆動に与える影響を抑制する半導体装置を提供することができる。

第１実施形態に係る半導体装置の構成を示す上面図である。 第１実施形態に係る半導体装置の構成を示す断面斜視図である。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その１）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その２）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その３）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その４）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その５）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その６）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その７）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その８）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その９）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その１０）。 第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その１１）。 変形例に係る半導体装置の構成を示す断面斜視図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。

（第１実施形態）
本実施形態に係る半導体装置は、図１及び図２に示すように、基板１上にトランジスタからなる下アーム半導体素子４０およびトランジスタからなる上アーム半導体素子４１を同一平面上に設置し、下アーム半導体素子４０のドリフト領域１７は第1導電型、上アーム半導体素子４１のドリフト領域２１は第2導電型からなり、下アーム半導体素子４０における低電位側電極であるソース電極３７および上アーム半導体素子４１における高電位側電極であるソース電極３８の間に、ドリフト領域１７とオーミック接合を形成する下アーム半導体素子４０における高電位側電極、およびドリフト領域２１とオーミック接合を形成する上アーム半導体素子４１における低電位側電極が電気的に接続されている。

基板１表面には、下アーム半導体素子４０及び上アーム半導体素子４１が形成されている。基板１、下アーム半導体素子４０、及び上アーム半導体素子４１が同じ材料であると、格子不整合等の性能劣化を抑制することが可能となる。

下アーム半導体素子４０は、Ｎ型ＭＯＳＦＥＴであり、第１導電型であるドリフト領域１７（第１導電型ドリフト領域）、第２導電型であるウェル領域２０（第２導電型ウェル領域）、第１導電型であるソース領域２３（第１導電型ソース領域）、第１導電型であるドレイン領域２４（第１導電型ドレイン領域）、及び第２導電型であるウェルコンタクト領域４３（第２導電型ウェルコンタクト領域）を有する。ウェル領域２０はソース領域２３と電気的に接続され、ドリフト領域１７はウェル領域２０及びドレイン領域２４と接する。ソース領域２３及びドレイン領域２４は、ドリフト領域１７より第１導電型の不純物の濃度が高く、ウェルコンタクト領域４３は、ウェル領域２０より第２導電型の不純物の濃度が高い。ドリフト領域１７及びウェル領域２０の不純物の濃度は、例えば、１×１０^１５／ｃｍ^３～１×１０^１９／ｃｍ^３程度である。また、ソース領域２３、ドレイン領域２４、及びウェルコンタクト領域４３の不純物の濃度は、例えば、１×１０^１８／ｃｍ^３～１×１０^２１／ｃｍ^３程度である。

さらに、下アーム半導体素子４０は、ソース領域２３と電気的に接続する低電位側電極であるソース電極３７と、ドレイン領域２４と電気的に接続する高電位側電極であるドレイン電極３９と、ドリフト領域１７の一部、ウェル領域２０の一部、及びソース領域２３の一部にゲート絶縁膜３０（第１絶縁膜）を介して埋め込まれた電流制御用のゲート電極３１（第１ゲート電極）と、ゲート電極３１と電気的に接続するゲート配線３４（第１ゲート配線）と、を有する。

上アーム半導体素子４１は、Ｐ型ＭＯＳＦＥＴであり、第２導電型であるドリフト領域２１（第２導電型ドリフト領域）、第１導電型であるウェル領域１８（第１導電型ウェル領域）、第２導電型であるソース領域２７（第２導電型ソース領域）、第２導電型であるドレイン領域２６（第２導電型ドレイン領域）、及び第１導電型であるウェルコンタクト領域４４（第１導電型ウェルコンタクト領域）を有する。ウェル領域１８はソース領域２７と電気的に接続され、ドリフト領域２１はウェル領域１８及びドレイン領域２６と接する。ソース領域２７及びドレイン領域２６は、ドリフト領域２１より第２導電型の不純物の濃度が高く、ウェルコンタクト領域４４は、ウェル領域１８より第１導電型の不純物の濃度が高い。ドリフト領域２１及びウェル領域１８の不純物の濃度は、例えば、１×１０^１５／ｃｍ^３～１×１０^１９／ｃｍ^３程度である。また、ソース領域２７、ドレイン領域２６、及びウェルコンタクト領域４４の不純物の濃度は、例えば、１×１０^１８／ｃｍ^３～１×１０^２１／ｃｍ^３程度である。

さらに、上アーム半導体素子４１は、ソース領域２７と電気的に接続する高電位側電極であるソース電極３８と、ドレイン領域２６と電気的に接続するドレイン電極３９と、ドリフト領域２１の一部、ウェル領域１８の一部、及びソース領域２７の一部にゲート絶縁膜３２（第２絶縁膜）を介して埋め込まれた電流制御用のゲート電極３３（第２ゲート電極）と、ゲート電極３３と電気的に接続するゲート配線３５（第２ゲート配線）と、を有する。下アーム半導体素子４０において、ドレイン電極３９は、高電位側電極として機能し、上アーム半導体素子４１において、ドレイン電極３９は、低電位側電極として機能する。つまり、下アーム半導体素子４０の高電位側電極と上アーム半導体素子４１の低電位側電極は、同一電極であり、かつ出力電極であるドレイン電極３９を兼用している。また、ドレイン電極３９は、ドリフト領域１７及びドリフト領域２１とオーミック接合を形成している。

ドリフト領域は、半導体素子にオン状態で主電流が流れる領域である。ドリフト領域１７及びドリフト領域２１は、主電流の流れる方向と垂直な方向に沿って第１導電型コラム領域と第２導電型コラム領域が交互に配置されてなるスーパージャンクション構造（ＳＪ構造）が形成されていてもよい。ＳＪ構造にすることにより、高耐圧、かつ低オン抵抗の特性を得ることができる。

なお、第１導電型と第２導電型とは互いに異なる導電型である。すなわち、第１導電型がＰ型であれば、第２導電型はＮ型であり、第１導電型がＮ型であれば、第２導電型はＰ型である。以下では、第１導電型がＮ型、第２導電型がＰ型の場合を説明する。

図１に示すように、本実施形態に係る半導体装置は、下アーム半導体素子４０におけるソース電極３７及び上アーム半導体素子４１におけるソース電極３８の間に、ドレイン電極３９が配置されている。このような構成にすることにより、ゲート配線３５がドレイン電極３９から離間させて配置される。具体的には、ゲート配線３５及びドレイン電極３９は、ドリフト領域２１を挟んで離間している。当該構成は、ゲート電極３３及びゲート配線３５をドレイン電極３９から離すことができ、ドレイン電極３９の電位変動によるノイズがゲート配線３５と電気的に接続するゲート電極３３の駆動に与える影響を抑制することができる。

次に、本実施形態に係る半導体装置における動作の一例について説明する。

下アーム半導体素子４０は、ソース電極３７の電位を基準として、ドレイン電極３９に正の電位を印加した状態でゲート電極３１の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極３１とソース電極３７との間の電圧を所定の閾値電圧以上にするとゲート電極３１側面のウェル領域２０のチャネル部に反転層が形成されてオン状態となり、ドレイン電極３９からソース電極３７へ電流が流れる。

一方、ゲート電極３１とソース電極３７との間の電圧を所定の閾値電圧以下にすると、反転層が消滅してオフ状態となり、電流が遮断される。

上アーム半導体素子４１は、ソース電極３８の電位を基準として、ドレイン電極３９に負の電位を印加した状態でゲート電極３３の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極３３とソース電極３８との間の電圧を所定の閾値電圧以下にするとゲート電極３３側面のウェル領域１８のチャネル部に反転層が形成されてオン状態となり、ドレイン電極３９からソース電極３８へ電流が流れる。

一方、ゲート電極３３とソース電極３８との間の電圧を所定の閾値電圧以上にすると、反転層が消滅しオフ状態となり、電流が遮断される。

本実施形態に係る半導体装置は、上アーム半導体素子４１のゲート電極３３及びゲート配線３５の配置を、電位が大きく変動するドレイン電極から離すことができる。また、下アーム半導体素子４０のゲート配線３４を、電位が低電位で安定しているソース領域２３上に配置し、ゲート配線３５を、電位が高電位で安定しているソース領域２７上に配置することでゲート電極３３及びゲート配線３５が被るノイズの影響を抑制することができる。

次に、図３Ａ～図３Ｋを参照して、本実施形態に係る半導体装置の製造方法の一例を説明する。

まず、不純物が添加されていない基板１を用意する。次に、図３Ａに示すように、基板１上に形成したマスク材１６をパターニングして、ドリフト領域１７及びウェル領域１８を形成する領域を露出させる。そして、マスク材１６をマスクとして基板１にＮ型の不純物を選択的に添加するイオン注入によって、ドリフト領域１７及びウェル領域１８を形成する。

基板１には、半絶縁性基板や絶縁性基板を用いることができる。これにより、同一の基板１に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、基板１と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、絶縁性基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。

例えば、基板１に絶縁性を有する炭化珪素基板（ＳｉＣ基板）を用いることができる。ＳｉＣはワイドバンドギャップ半導体であり真性キャリア数が少ないため、高い絶縁性を得やすく、耐圧の高い半導体装置を実現できる。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１として用いることができる。基板１にＳｉＣ基板を用いることにより、基板１の絶縁性を高く、かつ、熱伝導率を高くできる。このため、基板１の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷却することができる。この構造によれば、ＳｉＣ基板の熱伝導率が大きいため、半導体装置がオン状態のときの主電流による発熱を効率よく発散させることができる。

また、基板１は、ＳｉＣ基板に限らず、バンドギャップの広い半導体材料からなる半導体基板を使用してもよい。バンドギャップの広い半導体材料には、例えばＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮなどが挙げられる。

一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。マスク材をエッチングした後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる。

次に、図３Ｂに示すように、基板１上、ドリフト領域１７上、及びウェル領域１８上に形成したマスク材１９をパターニングして、ウェル領域２０及びドリフト領域２１を形成する領域を露出させる。そして、マスク材１９をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入によって、ウェル領域２０及びドリフト領域２１を形成する。

なお、本実施形態におけるＮ型の不純物としては、例えば、窒素（Ｎ）を用いることができ、Ｐ型の不純物としては、例えば、アルミニウム（Ａｌ）やボロン（Ｂ）を用いることができる。なお、基板の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。

次に、図３Ｃに示すように、基板１上、ドリフト領域１７上、ウェル領域１８上、ウェル領域２０上、及びドリフト領域２１上に形成したマスク材２２をパターニングして、ソース領域２３及びドレイン領域２４を形成する領域を露出させる。そして、マスク材２２をマスクとして基板１にＮ型の不純物を選択的に添加するイオン注入によって、ソース領域２３及びドレイン領域２４を形成する。

次に、図３Ｄに示すように、基板１上、ドリフト領域１７上、ウェル領域１８上、ウェル領域２０上、ドリフト領域２１上、ソース領域２３上、及びドレイン領域２４上に形成したマスク材２５をパターニングして、ドレイン領域２６及びソース領域２７を形成する領域を露出させる。そして、マスク材２５をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入によって、ドレイン領域２４と接するドレイン領域２６、及びソース領域２７を形成する。

次に、図３Ｅに示すように、ドリフト領域１７上、ウェル領域１８上、ウェル領域２０上、ドリフト領域２１上、ソース領域２３上、ドレイン領域２４上、ドレイン領域２６上、及びソース領域２７上に形成したマスク材５０をパターニングして、ウェルコンタクト領域４３を形成する領域を露出させる。そして、マスク材５０をマスクとしてウェル領域２０及びソース領域２３にＰ型の不純物を選択的に添加するイオン注入によって、ウェルコンタクト領域４３を形成する。ウェルコンタクト領域４３は、ウェル領域２０をソース電極３７へ電気的に接続することによってスイッチング特性を安定化することができる。このため、ウェルコンタクト領域４３を、ソース電極３７と接するように形成することが好ましく、ソース電極３７と接するようにソース電極３７の直下まで形成することがより好ましい。

次に、図３Ｆに示すように、ドリフト領域１７上、ウェル領域１８上、ウェル領域２０上、ドリフト領域２１上、ソース領域２３上、ドレイン領域２４上、ドレイン領域２６上、ソース領域２７上、及びウェルコンタクト領域４３上に形成したマスク材５１をパターニングして、ウェルコンタクト領域４４を形成する領域を露出させる。そして、マスク材５１をマスクとしてウェル領域１８及びソース領域２７にＮ型の不純物を選択的に添加するイオン注入によって、ウェルコンタクト領域４４を形成する。ウェルコンタクト領域４４は、ウェル領域１８をソース電極３８へ電気的に接続することによってスイッチング特性を安定化することができる。このため、ウェルコンタクト領域４４を、ソース電極３８と接するように形成することが好ましく、ソース電極３８と接するようにソース電極３８の直下まで形成することがより好ましい。

なお、上述の各工程においてイオン注入した不純物は、熱処理することで活性化させることができる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。

また、高い注入エネルギーで不純物を添加（不純物ドープ）して高濃度不純物領域を形成するイオン注入条件と、低い注入エネルギーで不純物を添加して低濃度不純物領域を形成するイオン注入条件とを適宜切り替えることで、１回の連続したイオン注入で高濃度不純物領域と低濃度不純物領域を連続的に形成してもよい。例えば、低濃度不純物領域であるドリフト領域１７と高濃度不純物領域であるソース領域２３を連続的に形成することができる。

上記のようにイオン注入の途中でイオン注入条件を切り替えて深さ方向の不純物濃度を変化させながら活性領域の一部であるドリフト領域、ウェル領域、ソース領域、ドレイン領域、ウェルコンタクト領域を形成することにより、深さ方向の不純物濃度を自由に設計できる。これにより、電界の集中を緩和し、半導体装置の最大印加電圧を向上させることができる。

また、イオン注入によって、Ｎ型又はＰ型の不純物領域を形成することにより、エピタキシャル成長によって形成する場合よりも製造コストを低減できる。

次に、図３Ｇに示すように、パターニングしたマスク材（図示せず）をマスクとして、ドライエッチングにより、ドリフト領域１７の一部、ウェル領域１８の一部、ウェル領域２０の一部、ドリフト領域２１の一部、ソース領域２３の一部、及びソース領域２７の一部を選択的にエッチングして、ゲート電極３１及びゲート電極３３を埋め込むゲート溝２８及びゲート溝２９を形成する。

次に、図３Ｈに示すように、ゲート溝２８の内部にゲート絶縁膜３０及びゲート電極３１を形成し、ゲート溝２９の内部にゲート絶縁膜３２及びゲート電極３３を形成する。ゲート電極３１は、ゲート絶縁膜３０を介して、ドリフト領域１７、ウェル領域２０、及びソース領域２３のそれぞれと接し、ゲート電極３３は、ゲート絶縁膜３２を介して、ドリフト領域２１、ウェル領域１８、及びソース領域２７のそれぞれと接する。

ゲート絶縁膜３０及びゲート絶縁膜３２は、それぞれゲート溝２８の内壁面及びゲート溝２９の内壁面に形成され、例えば、熱酸化法、又は堆積法を用いて形成することができる。一例として、熱酸化の場合、基板を酸素雰囲気下で１１００℃程度に加熱することで、基板が酸素に触れるすべての部分において、シリコン酸化膜が形成される。

ゲート絶縁膜３０及びゲート絶縁膜３２を形成した後、ウェル領域２０とゲート絶縁膜３０との界面、及びウェル領域１８とゲート絶縁膜３２との界面における界面準位を低減するために、窒素、アルゴン、Ｎ_２Ｏなどの雰囲気下で１０００℃程度のアニールを行ってもよい。また、直接ＮＯ又はＮ_２Ｏ雰囲気下での熱酸化も可能である。その場合の温度は１１００℃～１４００℃が好適である。ゲート絶縁膜３０及びゲート絶縁膜３２の厚さは数十ｎｍ程度である。

ゲート電極３１及びゲート電極３３は、それぞれゲート溝２８の内部及びゲート溝２９の内部に、堆積するように形成される。ゲート電極３１及びゲート電極３３の材料は、例えば、ポリシリコン膜を用いることができる。本実施形態では、ゲート電極３１及びゲート電極３３にポリシリコン膜を用いる場合を説明する。

ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲート溝２８及びゲート溝２９の幅の２分の１よりも大きな値にして、ゲート溝２８及びゲート溝２９をポリシリコン膜で埋める。ゲート溝２８の内壁面から及びゲート溝２９の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲート溝２８及びゲート溝２９をポリシリコン膜によって埋めることができる。例えば、ゲート溝２８及びゲート溝２９の幅が２μｍの場合は、膜厚が１μｍよりも大きくなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ_３）中で９５０℃のアニール処理することで、Ｎ型のポリシリコン膜が形成され、ゲート電極３１及びゲート電極３３に導電性を付与する。

ポリシリコン膜は、エッチングなどにより平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲート溝２８の内部及びゲート溝２９の内部にポリシリコン膜が残るように設定する。例えば、幅が２μｍのゲート溝２８及びゲート溝２９についてポリシリコン膜を１．５μｍの厚さに堆積した場合、ポリシリコン膜のエッチング量を１．５μｍにする。しかし、エッチングの制御において、１．５μｍのエッチング量について数％のオーバーエッチングでも問題ない。

次に、図３Ｉに示すように、ウェル領域２０上及びソース領域２３上に配置されるようにゲート配線３４を形成し、ゲート電極３１同士を電気的に接続する。また、ウェル領域１８上及びソース領域２７上に配置されるようにゲート配線３５を形成し、ゲート電極３３同士を電気的に接続する。ゲート配線３４及びゲート配線３５は、ゲート電極３１及びゲート電極３３と同じポリシリコン、又は金属を用いることができる。

次に、図３Ｊに示すように、層間絶縁膜３６を形成する。層間絶縁膜３６は、例えば、シリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。また、層間絶縁膜３６にシリコン窒化膜を用いてもよい。

その後、パターニングしたフォトレジスト膜（図示せず）をマスクにして層間絶縁膜３６を選択的にエッチングし、ソース領域２３の上面及びソース領域２７の上面が露出するようにそれぞれコンタクトホール（図示せず）を形成する。エッチング方法としては、例えば、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。

次いで、上述のコンタクトホールを埋め込むように成膜した電極膜をパターニングしてソース電極３７及びソース電極３８を形成する。ソース電極３７及びソース電極３８の材料には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属配線に用いる金属材料を好適に用いることができる。また、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層膜をソース電極３７及びソース電極３８に用いてもよい。ソース電極３７及びソース電極３８の形成は、スパッタ法や電子ビーム（ＥＢ）蒸着法などにより全面に金属材料を堆積した後、金属材料をエッチングして形成する。また、メッキプロセスによってコンタクトホールを金属材料で埋め込んで、ソース電極３７及びソース電極３８を形成してもよい。

次に、図３Ｋに示すように、上述と同様にして、ドレイン領域２４の上面及びドレイン領域２６の上面が露出するようにコンタクトホール（図示せず）を形成し、当該コンタクトホールを埋め込むように成膜した電極膜をパターニングしてドレイン電極３９を形成する。ドレイン電極３９の材料には、ニッケル（Ｎｉ）などの、ドリフト領域１７及びドリフト領域２１とオーミック接合を形成するものを用いることができる。ドレイン電極３９は、ソース電極３７と短絡しないように形成される。例えば、ドレイン電極３９は予め分断されるように形成し、ソース電極３７上を跨ぐように、分断されたドレイン電極３９同士を電極等で電気的に接続する。

また、ソース電極３７及びソース電極３８と、ドレイン電極３９とを同時に形成してもよい。このとき、ドレイン電極３９は、予め分断されるように形成し、ソース電極３７と短絡しないようにする。その後、ソース電極３７上を跨ぐように、分断されたドレイン電極３９同士を電極等で電気的に接続すればよい。

ドレイン電極３９は、ソース電極３７とソース電極３８との間に配置されており、ゲート電極３１との間の領域にゲート配線３４が配置されないように形成され、ゲート電極３３との間の領域にゲート配線３５が配置されないように形成される。つまり、ゲート配線３５がドレイン電極３９から離間させて配置されており、ゲート配線３５及びドレイン電極３９は、ドリフト領域２１を挟んで離間している。このような構成にすることにより、ドレイン電極３９の電位変動によるノイズがゲート配線３５と電気的に接続するゲート電極３３の駆動に与える影響を抑制することができる。

次に、図１の上面図に示すように、ソース電極３７と電気的に接続するパッド電極４５（第３パッド電極）と、ソース電極３８と電気的に接続するパッド電極４６（第４パッド電極）と、ドレイン電極３９と電気的に接続するパッド電極４７（第５パッド電極）と、ゲート配線３４と電気的に接続するパッド電極４８（第１パッド電極）と、及びゲート配線３５と電気的に接続するパッド電極４９（第２パッド電極）と、を形成する。

パッド電極４５、パッド電極４６、パッド電極４７、パッド電極４８、及びパッド電極４９のそれぞれは、同一平面上に配置される。例えば、ソース電極３７上、ソース電極３８上、及びドレイン電極３９上に層間絶縁膜を形成し、当該層間絶縁膜に、ソース電極３７、ソース電極３８、及びドレイン電極３９に達するコンタクトホールを形成し、また、当該層間絶縁膜及び層間絶縁膜３６に、ゲート配線３４及びゲート配線３５に達するコンタクトホールを形成する。その後、各コンタクトホールに電極等を形成し、当該電極と電気的に接続するように各パッド電極を同一平面上に形成することができる。

また、パッド電極４５、パッド電極４７、及びパッド電極４８のそれぞれは、パッド電極４６及びパッド電極４９のそれぞれと、下アーム半導体素子４０及び上アーム半導体素子４１を挟むように形成される。

各パッド電極を上述のように配置することで、ソース電極３７（パッド電極４５）及びゲート電極３１（パッド電極４８）、並びにソース電極３８（パッド電極４６）及びゲート電極３３（パッド電極４９）がそれぞれ隣り合った位置になり、ゲートドライバ回路ループにおけるインダクタンスを最小にすることができる。

上記では、基板１に不純物をイオン注入してＮ型又はＰ型の不純物領域を形成する例を説明したが、これに限られず、エピタキシャル成長によってＮ型又はＰ型の不純物領域を形成してもよい。

また、上記では、ドリフト領域１７とドレイン領域２４とが第１導電型、ドリフト領域２１とドレイン領域２６とが第２導電型であったが、少数キャリア注入が発生するように、ドレイン領域２４がドリフト領域１７と逆の極性及び、ドレイン領域２６がドリフト領域２１と逆の極性としてもよく、具体的には、例えば、ドリフト領域１７が第１導電型、ドレイン領域２４が第２導電型、ドリフト領域２１が第２導電型、ドレイン領域２６が第１導電型としてもよい。少数キャリアを注入するドレイン領域を有することで、低い飽和電圧と比較的速いスイッチング特性を両立させたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）動作を得ることができる。

＜変形例＞
本形例に係る半導体装置は、図４に示すように、上述の半導体装置に加えて、ドレイン領域２４及びドレイン領域２６の間に絶縁領域４２が設けられている。絶縁領域４２は、ドレイン領域２４及びドレイン領域２６を形成する際に、ドレイン領域２４及びドレイン領域２６の間に不純物を添加しないことで形成することができる。

本変形例によれば、絶縁領域４２を設けることにより、下アーム半導体素子４０がオン状態のとき、ドレイン領域２６からドリフト領域１７へのホール注入を抑制することができ、また、上アーム半導体素子４１がオン状態のとき、ドレイン領域２４からドリフト領域２１への電子注入抑制することができる。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。

例えば、下アーム半導体素子４０及び上アーム半導体素子４１のそれぞれと逆並列にダイオード素子が接続してもよい。半導体素子に供給される電流を突然遮断する（オフ状態にする）と、半導体素子の絶縁耐圧を超える過電圧が生じ、当該過電圧の影響により半導体素子として機能しなくなる恐れがあるが、上述の構成にすることにより、半導体素子をオフ状態にしても電流がダイオード素子に流れるため、過電圧による半導体素子の不良を抑制することができる。

１…基板
１６…マスク材
１７…ドリフト領域
１８…ウェル領域
１９…マスク材
２０…ウェル領域
２１…ドリフト領域
２２…マスク材
２３…ソース領域
２４…ドレイン領域
２５…マスク材
２６…ドレイン領域
２７…ソース領域
２８…ゲート溝
２９…ゲート溝
３０…ゲート絶縁膜
３１…ゲート電極
３２…ゲート絶縁膜
３３…ゲート電極
３４…ゲート配線
３５…ゲート配線
３６…層間絶縁膜
３７…ソース電極
３８…ソース電極
３９…ドレイン電極
４０…下アーム半導体素子
４１…上アーム半導体素子
４２…絶縁領域
４３…ウェルコンタクト領域
４４…ウェルコンタクト領域
４５…パッド電極
４６…パッド電極
４７…パッド電極
４８…パッド電極
４９…パッド電極
５０…マスク材
５１…マスク材

Claims (15)

1. 基板上にトランジスタからなる上アーム半導体素子およびトランジスタからなる下アーム半導体素子を同一平面上に設置し、前記下アーム半導体素子のドリフト領域は第1導電型、前記上アーム半導体素子のドリフト領域は第2導電型からなり、
   前記上アーム半導体素子における高電位側電極および前記下アーム半導体素子における低電位側電極の間に、前記上アーム半導体素子における前記ドリフト領域とオーミック接合を形成する前記上アーム半導体素子における低電位側電極および前記下アーム半導体素子における前記ドリフト領域とオーミック接合を形成する前記下アーム半導体素子における高電位側電極が電気的に接続され、
   前記下アーム半導体素子のドレイン領域と前記上アーム半導体素子のドレイン領域が、同一方向に並列して延伸し、
   前記下アーム半導体素子における前記高電位側電極と前記上アーム半導体素子における前記低電位側電極が一体的に形成された同一電極であり、前記同一電極が、前記下アーム半導体素子のドレイン領域と前記上アーム半導体素子のドレイン領域の前記同一方向に延伸する部分と対向して接続し、前記同一方向に延伸する
   事を特徴とする半導体装置。
2. 前記上アーム半導体素子において、
   前記高電位側電極と電気的に接続された第２導電型ソース領域と、
   前記第２導電型ソース領域と電気的に接続された第１導電型ウェル領域と、
   前記第１導電型ウェル領域と接した第２導電型ドリフト領域と、
   電流制御用の第１ゲート電極と、
   前記第１ゲート電極と電気的に接続された第１ゲート配線と、を有し、
   前記下アーム半導体素子において、
   前記低電位側電極と電気的に接続された第１導電型ソース領域と、
   前記第１導電型ソース領域と電気的に接続された第２導電型ウェル領域と、
   前記第２導電型ウェル領域と接した第１導電型ドリフト領域と、
   電流制御用の第２ゲート電極と、
   前記第２ゲート電極と電気的に接続された第２ゲート配線と、を有し、
   前記第２導電型ソース領域、前記第１導電型ウェル領域、前記第２導電型ドリフト領域、前記上アーム半導体素子のドレイン領域、前記下アーム半導体素子のドレイン領域、前記第１導電型ドリフト領域、前記第２導電型ウェル領域、前記第１導電型ソース領域が、それぞれの側面で相互に接触し且つ前記基板の主面に沿ってこの順に直線上に配列されている事を特徴とする、
   請求項１に記載の半導体装置。
3. 前記第１ゲート配線を、前記第２導電型ソース領域上及び前記第1導電型ウェル領域上に配置し、
   前記第２ゲート配線を、前記第１導電型ソース領域上及び前記第２導電型ウェル領域上に配置する事を特徴とする、請求項２に記載の半導体装置。
4. 前記第１ゲート電極が前記第１導電型ウェル領域、前記第２導電型ドリフト領域、および前記第２導電型ソース領域と第１絶縁膜を介して接し、
   前記第２ゲート電極が前記第２導電型ウェル領域、前記第１導電型ドリフト領域、および前記第１導電型ソース領域と第２絶縁膜を介して接している事を特徴とする、請求項２又は３のいずれか１項に記載の半導体装置。
5. 前記上アーム半導体素子において、
   前記第２導電型ドリフト領域と接し、前記低電位側電極と電気的に接続された前記ドレイン領域が、少数キャリア注入が発生するように前記第２導電型ドリフト領域と逆の極性となっており、
   前記下アーム半導体素子において、
   前記第１導電型ドリフト領域と接し、前記高電位側電極と電気的に接続された前記ドレイン領域が、少数キャリア注入が発生するように前記第１導電型ドリフト領域と逆の極性となっている事を特徴とする、請求項２～４のいずれか１項に記載の半導体装置。
6. 前記下アーム半導体素子のドレイン領域と前記上アーム半導体素子のドレイン領域の間に、前記同一方向に延伸する絶縁領域が配置されている事を特徴とする、請求項１に記載の半導体装置。
7. 前記上アーム半導体素子および前記下アーム半導体素子のそれぞれと逆並列にダイオード素子が接続してある事を特徴とする、請求項１～６のいずれか１項に記載の半導体装置。
8. 前記第１ゲート配線と電気的に接続する第１パッド電極と、
   前記第２ゲート配線と電気的に接続する第２パッド電極と、
   前記下アーム半導体素子における前記低電位側電極と電気的に接続する第３パッド電極と、
   前記上アーム半導体素子における前記高電位側電極と電気的に接続する第４パッド電極と、
   前記上アーム半導体素子における前記低電位側電極と電気的に接続する第５パッド電極と、を有し、
   前記第１パッド電極、前記第２パッド電極、前記第３パッド電極、前記第４パッド電極、及び前記第５パッド電極は同一平面上に配置し、
   前記下アーム半導体素子及び前記上アーム半導体素子は、前記第１パッド電極及び前記第２パッド電極に挟まれ、かつ、前記第３パッド電極及び前記第４パッド電極に挟まれ、
   前記第５パッド電極は、前記第２パッド電極及び前記第４パッド電極と、前記下アーム半導体素子及び前記上アーム半導体素子を挟む事
   を特徴とする、請求項２～５のいずれか１項に記載の半導体装置。
9. 前記第１導電型ドリフト領域および前記第２導電型ドリフト領域のそれぞれが第１導電型コラム領域と第２導電型コラム領域からなるスーパージャンクション構造を形成している事、
   を特徴とする請求項２～５のいずれか１項に記載の半導体装置。
10. 前記上アーム半導体素子と前記下アーム半導体素子がワイドバンドギャップ半導体からなることを特徴とする、請求項１～９のいずれか１項に記載の半導体装置。
11. 前記基板と、前記上アーム半導体素子および前記下アーム半導体素子が同一の材料からなることを特徴とする、請求項１～１０のいずれか１項に記載の半導体装置。
12. 前記基板がＳｉＣからなることを特徴とする、請求項１～１１のいずれか１項に記載の半導体装置。
13. 前記基板上に形成された前記第１導電型ウェル領域と、前記第２導電型ウェル領域と、前記第１導電型ドリフト領域と、前記第２導電型ドリフト領域と、前記第１導電型ソース領域と、前記第２導電型ソース領域と、がイオン注入による不純物ドープで形成されている事を特徴とする、請求項２～４のいずれか１項に記載の半導体装置。
14. 前記基板上に形成された前記第１導電型ウェル領域と、前記第２導電型ウェル領域と、前記第１導電型ドリフト領域と、前記第２導電型ドリフト領域と、前記第１導電型ソース領域と、前記第２導電型ソース領域と、が深さ方向に濃度を変えたイオン注入で形成されている事
    を特徴とする、請求項１３に記載の半導体装置。
15. 前記基板上に形成された前記第１導電型ウェル領域と、前記第２導電型ウェル領域と、前記第１導電型ドリフト領域と、前記第２導電型ドリフト領域と、前記第１導電型ソース領域と、前記第２導電型ソース領域と、がエピタキシャル成長により形成されている事を特徴とする、請求項２～４のいずれか１項に記載の半導体装置。

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