JP6239325B2 - ゲート駆動回路、アレイ基板及び表示装置 - Google Patents
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Description
前記シフトレジスタの出力端は更に二つの薄膜トランジスタに接続され、二つの薄膜トランジスタのソース電極はいずれも前記シフトレジスタの出力端に接続され、ドレイン電極はいずれも第1のレベル信号ラインに接続され、ゲート電極にそれぞれ異なる制御信号が入力されることにより、前記シフトレジスタがオフ電圧を出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証するゲート駆動回路を提供する。
一実施形態によれば、前記第1のレベル信号ラインは低電圧信号ラインVSSであり、前記オフ電圧は低レベルである。
最初のシフトレジスタの入力端にはフレーム開始信号が入力され、
奇数番目のシフトレジスタの第1のクロック信号入力端には第1のクロック信号が入力され、第2のクロック信号入力端には第2のクロック信号が入力され、偶数番目のシフトレジスタの第1のクロック信号入力端には第2のクロック信号が入力され、第2のクロック信号入力端には第1のクロック信号が入力され、
各シフトレジスタの低電圧信号入力端には低電圧信号が入力され、
各シフトレジスタはそれぞれ一行のゲートラインに接続され、前記異なる制御信号は第1の制御信号と、第2の制御信号を有する。
第1組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の奇数行のゲートラインに接続され、
第2組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の偶数行のゲートラインに接続され、
第1組のカスケード接続されたシフトレジスタの第1のクロック信号と第2のクロック信号はそれぞれ第2組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第1の制御信号と第2の制御信号となり、第2組のカスケード接続されたシフトレジスタの第1のクロック信号と第2のクロック信号はそれぞれ第1組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第1の制御信号と第2の制御信号となる。
前記ゲートラインの一端が前記シフトレジスタの出力端に接続され、他端が前記二つの薄膜トランジスタのソース電極に接続されてもよい。
前記第2組におけるいずれかのシフトレジスタに接続される前記二つの薄膜トランジスタが、前記アレイ基板上の前記第2組のカスケード接続されたシフトレジスタの向かいにある他方側に端部にある。
本発明の実施形態は、ゲート駆動回路であって、図4に示すように、複数のカスケード接続されたシフトレジスタ11を有し、シフトレジスタ11の出力端は二つの薄膜トランジスタM1、M2に接続され、二つの薄膜トランジスタM1、M2のソース電極はいずれもシフトレジスタ11の出力端に接続され、ドレイン電極はいずれも低電圧信号ラインVSSに接続され、ゲート電極はそれぞれ異なる制御ラインに接続されることにより、シフトレジスタ11が低レベルを出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証するゲート駆動回路を提供する。
本発明の実施形態はゲート駆動回路であって、図5に示すように、
各段のシフトレジスタ11が一の奇数行のゲートラインと接続される第1組のカスケード接続されたシフトレジスタ(以下、第1組と略称する)10と、
各段のシフトレジスタ11が一の偶数行のゲートラインと接続される第2組のカスケード接続されたシフトレジスタ(以下、第2組と略称する)20と、
第1組10において隣接する二段のシフトレジスタ11にそれぞれ接続される第1の制御ラインC1と第3の制御ラインC3と、第2組20において隣接する二段のシフトレジスタ11にそれぞれ接続される第2の制御ラインC2と第4の制御ラインC4と、を有し、
各組の各段のシフトレジスタ11の出力端はさらに並列接続する二つの薄膜トランジスタM1、M2に接続され、二つの薄膜トランジスタM1、M2のドレイン電極はいずれも低電圧信号ラインVSSに接続され、ソース電極はいずれもシフトレジスタ11の出力端に接続され、シフトレジスタ11が第1組10に属する場合、当該シフトレジスタ11に接続される二つの前記薄膜トランジスタM1、M2のゲート電極は第2の制御ラインC2と第4の制御ラインC4にそれぞれ接続され、シフトレジスタ11が第2組20に属する場合、当該シフトレジスタ11に接続される二つの薄膜トランジスタM1、M2のゲート電極は第1の制御ラインC1と第3の制御ラインC3にそれぞれ接続される。
20 第2組のカスケード接続のシフトレジスタ
11 シフトレジスタ
C1 第1の制御ライン
C2 第2の制御ライン
C3 第3の制御ライン
C4 第4の制御ライン
Claims (9)
- ゲート駆動回路であって、複数のカスケード接続されたシフトレジスタを有し、
前記シフトレジスタの出力端は更に二つの薄膜トランジスタに接続され、二つの薄膜トランジスタのソース電極はいずれも前記シフトレジスタの出力端に接続され、ドレイン電極はいずれも第1のレベル信号ラインに接続され、ゲート電極にそれぞれ異なる制御信号が入力されることにより、前記シフトレジスタがオフ電圧を出力する時間内に少なくとも一つの薄膜トランジスタを導通させることを保証し、
前記第1のレベル信号ラインは低電圧信号ラインVSSであり、前記オフ電圧は低レベルであり
前記ゲート駆動回路は、二組の前記カスケード接続されたシフトレジスタを有し、
第1組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の奇数行のゲートラインに接続され、
第2組のカスケード接続されたシフトレジスタは、各段のシフトレジスタが一の偶数行のゲートラインに接続され、
第1組のカスケード接続されたシフトレジスタの第1のクロック信号と第2のクロック信号はそれぞれ第2組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第1の制御信号と第2の制御信号となり、第2組のカスケード接続されたシフトレジスタの第3のクロック信号と第4のクロック信号はそれぞれ第1組のカスケード接続されたいずれかのシフトレジスタに接続された二つの薄膜トランジスタの第1の制御信号と第2の制御信号となる
ことを特徴とするゲート駆動回路。 - 第1組のカスケード接続されたシフトレジスタの前記第1のクロック信号と前記第2のクロック信号の位相は反対であり、第2組のカスケード接続されたシフトレジスタの前記第3のクロック信号と前記第4のクロック信号の位相も反対であり、且つ第2組のカスケード接続されたシフトレジスタの前記第3のクロック信号は第1組のカスケード接続されたシフトレジスタの前記第1のクロック信号に比べて1/2のパルス幅分遅延する
ことを特徴とする請求項1に記載のゲート駆動回路。 - 第1組のカスケード接続されたシフトレジスタの前記第1のクロック信号、第2組のカスケード接続されたシフトレジスタの前記第3のクロック信号、第1組のカスケード接続されたシフトレジスタの前記第2のクロック信号、第2組のカスケード接続されたシフトレジスタの前記第4のクロック信号が一つのパルス周期内に順次出力される
ことを特徴とする請求項1に記載のゲート駆動回路。 - 各段のシフトレジスタの出力端が、前記シフトレジスタに接続されるゲートラインを通じて、前記二つの薄膜トランジスタに接続され、
前記ゲートラインの一端が前記シフトレジスタの出力端に接続され、他端が前記二つの薄膜トランジスタのソース電極に接続される
ことを特徴とする請求項1ないし3のいずれかに記載のゲート駆動回路。 - 前記二つの薄膜トランジスタがいずれも金属酸化膜半導体電界効果トランジスタである
ことを特徴とする請求項1に記載のゲート駆動回路。 - アレイ基板であって、請求項1ないし3のいずれかに記載のゲート駆動回路が設置された
ことを特徴とするアレイ基板。 - 前記第1組のカスケード接続されたシフトレジスタと第2組のカスケード接続されたシフトレジスタは、それぞれ前記アレイ基板上の向かい合う両側の端部にある
ことを特徴とする請求項6に記載のアレイ基板。 - 前記第1組におけるいずれかのシフトレジスタに接続される前記二つの薄膜トランジスタが、前記アレイ基板上の前記第1組のカスケード接続されたシフトレジスタの向かいにある他方側の端部にあり、且つ、
前記第2組におけるいずれかのシフトレジスタに接続される前記二つの薄膜トランジスタが、前記アレイ基板上の前記第2組のカスケード接続されたシフトレジスタの向かいにある他方側の端部にある
ことを特徴とする請求項7に記載のアレイ基板。 - 表示装置であって、請求項6ないし8のいずれかに記載のアレイ基板が設置された
ことを特徴とする表示装置。
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