CN205282054U - 一种移位寄存器单元、栅极驱动电路及显示面板 - Google Patents

一种移位寄存器单元、栅极驱动电路及显示面板 Download PDF

Info

Publication number
CN205282054U
CN205282054U CN201620010179.3U CN201620010179U CN205282054U CN 205282054 U CN205282054 U CN 205282054U CN 201620010179 U CN201620010179 U CN 201620010179U CN 205282054 U CN205282054 U CN 205282054U
Authority
CN
China
Prior art keywords
switching transistor
node
signal
shift register
output terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201620010179.3U
Other languages
English (en)
Inventor
陈华斌
王瑞瑞
高英强
崔晓鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Display Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Display Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201620010179.3U priority Critical patent/CN205282054U/zh
Application granted granted Critical
Publication of CN205282054U publication Critical patent/CN205282054U/zh
Priority to US15/325,137 priority patent/US10311795B2/en
Priority to PCT/CN2016/094121 priority patent/WO2017118014A1/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/061—Details of flat display driving waveforms for resetting or blanking

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Shift Register Type Memory (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

本实用新型公开了一种移位寄存器单元、栅极驱动电路及显示面板，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；通过这五个模块的相互配合，使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，而现有的移位寄存器仅能输出一个扫描信号，因此与现有的移位寄存器相比，可以使栅极驱动电路中移位寄存器的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。

Description

一种移位寄存器单元、栅极驱动电路及显示面板
技术领域
本实用新型涉及显示技术领域，特别涉及一种移位寄存器单元、栅极驱动电路及显示面板。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(GateDriveronArray，GOA)技术将薄膜晶体管(ThinFilmTransistor，TFT)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(IntegratedCircuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制备工艺两方面降低产品成本，而且可以使显示面板做到两边对称和窄边框的美观设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。
一般的栅极驱动电路均是由多个级联的移位寄存器组成，各级移位寄存器的驱动信号输出端分别对应连接一条栅线，通过各级移位寄存器实现依次向显示面板上的各行栅线输入扫描信号。由于每行的栅线均对应连接一个移位寄存器，使得栅极驱动电路的结构设计复杂，并且所占显示面板的空间较大，不利于超窄边框设计。
实用新型内容
本实用新型实施例提供的一种移位寄存器单元、栅极驱动电路及显示面板，可以使栅极驱动电路中移位寄存器的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。
因此，本实用新型实施例提供了一种移位寄存器单元，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与所述第一节点相连，第三端与参考信号端相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述节点控制模块的第一端与所述第一节点相连，第二端与第二节点相连；所述节点控制模块用于控制所述第一节点的电位与所述第二节点的电位相反；
所述第一输出模块的第一端与第一时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与第一信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第一时钟信号端的第一时钟信号提供给所述第一信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述第一信号输出端；
所述第二输出模块的第一端与第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与第二信号输出端相连；所述第二输出模块用于在所述第一节点的控制下将所述第二时钟信号端的第二时钟信号提供给所述第二信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述第二信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述第二信号输出端之间的电压差稳定；其中所述第一时钟信号与所述第二时钟信号的相位差为90°。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述节点控制模块包括：第一节点控制模块和第二节点控制模块；其中，
所述第一节点控制模块的第一端与所述参考信号端相连，第二端与所述第一节点相连，第三端与所述第二节点相连；所述第一节点控制模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二节点控制模块的第一端与第三时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述第二节点控制模块用于仅在所述第三时钟信号端的控制下将所述第三时钟信号端的第三时钟信号提供给所述第二节点，在所述第三时钟信号端和所述第一节点的同时控制下使所述第三时钟信号端与所述第二节点之间断路，以及在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述输入模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的源极和栅极均与所述输入信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述第一复位模块具体包括：第二开关晶体管；其中，
所述第二开关晶体管的源极与所述参考信号端相连，栅极与所述复位信号端相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述第一输出模块具体包括：第三开关晶体管和第四开关晶体管；其中，
所述第三开关晶体管的源极与所述第一时钟信号端相连，栅极与所述第一节点相连，漏极与所述第一信号输出端相连；
所述第四开关晶体管的源极与所述参考信号端相连，栅极与所述第二节点相连，漏极与所述第一信号输出端相连。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述第二输出模块具体包括：第五开关晶体管、第六开关晶体管和电容；其中，
所述第五开关晶体管的源极与所述第二时钟信号端相连，栅极与所述第一节点相连，漏极与所述第二信号输出端相连；
所述第六开关晶体管的源极与所述参考信号端相连，栅极与所述第二节点相连，漏极与所述第二信号输出端相连；
所述电容连接于所述第一节点与所述第二信号输出端之间。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述第一节点控制模块具体包括：第七开关晶体管；其中，
所述第七开关晶体管的源极与所述参考信号端相连，栅极与所述第二节点相连，漏极与所述第一节点相连。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述第二节点控制模块具体包括：第八开关晶体管、第九开关晶体管、第十开关晶体管和第十一开关晶体管；其中，
所述第八开关晶体管的源极和栅极均与所述第三时钟信号端相连，漏极分别与所述第九开关晶体管的栅极以及所述第十开关晶体管的漏极相连；
所述第九开关晶体管的源极与所述第三时钟信号端相连，漏极与所述第二节点相连；
所述第十开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连；
所述第十一开关晶体管的源极与所述参考信号端相连，栅极与所述第一节点相连，漏极与所述第二节点相连。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述参考信号端相连，第二端与所述复位信号端相连，第三端与所述第二信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第二信号输出端。
在一种可能的实施方式中，在本实用新型实施例提供的上述移位寄存器单元中，所述第二复位模块具体包括：第十二开关晶体管；其中，
所述第十二开关晶体管的源极与所述参考信号端相连，栅极与所述复位信号端相连，漏极与所述第二信号输出端相连。
相应地，本实用新型实施例还提供了一种栅极驱动电路，包括级联的多个本实用新型实施例提供的上述任一种移位寄存器单元；其中，
第一级移位寄存器单元的输入信号端与帧触发信号端相连；
除第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与上一级移位寄存器单元的第二信号输出端相连；
除最后一级移位寄存器单元之外，其余各级移位寄存器单元的复位信号端分别与下一级移位寄存器单元的第二信号输出端相连。
相应地，本实用新型实施例还提供了一种显示面板，包括2N条栅线，其中N为正整数；还包括本实用新型实施例提供的上述栅极驱动电路；
所述栅极驱动电路中的第n级移位寄存器单元的第一信号输出端与第2n-1条栅线连接，第二信号输出端与第2n条栅线连接；其中n取1至N的整数。本实用新型实施例提供的移位寄存器单元、栅极驱动电路及显示面板，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块在复位信号端的控制下将参考信号端的信号提供给第二节点；节点控制模块控制第一节点的电位与第二节点的电位相反；第一输出模块在第一节点的控制下将第一时钟信号端的第一时钟信号提供给第一信号输出端，在第二节点的控制下将参考信号端的信号提供给第一信号输出端；第二输出模块在第一节点的控制下将第二时钟信号端的第二时钟信号提供给第二信号输出端，在第二节点的控制下将参考信号端的信号提供给第二信号输出端，以及在第一节点处于浮接状态时，保持第一节点与第二信号输出端之间的电压差稳定。在本实用新型实施例提供的上述移位寄存器单元中，通过上述五个模块的相互配合，使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，而现有的移位寄存器仅能输出一个扫描信号，因此与现有的移位寄存器相比，可以使栅极驱动电路中移位寄存器的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。
附图说明
图1a为本实用新型实施例提供的移位寄存器单元的结构示意图之一；
图1b为本实用新型实施例提供的移位寄存器单元的结构示意图之二；
图2a为本实用新型实施例提供的移位寄存器单元的结构示意图之三；
图2b为本实用新型实施例提供的移位寄存器单元的结构示意图之四；
图3a为本实用新型实施例提供的移位寄存器单元的具体结构示意图之一；
图3b为本实用新型实施例提供的移位寄存器单元的具体结构示意图之二；
图4a为图3a提供的移位寄存器单元的电路时序图；
图4b为图3b提供的移位寄存器单元的电路时序图；
图5为本实用新型实施例提供的栅极驱动电路的结构示意图；
图6a为图5提供的栅极驱动电路的电路时序图之一；
图6b为图5提供的栅极驱动电路的电路时序图之二。
具体实施方式
下面结合附图，对本实用新型实施例提供的移位寄存器单元、栅极驱动电路及显示面板的具体实施方式进行详细地说明。
本实用新型实施例提供的一种移位寄存器单元，如图1a所示，包括：输入模块1、第一复位模块2、节点控制模块3、第一输出模块4以及第二输出模块5；其中，
输入模块1的第一端与输入信号端Input相连，第二端与第一节点A相连；输入模块1用于在输入信号端Input的控制下将输入信号端Input的信号提供给第一节点A；
第一复位模块2的第一端与复位信号端Reset相连，第二端与第一节点A相连，第三端与参考信号端VSS相连；第一复位模块2用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给第一节点A；
节点控制模块3的第一端与第一节点A相连，第二端与第二节点B相连；节点控制模块3用于控制第一节点A的电位与第二节点B的电位相反；
第一输出模块4的第一端与第一时钟信号端CK1相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连，第五端与第一信号输出端Output1相连；第一输出模块4用于在第一节点A的控制下将第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，在第二节点B的控制下将参考信号端VSS的信号提供给第一信号输出端Output1；
第二输出模块5的第一端与第二时钟信号端CK2相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连，第五端与第二信号输出端Output2相连；第二输出模块5用于在第一节点A的控制下将第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，在第二节点B的控制下将参考信号端VSS的信号提供给第二信号输出端Output2，以及在第一节点A处于浮接状态时，保持第一节点A与第二信号输出端Output2之间的电压差稳定；其中第一时钟信号与第二时钟信号的相位差为90°。
本实用新型实施例提供的上述移位寄存器单元，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块在复位信号端的控制下将参考信号端的信号提供给第二节点；节点控制模块控制第一节点的电位与第二节点的电位相反；第一输出模块在第一节点的控制下将第一时钟信号端的第一时钟信号提供给第一信号输出端，在第二节点的控制下将参考信号端的信号提供给第一信号输出端；第二输出模块在第一节点的控制下将第二时钟信号端的第二时钟信号提供给第二信号输出端，在第二节点的控制下将参考信号端的信号提供给第二信号输出端，以及在第一节点处于浮接状态时，保持第一节点与第二信号输出端之间的电压差稳定。在本实用新型实施例提供的上述移位寄存器单元中，通过上述五个模块的相互配合，使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，而现有的移位寄存器仅能输出一个扫描信号，因此与现有的移位寄存器相比，可以使栅极驱动电路中移位寄存器的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。
需要说明的是，在本实用新型实施例提供的上述移位寄存器单元中，当输入信号端的有效脉冲信号为高电位时，参考信号端的电压为低电位；当输入信号端的有效脉冲信号为低电位时，参考信号端的电压为高电位。
具体地，在本实用新型实施例提供的上述移位寄存器单元中，如图2a和图2b所示，节点控制模块3具体包括：第一节点控制模块31和第二节点控制模块32；其中，
第一节点控制模块31的第一端与参考信号端VSS相连，第二端与第一节点A相连，第三端与第二节点B相连；第一节点控制模块31用于在第二节点B的控制下将参考信号端VSS的信号提供给第一节点A；
第二节点控制模块32的第一端与第三时钟信号端CK3相连，第二端与参考信号端VSS相连，第三端与第一节点A相连，第四端与第二节点B相连；第二节点控制模块32用于仅在第三时钟信号端CK3的控制下将第三时钟信号端CK3的第三时钟信号提供给第二节点B，在第三时钟信号端CK3和第一节点A的同时控制下使第三时钟信号端CK3与第二节点B之间断路，以及在第一节点A的控制下将参考信号端VSS的信号提供给第二节点B。
下面结合具体实施例，对本实用新型进行详细说明。需要说明的是，本实施例中是为了更好的解释本实用新型，但不限制本实用新型。
具体地，在本实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，输入模块1具体可以包括：第一开关晶体管M1；其中，
第一开关晶体管M1的源极和栅极均与输入信号端Input相连，漏极与第一节点A相连。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图3a所示，第一开关晶体管M1可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b所示，第一开关晶体管M1也可以为P型开关晶体管，在此不作限定。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当第一开关晶体管在输入信号端的控制下处于导通状态时，将输入信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器单元中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第一复位模块2具体可以包括：第二开关晶体管M2；其中，
第二开关晶体管M2的源极与参考信号端VSS相连，栅极与复位信号端Reset相连，漏极与第一节点A相连。
在具体实施时，在实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第二开关晶体管M2可以为N型开关晶体管，也可以为P型开关晶体管，在此不作限定。如图3a所示，当第二开关晶体管M2为N型开关晶体管时，复位信号端Reset为高电位时，第二开关晶体管M2处于导通状态，并将参考信号端VSS的信号提供给第一节点A；如图3b所示，当第二开关晶体管M2为P型开关晶体管时，复位信号端Reset为低电位时，第二开关晶体管M2处于导通状态，并将参考信号端VSS的信号提供给第一节点A。
以上仅是举例说明移位寄存器单元中第一复位模块的具体结构，在具体实施时，第一复位模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第一输出模块4具体可以包括：第三开关晶体管M3和第四开关晶体管M4；其中，
第三开关晶体管M3的源极与第一时钟信号端CK1相连，栅极与第一节点A相连，漏极与第一信号输出端Output1相连；
第四开关晶体管M4的源极与参考信号端VSS相连，栅极与第二节点B相连，漏极与第一信号输出端Output1相连。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图3a所示，第三开关晶体管M3和第四开关晶体管M4可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b所示，第三开关晶体管M3和第四开关晶体管M4可以为P型开关晶体管，在此不作限定。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当第三开关晶体管在第一节点的控制下处于导通状态时，将第一时钟信号端的第一时钟信号提供给第一信号输出端；当第四开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给第一信号输出端。
以上仅是举例说明移位寄存器单元中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第二输出模块5具体可以包括：第五开关晶体管M5、第六开关晶体管M6和电容C；其中，
第五开关晶体管M5的源极与第二时钟信号端CK2相连，栅极与第一节点A相连，漏极与第二信号输出端Output2相连；
第六开关晶体管M6的源极与参考信号端VSS相连，栅极与第二节点B相连，漏极与第二信号输出端Output2相连；
电容C连接于第一节点A与第二信号输出端Output2之间。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图3a所示，第五开关晶体管M5和第六开关晶体管M6可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b所示，第五开关晶体管M5和第六开关晶体管M6可以为P型开关晶体管，在此不作限定。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当第五开关晶体管在第一节点的控制下处于导通状态时，将第二时钟信号端的第二时钟信号提供给第二信号输出端；当第六开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给第二信号输出端；当第一节点处于浮接状态时，由于电容的自举作用可以保持电容两端的电压差稳定，即保持第一节点与第二信号输出端之间的电压差稳定。
以上仅是举例说明移位寄存器单元中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第一节点控制模块31具体可以包括：第七开关晶体管M7；其中，
第七开关晶体管M7的源极与参考信号端VSS相连，栅极与第二节点B相连，漏极与第一节点A相连。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图3a所示，第七开关晶体管M7可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b所示，第七开关晶体管M7可以为P型开关晶体管，在此不作限定。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当第七开关晶体管在第二节点的控制下处于导通状态时，将参考信号端的信号提供给第一节点。
以上仅是举例说明移位寄存器单元中第一节点控制模块的具体结构，在具体实施时，第一节点控制模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第二节点控制模块具体可以包括：第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10和第十一开关晶体管M11；其中，
第八开关晶体管M8的源极和栅极均与第三时钟信号端CK3相连，漏极分别与第九开关晶体管M9的栅极以及第十开关晶体管M10的漏极相连；
第九开关晶体管M9的源极与第三时钟信号端CK3相连，漏极与第二节点B相连；
第十开关晶体管M10的栅极与第一节点A相连，源极与参考信号端VSS相连；
第十一开关晶体管M11的源极与参考信号端VSS相连，栅极与第一节点A相连，漏极与第二节点B相连。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当输入信号端Input的有效脉冲信号为高电位时，如图3a所示，第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10和第十一开关晶体管M11可以为N型开关晶体管；或者，当输入信号端Input的有效脉冲信号为低电位时，如图3b所示，第八开关晶体管M8、第九开关晶体管M9、第十开关晶体管M10和第十一开关晶体管M11可以为P型开关晶体管，在此不作限定。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，当第八开关晶体管在第三时钟信号端的控制下处于导通状态时，将第三时钟信号端的第三时钟信号提供给第九开关晶体管的栅极以及第十开关晶体管的漏极；当第九开关晶体管在第三时钟信号端的第三时钟信号的控制下处于导通状态时，将第三时钟信号端的第三时钟信号提供给第二节点；当第十开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第九开关晶体管的栅极；当第十一开关晶体管在第一节点的控制下处于导通状态时，将参考信号端的信号提供给第二节点。
以上仅是举例说明移位寄存器单元中第二节点控制模块的具体结构，在具体实施时，第二节点控制模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
进一步地，在具体实施时，当扫描信号输出完成后，为了进一步保证第二信号输出端Output2的电位能够及时的输出与输入信号端Input的有效脉冲信号电位相反的第二扫描信号，在本实用新型实施例提供的上述移位寄存器单元中，如图1b和图2b所示，还包括：第二复位模块6；其中，
第二复位模块6的第一端与参考信号端VSS相连，第二端与复位信号端Reset相连，第三端与第二信号输出端Output2相连；第二复位模块6用于在复位信号端Reset的控制下将参考信号端VSS的信号提供给第二信号输出端Output2。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，如图3a和图3b所示，第二复位模块6具体可以包括：第十二开关晶体管M12；其中，第十二开关晶体管M12的源极与参考信号端VSS相连，栅极与复位信号端Reset相连，漏极与第二信号输出端Output2相连。
在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，如图3a所示，第十二开关晶体管M12可以为N型开关晶体管；或者，如图3b所示，第十二开关晶体管M12也可以为P型开关晶体管，在此不作限定。当第十二开关晶体管M12为N型开关晶体管时，复位信号端Reset为高电位时，第十二开关晶体管M12处于导通状态，并将参考信号端VSS的信号提供给第二信号输出端Output2；当第十二开关晶体管M12为P型开关晶体管时，复位信号端Reset为低电位时，第十二开关晶体管M12处于导通状态，并将参考信号端VSS的信号提供给第二信号输出端Output2。
以上仅是举例说明移位寄存器单元中第二复位模块的具体结构，在具体实施时，第二复位模块的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
较佳地，为了降低制备工艺，在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，如图3a所示，所有开关晶体管均可以为N型开关晶体管；或者，如图3b所示，所有开关晶体管均可以为P型开关晶体管，在此不作限定。
进一步的，在具体实施时，在本实用新型实施例提供的上述移位寄存器单元中，N型开关晶体管在高电位作用下导通，在低电位作用下截止；P型开关晶体管在高电位作用下截止，在低电位作用下导通。
需要说明的是本实用新型上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideScmiconductor)，在此不作限定。在具体实施中，这些晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
下面结合电路时序图对本实用新型实施例提供的上述移位寄存器单元的工作过程作以描述。下述描述中以1表示高电位信号，0表示低电位信号。
实施例一、
以图3a所示的移位寄存器单元的结构为例对其工作过程作以描述，其中，在图3a所示的移位寄存器单元中，所有开关晶体管均为N型开关晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；参考信号端VSS的电位为低电位，对应的输入输出时序图如图4a所示，具体地，选取如图4a所示的输入输出时序图中的第一阶段T1、第二阶段T2和第三阶段T3三个阶段。
在第一阶段T1，Input＝1，Reset＝0，CK1＝0，CK2＝0，CK3＝1。由于Reset＝0，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于Input＝1，第一开关晶体管M1导通；由于第一开关晶体管M1导通并将高电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均导通；由于第十开关晶体管M10导通并将低电位的参考信号端VSS的信号提供给第九开关晶体管M9的栅极，以保证第九开关晶体管M9截止；由于第十一开关晶体管M11导通并将低电位的参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均截止；由于第三开关晶体管M3导通并将低电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出低电位的第一扫描信号；由于第五开关晶体管M5导通并将低电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，电容C充电，第二信号输出端Output2输出低电位的第二扫描信号。
之后，Input＝1，Reset＝0，CK1＝1，CK2＝0，CK3＝1。由于Reset＝0，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于Input＝1，第一开关晶体管M1导通；由于第一开关晶体管M1导通并将高电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均导通；由于第十开关晶体管M10导通并将低电位的参考信号端VSS的信号提供给第九开关晶体管M9的栅极，以保证第九开关晶体管M9截止；由于第十一开关晶体管M11导通并将低电位的参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均截止；由于第三开关晶体管M3导通并将高电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出高电位的第一扫描信号；由于第五开关晶体管M5导通并将低电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，电容C充电，第二信号输出端Output2输出低电位的第二扫描信号。
在第二阶段T2，Input＝0，Reset＝0，CK1＝1，CK2＝1，CK3＝0。由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于CK3＝0，因此第八开关晶体管M8截止；由于第一开关晶体管M1和第二开关晶体管M2截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用使第五开关晶体管M5的栅极处于高电位，以保证第五开关晶体管M5导通并将高电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出高电位的第二扫描信号；由于电容C的自举作用，为了保持其两端的电压差稳定，使第一节点A的电位被进一步拉高，以保证第三开关晶体管M3完全导通；由于第三开关晶体管M3导通并将高电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此，第一信号输出端Output1输出高电位的第一扫描信号。
之后，Input＝0，Reset＝0，CK1＝0，CK2＝1，CK3＝0。由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于CK3＝0，因此第八开关晶体管M8截止；由于第一开关晶体管M1和第二开关晶体管M2截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用使第五开关晶体管M5的栅极处于高电位，以保证第五开关晶体管M5均导通；由于第五开关晶体管M5导通并将高电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出高电位的第二扫描信号；由于电容C的自举作用，为了保持其两端的电压差稳定，使第一节点A的电位被进一步拉高，以保证第三开关晶体管M3完全导通；由于第三开关晶体管M3导通并将低电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此，第一信号输出端Output1输出低电位的第一扫描信号。
在第三阶段T3，Input＝0，Reset＝1，CK1＝0，CK2＝0，CK3＝1。由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将低电位的参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均截止；由于CK3＝1，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通并将高电位的第三时钟信号端CK3的第三时钟信号提供给第五开关晶体管M5的栅极，以保证第五开关晶体管M5导通并将高电位的第三时钟信号端CK3的第三时钟信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均导通；由于第七开关晶体管M7导通并将低电位的参考信号端VSS的信号提供给第一节点A，进一步保证第一节点A的电位为低电位，以进一步保证第三开关晶体管M3截止；由于第四开关晶体管M4导通并将低电位的参考信号端VSS的信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出低电位的第一扫描信号；由于第六开关晶体管M6导通并将低电位的参考信号端VSS的信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出低电位的第二扫描信号；由于第十二开关晶体管M12导通并将低电位的参考信号端VSS的信号提供给第二信号输出端Output2，进一步保证了第二信号输出端Output2可以及时输出低电位的第二扫描信号。
之后，Input＝0，Reset＝1，CK1＝1，CK2＝0，CK3＝1。由于Input＝0，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将低电位的参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均截止；由于CK3＝1，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通并将高电位的第三时钟信号端CK3的第三时钟信号提供给第五开关晶体管M5的栅极，以保证第五开关晶体管M5导通并将高电位的第三时钟信号端CK3的第三时钟信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均导通；由于第七开关晶体管M7导通并将低电位的参考信号端VSS的信号提供给第一节点A，进一步保证第一节点A的电位为低电位，以进一步保证第三开关晶体管M3截止；由于第四开关晶体管M4导通并将低电位的参考信号端VSS的信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出低电位的第一扫描信号；由于第六开关晶体管M6导通并将低电位的参考信号端VSS的信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出低电位的第二扫描信号；由于第十二开关晶体管M12导通并将低电位的参考信号端VSS的信号提供给第二信号输出端Output2，进一步保证了第二信号输出端Output2可以及时输出低电位的第二扫描信号。
在本实用新型实施例提供的上述移位寄存器单元中，在第三阶段之后，当第三时钟信号端的第三时钟信号为高电位时，使第一节点的电位为低电位，使第二节点的电位为高电位，以保证第四开关晶体管导通并将低电位的参考信号端的信号提供给第一信号输出端，使第一信号输出端输出低电位的第一扫描信号；以及保证第六开关晶体管导通并将低电位的参考信号端的信号提供给第二信号输出端，使第二信号输出端输出低电位的第二扫描信号，当第三时钟信号端的第三时钟信号为低电位时，移位寄存器单元无信号输入，第一节点的电位和第二节点的电位不改变，第一信号输出端保持输出低电位的第一扫描信号，第二信号输出端保持输出低电位的第二扫描信号，直至下一帧开始。
在本实用新型实施例提供的上述移位寄存器单元中，由于每一个移位寄存器单元均具有两个信号输出端，且这两个信号输出端分别可以输出具有一定相位差的两个扫描信号，可以分别对应输入两行栅线中，可以满足显示面板中的扫描时序的要求。
实施例二、
以图3b所示的移位寄存器单元的结构为例对其工作过程作以描述，其中在图3b所示的移位寄存器单元中，所有开关晶体管均为P型开关晶体管，各P型开关晶体管在低电位作用下导通，在高电位作用下截止；参考信号端VSS的电位为高电位，对应的输入输出时序图如图4b所示，具体地，选取如图4b所示的输入输出时序图中的第一阶段T1、第二阶段T2和第三阶段T3三个阶段。
在第一阶段T1，Input＝0，Reset＝1，CK1＝1，CK2＝1，CK3＝0。由于Reset＝1，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于Input＝0，第一开关晶体管M1导通；由于第一开关晶体管M1导通并将低电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均导通；由于第十开关晶体管M10导通并将高电位的参考信号端VSS的信号提供给第九开关晶体管M9的栅极，以保证第九开关晶体管M9截止；由于第十一开关晶体管M11导通并将高电位的参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均截止；由于第三开关晶体管M3导通并将高电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出高电位的第一扫描信号；由于第五开关晶体管M5导通并将高电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，电容C充电，第二信号输出端Output2输出高电位的第二扫描信号。
之后，Input＝0，Reset＝1，CK1＝0，CK2＝1，CK3＝0。由于Reset＝1，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于Input＝0，第一开关晶体管M1导通；由于第一开关晶体管M1导通并将低电位的输入信号端Input的信号提供给第一节点A，因此第一节点A的电位为低电位；由于第一节点A的电位为低电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均导通；由于第十开关晶体管M10导通并将高电位的参考信号端VSS的信号提供给第九开关晶体管M9的栅极，以保证第九开关晶体管M9截止；由于第十一开关晶体管M11导通并将高电位的参考信号端VSS的信号提供给第二节点B，因此第二节点B的电位为高电位；由于第二节点B的电位为高电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均截止；由于第三开关晶体管M3导通并将低电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出低电位的第一扫描信号；由于第五开关晶体管M5导通并将高电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，电容C充电，第二信号输出端Output2输出高电位的第二扫描信号。
在第二阶段T2，Input＝1，Reset＝1，CK1＝0，CK2＝0，CK3＝1。由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于CK3＝1，因此第八开关晶体管M8截止；由于第一开关晶体管M1和第二开关晶体管M2截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用使第五开关晶体管M5的栅极处于低电位，以保证第五开关晶体管M5导通并将低电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出低电位的第二扫描信号；由于电容C的自举作用，为了保持其两端的电压差稳定，使第一节点A的电位被进一步拉低，以保证第三开关晶体管M3完全导通；由于第三开关晶体管M3导通并将低电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此，第一信号输出端Output1输出低电位的第一扫描信号。
之后，Input＝1，Reset＝1，CK1＝1，CK2＝0，CK3＝1。由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝1，因此第二开关晶体管M2和第十二开关晶体管M12均截止；由于CK3＝1，因此第八开关晶体管M8截止；由于第一开关晶体管M1和第二开关晶体管M2截止，因此第一节点A处于浮接状态；由于第一节点A处于浮接状态，由于电容C的自举作用使第五开关晶体管M5的栅极处于低电位，以保证第五开关晶体管M5均导通；由于第五开关晶体管M5导通并将低电位的第二时钟信号端CK2的第二时钟信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出低电位的第二扫描信号；由于电容C的自举作用，为了保持其两端的电压差稳定，使第一节点A的电位被进一步拉低，以保证第三开关晶体管M3完全导通；由于第三开关晶体管M3导通并将高电位的第一时钟信号端CK1的第一时钟信号提供给第一信号输出端Output1，因此，第一信号输出端Output1输出高电位的第一扫描信号。
在第三阶段T3，Input＝1，Reset＝0，CK1＝1，CK2＝1，CK3＝0。由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将高电位的参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均截止；由于CK3＝0，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通并将低电位的第三时钟信号端CK3的第三时钟信号提供给第五开关晶体管M5的栅极，以保证第五开关晶体管M5导通并将低电位的第三时钟信号端CK3的第三时钟信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均导通；由于第七开关晶体管M7导通并将高电位的参考信号端VSS的信号提供给第一节点A，进一步保证第一节点A的电位为高电位，以进一步保证第三开关晶体管M3截止；由于第四开关晶体管M4导通并将高电位的参考信号端VSS的信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出高电位的第一扫描信号；由于第六开关晶体管M6导通并将高电位的参考信号端VSS的信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出高电位的第二扫描信号；由于第十二开关晶体管M12导通并将高电位的参考信号端VSS的信号提供给第二信号输出端Output2，进一步保证了第二信号输出端Output2可以及时输出高电位的第二扫描信号。
之后，Input＝1，Reset＝0，CK1＝0，CK2＝1，CK3＝0。由于Input＝1，因此第一开关晶体管M1截止；由于Reset＝0，因此第二开关晶体管M2和第十二开关晶体管M12均导通；由于第二开关晶体管M2导通并将高电位的参考信号端VSS的信号提供给第一节点A，因此第一节点A的电位为高电位；由于第一节点A的电位为高电位，因此第三开关晶体管M3、第五开关晶体管M5、第十开关晶体管M10和第十一开关晶体管M11均截止；由于CK3＝0，因此第八开关晶体管M8导通；由于第八开关晶体管M8导通并将低电位的第三时钟信号端CK3的第三时钟信号提供给第五开关晶体管M5的栅极，以保证第五开关晶体管M5导通并将低电位的第三时钟信号端CK3的第三时钟信号提供给第二节点B，因此第二节点B的电位为低电位；由于第二节点B的电位为低电位，因此第四开关晶体管M4、第六开关晶体管M6和第七开关晶体管M7均导通；由于第七开关晶体管M7导通并将高电位的参考信号端VSS的信号提供给第一节点A，进一步保证第一节点A的电位为高电位，以进一步保证第三开关晶体管M3截止；由于第四开关晶体管M4导通并将高电位的参考信号端VSS的信号提供给第一信号输出端Output1，因此第一信号输出端Output1输出高电位的第一扫描信号；由于第六开关晶体管M6导通并将高电位的参考信号端VSS的信号提供给第二信号输出端Output2，因此，第二信号输出端Output2输出高电位的第二扫描信号；由于第十二开关晶体管M12导通并将高电位的参考信号端VSS的信号提供给第二信号输出端Output2，进一步保证了第二信号输出端Output2可以及时输出高电位的第二扫描信号。
在本实用新型实施例提供的上述移位寄存器单元中，在第三阶段之后，当第三时钟信号端的第三时钟信号为低电位时，使第一节点的电位为高电位，使第二节点的电位为低电位，以保证第四开关晶体管导通并将高电位的参考信号端的信号提供给第一信号输出端，使第一信号输出端输出高电位的第一扫描信号；以及保证第六开关晶体管导通并将高电位的参考信号端的信号提供给第二信号输出端，使第二信号输出端输出高电位的第二扫描信号，当第三时钟信号端的第三时钟信号为高电位时，移位寄存器单元无信号输入，第一节点的电位和第二节点的电位不改变，第一信号输出端保持输出高电位的第一扫描信号，第二信号输出端保持输出高电位的第二扫描信号，直至下一帧开始。
在本实用新型实施例提供的上述移位寄存器单元中，由于每一个移位寄存器单元均具有两个信号输出端，且这两个信号输出端分别可以输出具有一定相位差的两个扫描信号，可以分别对应输入两行栅线中，可以满足显示面板中的扫描时序的要求。
基于同一实用新型构思，本实用新型实施例还提供了一种栅极驱动电路01，如图5所示，包括级联的多个移位寄存器单元：SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N-1)、SR(N)(共N个移位寄存器单元，1≤n≤N，N为正整数)，第一级移位寄存器单元SR(1)的输入信号端Input与帧触发信号端STV相连，除第一级移位寄存器单元SR(1)之外，其余各级移位寄存器单元SR(n)的输入信号端Input_n分别与上一级移位寄存器单元SR(n-1)的第二信号输出端Output2_n-1相连；除最后一级移位寄存器单元SR(N)外，其余各级移位寄存器单元SR(n-1)的复位信号端Reset分别与下一级移位寄存器单元SR(n)的第二信号输出端Output2_n相连。
具体地，上述栅极驱动电路中的每个移位寄存器单元与本实用新型实施例提供的移位寄存器单元在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本实用新型实施例提供的上述栅极驱动电路中，如图5所示，各级移位寄存器单元SR(n)均包括：输入信号端Input_n、第一时钟信号端CK1，第二时钟信号端CK2，第三时钟信号端CK3，复位信号端Reset，直流信号端VSS、第一输出信号端Output1_n和第二输出信号端Output2_n。
在具体实施时，在本实用新型实施例提供的上述栅极驱动电路中，如图5所述，第2k-1级移位寄存器单元的第一时钟信号端CK1的第一时钟信号和第2k级移位寄存器单元的第三时钟信号端CK3的第三时钟信号均由同一时钟端即第一时钟端ck1输入；第2k-1级移位寄存器单元的第二时钟信号端CK2的第二时钟信号均由同一时钟端即第二时钟端ck2输入；第2k-1级移位寄存器单元的第三时钟信号端CK3的第三时钟信号和第2k级移位寄存器单元的第一时钟信号端CK1的第一时钟信号均由同一时钟端即第三时钟端ck3输入；第2k级移位寄存器单元的第二时钟信号端CK2的第二时钟信号均由同一时钟端即第四时钟端ck4输入；其中k为大于0并且小于且等于n/2的正整数。
基于同一实用新型构思，本实用新型实施例还提供了一种显示面板，如图5所示，包括沿行方向延伸的2N条栅线，其中N为正整数；还包括本实用新型实施例提供的上述任一种栅极驱动电路01；栅极驱动电路01中的第n级移位寄存器单元SR(n)的第一信号输出端Output1_n与第2n-1条栅线Gate_2n-1连接，第二信号输出端Output2_n与第2n条栅线Gate_2n连接；其中n取1至N的整数。
以图5所示的栅极驱动电路的结构为例，下面结合如图6a所示的时序图和如图6b所示的时序图对本实用新型实施例提供的上述显示面板中的栅极驱动电路的工作过程作以描述。
在具体实施时，如图5所示的栅极驱动电路中，第1级移位寄存器单元SR(1)的输入信号端Input与帧触发信号端STV相连；除第1级移位寄存器单元SR(1)外，其余各级移位寄存器单元SR(n)的输入信号端Input_n分别与上1级移位寄存器单元SR(n-1)的第二信号输出端Output2_n相连，即其余各级移位寄存器单元SR(n)的输入信号端Input_n分别与上1级移位寄存器单元SR(n-1)的第二信号输出端Output2_n相连；除最后一级移位寄存器单元SR(N)外，其余各级移位寄存器单元SR(n-1)的复位信号端Reset分别与下1级移位寄存器单元SR(n)的第二信号输出端Output2_n相连；并且第n-1级移位寄存器单元SR(n-1)的第一信号输出端Output1_n-1与第2n-3条栅线Gate_2n-3连接，第二信号输出端Output2_n-1与第2n-2条栅线Gate_2n-2连接；第n级移位寄存器单元SR(n)的第一信号输出端Output1_n与第2n-1条栅线Gate_2n-1连接，第二信号输出端Output2_n与第2n条栅线Gate_2n连接；其中n取1至N的整数。
如图6a所示的时序图，第一时钟端ck1提供的第一时钟信号与第四时钟端ck4提供的第四时钟信号相位相反，第二时钟端ck2提供的第二时钟信号与第三时钟端ck3提供的第三时钟信号相位相反，并且第一时钟端ck1提供的第一时钟信号与第二时钟端ck2提供的第二时钟信号具有1/2脉冲宽度的交叠。第n-1级移位寄存器单元SR(n-1)的第一信号输出端Output1_n-1输出的第一扫描信号和第二信号输出端Output2_n-1输出的第二扫描信号，以及与第n级移位寄存器单元SR(n)的第一信号输出端Output1_n输出的第一扫描信号和第二信号输出端Output2_n输出的第二扫描信号依次具有1/2脉冲宽度的交叠。
如图6b所示的时序图，第一时钟端ck1提供的第一时钟信号与第四时钟端ck4提供的第四时钟信号相位相反，第二时钟端ck2提供的第二时钟信号与第三时钟端ck3提供的第三时钟信号相位相反，并且第一时钟端ck1提供的第一时钟信号与第二时钟端ck2提供的第二时钟信号具有1/2脉冲宽度的交叠。第n-1级移位寄存器单元SR(n-1)的第一信号输出端Output1_n-1输出的第一扫描信号和第二信号输出端Output2_n-1输出的第二扫描信号，以及与第n级移位寄存器单元SR(n)的第一信号输出端Output1_n输出的第一扫描信号和第二信号输出端Output2_n输出的第二扫描信号依次具有1/2脉冲宽度的交叠。
需要说明的是，该显示面板可以是显示器、手机、电视、笔记本、一体机等，对于显示面板的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本实用新型的限制。
本实用新型实施例提供的移位寄存器单元、栅极驱动电路及显示面板，包括：输入模块、复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，输入模块在输入信号端的控制下将输入信号端的信号提供给第一节点；复位模块在复位信号端的控制下将参考信号端的信号提供给第二节点；节点控制模块控制第一节点的电位与第二节点的电位相反；第一输出模块在第一节点的控制下将第一时钟信号端的第一时钟信号提供给第一信号输出端，在第二节点的控制下将参考信号端的信号提供给第一信号输出端；第二输出模块在第一节点的控制下将第二时钟信号端的第二时钟信号提供给第二信号输出端，在第二节点的控制下将参考信号端的信号提供给第二信号输出端，以及在第一节点处于浮接状态时，保持第一节点与第二信号输出端之间的电压差稳定。在本实用新型实施例提供的上述移位寄存器单元中，通过上述五个模块的相互配合，使每个移位寄存器单元可以输出具有一定相位差的两个扫描信号，以对应显示面板中的两行栅线，而现有的移位寄存器仅能输出一个扫描信号，因此与现有的移位寄存器相比，可以使栅极驱动电路中移位寄存器的数量减半，从而降低栅极驱动电路的占用空间，进而实现超窄边框设计。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括：输入模块、第一复位模块、节点控制模块、第一输出模块以及第二输出模块；其中，
所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下将所述输入信号端的信号提供给所述第一节点；
所述第一复位模块的第一端与复位信号端相连，第二端与所述第一节点相连，第三端与参考信号端相连；所述第一复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第一节点；
所述节点控制模块的第一端与所述第一节点相连，第二端与第二节点相连；所述节点控制模块用于控制所述第一节点的电位与所述第二节点的电位相反；
所述第一输出模块的第一端与第一时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与第一信号输出端相连；所述第一输出模块用于在所述第一节点的控制下将所述第一时钟信号端的第一时钟信号提供给所述第一信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述第一信号输出端；
所述第二输出模块的第一端与第二时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连，第五端与第二信号输出端相连；所述第二输出模块用于在所述第一节点的控制下将所述第二时钟信号端的第二时钟信号提供给所述第二信号输出端，在所述第二节点的控制下将所述参考信号端的信号提供给所述第二信号输出端，以及在所述第一节点处于浮接状态时，保持所述第一节点与所述第二信号输出端之间的电压差稳定；其中所述第一时钟信号与所述第二时钟信号的相位差为90°。
2.如权利要求1所述的移位寄存器单元，其特征在于，所述节点控制模块包括：第一节点控制模块和第二节点控制模块；其中，
所述第一节点控制模块的第一端与所述参考信号端相连，第二端与所述第一节点相连，第三端与所述第二节点相连；所述第一节点控制模块用于在所述第二节点的控制下将所述参考信号端的信号提供给所述第一节点；
所述第二节点控制模块的第一端与第三时钟信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述第二节点控制模块用于仅在所述第三时钟信号端的控制下将所述第三时钟信号端的第三时钟信号提供给所述第二节点，在所述第三时钟信号端和所述第一节点的同时控制下使所述第三时钟信号端与所述第二节点之间断路，以及在所述第一节点的控制下将所述参考信号端的信号提供给所述第二节点。
3.如权利要求1或2所述的移位寄存器单元，其特征在于，所述输入模块具体包括：第一开关晶体管；其中，
所述第一开关晶体管的源极和栅极均与所述输入信号端相连，漏极与所述第一节点相连。
4.如权利要求1或2所述的移位寄存器单元，其特征在于，所述第一复位模块具体包括：第二开关晶体管；其中，
所述第二开关晶体管的源极与所述参考信号端相连，栅极与所述复位信号端相连，漏极与所述第一节点相连。
5.如权利要求1或2所述的移位寄存器单元，其特征在于，所述第一输出模块具体包括：第三开关晶体管和第四开关晶体管；其中，
所述第三开关晶体管的源极与所述第一时钟信号端相连，栅极与所述第一节点相连，漏极与所述第一信号输出端相连；
所述第四开关晶体管的源极与所述参考信号端相连，栅极与所述第二节点相连，漏极与所述第一信号输出端相连。
6.如权利要求1或2所述的移位寄存器单元，其特征在于，所述第二输出模块具体包括：第五开关晶体管、第六开关晶体管和电容；其中，
所述第五开关晶体管的源极与所述第二时钟信号端相连，栅极与所述第一节点相连，漏极与所述第二信号输出端相连；
所述第六开关晶体管的源极与所述参考信号端相连，栅极与所述第二节点相连，漏极与所述第二信号输出端相连；
所述电容连接于所述第一节点与所述第二信号输出端之间。
7.如权利要求2所述的移位寄存器单元，其特征在于，所述第一节点控制模块具体包括：第七开关晶体管；其中，
所述第七开关晶体管的源极与所述参考信号端相连，栅极与所述第二节点相连，漏极与所述第一节点相连。
8.如权利要求2所述的移位寄存器单元，其特征在于，所述第二节点控制模块具体包括：第八开关晶体管、第九开关晶体管、第十开关晶体管和第十一开关晶体管；其中，
所述第八开关晶体管的源极和栅极均与所述第三时钟信号端相连，漏极分别与所述第九开关晶体管的栅极以及所述第十开关晶体管的漏极相连；
所述第九开关晶体管的源极与所述第三时钟信号端相连，漏极与所述第二节点相连；
所述第十开关晶体管的栅极与所述第一节点相连，源极与所述参考信号端相连；
所述第十一开关晶体管的源极与所述参考信号端相连，栅极与所述第一节点相连，漏极与所述第二节点相连。
9.如权利要求1或2所述的移位寄存器单元，其特征在于，还包括：第二复位模块；其中，
所述第二复位模块的第一端与所述参考信号端相连，第二端与所述复位信号端相连，第三端与所述第二信号输出端相连；所述第二复位模块用于在所述复位信号端的控制下将所述参考信号端的信号提供给所述第二信号输出端。
10.如权利要求9所述的移位寄存器单元，其特征在于，所述第二复位模块具体包括：第十二开关晶体管；其中，
所述第十二开关晶体管的源极与所述参考信号端相连，栅极与所述复位信号端相连，漏极与所述第二信号输出端相连。
11.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-10任一项所述的移位寄存器单元；其中，
第一级移位寄存器单元的输入信号端与帧触发信号端相连；
除第一级移位寄存器单元之外，其余各级移位寄存器单元的输入信号端分别与上一级移位寄存器单元的第二信号输出端相连；
除最后一级移位寄存器单元之外，其余各级移位寄存器单元的复位信号端分别与下一级移位寄存器单元的第二信号输出端相连。
12.一种显示面板，包括2N条栅线，其中N为正整数；其特征在于，还包括如权利要求11所述的栅极驱动电路；
所述栅极驱动电路中的第n级移位寄存器单元的第一信号输出端与第2n-1条栅线连接，第二信号输出端与第2n条栅线连接；其中n取1至N的整数。
CN201620010179.3U 2016-01-05 2016-01-05 一种移位寄存器单元、栅极驱动电路及显示面板 Active CN205282054U (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201620010179.3U CN205282054U (zh) 2016-01-05 2016-01-05 一种移位寄存器单元、栅极驱动电路及显示面板
US15/325,137 US10311795B2 (en) 2016-01-05 2016-08-09 Shift register unit, gate driver circuit and display device
PCT/CN2016/094121 WO2017118014A1 (zh) 2016-01-05 2016-08-09 一种移位寄存器单元、栅极驱动电路及显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201620010179.3U CN205282054U (zh) 2016-01-05 2016-01-05 一种移位寄存器单元、栅极驱动电路及显示面板

Publications (1)

Publication Number Publication Date
CN205282054U true CN205282054U (zh) 2016-06-01

Family

ID=56066606

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201620010179.3U Active CN205282054U (zh) 2016-01-05 2016-01-05 一种移位寄存器单元、栅极驱动电路及显示面板

Country Status (3)

Country Link
US (1) US10311795B2 (zh)
CN (1) CN205282054U (zh)
WO (1) WO2017118014A1 (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106782337A (zh) * 2017-02-14 2017-05-31 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及有机电致发光显示面板
WO2017118014A1 (zh) * 2016-01-05 2017-07-13 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN107123391A (zh) * 2017-07-07 2017-09-01 京东方科技集团股份有限公司 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
WO2018040768A1 (zh) * 2016-09-05 2018-03-08 京东方科技集团股份有限公司 移位寄存器单元、栅极扫描电路
CN108154835A (zh) * 2018-01-02 2018-06-12 京东方科技集团股份有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN108231034A (zh) * 2018-03-30 2018-06-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置
WO2018119963A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 Goa电路
CN109308864A (zh) * 2017-07-28 2019-02-05 乐金显示有限公司 栅极驱动电路及包括其的显示装置
CN109545156A (zh) * 2017-09-21 2019-03-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109935212A (zh) * 2019-02-28 2019-06-25 合肥京东方卓印科技有限公司 显示面板、显示装置及驱动方法
CN110322854A (zh) * 2019-07-05 2019-10-11 信利半导体有限公司 一种goa驱动电路、阵列基板、和显示装置
CN110909661A (zh) * 2019-11-19 2020-03-24 厦门天马微电子有限公司 指纹识别显示面板及指纹识别显示装置
CN111754925A (zh) * 2020-07-13 2020-10-09 武汉华星光电技术有限公司 Goa电路以及显示面板
CN113112949A (zh) * 2021-04-27 2021-07-13 上海天马有机发光显示技术有限公司 一种栅极驱动电路、显示面板、显示装置及驱动方法
WO2022087817A1 (zh) * 2020-10-27 2022-05-05 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动电路、栅极驱动方法和显示装置
US11410609B2 (en) 2020-06-30 2022-08-09 Wuhan Tianma Microelectronics Co., Ltd. Output control device, output control circuit and display panel

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107316600A (zh) * 2017-07-21 2017-11-03 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN108806611B (zh) * 2018-06-28 2021-03-19 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN110738953B (zh) * 2018-07-20 2022-12-06 深超光电（深圳）有限公司 栅极驱动器及具有栅极驱动器的显示装置
WO2020177008A1 (zh) * 2019-03-01 2020-09-10 京东方科技集团股份有限公司 移位寄存器及其驱动方法、以及栅极驱动电路
CN110322826B (zh) * 2019-07-11 2021-12-31 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置
CN111243650B (zh) * 2020-02-05 2022-01-11 京东方科技集团股份有限公司 一种移位寄存器及其驱动方法、栅极驱动电路
CN111681700B (zh) * 2020-06-24 2022-08-19 厦门天马微电子有限公司 一种移位寄存器、栅极驱动电路、显示面板以及驱动方法
KR20220006157A (ko) * 2020-07-07 2022-01-17 삼성디스플레이 주식회사 주사 구동부 및 이를 포함하는 표시 장치
KR20220044059A (ko) * 2020-09-29 2022-04-06 삼성디스플레이 주식회사 주사 구동부

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4899327B2 (ja) 2005-03-15 2012-03-21 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに駆動制御装置
TWI360094B (en) * 2007-04-25 2012-03-11 Wintek Corp Shift register and liquid crystal display
JP5472781B2 (ja) 2008-10-08 2014-04-16 Ｎｌｔテクノロジー株式会社 シフトレジスタ及び表示装置並びにシフトレジスタの駆動方法
US8803784B2 (en) * 2009-07-15 2014-08-12 Sharp Kabushiki Kaisha Scanning signal line drive circuit and display device having the same
KR101826832B1 (ko) * 2009-11-13 2018-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
TWI414152B (zh) * 2010-12-08 2013-11-01 Au Optronics Corp 移位暫存器電路
JP6110177B2 (ja) 2013-03-27 2017-04-05 京セラ株式会社 シフトレジスタ回路および画像表示装置
CN205282054U (zh) 2016-01-05 2016-06-01 北京京东方显示技术有限公司 一种移位寄存器单元、栅极驱动电路及显示面板

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017118014A1 (zh) * 2016-01-05 2017-07-13 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
US10311795B2 (en) 2016-01-05 2019-06-04 Boe Technology Group Co., Ltd. Shift register unit, gate driver circuit and display device
WO2018040768A1 (zh) * 2016-09-05 2018-03-08 京东方科技集团股份有限公司 移位寄存器单元、栅极扫描电路
WO2018119963A1 (zh) * 2016-12-27 2018-07-05 武汉华星光电技术有限公司 Goa电路
CN106782337B (zh) * 2017-02-14 2019-01-25 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及有机电致发光显示面板
CN106782337A (zh) * 2017-02-14 2017-05-31 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路及有机电致发光显示面板
US11763719B2 (en) 2017-07-07 2023-09-19 Beijing Boe Display Technology Co., Ltd. Gate driving unit circuit and method of driving the same, gate driving circuit and display apparatus
US11568775B2 (en) 2017-07-07 2023-01-31 Beijing Boe Display Technology Co., Ltd. Gate driving unit circuit and method of driving the same, gate driving circuit and display apparatus
CN107123391A (zh) * 2017-07-07 2017-09-01 京东方科技集团股份有限公司 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
CN109308864A (zh) * 2017-07-28 2019-02-05 乐金显示有限公司 栅极驱动电路及包括其的显示装置
CN109545156B (zh) * 2017-09-21 2020-06-30 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
CN109545156A (zh) * 2017-09-21 2019-03-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置以及驱动方法
EP3686894A4 (en) * 2017-09-21 2021-05-12 BOE Technology Group Co., Ltd. OFFSET REGISTER UNIT, GRID ATTACK DEVICE, DISPLAY DEVICE AND ATTACK PROCESS
US10789868B2 (en) 2018-01-02 2020-09-29 Boe Technology Group Co., Ltd. Shift register circuit and method for driving the same, gate driving circuit and method for driving the same, and display apparatus
CN108154835B (zh) * 2018-01-02 2020-12-25 京东方科技集团股份有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN108154835A (zh) * 2018-01-02 2018-06-12 京东方科技集团股份有限公司 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN108231034B (zh) * 2018-03-30 2020-06-30 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置
CN108231034A (zh) * 2018-03-30 2018-06-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示面板及显示装置
US11568820B2 (en) 2019-02-28 2023-01-31 Hefei Boe Joint Technology Co., Ltd. Display panel, display device, and drive method
CN109935212A (zh) * 2019-02-28 2019-06-25 合肥京东方卓印科技有限公司 显示面板、显示装置及驱动方法
CN110322854B (zh) * 2019-07-05 2021-07-06 信利半导体有限公司 一种goa驱动电路、阵列基板、和显示装置
CN110322854A (zh) * 2019-07-05 2019-10-11 信利半导体有限公司 一种goa驱动电路、阵列基板、和显示装置
CN110909661A (zh) * 2019-11-19 2020-03-24 厦门天马微电子有限公司 指纹识别显示面板及指纹识别显示装置
CN110909661B (zh) * 2019-11-19 2023-01-13 厦门天马微电子有限公司 指纹识别显示面板及指纹识别显示装置
US11640796B2 (en) 2020-06-30 2023-05-02 Wuhan Tianma Microelectronics Co., Ltd. Output control device, output control circuit, display panel, and display device
US11410609B2 (en) 2020-06-30 2022-08-09 Wuhan Tianma Microelectronics Co., Ltd. Output control device, output control circuit and display panel
WO2022011836A1 (zh) * 2020-07-13 2022-01-20 武汉华星光电技术有限公司 Goa电路以及显示面板
CN111754925A (zh) * 2020-07-13 2020-10-09 武汉华星光电技术有限公司 Goa电路以及显示面板
US11626050B2 (en) 2020-07-13 2023-04-11 Wuhan China Star Optoelectronics Technology Co., Ltd. GOA circuit and display panel
US11574597B2 (en) 2020-10-27 2023-02-07 Boe Technology Group Co., Ltd. Gate driving unit having node isolation
WO2022087817A1 (zh) * 2020-10-27 2022-05-05 京东方科技集团股份有限公司 栅极驱动单元、栅极驱动电路、栅极驱动方法和显示装置
CN113112949B (zh) * 2021-04-27 2023-06-30 武汉天马微电子有限公司 一种栅极驱动电路、显示面板、显示装置及驱动方法
CN113112949A (zh) * 2021-04-27 2021-07-13 上海天马有机发光显示技术有限公司 一种栅极驱动电路、显示面板、显示装置及驱动方法

Also Published As

Publication number Publication date
WO2017118014A1 (zh) 2017-07-13
US20180182300A1 (en) 2018-06-28
US10311795B2 (en) 2019-06-04

Similar Documents

Publication Publication Date Title
CN205282054U (zh) 一种移位寄存器单元、栅极驱动电路及显示面板
CN105469738A (zh) 一种移位寄存器、栅极驱动电路及显示装置
CN105632562B (zh) 一种移位寄存器、栅极驱动电路、显示面板及显示装置
CN106448536B (zh) 移位寄存器、栅极驱动电路、显示面板及驱动方法
CN107424554B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN105632563B (zh) 一种移位寄存器、栅极驱动电路及显示装置
CN205984242U (zh) 移位寄存器单元、栅极驱动电路及显示装置
US11282470B2 (en) Shift register element, method for driving the same, gate driver circuit, and display device
CN106098101B (zh) 一种移位寄存器、栅极驱动电路及显示装置
CN106910452B (zh) 移位寄存器单元、其驱动方法、栅极驱动电路及显示装置
CN104732950B (zh) 移位寄存器单元及驱动方法、栅极驱动电路和显示装置
CN105551422B (zh) 一种移位寄存器、栅极驱动电路及显示面板
CN104835476A (zh) 移位寄存器单元、栅极驱动电路及其驱动方法、阵列基板
CN103208251A (zh) 一种移位寄存器单元、栅极驱动电路及显示装置
CN105632444A (zh) 一种移位寄存器、栅极驱动电路及显示面板
CN105845184A (zh) 移位寄存器单元及其驱动方法和驱动装置、栅极驱动电路
CN103247275A (zh) 一种移位寄存器单元、栅极驱动电路及阵列基板
CN108877632A (zh) 一种栅极驱动电路、阵列基板、显示面板及显示装置
CN106683607B (zh) 一种移位寄存器、栅极驱动电路及显示面板
CN108231034A (zh) 移位寄存器单元、栅极驱动电路、显示面板及显示装置
CN107633799A (zh) 一种移位寄存器、栅极驱动电路及显示装置
CN104835466A (zh) 扫描驱动电路、阵列基板、显示装置及驱动方法
CN107610736A (zh) 一种移位寄存器、栅极驱动电路及显示装置
CN105741741A (zh) 栅极驱动电路及其驱动方法、显示基板和显示装置
CN108461062A (zh) 一种移位寄存器、阵列基板及其驱动方法、显示装置

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant