JP6221618B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来、電源回路のスイッチングにトランジスタ等の半導体装置が用いられている。電源回路に使用される半導体装置には、高い耐電圧特性と共に、低いオン抵抗を有することが望まれる。
また、半導体装置が組み込まれる電子装置の小型化及び高性能化に伴って、半導体装置の寸法が縮小されている。
半導体装置の寸法の縮小に伴って素子面積が縮小されており、小さな面積で大きな電流をロスなく流すためにオン抵抗をより低減することが望まれている。
従って、小型化されて、集積度が高められた状態で、高い耐電圧特性と共に、低いオン抵抗を有する半導体装置が求められている。
特開２００９−２５２９７２号公報 特開２０１１−１９９１５３号公報 特開平７−１８３３９３号公報
一般に、トランジスタ等の半導体装置が、高い耐電圧特性を有することと、低いオン抵抗を有することとには、トレードオフの関係がある。
そこで、本明細書では、高い耐電圧特性及び低いオン抵抗を有する半導体装置を提案することを課題とする。
本明細書に開示する半導体装置の一形態によれば、基板と、上記基板上に配置されたゲート絶縁膜と、上記ゲート絶縁膜上に配置されたゲート電極と、第１導電性を有し、上記ゲート電極の下方の上記基板の部分に形成されたチャネル領域と、第２導電性を有し、上記チャネル領域の両側の上記基板の部分に形成されたソース領域及びドレイン領域と、上記ソース領域の下方に配置され、第１導電性を有し、上記ゲート電極の下方に上記ドレイン領域側の第１端部を有し、上記第１端部から上記ソース領域側に延びる第１ウエルと、上記ドレイン領域の下方に配置され、第１導電性を有し、上記第１ウエルと電気的に接続し、上記第１端部と同じ位置か又は上記第１ウエルと重なるように上記第１端部よりも上記ソース領域側の位置に第２端部を有し、上記第２端部から上記ドレイン領域側に延びる第２ウエルと、上記ドレイン領域と上記第２ウエルとの間に配置され、第１導電性を有し、上記第２ウエルよりも第１導電性の不純物濃度が低い第３ウエルと、第２導電性を有し、上記第１ウエル及び上記第２ウエルの下方及び側部を囲む第４ウエルと、を備え、上記第２ウエルの上側の位置は、上記第１ウエルの上側の位置よりも下方に位置し、且つ上記第１ウエルの下側の位置よりも上方に位置し、上記第２ウエルの下側の位置は、上記第１ウエルの下側の位置よりも下方に位置する。
また、本明細書に開示する半導体装置の製造方法の一形態によれば、基板と、上記基板上に配置されたゲート絶縁膜と、上記ゲート絶縁膜上に配置されたゲート電極と、第１導電性を有し、上記ゲート電極の下方の上記基板の部分に形成されたチャネル領域と、第２導電性を有し、上記チャネル領域の両側の上記基板の部分に形成されたソース領域及びドレイン領域と、上記ソース領域の下方に配置され、第１導電性を有し、上記ゲート電極の下方に上記ドレイン領域側の第１端部を有し、上記第１端部から上記ソース領域側に延びる第１ウエルと、上記ドレイン領域の下方に配置され、第１導電性を有し、上記第１ウエルと電気的に接続し、上記第１端部と同じ位置か又は上記第１ウエルと重なるように上記第１端部よりも上記ソース領域側の位置に第２端部を有し、上記第２端部から上記ドレイン領域側に延びる第２ウエルと、上記ドレイン領域と上記第２ウエルとの間に配置され、第１導電性を有し、上記第２ウエルよりも第１導電性の不純物濃度が低い第３ウエルと、第２導電性を有し、上記第１ウエル及び上記第２ウエルの下方及び側部を囲む第４ウエルと、を備え、上記第２ウエルの上側の位置は、上記第１ウエルの上側の位置よりも下方に位置し、且つ上記第１ウエルの下側の位置よりも上方に位置し、上記第２ウエルの下側の位置は、上記第１ウエルの下側の位置よりも下方に位置する半導体装置の製造方法であって、上記ゲート電極が形成される上記基板の部分の下方に上記ドレイン領域側の第１端部を有し、上記第１端部から上記ソース領域側に延びるように、第１導電性の不純物を上記基板に注入して上記第１ウエルを形成し、且つ、上記ドレイン領域が形成される上記基板の部分の下方に、上記第１端部と同じ位置か又は上記第１端部よりも上記ソース領域側の位置に第２端部を有し、上記第２端部から上記ドレイン領域側に延びるように、第１導電性の不純物を上記基板に注入して上記第２ウエルを形成し、この時、上記第２ウエルの上側の位置は、上記第１ウエルの上側の位置よりも下方に位置し且つ上記第１ウエルの下側の位置よりも上方に位置し、且つ、上記第２ウエルの下側の位置は、上記第１ウエルの下側の位置よりも下方に位置するように、それぞれの不純物を上記基板に注入する。
上述した本明細書に開示する半導体装置の一形態によれば、高い耐電圧特性及び低いオン抵抗を有する。
また、本明細書に開示する半導体装置の製造方法の一形態によれば、高い耐電圧特性及び低いオン抵抗を有する半導体装置が得られる。
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られる。
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。
本明細書に開示する半導体装置の一実施形態を示す図である。 不純物濃度の分布を示す図である。 オン抵抗と第１ウエルのドレイン領域側の端部の位置との関係を示す図である。 しきい値電圧と第１ウエルのドレイン領域側の端部の位置との関係を示す図である。 第４ウエルの引出抵抗と第２ウエルのソース領域側の端部の位置との関係を示す図である。 他の第１半導体装置を示す図である。 他の第２半導体装置を示す図である。 他の第３半導体装置を示す図である。 オン抵抗と降伏電圧との関係を示す図である。 本明細書に開示する半導体装置の変型例を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その２）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その３）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その４）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その５）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その６）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その７）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その８）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その９）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１０）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１１）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１２）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１３）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１４）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１５）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態の工程（その１１）を示す図である。
以下、本明細書で開示する半導体装置の好ましい一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
図１は、本明細書に開示する半導体装置の一実施形態を示す図である。
本実施形態の半導体装置１０は、ｎ型ＭＯＳトランジスタである。
半導体装置１０は、ｐ型の導電性を有する半導体の基板１１と、基板１１上に配置されたゲート絶縁膜１２と、ゲート絶縁膜１２上に配置されたゲート電極１３を備える。
ゲート電極１３の下方の基板１１の部分には、ｐ型の導電性を有するチャネル領域１４が形成される。
チャネル領域１４の両側の基板１１の部分には、ｎ型の導電性を有するソース領域Ｓ及びドレイン領域Ｄが形成される。
ソース領域Ｓは、ｎ型の不純物濃度が低い低濃度ソース領域Ｓ１と、低濃度ソース領域Ｓ１よりもｎ型の不純物濃度が高い高濃度ソース領域Ｓ２を有する。
ドレイン領域Ｄは、ｎ型の不純物濃度が低い低濃度ドレイン領域Ｄ１と、低濃度ドレイン領域Ｄ１よりもｎ型の不純物濃度が高い高濃度ドレイン領域Ｄ２を有する。
ソース領域Ｓにおけるチャネル領域１４とは反対側の端部は、素子分離層Ｖ２によって絶縁される。同様に、ドレイン領域Ｄにおけるチャネル領域１４とは反対側の端部は、素子分離層Ｖ３によって絶縁される。
チャネル領域１４は、低濃度ソース領域Ｓ１と低濃度ドレイン領域Ｄ１との間に配置される。
チャネル領域１４は、低濃度ソース領域Ｓ１から低濃度ドレイン領域Ｄ１に向かって、途中の部分まで延びるしきい値調整領域１４ａを有する。しきい値調整領域１４ａは、半導体装置１０のしきい値電圧を調整するために設けられている。しきい値調整領域１４ａは、基板１１に対して、ｐ型の不純物が注入されて形成される。
ゲート絶縁膜１２及びゲート電極１３の積層体の周りには側壁１５が形成される。
また、半導体装置１０は、ソース領域Ｓの下方に配置される第１ウエルＷ１を備える。第１ウエルＷ１は、ｐ型の導電性を有し、ゲート電極１３の下方にドレイン領域側の端部Ｐを有し、端部Ｐからソース領域側に延びる。図１に示す例では、第１ウエルＷ１は、素子分離層Ｖ１の下方まで延びている。
更に、半導体装置１０は、ドレイン領域Ｄの下方に配置される第２ウエルＷ２を備える。第２ウエルＷ２は、ｐ型の導電性を有し、第１ウエルＷ１と電気的に接続し、端部Ｐと同じ位置か又は第１ウエルＷ１と重なるように端部Ｐよりもソース領域側の位置に端部Ｑを有し、端部Ｑからドレイン領域側に延びる。図１に示す例では、第２ウエルＷ２は、素子分離層Ｖ３の下方まで延びている。
ドレイン領域Ｄと、第２ウエルＷ２との間には、ｐ型の導電性を有し、第２ウエルＷ２よりもｐ型の不純物濃度が低い第３ウエルＷ３が配置される。第３ウエルＷ３は、チャネル領域１４の下方から、低濃度ソース領域Ｓ１と第１ウエルＷ１との間を通って、高濃度ソース領域Ｓ２まで延びている。
第１ウエルＷ１及び第２ウエルＷ２の下方及び側部は、ｎ型の導電性を有する第４ウエルＷ４によって囲まれている。第４ウエルは、第１ウエルＷ１及び第２ウエルＷ２の下方を囲む下方第４ウエルＷ４ａと、第１ウエルＷ１及び第２ウエルＷ２の側部を囲む側方第４ウエルＷ４ｂを有する。
上述した半導体装置１０を形成する構成要素の中には、基板１１に不純物が注入されて形成されたものも含まれるが、本明細書では、基板１１に不純物が注入されて形成された構成要素を、基板１１とは別の構成要素として、半導体装置１０の説明を行う。
下方第４ウエルＷ４ａの下には、基板１１が配置される。側方第４ウエルＷ４ｂの上には、素子分離層Ｖ１、Ｖ３が配置される。
第１ウエルＷ１及び第２ウエルＷ２は、第４ウエルＷ４によって、基板１１と電気的に絶縁される。同様に、第３ウエルＷ３は、第４ウエルＷ４によって、基板１１と電気的に絶縁される。
また、ドレイン領域Ｄ及びソース領域Ｓは、第１ウエルＷ１及び第２ウエルＷ２及び第３ウエルＷ３によって、第４ウエルＷ４と電気的に絶縁されるので、降伏電圧を向上することができる。
仮に、ドレイン領域Ｄと、第４ウエルＷ４とが電気的に絶縁されていない場合には、半導体装置１０のスイッチング動作時に、ドレイン領域に印加される電圧が負バイアスに変動すると、ドレイン領域Ｄと接続する第４ウエルＷ４も負バイアスに変動する。そして、負バイアスに印加されたｎ型の導電性を有する第４ウエルＷ４と、接地されているｐ型の導電性を有する基板１１との間に順方向電圧が印加されてリーク電流が流れるおそれがある。
一方、半導体装置１０では、ドレイン領域Ｄと第４ウエルＷ４とは、電気的に絶縁されるので、このようなリーク電流を防止できる。
第１ウエルＷ１及び第２ウエルＷ２には、コンタクトＣ２を用いて、電位が制御される。また、第４ウエルＷ４には、コンタクトＣ１を用いて、電位が制御される。コンタクトＣ１とコンタクトＣ２とは、素子分離層Ｖ１によって電気的に絶縁される。
次に、上述した第１ウエルＷ１及び第２ウエルＷ２について、以下に更に詳述する。
第１ウエルＷ１と第２ウエルＷ２とは、重なっていても良い。また、図１に示すように、第１ウエルＷ１のドレイン側の端部Ｐと、第２ウエルＷ２のソース側の端部Ｑとを接するようにして、第１ウエルＷ１と第２ウエルＷ２とが電気的に接続しているが重なっていないようにしても良い。
第１ウエルＷ１と第２ウエルＷ２のｐ型の不純物濃度は、同じであっても良いし、異なっていても良い。
第２ウエルＷ２の上側（ドレイン領域側）の位置は、第１ウエルＷ１の上側（ソース領域側）の位置よりも下方に位置し、且つ第１ウエルＷ１の下側（第４ウエル側）の位置よりも上方に位置する。低濃度ドレイン領域Ｄ１と第２ウエルＷ２との間の第３ウエルＷ３の厚さは、低濃度ソース領域Ｓ１と第１ウエルＷ１との間の第３ウエルＷ３の厚さよりも厚い。
また、第２ウエルＷ２の下側の位置は、第１ウエルＷ１の下側の位置よりも下方に位置する。従って、第１ウエルＷ１の下方に位置する第４ウエルＷ４の厚さは、第２ウエルＷ２の下方に位置する第４ウエルＷ４の厚さよりも厚い。
図１に示す例では、第１ウエルＷ１と第２ウエルＷ２は、同じ厚さを有しているので、第２ウエルＷ２の上側の位置と第１ウエルＷ１の上側の位置とがずれている厚さだけ、第２ウエルＷ２の下側の位置は、第１ウエルＷ１の下側の位置よりも下方にずれている。
第１ウエルＷ１のドレイン領域側の端部Ｐは、ゲート電極１３のドレイン領域側の端部の位置Ｌ２よりもソース領域側に位置する。これは、ゲート電極１３よりドレイン側の低濃度ドレイン領域Ｄ１の寄生抵抗を低減し、オン抵抗を低減するためである。
第１ウエルＷ１の形成時には、ウエル近接効果により、ｐ型の不純物が低濃度ドレイン領域Ｄ１の方向にも拡散する場合がある。これは、第１ウエルＷ１を形成する時に、マスクされている端部Ｐ近傍に注入されたｐ型の不純物が周囲に拡散して、その一部が低濃度ドレイン領域Ｄ１側まで広がるためである。
仮に、第１ウエルＷ１のドレイン領域側の端部Ｐが、ゲート電極１３のドレイン領域側の端部Ｌ２よりもドレイン領域側に位置していると、低濃度ドレイン領域Ｄ１では、拡散したｐ型の不純物によってｎ型の不純物の導電性が中和されて抵抗率が高くなる。そして、低濃度ドレイン領域Ｄ１の抵抗率が高くなると、オン抵抗が増加するおそれがある。
一方、半導体装置１０のように、第１ウエルＷ１の端部Ｐが、ゲート電極１３のドレイン領域側の端部Ｌ２よりもソース領域側に位置していれば、低濃度ドレイン領域Ｄ１の電気的特性を、ゲート電極１３を用いて制御できるため、オン抵抗の増大を抑制できる。
そこで、半導体装置１０では、第１ウエルＷ１の端部Ｐが、ゲート電極１３のドレイン領域側の端部の位置Ｌ２よりもソース領域側に位置するようになされている。
また、製造工程の工程能力内の変動を考慮すると、第１ウエルＷ１の端部Ｐを、チャネル領域１４の下方に位置させることが、上述した問題が生じることを抑制する観点から好ましい。
次に、半導体装置１０では、第１ウエルＷ１のドレイン領域側の端部Ｐの位置を、ゲート電極１３の下方に配置することにより、ウエル近接効果によるオン抵抗の増加を抑制することを以下に説明する。
図２は、半導体装置１０の不純物濃度の分布を示す図である。
図２に示す不純物濃度は、図２の半導体装置のＸ−Ｘ線に沿ったｐ型の不純物濃度を計算により求めたものである。
図２の計算では、基板１１としてシリコン基板を用いて、第１ウエルＷ１は、ボロンを、入射エネルギー１００〜２５０ｋｅＶで、２〜５Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入して形成されたものとした。第２ウエルＷ２は、ボロンを、入射エネルギー３００〜５００ｋｅＶで、２〜５Ｅ１２（１／ｃｍ２）の濃度で基板１１に注入して形成されたものとした。また、第４ウエルＷ４は、リンが、入射エネルギー１〜３ＭｅＶで、２〜５Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入して形成されたものとした。アニール条件は、１０００℃で１０〜１００秒とした。
上述したように、第１ウエルＷ１を形成する時に、端部Ｐ近傍に注入されたｐ型の不純物は周囲に拡散する。Ｘ−Ｘ線は、半導体装置１０の深さ方向において、第１ウエルＷ１の上に位置する第３ウエルＷ３内を横方向（ソース領域・ドレイン領域方向）に走査する線である。
不純物濃度は、端部Ｐ近傍においてピークを示しており、両側よりも高い不純物濃度を有する。
また、不純物濃度は、端部Ｐのピークよりもソース領域側の部分では、第１ウエルＷ１の影響を受けるので、端部Ｐのピークよりもドレイン領域側の部分よりも高い値を示す。
しかし、不純物濃度がピークを示す位置は、ゲート電極１３の下方に位置しているので、チャネル領域１４の電気的特性をゲート電極１３による電圧の印加により制御して、オン抵抗が高くなることを抑制することが可能である。
図３は、オン抵抗と第１ウエルのドレイン領域側の端部の位置との関係を示す図である。
図３は、オン抵抗Ｒｏｎと、第１ウエルＷ１のソース領域側の端部Ｐの位置とゲート電極１３のソース領域側の位置Ｌ１との間の距離Ｌｗとの関係を、実験により求めた結果を示す。
図３の実験では、ゲート長を０．７μｍとし、ドレインーソース間電圧を０．１Ｖとし、ゲートーソース間電圧を５．５Ｖとした。その他の条件は、図２に示す計算と同様にした。
図３中のプロットＤ１は、後述する図７に示すように、第１ウエルＷ１がソース領域Ｓからドレイン領域Ｄに亘って配置された場合のオン抵抗を示す。
図３に示すように、端部Ｐの位置を、位置Ｌ１（０μｍ）から位置Ｌ２（０．７μｍ）へ移動させて、距離Ｌｗが増加すると共に、オン抵抗Ｒｏｎが増加している。これは、第１ウエルＷ１の端部Ｐの位置が、ドレイン領域側に移動すると共に、ウエル近接効果によって、低濃度ドレイン領域Ｄ１の抵抗率が増加することが要因と考えられる。
一方、プロットＤ１は、ウエル近接効果の影響を受けないので、比較的低いオン抵抗Ｒｏｎの値を示している。
オン抵抗Ｒｏｎを低減する観点からは、端部Ｐの位置は、ソース領域側にある程良いことが分かる。一方、端部Ｐの位置を、ソース領域側に移動すると、半導体装置１０のオン状態において、チャネル領域に流れるパンチスルー電流が増加する。従って、端部Ｐの位置は、他の設計要素との兼ね合いにより設定され得る。
図４は、しきい値電圧と第１ウエルのドレイン領域側の端部の位置との関係を示す図である。
図４は、しきい値電圧と、第１ウエルＷ１のソース領域側の端部Ｐの位置とゲート電極１３のソース領域側の位置Ｌ１との間の距離Ｌｗとの関係を、実験により求めた結果を示す。図４は、図３と同じ実験により測定された。
図４中のプロットＤ２は、後述する図７に示すように、第１ウエルＷ１がソース領域Ｓからドレイン領域Ｄに亘って配置された場合のしきい値電圧を示す。
図４に示すように、端部Ｐの位置を、位置Ｌ１（０μｍ）から位置Ｌ２（０．７μｍ）へ移動していくと、しきい値電圧は、増加してピークを示した後減少する。
しきい値電圧の値は、例えば、不純物濃度を用いて調整され得る。
次に、図５を参照して、半導体装置１０では、第４ウエルの引出抵抗を低減していることについて、以下に説明する。
第２ウエルＷ２のソース領域側の端部Ｑは、ゲート電極１３のソース領域側の端部の位置Ｌ１よりもドレイン領域側の位置に配置されることが、第４ウエルの引出抵抗を低減する観点から好ましい。これは、第２ウエルＷ２と第１ウエルＷ１との重なる領域を減らすためである。
図５は、第４ウエルの引出抵抗と第２ウエルのソース側の端部の位置との関係を示す図である。
図５では、第１ウエルＷ１のドレイン領域側の端部Ｐの位置を、ゲート電極１３のドレイン領域側の端部の位置Ｌ２（図１参照）に固定した状態で、第２ウエルＷ２のソース領域側の端部の位置Ｑを、位置Ｌ３から位置Ｌ２（図１参照）まで変化させた時の第４ウエルの引出抵抗を計算した結果を示す。ここで、位置Ｌ３は、第１ウエルＷ１のソース領域側の端部の位置である。第４ウエルの引出抵抗は、コンタクトＣ２と第２ウエルＷ２の下方の第４ウエルＷ４の部分との間の抵抗率を意味する。
図５の計算条件は、上述した図２同じである。
図５に示すように、第２ウエルＷ２と、第１ウエルＷ１との重なりが少ない程、第４ウエルＷ４の引出抵抗が減少する。具体的には、第２ウエルＷ２の端部Ｑの位置が、位置Ｌ３から位置Ｌ２に変化することにより、引出抵抗は約３０％低減する。これは、第１ウエルＷ１の下方に位置する第４ウエルＷ４の厚さの厚い領域が増加することによる。第２ウエルＷ２の端部Ｑの位置が位置Ｌ２にいる状態は、第１ウエルＷ１のドレイン側の端部Ｐと、第２ウエルＷ２のソース側の端部Ｑとが接しており、第２ウエルＷ２と第１ウエルＷ１とが重なっていない状態となる。
次に、他の３つの半導体装置を参照しながら、本実施形態の半導体装置１０の構造が、高い耐電圧特性及び低いオン抵抗を有する理由を以下に説明する。
図６は、他の第１半導体装置を示す図である。図７は、他の第２半導体装置を示す図である。図８は、他の第３半導体装置を示す図である。
図９は、他の３つの半導体装置及び本実施形態の半導体装置１０のオン抵抗と降伏電圧との関係を測定した結果を示す図である。プロットＡは、他の第１半導体装置１１０の測定結果であり、プロットＢは、他の第２半導体装置１２０の測定結果であり、プロットＣは、他の第３半導体装置１３０の測定結果であり、プロットＤは、本実施形態の半導体装置１０の測定結果である。
他の第１半導体装置１１０は、第２ウエルを備えていない点が、本実施形態の半導体装置１０とは異なっている。
他の第２半導体装置１２０は、第２ウエルを備えていない。また、他の第２半導体装置１２０は、第１ウエルＷ１が、第１ウエルＷ１がソース領域Ｓからドレイン領域Ｄに亘って配置されている。
他の第３半導体装置１３０は、第１ウエルＷ１のドレイン領域側の端部Ｐが、ゲート電極１３のドレイン側の端部の位置よりもドレイン領域側に位置する。また、第２ウエルＷ２のソース領域側の端部Ｑが、端部Ｐにおいて第１ウエルＷ１と接している。
まず、プロットＡに示すように、他の第１半導体装置１１０は、オン抵抗Ｒｏｎが高く、且つ、降伏電圧も低い。
そこで、第１ウエルＷ１がソース領域Ｓからドレイン領域Ｄに亘って配置するにして、図７に示す他の第２半導体装置１２０とした。
プロットＢに示すように、他の第２半導体装置１２０は、他の第１半導体装置１１０に対して、低いオン抵抗Ｒｏｎ及び高い降伏電圧を示した。
そこで、更に降伏電圧を増加するために、第２ウエルＷ２を配置して、ソース領域Ｄの下方に位置する第３ウエルＷ３の厚さを増加して、図８に示す他の第３半導体装置１３０とした。
しかし、プロットＣに示すように、他の第３半導体装置１３０は、他の第２半導体装置１２０に対して、降伏電圧は増加したものの、オン抵抗Ｒｏｎは、逆に増大してしまった。
そこで、降伏電圧を増加させる共に、オン抵抗Ｒｏｎを低減するために、図１に示す本実施形態の半導体装置１０の構造が考え出された。
半導体装置１０は、プロットＤに示すように、他の第３半導体装置１３０に対して、オン抵抗Ｒｏｎが低く、且つ、降伏電圧が高い。また、半導体装置１０は、他の第２半導体装置１２０に対しても、オン抵抗Ｒｏｎが低く、且つ、降伏電圧が高い。
上述した本実施形態の半導体装置１０によれば、高い耐電圧特性及び低いオン抵抗を有する。
半導体装置１０は、高い降伏電圧と共に低いオン抵抗が求められる電源回路等のスイッチング素子として好適に用いることができる。
例えば、半導体装置１０は、ロジック回路の電力制御用の半導体装置として用いることができる。詳しくは、後述するが、半導体装置１０は、ロジック回路の半導体装置を製造する時に、第１ウエル又は第２ウエルを同時に形成することができる。
また、上述した実施形態の半導体装置は、ｎ型ＭＯＳトランジスタであったが、半導体装置は、ｐ型ＭＯＳトランジスタであっても良い。
次に、上述した本実施形態の半導体装置の変型例を、図１０を参照して、以下に説明する。
図１０は、本明細書に開示する半導体装置の変型例を示す図である。
本変型例１０では、第４ウエルＷ４と、第１ウエルＷ１及び第２ウエルＷ２との間に、ｐ型の導電性を有し、第１ウエルＷ１及び第２ウエルＷ２よりもｐ型の不純物濃度が低い第５ウエルＷ５を備える。
本変型例１０では、第５ウエルＷ５は、第４ウエルＷ４と、第１ウエルＷ１及び第２ウエルＷ２の側部との間に配置される。
本変型例１０は、抵抗率の高い第５ウエルＷ５を用いて、第４ウエルＷ４と、第１ウエルＷ１及び第２ウエルＷ２との間の距離を増加させることにより、耐電圧特性を一層向上させることができる。
例えば、本変型例１０は、ｎ型の導電性を有する第４ウエルＷ４に対して、正の電源電圧を印加する場合にも、十分な耐電圧特性を示すことができる。
次に、上述した本明細書に開示する半導体装置の製造方法の好ましい一実施形態を、図面を参照しながら、以下に説明する。
本実施形態は、本明細書に開示する半導体装置を、ロジック回路用の他の半導体装置と同時に製造する例を示す。本明細書に開示する半導体装置は、ロジック回路に電力を供給する電源回路に用いられる。ロジック回路用の他の半導体装置は、インタフェース用の半導体装置及びロジック回路のコア用の半導体装置である。
まず、図１１に示すように、ｐ型の導電性を有するシリコンの基板１１が用意されて、基板１１の所定の位置に素子分離層Ｖ１〜Ｖ８が形成される。基板１１は、電源回路用の本明細書に開示する半導体装置が形成される領域Ｒ１と、ロジック回路のインタフェース用の半導体装置が形成される領域Ｒ２と、ロジック回路のコア用の半導体装置が形成される領域Ｒ３を有する。各半導体基板は、ｎ型のＭＯＳトランジスタである。
次に、図１２に示すように、開口部を有するマスクＭ１が基板１１上に形成され、ボロン等のｐ型の不純物が、開口部から基板１１に注入されて、第２ウエルＷ２が領域Ｒ１に形成され、第６ウエルＷ６が領域Ｒ２に形成される。不純物は、例えば、入射エネルギー３００〜５００ｋｅＶで、２〜５Ｅ１２（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ１が除去される。
次に、図１３に示すように、開口部を有するマスクＭ２が基板１１上に形成され、リン等のｎ型の不純物が、開口部から基板１１に注入されて、下方第４ウエルＷ４ａが領域Ｒ１に形成され、下方第７ウエルＷ７ａが領域Ｒ２に形成される。不純物は、例えば、入射エネルギー１〜３ＭｅＶで、２〜５Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ２が除去される。
次に、図１４に示すように、開口部を有するマスクＭ３が基板１１上に形成され、ボロン等のｐ型の不純物が、開口部から基板１１に注入されて、第１ウエルＷ１が領域Ｒ１に形成され、第９ウエルＷ９が領域Ｒ３に形成される。また、領域Ｒ２には、第１１ウエルＷ１１が形成される。不純物は、例えば、入射エネルギー１００〜２５０ｋｅＶで、２〜１３Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ３が除去される。
次に、図１５に示すように、開口部を有するマスクＭ４が基板１１上に形成され、リン等のｎ型の不純物が、開口部から基板１１に注入されて、側方第４ウエルＷ４ｂが領域Ｒ１に形成され、側方第７ウエルＷ７ｂが領域Ｒ２に形成される。また、領域Ｒ１では、側方第４ウエルＷ４ｂと第１ウエルＷ１及び第２ウエルＷ２との間の不純物が注入されない領域が第５ウエルＷ５として形成される。不純物は、例えば、入射エネルギー３００〜５００ｋｅＶで、２〜５Ｅ１２（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ４が除去される。
次に、図１６に示すように、開口部を有するマスクＭ５が基板１１上に形成され、リン等のｎ型の不純物が、開口部から基板１１に注入されて、領域Ｒ１に、低濃度ドレイン領域Ｄ１が形成される。不純物は、例えば、入射エネルギー１０〜５０ｋｅＶで、１〜５Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ５が除去される。
次に、図１７に示すように、開口部を有するマスクＭ６が基板１１上に形成され、ボロン等のｐ型の不純物が、開口部から基板１１に注入されて、領域Ｒ１に、しきい値調整領域１４ａが形成される。不純物は、例えば、入射エネルギー１０〜３０ｋｅＶで、２〜５Ｅ１２（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ６が除去される。
次に、図１８に示すように、開口部を有するマスクＭ７が基板１１上に形成され、ボロン等のｐ型の不純物が、開口部から基板１１に注入されて、領域Ｒ２に、しきい値調整領域２４ａが形成される。不純物は、例えば、入射エネルギー１０〜３０ｋｅＶで、２〜５Ｅ１２（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ７が除去される。
次に、図１９に示すように、開口部を有するマスクＭ８が基板１１上に形成され、ボロン等のｐ型の不純物が、開口部から基板１１に注入されて、領域Ｒ３に、しきい値調整領域３４ａが形成される。不純物は、例えば、入射エネルギー１０〜２０ｋｅＶで、１〜３Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ８が除去される。
次に、図２０に示すように、基板１１上に絶縁膜２０が形成された後、領域Ｒ３に開口部を有するマスクＭ９が基板１１上に形成される。絶縁膜２０の厚さは、例えば、１０〜１５ｎｍとすることができる。そして、開口部から露出している絶縁膜２０が除去される。そして、マスクＭ９が除去される。
次に、図２１に示すように、基板１１上に、他の絶縁膜が、絶縁膜２０よりも薄く（例えば、２〜３ｎｍの厚さ）形成される。領域Ｒ３では、他の絶縁膜だけが基板１１上に形成され、領域Ｒ１，Ｒ２では、他の絶縁膜が絶縁膜２０上に更に積層される。そして、基板１１上に、ポリシリコン等を用いて、ゲート電極層が形成されて、このゲート電極層及び絶縁膜がパターニングされて、ゲート電極１３，２３，３３及びゲート絶縁膜１２，２２，３２が、各領域Ｒ１，Ｒ２，Ｒ３に形成される。ゲート絶縁膜３２の厚さは、他のゲート絶縁膜１２，２２よりも薄く形成される。
次に、図２２に示すように、開口部を有するマスクＭ１０が基板１１上に形成され、リン等のｎ型の不純物が、開口部から基板１１に注入されて、低濃度ソース領域Ｓ１が領域Ｒ１に形成され、低濃度ソース領域２Ｓ１及び低濃度ドレイン領域２Ｄ１が領域Ｒ２に形成される。不純物は、例えば、入射エネルギー２０〜５０ｋｅＶで、１〜５Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ１０が除去される。
次に、図２３に示すように、開口部を有するマスクＭ１１が基板１１上に形成され、ヒ素等のｎ型の不純物が、開口部から基板１１に注入されて、低濃度ソース領域３Ｓ１及び低濃度ドレイン領域３Ｄ１が領域Ｒ３に形成される。不純物は、例えば、入射エネルギー１０〜３０ｋｅＶで、１〜９Ｅ１３（１／ｃｍ２）の濃度で基板１１に注入される。また、ボロン等の不純物が、ポケット形成のために例えば、１０〜３０ｋｅＶで、１〜３Ｅ１３（１／ｃｍ２）で注入さる。そして、マスクＭ１１が除去される。そして、基板１１上に、ゲート絶縁膜及びゲート電極の積層体を埋め込むように、電気絶縁層が形成され、この電気絶縁層がパターニングされて側壁１５，２５，３５が、各領域Ｒ１，Ｒ２，Ｒ３に形成される。
次に、図２４に示すように、開口部を有するマスクＭ１２が基板１１上に形成され、リン等のｎ型の不純物が、開口部から基板１１に注入されて、高濃度ソース領域Ｓ２及び高濃度ドレイン領域Ｄ２が領域Ｒ１に形成される。同時に、高濃度ソース領域２Ｓ２及び高濃度ドレイン領域２Ｄ２が領域Ｒ２に形成され、高濃度ソース領域３Ｓ２及び高濃度ドレイン領域３Ｄ２が領域Ｒ３に形成される。また、コンタクトＣ１が領域Ｒ１に形成され、コンタクトＣ４が領域Ｒ２に形成される。不純物は、例えば、入射エネルギー１０〜２０ｋｅＶで、１〜３Ｅ１５（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ１２が除去される。
次に、図２５に示すように、開口部を有するマスクＭ１３が基板１１上に形成され、ボロン等のｐ型の不純物が、開口部から基板１１に注入されて、コンタクトＣ２が領域Ｒ１に形成される。同時に、コンタクトＣ３、Ｃ５が領域Ｒ２に形成され、コンタクトＣ６が領域Ｒ３に形成される。不純物は、例えば、入射エネルギー５〜１０ｋｅＶで、１〜３Ｅ１５（１／ｃｍ２）の濃度で基板１１に注入される。そして、マスクＭ１３が除去される。
次に、図２６に示すように、基板１１に対して、例えば、１０００℃の温度で１秒間のアニール処理を行った後、各領域Ｒ１〜Ｒ３におけるゲート電極、ソース領域及びドレイン領域、コンタクトの表面にシリサイド層１６が形成される。シリサイド層１６としては、例えば、厚さ２０〜５０ｎｍのコバルトシリサイド層とすることができる。
本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
１０ 半導体装置
１１ 基板
１２ ゲート絶縁膜
１３ ゲート電極
１４ チャネル領域
１４ａ しきい値調整領域
Ｓ ソース領域
Ｓ１ 低濃度ソース領域
Ｓ２ 高濃度ソース領域
Ｄ ドレイン領域
Ｄ１ 低濃度ドレイン領域
Ｄ２ 高濃度ドレイン領域
Ｗ１ 第１ウエル
Ｐ 第１ウエルのドレイン領域側の端部（第１端部）
Ｗ２ 第２ウエル
Ｑ 第２ウエルのソール領域側の端部（第２端部）
Ｗ３ 第３ウエル
Ｗ４ 第４ウエル
Ｗ４ａ 下方第４ウエル
Ｗ４ｂ 側方第４ウエル
Ｗ５ 第５ウエル
１５ 側壁
１６ シリサイド層
Ｃ１〜Ｃ６ コンタクト
Ｖ１〜Ｖ８ 素子分離層
Ｔ１〜Ｔ２ トランジスタ
Ｒ１〜Ｒ３ 領域１〜領域３
２０ 絶縁膜
２２ ゲート絶縁膜
２３ ゲート電極
２４ チャネル領域
２４ａ しきい値調整領域
２Ｓ ソース領域
２Ｓ１ 低濃度ソース領域
２Ｓ２ 高濃度ソース領域
２Ｄ ドレイン領域
２Ｄ１ 低濃度ドレイン領域
２Ｄ２ 高濃度ドレイン領域
Ｗ６ 第６ウエル
Ｗ７ 第７ウエル
Ｗ７ａ 下方第７ウエル
Ｗ７ｂ 側方第７ウエル
Ｗ８ 第８ウエル
３２ ゲート絶縁膜
３３ ゲート電極
３４ チャネル領域
３４ａ しきい値調整領域
３Ｓ ソース領域
３Ｓ１ 低濃度ソース領域
３Ｓ２ 高濃度ソース領域
３Ｄ ドレイン領域
３Ｄ１ 低濃度ドレイン領域
３Ｄ２ 高濃度ドレイン領域
Ｗ９ 第９ウエル
Ｗ１０ 第１０ウエル
Ｍ１〜Ｍ１３ マスク
Ｗ１１ 第１１ウエル

Claims (7)

  1. 基板と、
    前記基板上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    第１導電性を有し、前記ゲート電極の下方の前記基板の部分に形成されたチャネル領域と、
    第２導電性を有し、前記チャネル領域の両側の前記基板の部分に形成されたソース領域及びドレイン領域と、
    前記ソース領域の下方に配置され、第１導電性を有し、前記ゲート電極の下方に前記ドレイン領域側の第１端部を有し、前記第１端部から前記ソース領域側に延びる第１ウエルと、
    前記ドレイン領域の下方に配置され、第１導電性を有し、前記第１ウエルと電気的に接続し、前記第１端部と同じ位置か又は前記第１ウエルと重なるように前記第１端部よりも前記ソース領域側の位置に第２端部を有し、前記第２端部から前記ドレイン領域側に延びる第２ウエルと、
    前記ドレイン領域と前記第２ウエルとの間に配置され、第１導電性を有し、前記第２ウエルよりも第１導電性の不純物濃度が低い第３ウエルと、
    第２導電性を有し、前記第１ウエル及び前記第２ウエルの下方及び側部を囲む第４ウエルと、
    を備え、
    前記第２ウエルの上側の位置は、前記第１ウエルの上側の位置よりも下方に位置し、且つ前記第１ウエルの下側の位置よりも上方に位置し、
    前記第２ウエルの下側の位置は、前記第１ウエルの下側の位置よりも下方に位置する、ことを特徴とする半導体装置。
  2. 前記第１ウエルの前記第１端部は、前記チャネル領域の下方に位置することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２ウエルの前記第２端部は、前記ゲート電極の前記ソース領域側の端部よりも前記ドレイン側の位置に配置されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第４ウエルと、前記第１ウエル及び前記第２ウエルとの間に、第１導電性を有し、前記第１ウエル及び第２ウエルよりも第１導電性の不純物濃度が低い第５ウエルを備えることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
  5. 前記第５ウエルは、前記第４ウエルと、前記第１ウエル及び前記第２ウエルの側部との間に配置されることを特徴とする請求項４に記載の半導体装置。
  6. 基板と、
    前記基板上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    第１導電性を有し、前記ゲート電極の下方の前記基板の部分に形成されたチャネル領域と、
    第２導電性を有し、前記チャネル領域の両側の前記基板の部分に形成されたソース領域及びドレイン領域と、
    前記ソース領域の下方に配置され、第１導電性を有し、前記ゲート電極の下方に前記ドレイン領域側の第１端部を有し、前記第１端部から前記ソース領域側に延びる第１ウエルと、
    前記ドレイン領域の下方に配置され、第１導電性を有し、前記第１ウエルと電気的に接続し、前記第１端部と同じ位置か又は前記第１ウエルと重なるように前記第１端部よりも前記ソース領域側の位置に第２端部を有し、前記第２端部から前記ドレイン領域側に延びる第２ウエルと、
    前記ドレイン領域と前記第２ウエルとの間に配置され、第１導電性を有し、前記第２ウエルよりも第１導電性の不純物濃度が低い第３ウエルと、
    第２導電性を有し、前記第１ウエル及び前記第２ウエルの下方及び側部を囲む第４ウエルと、
    を備え、
    前記第２ウエルの上側の位置は、前記第１ウエルの上側の位置よりも下方に位置し、且つ前記第１ウエルの下側の位置よりも上方に位置し、
    前記第２ウエルの下側の位置は、前記第１ウエルの下側の位置よりも下方に位置する、半導体装置の製造方法であって、
    前記ゲート電極が形成される前記基板の部分の下方に前記ドレイン領域側の第１端部を有し、前記第１端部から前記ソース領域側に延びるように、第１導電性の不純物を前記基板に注入して前記第１ウエルを形成する工程と、
    前記ドレイン領域が形成される前記基板の部分の下方に、前記第１端部と同じ位置か又は前記第１端部よりも前記ソース領域側の位置に第２端部を有し、前記第２端部から前記ドレイン領域側に延びるように、第１導電性の不純物を前記基板に注入して前記第２ウエルを形成する工程と、を含み、
    前記第２ウエルの上側の位置は、前記第１ウエルの上側の位置よりも下方に位置し且つ前記第１ウエルの下側の位置よりも上方に位置し、さらに、前記第２ウエルの下側の位置は、前記第１ウエルの下側の位置よりも下方に位置するように、それぞれの不純物を前記基板に注入することを特徴とする半導体装置の製造方法。
  7. 前記半導体装置と共に、第６ウエルを有する第２の半導体装置及び第７ウエルを有する第３の半導体装置を前記基板に製造する際に、
    前記第１ウエルを形成する工程は、同時に、前記第２の半導体装置の前記第６ウエルを前記基板に形成し、
    前記第２ウエルを形成する工程は、同時に、前記第３の半導体装置の前記第７ウエルを前記基板に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
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