TWI413211B - 具有高電壓電晶體的積體電路系統及其製造方法 - Google Patents

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Description

具有高電壓電晶體的積體電路系統及其製造方法
本發明關於集成系統(integrated system)，尤其關於用於製造具有漏電流抑制的高電壓電晶體的系統。
個人電子產品的如同文意之***式發展促進了積體電路及技術開發的繁榮。原本在手機中要求要有數位相機，現已擴大至包括添加數位視頻錄影機、全球定位系統、個人視頻播放器和高品質音頻。這些功能的集成使得電源管理和隔離成為必要，以保證電路的正常運行。
在高度集成的半導體結構中，通常採用溝槽隔離區來電性隔離相鄰區塊結構。一種常見的溝槽隔離區形式是所謂的淺溝隔離(shallow trench isolation；STI)區。
淺溝隔離是深亞微米和奈米CMOS電路設計不可或缺的技術。不過，衆所周知，被淺溝隔離的電晶體本質上會具有兩個寄生淺溝隔離邊緣電晶體(parasitic STI edge transistors)，這些寄生淺溝隔離邊緣電晶體可能會形成於閘極氧化層延伸於該目標電晶體任一側的溝槽隔離區的邊緣上方之處。
當使用鄰近一個電晶體結構之溝槽隔離區時，可能發生的困難在於：在該溝槽隔離區邊緣的任一尖銳的主動角都可導致高邊緣電場(high fringing electric field)，從而沿平行於該目標電晶體的溝槽邊緣形成具有較低臨限值電壓(Vth)的寄生電晶體。
甚至在該目標電晶體導通之前，具有較低臨限值電壓的邊緣寄生電晶體即提供了一條漏電路徑，從而在該目標電晶體運行期間引發諸多問題，並在該目標電晶體的亞臨限值特性(sub-threshold characteristics)中顯示為“雙峰”(double hump)。該不受控制的寄生電晶體可能會向不正確的目標發送不受控制的電流量。這些非計劃中的電流路徑可能由於該寄生電晶體的過量電流而對該非計劃中的目標元件造成破壞。
該雙峰問題是寄生電晶體正在傳導電流的徵兆(sign)。在某些情況下，由於當目標電晶體啟動時，該寄生電晶體可能會加強或阻擋目標電流流，因此，該寄生電晶體會造成間歇性錯誤。該雙峰的低谷可能會導致生成或偵測錯誤的電源重置。對於高電壓元件，由於較低的阱濃度和較高的工作電壓，該雙峰問題會變得更糟。原設備廠商需要花費幾百萬美元來修復由於該寄生電晶體運行而導致的提早之場故障(field failures)。
場氧化層的另一個問題是位於電晶體閘極下方的角落處的場氧化層的薄化。薄化發生的原因是熱氧化物在該場氧化層的角落處生長的厚度不如在中心區域中生長的厚度厚。角落處的場氧化層的薄化加劇了上述的邊緣電場問題，並降低了氧化層的可靠性。
這樣的問題例如為亞臨限值曲線在零本體偏壓(body bias)處不具有明顯波峰的高電壓NMOS電晶體。隨著本體偏壓的增加，可能出現雙峰並逐漸惡化。對於改進型低電壓電晶體而言，雙峰甚至可能出現於零本體偏壓處，而需要投入大量的精力用於優化溝槽隔離區的圓角化製程。
目前已開發出多種方法，以試圖緩解與溝槽隔離區邊緣處尖銳的主動角相關的問題，但是還沒有證明這些方法完全令人滿意，因此，需要開發出新的方法來緩解與溝槽隔離區邊緣處尖銳的主動角相關的問題。
因此，需要具有高電壓電晶體的積體電路系統，以緩解與淺溝隔離相關的漏電流問題。鑒於對多功能集成日益增長的需求，解決上述問題變得日益重要。鑒於日益加劇的商業競爭壓力以及不斷增長的消費者預期和市場上產品差異化的日漸縮小，解決上述問題變得極為迫切。此外，降低成本、提高效率和性能以及應付競爭壓力的需要更增加了解決上述問題的緊迫性。
長期以來人們一直在試圖解決上述問題，但現有發展未給出任何教導或啟示，因此，上述問題一直未能得到解決。
本發明提供一種積體電路系統的製造方法，包括：提供具有主動區的半導體基板，該主動區注入了第一濃度的第一類型雜質；圍繞該主動區形成隔離區；在該主動區和隔離區的上方敷設閘極電極，從而形成寄生電晶體，其中，該閘極電極注入了第二濃度的第二類型雜質；以及以第三濃度的第一類型雜質施加隔離邊緣注入，以抑制該寄生電晶體，其中，該第三濃度大於或等於該第二濃度。
本發明提供一種積體電路系統，包括：具有主動區的半導體基板，該主動區注入了第一濃度的第一類型雜質；圍繞該主動區的隔離區；寄生電晶體，由位於該主動區和隔離區上方的閘極電極形成，其中，該閘極電極注入了第二濃度的第二類型雜質；以及隔離邊緣注入，用以抑制該寄生電晶體，其中該隔離邊緣注入具有第三濃度的第一類型雜質，該第三濃度大於或等於該第二濃度。
在本發明的某些實施例中，在上述步驟或元件之外還可具有其他步驟或元件，或者採用其他步驟或元件替代上述步驟或元件。本領域的技術人員在參照附圖閱讀下列詳細說明之後將明白所述步驟或元件。
下面詳細描述實施例可使本領域的技術人員能夠製造和使用本發明。基於本揭露可使其他實施例顯而易見，並且可作系統、流程或機械的變化而不背離本發明的範圍。
下面的描述中給出諸多特定細節以利於充分理解本發明。不過，顯而易見，可在不具有這些特定細節的情況下實施本發明。為避免模糊本發明，對一些已知的電路、系統架構和流程步驟地均不作詳細揭露。
顯示系統實施例的附圖是半示意圖，並非按比例繪製。更詳細地說，為清楚起見，圖中對一些尺寸作了放大顯示。同樣，儘管為描述方便，附圖部分的視圖通常都顯示類似的方位，但圖中的此類描述大多是隨意的。一般而言，可在任意方位下執行本發明。
出於清楚、簡化和便於理解的目的，對於所揭露的具有一些共同特徵的多個實施例，彼此類似的特徵通常採用類似的參考標記。本揭露將實施例編號為第一實施例、第二實施例等等，僅出於描述方便的目的，並非具有其他意義或意圖限制本發明。
需要說明的是，這裏將術語“水平面”定義為在不考慮方位的情況下，與半導體基板的平面或表面平行的平面。術語“垂直”指垂直於所定義的水平面的方向。“上方”、“下方”、“底部”、“頂部”、“側面”、“高於”、“低於”等術語都相對所述水平面定義，如附圖所示。術語“在…上”意味著元件之間直接接觸。
這裏所用的術語“處理(processing)”包括形成所描述結構所需的材料或光阻材料的沈積、圖案化、曝光、顯影、蝕刻、清洗和/或所述材料或光阻材料的去除等步驟。
對於高電壓元件而言，由於較低的阱濃度和較高的工作電壓，雙峰問題尤為顯著。由於與PMOS元件相比，NMOS元件的雙峰問題更為顯著，因此這裏僅以高電壓(high voltage；HV)NMOS元件為例作主要描述。應當理解，本發明並不限於高電壓元件或特定的阱注入，而是可針對鄰接淺溝隔離區的任意元件。
第1圖顯示本發明一實施例中具有高電壓電晶體的積體電路系統100的頂部平面視圖。積體電路系統100的頂部平面視圖描述具有主動區102的半導體基板101，該主動區例如為第一濃度的第一類型雜質的輕摻雜區。
此例中，在該主動區中注入p型雜質。不過應當理解，在本發明其他實施中，還可採用n型雜質。還應當理解，該注入雜質的第一濃度可為極低濃度。
隔離區104例如為淺溝隔離區，其鄰接主動區102以使該主動區102與半導體基板101的其餘部分隔離。閘極電極106(例如多晶矽層)，可於隔離區104的上方被圖案化並橫穿主動區102。寄生電晶體107可由位於主動區102和隔離區104的邊界上方的閘極電極106形成。
源極108可由可延伸超過隔離區104和閘極電極106的主動區102形成。源極108可進一步透過注入第二濃度的第二類型雜質形成，其中，該第二類型與該第一類型相反，並且該第二濃度大於該第一濃度。可在源極108中形成源極接觸部110，以與半導體基板101上面的其他元件連接。
汲極112可由可延伸超過隔離區104和閘極電極106的主動區102形成。汲極112可進一步透過注入第二濃度的第二類型雜質形成。可在汲極112中形成汲極接觸部114，以與半導體基板101上面的其他元件連接。
可在位於主動區102外側的閘極電極106上形成閘極接觸部116。閘極電極106可注入第一濃度或更大濃度的第二類型雜質。
在CMOS相容高電壓(high voltage；HV)製程中，係將不同工作電壓的元件集成於半導體基板101中。在某些應用中，可使用雙閘極或三閘極製程。一般而言，這些製程包括低電壓(low votage；LV)核心元件、中電壓(medium voltage；MV)輸入輸出元件以及高電壓元件。各元件類型使用不同的阱和源極/汲極注入，例如輕摻雜汲極(lightly doped drain；LDD)注入。為獲得更好的元件性能並提升可靠性，在閘極電極106形成之前執行高電壓和中電壓漂移注入(drift implant)。
可形成與主動區102和隔離區104邊界重疊的隔離邊緣注入118，例如第三濃度的第一類型雜質注入，其中，該第三濃度等於或大於所述第二濃度。隔離邊緣注入118的形成早於閘極電極106的形成。
本發明人發現，藉由運用濃度大於該主動區的濃度且與該主動區的最小重疊為0.1微米的隔離邊緣注入118，可消除由寄生電晶體107之啟動而引發的雙峰問題。本發明人還發現，可使用濃度在5.0×1011 至1.0×1016 原子/平方公分範圍內的高電壓相容性CMOS製程中可用的幾個現有製程注入，這幾個製程能夠達成同樣的效果，從而在無需額外遮罩或製程步驟的情況下解決雙峰問題。此發現解決了多年來一直困擾積體電路設計人員並且是材料和生產耗費高達幾百萬美元的場可靠性問題根源的問題。
本發明人發現，隔離邊緣注入118可包括自下述部分注入：低電壓p型阱(LVPWELL)，包括遠高於第一濃度的第一類型雜質；高電壓p型雙擴散汲極(high voltage p-type double diffused drain；HVPDDD)，包括遠高於第一濃度的第一類型雜質；中電壓p型輕摻雜汲極(medium voltage p-type lightly doped drain；MVPLDD)，包括高於或等於第二濃度的第一類型雜質。
應當理解，選擇上述注入清單用以解決本例的高電壓NMOS元件的雙峰問題，並且可針對高電壓PMOS(HV PMOS)元件使用不同的遮罩組。還應當理解，隔離邊緣注入118還可用於鄰接隔離區104的任意中電壓元件或低電壓元件。
本發明人發現，採用隔離邊緣注入118可大大增加寄生電晶體107的臨限值電壓(Vth)，從而有效阻止該寄生電晶體啟動。本發明人還發現，隔離邊緣注入118可破壞沿該淺溝隔離邊緣形成的電場，因此使得用於執行溝槽邊緣圓角化(rounding)的額外製程步驟變得沒有必要。
第2圖顯示第1圖的積體電路系統100沿第1圖中的線2-2的剖視圖。該積體電路系統100的剖視圖描述形成於閘極氧化層202上方的閘極電極106。
閘極氧化層202可延伸超過閘極電極106並延伸於隔離區104的上方。隔離區104可延伸至溝槽204的外側邊緣。隔離邊緣注入118可與溝槽204的內側邊緣重疊。阱區206可注入第一濃度的第一摻雜，以在該元件啟動時形成通道208。
儘管圖中所示的隔離邊緣注入118延伸超過隔離區104，但是這裏僅為示例性質。為使隔離邊緣注入118有效，隔離邊緣注入118只需越過溝槽204的內側邊緣即可。
第3圖顯示本發明第一替代實施例中具有高電壓電晶體的積體電路系統300的頂部平面視圖。積體電路系統300的頂部平面視圖描述具有主動區102的半導體基板101，該主動區例如為第一濃度的第一類型雜質輕摻雜區。
此例中，在該主動區中注入p型雜質。不過應當理解，在本發明其他實施中，還可採用n型雜質。還應當理解，該注入雜質的第一濃度可為極低濃度。
隔離區104(例如為淺溝隔離區)係鄰接主動區102以使該主動區102與半導體基板101的其餘部分隔離。閘極電極106(例如為多晶矽層)可於隔離區104的上方被圖案化並橫穿主動區102。寄生電晶體107可由位於主動區102和隔離區104邊界上方的閘極電極106形成。
源極108可由可延伸超過隔離區104和閘極電極106的主動區102形成。源極108可進一步透過注入第二濃度的第二類型雜質形成，其中，該第二類型與該第一類型相反，並且該第二濃度大於該第一濃度。可在源極108中形成源極接觸部110，以與半導體基板101上面的其他元件連接。
汲極112可由可延伸超過隔離區104和閘極電極106的主動區102形成。汲極112可進一步透過注入第二濃度的第二類型雜質形成。可在汲極112中形成汲極接觸部114，以與半導體基板101上面的其他元件連接。
可在位於主動區102外側的閘極電極106上形成閘極接觸部116。閘極接觸部116可注入第一濃度或更大濃度的第二類型雜質。
在閘極電極106的蝕刻製程中，可在閘極電極106中形成開口302。開口302可與第2圖中的溝槽204的內側邊緣對齊並延伸至主動區102內。
雖然圖中的開口302以大比例顯示，但其僅為示例性質，實際的開口尺寸僅受技術的最小特徵尺寸限制。典型的開口尺寸可小至0.3微米×0.3微米。
隔離邊緣注入304可通過開口302形成。可在閘極電極106蝕刻製程後，利用高電壓p型輕摻雜汲極施加視窗注入，或者在側壁(spacer)形成製程步驟後，進行P+注入，或者二者的組合。在閘極電極106的N+注入製程期間可掩蓋開口302，以防止注入物進入該開口302。
應當理解，選擇上述注入用以解決本例的高電壓NMOS元件的雙峰問題，而高壓PMOS(HV PMOS)元件可使用不同的遮罩組。還應當理解，隔離邊緣注入304還可應用於鄰接隔離區104的任意中電壓元件或低電壓元件。
第4圖顯示第3圖的積體電路系統300沿第3圖中的線4-4的剖視圖。該積體電路系統300的剖視圖描述形成於閘極氧化層202上方的閘極電極106。
閘極氧化層202可延伸超過閘極電極106並延伸於隔離區104的上方。閘極氧化層202可具有開口302，該開口302位於該閘極氧化層202的邊緣附近並位於溝槽204內側邊緣的上方。
隔離區104可延伸至溝槽204的外側邊緣。隔離邊緣注入304可與溝槽204的內側邊緣重疊。阱區206可注入第一濃度的第一摻雜，以在該元件啟動時形成通道208。
本發明人發現，採用隔離邊緣注入304可大大增加寄生電晶體107的臨限值電壓(Vth)，從而有效阻止該寄生電晶體啟動。本發明人還發現，隔離邊緣注入304可破壞沿淺溝隔離邊緣形成的電場，因此使得用於執行溝槽邊緣圓角化的額外製程步驟變得沒有必要。
第5圖顯示本發明第二替代實施例中具有高電壓電晶體的積體電路系統500的頂部平面視圖。積體電路系統500的頂部平面視圖描述具有主動區102的半導體基板101，該主動區例如為第一濃度的第一類型雜質輕摻雜區。
此例中，在該主動區中注入p型雜質。不過應當理解，在本發明其他實施中，還可採用n型雜質。還應當理解，該注入雜質的第一濃度可為極低濃度。
隔離區104(例如為淺溝隔離區)係鄰接主動區102以使該主動區102與半導體基板101的其餘部分隔離。閘極電極106(例如為多晶矽層)可於隔離區104的上方被圖案化並橫穿主動區102。寄生電晶體107可由位於主動區102和隔離區104邊界上方的閘極電極106形成。
源極108可由可延伸超過隔離區104和閘極電極106的主動區102形成。源極108可進一步透過注入第二濃度的第二類型雜質形成，其中，該第二類型與該第一類型相反，並且該第二濃度大於該第一濃度。可在源極108中形成源極接觸部110，以與半導體基板101上面的其他元件連接。
汲極112可由可延伸超過隔離區104和閘極電極106的主動區102形成。汲極112可進一步透過注入第二濃度的第二類型雜質形成。可在汲極112中形成汲極接觸部114，以與半導體基板101上面的其他元件連接。
可在位於主動區102外側的閘極電極106上形成閘極接觸部116。閘極接觸部116可注入第一濃度或更大濃度的第二類型雜質。
可將閘極電極106的N+注入與隔離邊緣注入502阻斷。在隨後的製程步驟中，隔離邊緣注入502可透過P+注入完成。該P+注入是注入濃度遠大於第一濃度的第一類型雜質。
本發明人發現，在隔離邊緣注入502中採用P+注入可顯著地增加寄生電晶體107的臨限值電壓(Vth)，從而有效阻止該寄生電晶體啟動。本發明人還發現，隔離邊緣注入502可破壞沿淺溝隔離邊緣形成的電場，因此使得用於執行溝槽邊緣圓角化的額外製程步驟變得沒有必要。
第6圖顯示第5圖的積體電路系統500沿第5圖中的線6-6的剖視圖。該積體電路系統500的剖視圖描述形成於閘極氧化層202上方的閘極電極106。
閘極氧化層202可延伸超過閘極電極106並延伸於隔離區104的上方。閘極氧化層202可具有隔離邊緣注入502，其位於該閘極氧化層202的邊緣附近並位於溝槽204內側邊緣的上方，並且可對該區域內的閘極電極106進行P+注入。
隔離區104可延伸至溝槽204的外側邊緣。隔離邊緣注入502可與溝槽204的內側邊緣重疊。阱區206可注入第一濃度的第一摻雜，以在該元件啟動時形成通道208。
本發明人發現，採用具有P+注入的隔離邊緣注入502可顯著地增加寄生電晶體107的臨限值電壓(Vth)，從而有效阻止該寄生電晶體啟動。本發明人還發現，隔離邊緣注入502可破壞沿淺溝隔離邊緣形成的電場，因此使得用於執行溝槽邊緣圓角化的額外製程步驟變得沒有必要。
第7圖顯示具有第一注入形狀的高電壓電晶體的積體電路系統700的頂部平面視圖。積體電路系統700的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第一注入形狀708(例如正方形)可位於主動區702和隔離區(未圖示)之間的邊界處。第一注入形狀708可位於沿主動區702邊緣的任意位置，只要該位置落在閘極電極704內即可。
接觸部706可用於互連積體電路系統700與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101上。
第8圖顯示具有第二注入形狀802的高電壓電晶體的積體電路系統700的頂部平面視圖。積體電路系統700的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第二注入形狀802，例如較長邊沿主動區702的長方形，可位於主動區702和隔離區(未圖示)之間的邊界處。第二注入形狀802可位於沿主動區702邊緣的任意位置，只要該位置落在閘極電極704內即可。
接觸部706可用於互連積體電路系統700與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101上。
第9圖顯示具有第三注入形狀902的高電壓電晶體的積體電路系統700的頂部平面視圖。積體電路系統700的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第三注入形狀902，例如較短邊沿主動區702的長方形，可位於主動區702和隔離區(未圖示)之間的邊界處。第三注入形狀902可位於沿主動區702邊緣的任意位置，只要該位置落在閘極電極704內即可。
接觸部706可用於互連積體電路系統700與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101的上面。
第10圖顯示具有第四注入形狀1002的高電壓電晶體的積體電路系統700的頂部平面視圖。積體電路系統700的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第四注入形狀1002，例如圓形，可位於主動區702和隔離區(未圖示)之間的邊界處。第四注入形狀1002可位於沿主動區702邊緣的任意位置，只要該位置落在閘極電極704內即可。
接觸部706可用於互連積體電路系統700與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101的上面。
第11圖顯示具有第五注入形狀1102的高電壓電晶體的積體電路系統700的頂部平面視圖。積體電路系統700的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第五注入形狀1102，例如底邊位於主動區702上的三角形，可位於主動區702和隔離區(未圖示)之間的邊界處。第五注入形狀1102可位於沿主動區702邊緣的任意位置，只要該位置落在閘極電極704內即可。
接觸部706可用於互連積體電路系統700與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101的上面。
第12圖顯示具有第一注入形狀708的高電壓電晶體的積體電路系統1200的頂部平面視圖。積體電路系統1200的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第一注入形狀708，例如正方形，可位於主動區702和隔離區(未圖示)之間的邊界處。第一注入形狀708可沿主動區702邊緣並在該閘極電極704內。第一注入形狀708可位於相對閘極電極704的中央位置處。
接觸部706可用於互連積體電路系統1200與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101的上面。
第13圖顯示具有第一注入形狀708的高電壓電晶體的積體電路系統1200的頂部平面視圖。積體電路系統1200的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第一注入形狀708，例如正方形，可位於主動區702和隔離區(未圖示)之間的邊界處。第一注入形狀708可沿主動區702的邊緣並在該閘極電極704內。第一注入形狀708可位於相對閘極電極704偏左的位置處。
接觸部706可用於互連積體電路系統1200與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101的上面。
第14圖顯示具有第一注入形狀708的高電壓電晶體的積體電路系統1200的頂部平面視圖。積體電路系統1200的頂部平面視圖描述鄰接隔離區(未圖示)的主動區702。閘極電極704(例如多晶矽層)係橫穿主動區702。
第一注入形狀708，例如正方形，可位於主動區702和隔離區(未圖示)之間的邊界處。第一注入形狀708可沿主動區702的邊緣並在該閘極電極704內。第一注入形狀708位於相對閘極電極704偏右的位置處。
接觸部706可用於互連積體電路系統1200與其他元件。應當理解，所描述的幾何形狀存在於第1圖的半導體基板101的上面。
本發明人發現，第1圖的積體電路系統100係透過施加注入解決了所述雙峰問題，其中該注入為濃度遠大於第一濃度的第一類型注入，注入形狀可為正方形、長方形、圓形、三角形或其他幾何形狀，並且該形狀可位於沿第1圖的主動區102和隔離區104邊界的任意位置處，只要該位置落在第1圖的閘極電極106內即可。本發明人還發現，上述任意解決方案在解決該雙峰問題上都有相同的功效。
第15圖顯示本發明實施例中開口302的直角視圖。該開口302的直角視圖描述具有開口302的閘極電極106的片段1500。可透過多晶蝕刻製程和側壁蝕刻製程保持開口302的尺寸和形狀，而無任何可偵測到的瑕疵。將開口保持在0.3微米×0.3微米等級之能力係提供良好的製程控制並提供改善製程的可能。
本發明人發現，藉由實施第5圖所示的第二替代實施例的積體電路系統500，產量提高了20%。這是在無需額外遮罩或製程步驟的情況下實現的極大改進。本發明的方法和裝置可應用於雙擴散汲極金屬氧化物半導體(double-diffused drain metal oxide semiconductor；DDD MOS)、低電壓金屬氧化物半導體(low voltage metal oxide semiconductor；LVMOS)、橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor；LDMOS)、垂直雙擴散金屬氧化物半導體(vertical double-diffused metal oxide semiconductor；VDMOS)或使用淺溝隔離的其他MOS技術。
第16圖顯示本發明實施例中積體電路系統100的製造方法1600的流程圖。方法1600包括：在方塊1602中，提供具有主動區的半導體基板，該主動區注入了第一濃度的第一類型雜質；在方塊1604中，形成圍繞該主動區的隔離區；在方塊1606中，在該主動區和隔離區的上方敷設閘極電極，從而形成寄生電晶體，其中，該閘極電極注入了第二濃度的第二類型雜質；以及在方塊1608中，施加隔離邊緣注入，以抑制該寄生電晶體，其中，該隔離邊緣注入採用第三濃度的第一類型雜質，該第三濃度大於或等於該第二濃度。
所述方法、流程、裝置、設備、產品和/或系統簡單明瞭、經濟有效、靈活多變而有效，可適應現有技術實施，因此非常適合經濟有效地製造使用淺溝隔離的積體電路系統，並與現有的製造方法或製程和技術完全相容。
本發明的另一個重要優點是其符合降低成本、簡化系統、提高性能的歷史性發展趨勢。
因此，本發明的上述以及其他優點提升了技術水平。
儘管本文結合特定實施例描述了本發明，應當理解，本領域技術人員可根據上述說明進行替換、修改和變更。因此，所有此類替換、修改和變更均落入權利要求範圍內。上述內容或附圖所示內容均為描述性質，而非限制本發明。
100、300、500、700、1200．．．積體電路系統
101．．．半導體基板
102．．．主動區
104．．．隔離區
106．．．閘極電極
107．．．寄生電晶體
108．．．源極
110．．．源極接觸部
112．．．汲極
114．．．汲極接觸部
116．．．閘極接觸部
118．．．隔離邊緣注入
202．．．閘極氧化層
204．．．溝槽
206．．．阱區
208．．．通道
302．．．開口
304．．．隔離邊緣注入
502．．．隔離邊緣注入
702．．．主動區
704．．．閘極電極
706．．．接觸部
708．．．第一注入形狀
802．．．第二注入形狀
902．．．第三注入形狀
1002．．．第四注入形狀
1102．．．第五注入形狀
1500．．．片段
1600．．．製造方法
1602、1604、1606、1608、1610．．．方塊
第1圖顯示本發明一實施例中具有高電壓電晶體的積體電路系統的頂部平面視圖。
第2圖顯示第1圖的積體電路系統沿第1圖中的線2-2的剖視圖。
第3圖顯示本發明第一替代實施例中具有高電壓電晶體的積體電路系統的頂部平面視圖。
第4圖顯示第3圖的積體電路系統沿第3圖中的線4-4的剖視圖。
第5圖顯示本發明第二替代實施例中具有高電壓電晶體的積體電路系統的頂部平面視圖。
第6圖顯示第5圖的積體電路系統沿第5圖中的線6-6的剖視圖。
第7圖顯示具有第一注入形狀的高電壓電晶體的積體電路系統的頂部平面視圖。
第8圖顯示具有第二注入形狀的高電壓電晶體的積體電路系統的頂部平面視圖。
第9圖顯示具有第三注入形狀的高電壓電晶體的積體電路系統的頂部平面視圖。
第10圖顯示具有第四注入形狀的高電壓電晶體的積體電路系統的頂部平面視圖。
第11圖顯示具有第五注入形狀的高電壓電晶體的積體電路系統的頂部平面視圖。
第12圖顯示具有第一注入位置的高電壓電晶體的積體電路系統的頂部平面視圖。
第13圖顯示具有第二注入位置的高電壓電晶體的積體電路系統的頂部平面視圖。
第14圖顯示具有第三注入位置的高電壓電晶體的積體電路系統的頂部平面視圖。
第15圖顯示本發明實施例中多晶開口的直角視圖。
第16圖顯示依據本發明實施例的積體電路系統的製造方法流程圖。
100．．．積體電路系統
104．．．隔離區
106．．．閘極電極
107．．．寄生電晶體
118．．．隔離邊緣注入
202．．．閘極氧化層
204．．．溝槽
206．．．阱區
208．．．通道

Claims (10)

  1. 一種積體電路系統的製造方法，包括：提供具有主動區的半導體基板，該主動區注入了第一濃度的第一類型雜質；圍繞該主動區形成隔離區；在該主動區和隔離區的上方敷設閘極電極，從而形成寄生電晶體，其中，該閘極電極注入了第二濃度的第二類型雜質；以及以第三濃度的第一類型雜質施加隔離邊緣注入，該隔離邊緣注入係與該主動區和該隔離區邊界重疊，以抑制該寄生電晶體，其中，該第三濃度大於或等於該第二濃度。
  2. 如申請專利範圍第1項所述的積體電路系統的製造方法，復包括在該閘極電極中形成開口，以用於施加該隔離邊緣注入。
  3. 如申請專利範圍第1項所述的積體電路系統的製造方法，復包括在該閘極電極的相反側形成源極和汲極。
  4. 如申請專利範圍第1項所述的積體電路系統的製造方法，復包括在該閘極電極下方形成通道。
  5. 如申請專利範圍第1項所述的積體電路系統的製造方法，其中，施加該隔離邊緣注入包括注入正方形、長方形、圓形或三角形。
  6. 一種積體電路系統，包括：具有主動區的半導體基板，該主動區注入了第一濃 度的第一類型雜質；圍繞該主動區的隔離區；寄生電晶體，由位於該主動區和隔離區上方的閘極電極形成，其中，該閘極電極注入了第二濃度的第二類型雜質；以及隔離邊緣注入，係與該主動區和該隔離區邊界重疊，用以抑制該寄生電晶體，其中該隔離邊緣注入具有第三濃度的第一類型雜質，該第三濃度大於或等於該第二濃度。
  7. 如申請專利範圍第6項所述的積體電路系統，其中，該閘極電極具有開口，以用於通過該開口施加該隔離邊緣注入。
  8. 如申請專利範圍第6項所述的積體電路系統，復包括在該閘極電極的相反側的源極和汲極。
  9. 如申請專利範圍第6項所述的積體電路系統，復包括在該閘極電極下方的通道。
  10. 如申請專利範圍第6項所述的積體電路系統，其中，該隔離邊緣注入包括正方形、長方形、圓形或三角形注入。
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