KR101950003B1 - 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 소자는 반도체 기판 상부에 형성된 층간절연막을 관통하는 게이트 구조물과, 상기 층간절연막 상부에 성장된 에피텍셜 성장층과, 상기 층간절연막을 관통하는 소스/드레인 콘택으로 인가된 바이어스에 의해 반도체 기판 내에 제 1 채널영역이 구비되는 제 1 트랜지스터 및 상기 소스/드레인 콘택으로 인가된 바이어스에 의해 상기 에피텍셜 성장층 내에 제 2 채널영역이 형성되며 상기 게이트 구조물을 공유하는 제 2 트랜지스터를 포함하여, 첫째, 전류가 흐를수 있는 경로를 확보함으로써 주어진 시간에 더 많은 전류가 흐를 수 있게 하여, 동작 전류가 증가하고 이에 따라 반도체 소자의 동작 속도를 증가시키고, 둘째, 동일 전류를 흐르게 하기 위해 종래의 반도체 소자의 구조보다 더 작은 반도체 소자의 면적을 사용함으로써 넷 다이를 증가시킬 수 있다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 주변회로 영역에서 동작전류를 증가시킬 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 반도체 소자가 열화되는 문제가 발생한다. 이 중 주변회로 영역의 트랜지스터의 동작전류가 저하되는 문제가 있으며 이는 반도체 소자의 속도 저하에 직접적인 영향을 준다. 즉, 주어진 시간에 얼마나 많은 전류를 흘려보내 주는가와 관련된 인자가 열화됨에 따라 전체적인 반도체 소자의 속도가 감소되었다.
이를 개선하기 위하여 정션리스 트랜지스터(junction less transistor)와 같은 새로운 기술이 제안되었지만 현재 반도체 소자의 구조에 적용되기 어려워 현재의 구조에서는 집적화하는데 어려움이 있다.
한편, 반도체 소자가 고집적화됨에 따라 트랜지스터의 단채널 효과 억제 및 문턱전압을 조절하기 위하여 더 얇은 두께의 게이트 절연막이 필요하게 된다. 그러나 게이트 절연막의 두께가 얇아질수록 게이트 전극의 터널링에 의한 트랜지스터의 누설전류가 증가하게 되거나 게이트 절연막의 절연 파괴 현상이 일어나는 등의 불량이 발생하게 된다.
이를 개선하기 위하여 게이트 절연막으로 높은 유전상수(high-K)를 갖는 물질이 채용되고 있다. 이러한 높은 유전상수를 갖는 게이트 절연막이 채용됨에 따라 게이트 절연막에서 발생하는 누설전류나 절연파괴현상에 대해 안정적인 특징을 가지면서도, 트랜지스터의 단채널 효과 억제 및 문턱 전압 조절 등을 용이하게 할 수 있게 되어 반도체 소자의 미세화, 고집적화 및 고속화에 대응할 수 있게 되었다.
그러나, 이러한 유전상수가 높은 게이트 절연막을 채용하더라도 드레인과 게이트 전극이 중첩되는 영역에서 생기는 전계의 집중으로 인해 나타나는 게이트 유도 드레인 누설 현상에 의한 트랜지스터의 누설전류를 개선하지 못하는 실정이다. 또한, 이 역시 반도체 소자를 고집적화하는데 어려운 문제가 있다.
본 발명은 주변회로 영역에서 동작전류가 감소하여 반도체 소자의 속도가 감소되는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 상부에 형성된 층간절연막을 관통하는 게이트 구조물과, 상기 층간절연막 상부에 성장된 에피텍셜 성장층과, 상기 층간절연막을 관통하는 소스/드레인 콘택으로 인가된 바이어스에 의해 반도체 기판 내에 제 1 채널영역이 구비되는 제 1 트랜지스터 및 상기 소스/드레인 콘택으로 인가된 바이어스에 의해 상기 에피텍셜 성장층 내에 제 2 채널영역이 형성되며 상기 게이트 구조물을 공유하는 제 2 트랜지스터를 포함하는 것을 특징으로 한다.
그리고, 상기 반도체 기판 내에는 상기 게이트 구조물에 의해 이격되는 제 1 이온주입 영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 성장층 내에는 상기 게이트 구조물에 의해 이격되는 제 2 이온주입 영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 이온주입 영역 사이에 상기 제 1 채널영역이 형성되는 것을 특징으로 한다.
그리고, 상기 제 2 이온주입 영역 사이에 제 2 채널 영역이 형성되는 것을 특징으로 한다
그리고, 상기 소스/드레인 콘택은 상기 제 1 이온주입 영역 및 상기 제 2 이온주입 영역을 연결하는 것을 특징으로 한다.
그리고, 상기 게이트 구조물과 상기 소스/드레인 콘택은 이격되는 것을 특징으로 한다.
그리고, 상기 게이트 구조물은 상기 반도체 기판 상부에 형성된 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층, 제 2 게이트 산화막의 적층구조를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트랜지스터는 및 상기 제 2 트랜지스터는 상기 게이트 금속층을 중심으로 서로 대칭인 구조를 갖는 것을 특징으로 한다.
그리고, 상기 제 1 트랜지스터는 상기 제 1 이온주입 영역, 상기 제 1 게이트 산화막, 상기 제 1 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 트랜지스터는 상기 제 2 이온주입 영역, 상기 제 2 게이트 산화막, 제 2 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 한다.
그리고, 상기 소스/드레인 콘택 상부에 상기 에피텍셜 성장층을 관통하는 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그 상부에 구비되는 상기 금속배선을 더 포함하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 성장층은 상기 층간절연막을 관통하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 구비되는 제 1 이온주입 영역과, 상기 반도체 기판 상에 구비된 층간절연막을 관통하는 게이트 구조물과, 상기 반도체 기판을 시드층으로 상기 층간절연막 상부에 형성된 에피텍셜 성장층과, 상기 에피텍셜 성장층 내에 구비되는 제 2 이온주입 영역 및 상기 제 1 이온주입 영역 및 상기 제 2 이온주입 영역을 연결하는 소스/드레인 콘택을 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 구조물은 상기 반도체 기판 상부에 구비된 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층, 제 2 게이트 산화막의 적층구조를 포함하는 것을 특징으로 한다.
그리고, 상기 소스/드레인 콘택에 바이어스가 인가되는 경우 상기 제 1 이온주입 영역에 제 1 채널영역이 형성되는 것을 특징으로 한다.
그리고, 상기 소스/드레인 콘택에 바이어스가 인가되는 경우 상기 제 2 이온주입 영역에 제 2 채널영역이 형성되는 것을 특징으로 한다.
그리고, 상기 게이트 구조물과 상기 소스/드레인 콘택은 이격되는 것을 특징으로 한다.
그리고, 상기 에피텍셜 성장층은 상기 층간절연막을 관통하는 것을 특징으로 한다.
그리고, 상기 소스/드레인 콘택 상부에 상기 에피텍셜 성장층을 관통하는 콘택플러그를 더 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그 상부에 구비되는 상기 금속배선을 더 포함하는 것을 특징으로 한다.
본 발명에 또 다른 실시예에 따른 반도체 소자는 제 1 기판 상부에 형성된 층간절연막을 관통하는 게이트 구조물과, 상기 층간절연막 상부에 성장된 제 2 기판과, 상기 층간절연막을 관통하는 소스/드레인 콘택으로 인가된 바이어스에 의해 상기 제 1 기판 내에 제 1 채널영역이 구비되는 제 1 트랜지스터 및 상기 소스/드레인 콘택으로 인가된 바이어스에 의해 상기 제 2 기판 내에 제 2 채널영역이 형성되며 상기 게이트 구조물을 공유하는 제 2 트랜지스터를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 구조물은 상기 제 1 기판 상부에 형성된 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층, 제 2 게이트 산화막의 적층구조를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트랜지스터는 상기 제 1 기판 내 상기 게이트 구조물에 의해 이격된 제 1 이온주입 영역, 상기 제 1 게이트 산화막, 상기 제 1 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 트랜지스터는 상기 제 2 기판 내 상기 게이트 구조물에 의해 이격된 제 2 이온주입 영역, 상기 제 2 게이트 산화막, 제 2 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 기판은 제 1 기판으로부터 성장되어, 상기 제 1 기판과 연결되며 상기 층간절연막을 관통하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판 상에 제 1 게이트 적층물을 형성하는 단계와, 상기 제 1 게이트 적층물을 마스크로 상기 반도체 기판 내에 제 1 이온주입 영역을 형성하는 단계와, 상기 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 제 1 이온주입 영역과 연결되며 상기 층간절연막을 관통하는 소스/드레인 콘택을 형성하는 단계와, 상기 제 1 게이트 적층물이 일부 식각된 제 2 게이트 적층물 상부에 산화막을 형성하여 게이트 구조물을 형성하는 단계와, 상기 반도체 기판을 시드층으로 하여 상기 층간절연막 상부에 에피텍셜 성장층을 형성하는 단계 및 상기 에피텍셜 성장층에 이온주입을 수행하여 상기 게이트 구조물에 의해 이격되도록 제 2 이온주입 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 적층물을 형성하는 단계는 상기 반도체 기판 상부에 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층 및 게이트 하드마스크 패턴을 형성하는 단계 및 상기 게이트 하드마스크 패턴을 식각마스크로 상기 제 2 폴리실리콘층, 상기 게이트 금속층, 상기 제 1 폴리실리콘층, 상기 제 1 게이트 산화막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 소스/드레인 콘택을 형성하는 단계는 상기 제 1 이온주입 영역이 노출되도록 상기 층간절연막을 식각하는 단계와, 상기 층간절연막 상부에 금속층을 형성하는 단계 및 상기 층간절연막이 노출되도록 상기 금속층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 금속층에 평탄화 식각 공정을 수행하는 과정에서 상기 게이트 하드마스크 패턴이 제거되어 상기 제 2 게이트 적층물을 형성하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 성장층을 형성하는 단계는 상기 반도체 기판이 노출되도록 상기 층간절연막을 식각하는 단계 및 상기 반도체 기판을 시드층으로 에피텍셜 성장 방법을 수행하여 상기 식각된 층간절연막을 통하여 상기 층간절연막 상부에 성장층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 성장층을 형성하는 단계 이후 상기 에피텍셜 성장층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 에피텍셜 성장층을 형성하는 단계 이후 상기 에피텍셜 성장층 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 소스/드레인 콘택 상부에 상기 에피텍셜 성장층을 관통하는 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 콘택플러그 상부에 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 소스/드레인 콘택에 바이어스가 인가되는 경우 상기 제 1 이온주입 영역 사이에 제 1 채널영역이 형성되고, 상기 제 2 이온주입 영역 사이에 제 2 채널영역이 형성되는 것을 특징으로 한다.
본 발명은 다음의 효과를 제공한다.
첫째, 전류가 흐를수 있는 경로를 확보함으로써 주어진 시간에 더 많은 전류가 흐를 수 있게 하여, 동작 전류가 증가하고 이에 따라 반도체 소자의 동작 속도를 증가시킨다.
둘째, 동일 전류를 흐르게 하기 위해 종래의 반도체 소자의 구조보다 더 작은 반도체 소자의 면적을 사용함으로써 넷 다이를 증가시킬 수 있다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 주변회로 영역을 포함하는 제 1 기판(100) 상부에 형성된 층간절연막(114)을 관통하는 게이트 구조물(121)과, 층간절연막(114) 상부에 성장된 제 2 기판(124)과, 층간절연막(114)을 관통하는 소스/드레인 콘택(118)으로 인가된 바이어스에 의해 제 1 기판(100) 내에 제 1 채널영역(C1)이 구비되는 제 1 트랜지스터(Tr.1) 및 소스/드레인 콘택(118)으로 인가된 바이어스에 의해 제 2 기판(124) 내에 제 2 채널영역(C2)이 형성되며 게이트 구조물(121)을 공유하는 제 2 트랜지스터(Tr.2)를 포함한다.
여기서, 제 1 기판(100)은 반도체 기판을 포함하고, 제 2 기판(124)은 반도체 기판으로부터 성장되며 층간절연막을 관통하는 에피텍셜 성장층을 포함하는 것이 바람직하다. 그리고, 게이트 구조물(121)은 제 1 기판(100) 상부에 형성된 제 1 게이트 산화막(102), 제 1 폴리실리콘층(104), 게이트 금속층(106), 제 2 폴리실리콘층(108), 제 2 게이트 산화막(120)의 적층구조를 포함한다.
또한, 제 1 기판(100) 내에는 게이트 구조물(121)에 의해 이격되어 형성되는 제 1 이온주입 영역(112)을 더 포함하고, 제 2 기판(124) 내에는 게이트 구조물(121)에 의해 이격되어 형성되는 제 2 이온주입 영역(126)을 더 포함한다.
제 1 트랜지스터(Tr.1)는 제 1 이온주입 영역(112), 제 1 게이트 산화막(102), 제 1 폴리실리콘층(104) 및 게이트 금속층(106)을 포함하는 것이 바람직하다. 또한, 제 2 트랜지스터(Tr.2)는 제 2 이온주입 영역(126), 제 2 게이트 산화막(120), 제 2 폴리실리콘층(108) 및 게이트 금속층(106)을 포함하는 것이 바람직하다. 즉, 제 1 트랜지스터(Tr.1)와 제 2 트렌지스터(Tr.2)는 게이트 금속층(106)을 중심으로 상하로 대칭인 구조이다. 따라서, 두개의 트랜지스터가 수직으로 형성되므로 수평으로 형성되는 것보다 반도체 기판이 소요되는 면적을 감소시킴으로써 넷다이를 증가시킨다.
이때, 소스/드레인 콘택(118)은 제 1 이온주입 영역(112) 및 제 2 이온주입 영역(126)을 연결되어 소스/드레인 콘택(118)에 인가된 바이어스에 의해 제 1 채널영역(C1)은 제 1 이온주입 영역(112) 사이에 형성되고, 제 2 채널영역(C2)은 제 2 이온주입 영역(126) 사이에 형성된다. 즉, 본 발명은 제 1 채널영역(C1)과 제 2 채널영역(C2)에 의해 동작 전류가 2배로 증가되고, 이에 따라 반도체 소자의 동작 속도가 향상되는 효과를 제공한다. 또한, 제 1 채널영역(C1)과 제 2 채널영역(C2)이 좌,우가 아닌 아래, 위로 형성하기 때문에 채널형성에는 제 1 이온주입 영역(112)과 제 2 이온주입 영역(126)을 연결하는 소스/드레인 콘택(118)만이 요구되므로 추가적인 반도체 기판 면적을 소비하지 않아 반도체 소자의 넷 다이를 증가시킬 수 있다.
한편, 게이트 구조물(121)과 소스/드레인 콘택(118)은 서로 이격되는 것이 바람직하고, 소스/드레인 콘택(118)에 바이어스를 인가하기 위해 소스/드레인 콘택(118) 상부에 에피텍셜 성장층(124)을 관통하는 콘택플러그(128)을 더 포함하는 것이 바람직하다. 또한, 콘택플러그(128) 상부에는 금속배선(130)이 더 구비될 수 있다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 도 2a 내지 도 2g를 참조하여 설명한다. 도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 이하에서는 편의상 제 1 기판(100)은 반도체 기판(100)으로 표기하고, 제 2 기판(124)은 에피텍셜 성장층으로 표기한다.
도 2a에 도시된 바와 같이, 주변회로 영역을 포함하는 반도체 기판(100) 상부에 제 1 게이트 산화막(102)을 형성하고, 그 상부에 제 1 폴리실리콘층(104), 게이트 금속층(106) 및 제 2 폴리실리콘층(108)을 형성한 후 그 상부에 게이트 하드마스크 패턴(110)을 형성한다. 이어서, 게이트 하드마스크 패턴(110)을 식각마스크로 제 2 폴리실리콘층(108), 게이트 금속층(106), 제 1 폴리실리콘층(104) 및 제 1 게이트 산화막(102)을 식각하여 제 1 게이트 적층물을 형성한다.
그 다음, 제 1 게이트 적층물을 마스크로 반도체 기판(100)에 이온주입을 수행하여 제 1 이온주입 영역(112)을 형성한다. 여기서, 제 1 이온주입 영역(112)은 게이트 구조물을 중심으로 양측에 구비되는 소스/드레인을 포함한다.
이어서, 제 1 게이트 적층물을 포함하는 반도체 기판(100) 상부에 층간절연막(114)을 형성한다. 이후, 게이트 하드마스크 패턴(110)이 노출되도록 층간절연막(114)에 평탄화 식각 공정을 수행하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 제 1 이온주입 영역(112)이 노출되도록 층간절연막(114)을 식각하여 콘택홀(미도시)을 형성한 후, 콘택홀이 매립되도록 층간절연막(114) 상부에 금속층(116)을 형성한다.
도 2c에 도시된 바와 같이, 층간절연막(114)이 노출되도록 금속층(116)에 평탄화 식각 공정을 수행하여 층간절연막(114)을 관통하는 소스/드레인 콘택(118)을 형성한다. 이때, 금속층(116)의 평탄화 식각 공정에서 제 1 게이트 적층물의 게이트 하드마스크 패턴(110)이 제거되어 제 2 폴리실리콘층(108)이 노출되는 것이 바람직하다. 편의상, 제 2 폴리실리콘층(108)이 노출된 상태의 적층물은 제 2 게이트 적층물이라 한다. 소스/드레인 콘택(118)은 반도체 기판(100) 내 형성된 제 1 이온주입 영역(112)과 연결되도록 형성되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 제 2 게이트 적층물 상부에 산화공정을 수행하여 제 2 폴리실리콘층(108) 상부에 제 2 게이트 산화막(120)을 형성한다. 여기서 제 2 게이트 산화막(120)은 도 2a의 제 1 게이트 산화막의 형성 공정과 동일한 공정으로 형성될 수 있으며 이에 한정되는 것은 아니고 변경가능하다. 이로써 제 2 게이트 산화막(120)을 포함하여 제 2 폴리실리콘층(108), 게이트 금속층(106), 제 2 폴리실리콘층(104) 및 제 1 게이트 산화막(102)은 반도체 소자의 동작을 위한 게이트 구조물(121)이 완성된다.
도 2e에 도시된 바와 같이, 반도체 기판(100)이 노출되도록 층간절연막(114)을 식각하여 시드 홀(122)을 형성한다. 이때, 시드 홀(122)은 소스/드레인 콘택(118)으로부터 이격되도록 형성되는 것이 바람직하다.
도 2f에 도시된 바와 같이, 반도체 기판(100)을 시드층으로 하여 시드 홀(122)을 에피텍셜 성장 방법을 수행하여 층간절연막(114) 상부에 에피텍셜 성장층(124)을 형성한다. 이후, 에피텍셜 성장층(124) 표면에 평탄화 식각 공정이 더 수행될 수 있다. 이때, 에피텍셜 성장층(124)에는 후속으로 이온주입 공정이 수행되므로 이러한 공정을 감안하여 두께를 설정하여 형성하는 것이 바람직하다. 도시되지는 않았지만 에피텍셜 성장층(124) 상부에는 층간절연막이 더 형성될 수 있다. 이는 에피텍셜 성장층(124)이 후속 공정으로부터 보호되도록 한다.
도 2g에 도시된 바와 같이, 에피텍셜 성장층(124)에 이온주입 공정을 수행하여 제 2 이온주입 영역(126)을 형성한다. 제 2 이온주입 영역(126)은 게이트 구조물(121)의 양측으로 이격되며 소스/드레인 콘택(118)과 오버랩되도록 형성되는 것이 바람직하다. 즉, 소스/드레인 콘택(118)에 의해 인가된 바이어스에 의해 반도체 기판(100) 내에는 서로 이웃하는 제 1 이온주입 영역(112) 사이에 제 1 채널영역(C1)이 형성되고, 에피텍셜 성장층(124) 내에는 서로 이웃하는 제 2 이온주입 영역(126) 사이에 제 2 채널영역(C2)이 형성된다. 따라서, 'on'인 경우 제 1 채널영역(C1) 및 제 2 채널영역(C2)에 의해 동작전류가 2배로 증가되고 이에 따라 반도체 소자의 동작 속도가 향상되는 효과를 제공한다.
제 1 이온주입 영역(112), 제 1 게이트 산화막(102), 제 1 폴리실리콘층(104) 및 게이트 금속층(106)을 포함하는 구조를 제 1 트랜지스터(Tr.1)라 하고, 제 2 이온주입 영역(126), 제 2 게이트 산화막(120), 제 2 폴리실리콘층(108) 및 게이트 금속층(106)을 포함하는 구조를 제 2 트랜지스터(Tr.2)라 할 때, 제 1 트랜지스터(Tr.1)와 제 2 트렌지스터(Tr.2)는 게이트 금속층(106)을 중심으로 상하로 대칭인 구조이다. 따라서, 두개의 트랜지스터가 수직으로 형성되므로 수평으로 형성되는 것보다 반도체 기판이 소요되는 면적을 감소시킴으로써 넷다이를 증가시킨다. 또한, 제 1 채널영역(C1)과 제 2 채널영역(C2)이 좌,우가 아닌 아래, 위로 형성되기 때문에 채널형성을 위해서는 제 1 이온주입 영역(112)과 제 2 이온주입 영역(126)을 연결하는 소스/드레인 콘택(118)만이 요구되므로 추가적인 반도체 기판 면적을 소비하지 않아 반도체 소자의 넷 다이를 증가시킬 수 있다.
이어서, 소스/드레인 콘택(118)의 일부가 노출되도록 에피텍셜 성장층을 식각하여 콘택홀을 형성한다. 이때, 콘택홀은 소스/드레인 콘택(118)이 제 2 이온주입 영역(126)과 오버랩되는 것을 침범하지 않는 한도 내에서 형성되는 것이 바람직하다. 그 다음 콘택홀 내에 도전층을 매립하여 콘택플러그(128)를 형성한다. 따라서, 소스/드레인 콘택(118)은 제 2 이온주입 영역(126)와 연결됨과 동시에 콘택플러그(128)와 연결되는 것이 바람직하다.
이어서, 에피텍셜 성장층(124) 상부에 콘택플러그(128)와 연결되는 금속배선(130)을 패터닝한다. 이때, 금속배선(130)은 제 2 이온주입 영역(126)의 일부를 덮도록 형성된다.
상술한 바와 같이, 본 발명은 반도체 기판 및 이를 시드층으로 성장된 에피텍셜 성장층, 즉, 아래, 위로 두 개의 채널영역이 형성됨으로써 반도체 소자의 넷 다이를 증가시킬 수 있다. 또한, 두 개의 채널영역에 의해 동작전류가 2배로 증가되고 이에 따라 반도체 소자의 동작 속도가 향상되는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (37)
- 반도체 기판 상부에 형성된 층간절연막을 관통하는 게이트 구조물;
상기 층간절연막을 관통하는 시드 홀을 통해 상기 반도체 기판으로부터 성장되어, 상기 층간절연막을 관통하면서 상기 층간절연막 상부 및 게이트 구조물 상부에 위치하는 에피텍셜 성장층;
상기 층간절연막을 관통하며 상기 게이트 구조물의 양측에 각각 위치하는 제 1 및 제 2 소스/드레인 콘택들;
상기 제 1 및 제 2 소스/드레인 콘택들에 인가된 바이어스에 의해 상기 반도체 기판 내에 제 1 채널영역이 형성되는 제 1 트랜지스터; 및
상기 제 1 및 제 2 소스/드레인 콘택들에 인가된 바이어스에 의해 상기 에피텍셜 성장층 내에 제 2 채널영역이 형성되며 상기 게이트 구조물을 상기 제 1 트랜지스터와 공유하는 제 2 트랜지스터를 포함하되,
상기 에피텍셜 성장층 및 상기 제 1 및 제 2 소스/드레인 콘택들은 상기 게이트 구조물을 기준으로 대칭되게 형성되는 반도체 소자. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 반도체 기판 내에서 서로 이격되게 상기 게이트 구조물의 양측에 위치하는 2개의 제 1 이온주입 영역들을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈청구항 2에 있어서,
상기 에피텍셜 성장층 내에서 서로 이격되게 상기 게이트 구조물의 양측에 위치하는 2개의 제 2 이온주입 영역들을 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈청구항 2에 있어서,
서로 이격된 상기 2개의 제 1 이온주입 영역들 사이에 상기 제 1 채널영역이 형성되는 것을 특징으로 하는 반도체 소자. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈청구항 3에 있어서,
서로 이격된 상기 2개의 제 2 이온주입 영역들 사이에 상기 제 2 채널영역이 형성되는 것을 특징으로 하는 반도체 소자. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈청구항 3에 있어서,
상기 제 1 소스/드레인 콘택은 상기 2개의 제 1 이온주입 영역들 중 어느 하나와 상기 2개의 제 2 이온주입 영역들 중 어느 하나를 연결하며,
상기 제 2 소스/드레인 콘택은 상기 2개의 제 1 이온주입 영역들 다른 하나와 상기 2개의 제 2 이온주입 영역들 중 다른 하나를 연결하는 것을 특징으로 하는 반도체 소자. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 게이트 구조물과 상기 제 1 및 제 2 소스/드레인 콘택들은 이격되는 것을 특징으로 하는 반도체 소자. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈청구항 3에 있어서,
상기 게이트 구조물은
상기 반도체 기판 상부에 형성된 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층, 제 2 게이트 산화막의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈청구항 8에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 게이트 금속층을 중심으로 서로 대칭인 구조를 갖는 것을 특징으로 하는 반도체 소자. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈청구항 8에 있어서,
상기 제 1 트랜지스터는
상기 2개의 제 1 이온주입 영역들, 상기 제 1 게이트 산화막, 상기 제 1 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈청구항 8에 있어서,
상기 제 2 트랜지스터는
상기 2개의 제 2 이온주입 영역들, 상기 제 2 게이트 산화막, 제 2 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈청구항 1에 있어서,
상기 제 1 및 제 2 소스/드레인 콘택들 상부에 형성되며 상기 에피텍셜 성장층을 관통하는 제 1 및 제 2 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈청구항 12에 있어서,
상기 제 1 및 제 2 콘택플러그 상부에 구비되는 금속배선들을 더 포함하는 것을 특징으로 하는 반도체 소자. - 삭제
- 반도체 기판 내에 구비되며 서로 이격된 2개의 제 1 이온주입 영역들;
상기 반도체 기판 상에 구비된 층간절연막을 관통하는 게이트 구조물;
상기 반도체 기판을 시드층으로 상기 반도체 기판으로부터 성장되어, 상기 층간절연막을 관통하면서 상기 층간절연막 상부 및 상기 게이트 구조물 상부에 위치하는 에피텍셜 성장층;
상기 에피텍셜 성장층 내에 구비되며 서로 이격된 2개의 제 2 이온주입 영역들; 및
상기 제 1 이온주입 영역들과 상기 제 2 이온주입 영역들을 연결하는 제 1 및 제 2 소스/드레인 콘택들을 포함하되,
상기 에피텍셜 성장층 및 상기 제 1 및 제 2 소스/드레인 콘택들은 상기 게이트 구조물을 기준으로 대칭되게 형성되는 반도체 소자. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 게이트 구조물은
상기 반도체 기판 상부에 구비된 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층, 제 2 게이트 산화막의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 1 및 제 2 소스/드레인 콘택들에 바이어스가 인가되는 경우 상기 2개의 제 1 이온주입 영역들 사이에 제 1 채널영역이 형성되는 것을 특징으로 하는 반도체 소자. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 1 및 제 2 소스/드레인 콘택에 바이어스가 인가되는 경우 상기 2개의 제 2 이온주입 영역들 사이에 제 2 채널영역이 형성되는 것을 특징으로 하는 반도체 소자. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 게이트 구조물과 상기 제 1 및 제 2 소스/드레인 콘택들은 이격되는 것을 특징으로 하는 반도체 소자. - 삭제
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈청구항 15에 있어서,
상기 제 1 및 제 2 소스/드레인 콘택들 상부에 형성되며 상기 에피텍셜 성장층을 관통하는 제 1 및 제 2 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈청구항 21에 있어서,
상기 제 1 및 제 2 콘택플러그 상부에 구비되는 금속배선을 더 포함하는 것을 특징으로 하는 반도체 소자. - 제 1 기판 상부에 형성된 층간절연막을 관통하는 게이트 구조물;
상기 층간절연막을 관통하는 시드 홀을 통해 상기 제 1 기판으로부터 성장되어, 상기 층간절연막을 관통하면서 상기 층간절연막 상부 및 상기 게이트 구조물 상부에 위치하는 제 2 기판;
상기 층간절연막을 관통하며 상기 게이트 구조물의 양측에 각각 위치하는 제 1 및 제 2 소스/드레인 콘택들;
상기 제 1 및 제 2 소스/드레인 콘택들에 인가된 바이어스에 의해 상기 제 1 기판 내에 제 1 채널영역이 형성되는 제 1 트랜지스터; 및
상기 제 1 및 제 2 소스/드레인 콘택들에 인가된 바이어스에 의해 상기 제 2 기판 내에 제 2 채널영역이 형성되며 상기 게이트 구조물을 상기 제 1 기판과 공유하는 제 2 트랜지스터를 포함하되,
상기 제 2 기판 및 상기 제 1 및 제 2 소스/드레인 콘택들은 상기 게이트 구조물을 기준으로 대칭되게 형성되는 반도체 소자. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈청구항 23에 있어서,
상기 게이트 구조물은
상기 제 1 기판 상부에 형성된 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층, 제 2 게이트 산화막의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈청구항 24에 있어서,
상기 제 1 트랜지스터는
상기 제 1 기판 내에서 서로 이격되게 형성된 2개의 제 1 이온주입 영역들, 상기 제 1 게이트 산화막, 상기 제 1 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 하는 반도체 소자. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈청구항 24에 있어서,
상기 제 2 트랜지스터는
상기 제 2 기판 내에서 서로 이격되게 형성된 2개의 제 2 이온주입 영역들, 상기 제 2 게이트 산화막, 상기 제 2 폴리실리콘층 및 상기 게이트 금속층을 포함하는 것을 특징으로 하는 반도체 소자. - 삭제
- 반도체 기판 상에 제 1 게이트 적층물을 형성하는 단계;
상기 제 1 게이트 적층물을 마스크로 상기 제 1 게이트 적층물 양측의 상기 반도체 기판 내에 제 1 이온주입 영역들을 형성하는 단계;
상기 반도체 기판 상에 층간절연막을 형성하는 단계;
상기 제 1 이온주입 영역들과 각각 연결되며 상기 층간절연막을 관통하는 제 1 및 제 2 소스/드레인 콘택들을 형성하는 단계;
상기 제 1 게이트 적층물의 상부가 일부 식각된 제 2 게이트 적층물 상부에 산화막을 형성하여 게이트 구조물을 형성하는 단계;
상기 반도체 기판이 노출되도록 상기 게이트 구조물 양측의 상기 층간절연막을 식각하여 시드 홀들을 형성하는 단계;
상기 반도체 기판을 시드층으로 하는 에피텍셜 성장 방법을 상기 시드 홀을 통해 수행하여, 상기 층간절연막을 관통하면서 상기 층간절연막 상부 및 상기 산화막 상부에 위치하는 에피텍셜 성장층을 형성하는 단계; 및
상기 에피텍셜 성장층에 이온주입을 수행하여 상기 게이트 구조물 양측의 상기 에피텍셜 성장층 내에 제 2 이온주입 영역들을 형성하는 단계를 포함하되,
상기 에피텍셜 성장층, 상기 시드 홀들 및 상기 제 1 및 제 2 소스/드레인 콘택들은 상기 게이트 구조물을 기준으로 대칭되게 형성되는 반도체 소자의 형성 방법. - ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈청구항 28에 있어서,
상기 제 1 게이트 적층물을 형성하는 단계는
상기 반도체 기판 상부에 제 1 게이트 산화막, 제 1 폴리실리콘층, 게이트 금속층, 제 2 폴리실리콘층 및 게이트 하드마스크 패턴을 형성하는 단계; 및
상기 게이트 하드마스크 패턴을 식각마스크로 상기 제 2 폴리실리콘층, 상기 게이트 금속층, 상기 제 1 폴리실리콘층, 상기 제 1 게이트 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈청구항 29에 있어서,
상기 제 1 및 제 2 소스/드레인 콘택들을 형성하는 단계는
상기 제 1 이온주입 영역들이 노출되도록 상기 층간절연막을 식각하는 단계;
상기 층간절연막 상부에 금속층을 형성하는 단계; 및
상기 층간절연막이 노출되도록 상기 금속층에 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈청구항 30에 있어서,
상기 금속층에 평탄화 식각 공정을 수행하는 과정에서 상기 게이트 하드마스크 패턴이 제거되어 상기 제 2 게이트 적층물을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 삭제
- ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈청구항 28에 있어서,
상기 에피텍셜 성장층을 형성하는 단계 이후
상기 에피텍셜 성장층에 평탄화 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈청구항 28에 있어서,
상기 에피텍셜 성장층을 형성하는 단계 이후
상기 에피텍셜 성장층 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈청구항 28에 있어서,
상기 제 1 및 제 2 소스/드레인 콘택들 상부에 상기 에피텍셜 성장층을 관통하는 제 1 및 제 2 콘택플러그들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈청구항 35에 있어서,
상기 제 1 및 제 2 콘택플러그 상부에 금속배선들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 삭제
Priority Applications (2)
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|---|---|---|---|
| KR1020120096485A KR101950003B1 (ko) | 2012-08-31 | 2012-08-31 | 반도체 소자 및 그 형성 방법 |
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Applications Claiming Priority (1)
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| KR1020120096485A KR101950003B1 (ko) | 2012-08-31 | 2012-08-31 | 반도체 소자 및 그 형성 방법 |
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