JP6158447B1

JP6158447B1 - 高ジッタ耐性および高速位相ロッキングを有するクロック・データリカバリ

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Publication number: JP6158447B1
Application number: JP2016565454A
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Inventors: ソン、ユ; ディフェンダーファー、ジャン・クリスチャン; チェン、ナン; ウェスト、ディビッド・イアン; ビアニ、ポール・ローレンス
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Abstract

データ入力信号からクロックおよびデータを再生するためのシステムおよび方法が開示され、そのシステムおよび方法は、データ入力信号とクロック位相信号のタイミング関係を決定するために、データ入力信号を用いて複数のクロック位相信号をサンプリングし、再生されたデータを生成するために、データ入力信号をサンプリングするために使用するクロック位相信号のうちの１つを選択するために、決定されたタイミング関係を使用する。ＣＤＲは、データ入力信号上の大きな瞬時ジッタによって引き起こされ得るクロック出力信号上のグリッチを抑制するグリッチ抑制モジュールを含むことができる。これらの方法を使用するクロック・データリカバリ回路（ＣＤＲ）は、新たなデータ入力信号に迅速にロックすることができ、また、データ入力信号上に大きな瞬時タイミングジッタがあるときに確実にデータを受信することができる。

Description

[0001] 本発明は、電子回路に関し、より具体的には、高ジッタ耐性および高速位相ロッキングを有するクロック・データリカバリ回路（a clock and data recovery circuit）に関する。

[0002] 電子システムにおける高速シリアル通信リンクの使用が増加し続けている。高速シリアル通信リンクは、ユニバーサルシリアルバス（ＵＳＢ：Universal Serial Bus）、高精細度マルチメディアインターフェース（ＨＤＭＩ（登録商標）：High-Definition Multimedia Interface）、シリアルＡＴＡ（ＳＡＴＡ：Serial Advanced Technology Attachment）、およびＰＣＩエクスプレス（ＰＣＩｅ：Peripheral Component Interconnect Express）インターフェースのような、様々な規格にしたがって動作することができる。クロック・データリカバリ回路（ＣＤＲ）は、シリアル通信リンクからのデータを再生（recover）し、データのタイミングを信号で発信するクロックを再生するために使用される。

[0003] いくつかのシステム、例えば、ＵＳＢにおいて、シリアルデータは、大きな瞬時タイミングジッタ（instantaneous timing jitter）を有することができる。以前のＣＤＲは、いくつかのジッタ状態において誤差（例えば、再生されたデータが不正確である）を発生させることがある。以前のＣＤＲは、また、入力データへの遅い初期ロッキングを呈することがある。いくつかの以前のＣＤＲは、タイミングジッタに対処しようとする複雑な回路要素を含んできた。

[0004] １つの態様において、クロック位相信号を使用してシリアルデータ入力信号からクロックおよびデータを再生するための回路が提供され、データ入力信号は、データのシリアルストリームを含んでおり、クロック位相信号は、データ入力信号のデータレートにほぼ合う周波数で発振し、クロック位相信号は位相において均等に間隔を保っている。回路は、データ入力信号のエッジでクロック位相信号の値をサンプリングするように構成された位相サンプラモジュール（a phase sampler module）と、データ入力信号とクロック位相信号のタイミング関係を決定するためにクロック位相信号のサンプリングされた値を評価するように構成された位相調整モジュールと、位相調整モジュールによって決定されたデータ入力信号とクロック位相信号のタイミング関係に基づいて、クロック位相信号を使用してクロック出力信号を生成するように構成された位相選択モジュールと、クロック出力信号のエッジでデータ入力信号をサンプリングすることによってデータ出力信号を生成するように構成されたデータサンプラと、を含む。

[0005] １つの態様において、データ入力信号からクロックおよびデータを再生するための方法が提供される。方法は、データ入力信号のエッジでクロック位相信号の値をサンプリングすることと、データ入力信号とクロック位相信号のタイミング関係を決定するためにクロック位相信号のサンプリングされた値を評価することと、データ入力信号とクロック位相信号の決定されたタイミング関係に基づいて、クロック位相信号を使用してクロック出力信号を生成することと、データ出力信号を生成するためにクロック出力信号のエッジでデータ入力信号をサンプリングすることと、を含む。

[0006] １つの態様において、データ入力信号からクロックおよびデータを再生するための装置が提供される。装置は、データ入力信号のエッジでクロック位相信号の値をサンプリングするための手段と、データ入力信号とクロック位相信号のタイミング関係を決定するためにクロック位相信号のサンプリングされた値を評価するための手段と、データ入力信号とクロック位相信号の決定されたタイミング関係に基づいて、クロック位相信号を使用してクロック出力信号を生成するための手段と、データ出力信号を生成するためにクロック出力信号のエッジでデータ入力信号をサンプリングするための手段と、を含む。

[0007] 本発明の他の特徴および利点は、例として本発明の態様を例示する以下の説明から明らかであるべきである。

[0008] 本発明の詳細は、その構造および動作の両方に関して、付随する図面を検討することによって部分的に収集されることができ、ここにおいて、同様の参照番号が同様の部分を指す。

[0009] クロック・データリカバリ回路の機能ブロック図。 [0010] ここに開示される実施形態による、クロック・データリカバリ回路の機能ブロック図。 [0011] 図２のクロック・データリカバリ回路の動作を例示する波形図。 [0012] ここに開示される実施形態による、別のクロック・データリカバリ回路の機能ブロック図。 [0013] 図４のクロック・データリカバリ回路の動作を例示する波形図。 [0014] ここに開示される実施形態による、別のクロック・データリカバリ回路の機能ブロック図。 [0015] ここに開示される実施形態による、別のクロック・データリカバリ回路の概略図。 [0016] ここに開示される実施形態による、パルス生成器モジュールの概略図。 [0017] 図７のクロック・データリカバリ回路の動作を例示する波形図。図７のクロック・データリカバリ回路の動作を例示する波形図。 [0018] ここに開示される実施形態による、クロック・データリカバリのためのプロセスのフローチャート。

詳細な説明

[0019] 付随する図面に関連して以下に述べられる詳細な説明は、様々な構成の説明として意図されたものであり、本明細書に説明される概念が実現されることができる構成のみを表すように意図されたものではない。詳細な説明は、様々な概念の完全な理解を提供する目的で具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実現され得ることが、当業者には明らかになるであろう。いくつかの事例では、周知の構造およびコンポーネントが、そのような概念を曖昧にすることを避けるために簡略化された形式で示される。

[0020] 図１は、クロック・データリカバリ回路（ＣＤＲ）の機能ブロック図である。ＣＤＲは、データ入力信号（データ入力）を受信する。データ入力信号は、データのシリアルストリームを含んでいる。データのシリアルストリームの各ビットは、ビット時間と称され得る時間間隔にわたる。ＣＤＲは、データ出力信号（データ出力）を生成し、データのタイミングを示すクロック出力信号（クロック出力）を生成するために、その入力からデータを再生するように動作する。

[0021] ＣＤＲは、第１のサンプラ７１と第２のサンプラ７２とを含む。第１のサンプラ７１は、ＣＤＲからのデータ出力を供給する。第１のサンプラ７１および第２のサンプラ７２からの出力は、データ入力信号からタイミングを再生するために使用される。第１のサンプラ７１は、データクロック信号ＣＬＫｄの立ち上がりエッジでデータ入力信号をサンプリングし、サンプリングされた値を示す出力を生成する。第２のサンプラ７２は、タイミングクロック信号ＣＬＫｔの立ち上がりエッジでデータ入力信号をサンプリングし、サンプリングされた値を示す出力を生成する。タイミングクロック信号ＣＬＫｔは、第１のサンプラ７１と第２のサンプラ７２とのサンプリング時間がクロック周期の２分の１だけオフセットされるように、データクロック信号ＣＬＫｄと相補的になるものである。ＣＤＲのデータ入力信号および他の信号は、差動信号（differential signals）であり得る。

[0022] タイミングリカバリモジュール（A timing recovery module）７５は、第１のサンプラ７１の出力と第２のサンプラ７２の出力とを受信し、それらは、異なるクロック位相でサンプリングされる。タイミングリカバリモジュール７５は、電圧制御発振器（ＶＣＯ）７６の周波数を制御するために、例えば、アレキサンダー位相検出器（an Alexander phase detector）に基づいて、サンプラの出力を使用する。ＶＣＯ７６は、タイミングリカバリモジュール７５からの制御に基づいてデータクロック信号ＣＬＫｄおよびタイミングクロック信号ＣＬＫｔを供給する。タイミングリカバリモジュール７５は、データクロック信号ＣＬＫｄがビット時間の中心近くにあるように、クロック信号のタイミングを調整するようＶＣＯ７６を制御する。図１のＣＤＲは、いくつかのジッタ状態において誤差（例えば、再生されたデータが不正確である）を発生させ得る。加えて、図１のＣＤＲは、入力データへの遅い初期ロッキングを呈し得る。

[0023] 図２は、ここに開示される実施形態による、クロック・データリカバリ回路（ＣＤＲ）の機能ブロック図である。ＣＤＲは、高ジッタ耐性および高速位相ロッキングを提供することができる。

[0024] ＣＤＲは、データのシリアルストリームを伝達するデータ入力信号（データ入力）を受信する。そのシリアルストリーム中のデータの各ビットは、ビット時間と称される時間期間（a time duration）にわたる。各ビット時間の期間（duration）は、名目上はデータレートの逆数である。しかしながら、個々のビット時間の時間期間は、例えば、タイミングジッタにより変動し得る。ＣＤＲは、データ入力信号から再生されるデータを発信するデータ出力信号（データ出力）と、データ出力信号のタイミングを発信するクロック出力信号（クロック出力）を生成する。

[0025] ＣＤＲは、複数のクロック位相信号（クロック位相）を受信する。クロック位相信号は、同じ周波数で発振するが、位相において分離している。例えば、クロック周期の８分の１だけ間隔が保たれた８個のクロック位相信号があり得る。多くの実施形態において、クロック位相信号のペアが相補的である、偶数個のクロック位相信号がある。クロック位相信号は、例えば、位相ロックループ（ＰＬＬ）によって供給され得る。クロック位相信号は位相において均等に間隔が保たれていると考えられ得るが、例えば、クロック位相信号を生成する回路内の不一致により、相対的な位相において変動があり得る。

[0026] クロック位相信号の周波数は、データ入力信号のデータレートに対応する。クロック周波数は、データレートにロックされ得るか、またはデータ入力信号のデータレートにほぼ合う個別の供給源からのものであり得る。例えば、クロック位相信号は、その周波数がデータレートに名目上合っている基準発振器から生成され得る。ＣＤＲは、クロック位相信号の周波数とデータ入力信号のデータレートが大きい量（例えば、１％）異なるときでも、データおよびクロックを再生することができる。

[0027] ＣＤＲは、データ入力信号の遷移時にクロック位相信号の値をサンプリングする位相サンプラモジュール２２０を含む。これは、クロック信号の遷移時にデータ信号をサンプリングする、図１に例示されている、より一般的な状況とは対照的である。クロック位相信号の値は、データ入力信号の立ち上がりエッジ、立ち下がりエッジ、または立ち上がりエッジと立ち下がりエッジの両方でサンプリングされ得る。信号のエッジは、遷移とも称され得る。例えば、立ち上がりエッジは、立ち上がり遷移またはローレベルからハイレベルへの遷移とも称され得る。位相サンプラモジュール２２０は、例えば、クロック位相信号の各々のための位相サンプラを含み得る。代替的に、位相サンプラモジュール２２０は、相補的なクロック位相信号のペアのための位相サンプラを含み得る。クロック位相信号のサンプリングされた値は、位相調整モジュール２６０に供給される。

[0028] 位相調整モジュール２６０は、データ入力信号とクロック位相信号のタイミング関係を決定するために、クロック位相信号のサンプリングされた値を評価する。位相調整モジュール２６０は、クロック出力信号を生成する際に使用するためにタイミング関係を位相選択モジュール２８０にシグナリングする。

[0029] 位相選択モジュール２８０は、データ入力信号とクロック位相信号のタイミング関係に基づいて、クロック位相信号を使用してクロック出力信号を生成する。データ入力信号とクロック位相信号のタイミング関係は、クロック周期においてデータ入力信号が遷移するところとみなされ得る。

[0030] 位相選択モジュール２８０は、データ入力信号とクロック位相信号のタイミング関係を示す、位相調整モジュール２６０から受信された制御に基づいて、クロック位相信号の中で選択することによってクロック位相信号を生成し得る。代替的に、位相選択モジュール２８０は、クロック出力信号の立ち上がり遷移のタイミングを合わせるためにクロック位相信号のうちの１つを使用し、クロック出力信号の立ち下がり遷移のタイミングを合わせるためにクロック位相信号のうちの別の１つを使用して、クロック出力信号を生成し得る。代替的に、位相選択モジュール２８０は、クロック位相信号の論理的組み合わせを形成することによってクロック出力信号を生成し得る。クロック出力信号は、クロック位相信号のデューティサイクルとは異なるデューティサイクルを有し得る。

[0031] データサンプラモジュール２１０は、データ出力信号を生成するためにクロック出力信号の立ち上がりエッジでデータ入力信号をサンプリングする。クロック出力信号の他のエッジもまた使用され得る。データサンプラモジュール２１０をトリガするクロック出力信号のエッジは、リーディングエッジ（leading edge）と称され得る。データサンプラモジュール２１０は、例えば、データ入力信号をサンプリングするためにセンス増幅器ベースのフリップフロップ（a sense amplifier based flip-flop）を使用し得る。

[0032] 位相調整モジュール２６０は、データサンプラモジュール２１０がビット時間の中間点近くでデータ入力信号をサンプリングするように、例えば、クロック出力信号のタイミングを制御し得る。位相調整モジュール２６０は、例えば、クロック周期のどこでデータ入力信号が遷移するかを決定し、クロック周期の２分の１遅れたクロック位相を選択することができる。位相調整モジュール２６０は、代替的に、クロック周期においてデータ入力信号が遷移するときとクロック出力信号のタイミングとの間の他のオフセットを使用し得る。例えば、より大きいオフセットは、（例えば、信号伝達のために）データ入力信号がＲ−Ｃフィルタを通過するときに、改善された性能を提供し得る。

[0033] クロック位相信号のサンプリングされた値は、１の連続と０の連続とを含むことになる。例えば、ＣＤＲが８個の位相を使用し、クロック位相信号が第１のクロック位相信号および第２のクロック位相信号の立ち上がりの間でサンプリングされるとき、サンプリングされる値は、第１〜第８のクロック位相信号に対応する、１、０、０、０、０、１、１、１になる。位相調整モジュール２６０は、データ入力信号とクロック位相信号のタイミング関係を決定するために、クロック位相信号のサンプリングされた値に、連続した１〜０または０〜１の値を配置し得る。

[0034] 位相調整モジュール２６０は、データ入力信号のそれぞれのエッジの前で立ち上がるクロック位相信号の最後を決定するためにクロック位相信号のサンプリングされた値を評価することによって、クロック周期のどこでデータ入力信号が遷移するかを決定し得る。位相選択モジュール２８０は、次いで、クロック出力信号を、そのリーディングエッジ（データサンプラモジュール２１０をトリガする）が、データ入力信号のそれぞれのエッジの前で立ち上がるクロック位相信号の最後からのオフセットされるように、生成することができる。データ入力信号のエッジの前で立ち上がるクロック位相信号の最後からのクロック出力信号のリーディングエッジのオフセットは、例えば、クロック周期の２分の１であり得る。クロック周期の２分の１のオフセットを使用することは、データサンプラモジュール２１０に、ビット時間の中間近くでデータ入力信号をサンプリングさせ、それは、クロック周期の２分の１がビット時間の２分の１に等しい、またはほぼ等しく、データ入力信号のエッジの前で立ち上がるクロック位相信号の最後がビット時間のエッジ近くであるためである。他のオフセットも、例えば、データ入力信号の波形特性に基づいて使用され得る。同様に、位相調整モジュール２６０は、データ入力信号のそれぞれのエッジの前で立ち下がるクロック位相信号の最後を決定するためにクロック位相信号のサンプリングされた値を評価することによって、クロック周期のどこでデータ入力信号が遷移するかを決定し、位相選択モジュール２８０は、クロック出力信号を、そのリーディングエッジが、（データ入力信号のエッジの前で立ち上がるクロック位相信号の最後を使用するときとは異なる量だけ）データ入力信号のエッジの前で立ち下がるクロック位相信号の最後からのオフセットされるように、生成し得る。

[0035] 図２のＣＤＲは、ほとんど瞬時にデータ入力信号から位相を再生することができる。例えば、データ入力信号のエッジによってサンプリングされたクロック位相信号の値は、同じクロック周期内または数個のクロック周期内でクロック出力信号を生成するために使用され得る。クロック出力信号のタイミングを迅速に変更するＣＤＲの機能は、ＣＤＲが新たなデータ入力信号に迅速にロックすることを可能にし、データ入力信号上に大きな瞬時タイミングジッタがあるときにＣＤＲがデータを確実に受信することを可能にする。

[0036] 図２のＣＤＲのモジュールは、多くの異なる方法で実装されることができる。ある実施形態において、ＣＤＲは、相補型金属酸化膜半導体（ＣＭＯＳ）集積回路に実装される。加えて、モジュールのいくつか、例えば、位相調整モジュール２６０および位相選択モジュール２８０は組み合わされ得る。

[0037] 図３は、図２のＣＤＲの動作を例示する波形図である。例示的な波形は、８個のクロック位相を有するＣＤＲに関するものである。このように、クロック位相信号（クロック位相０〜７）は、クロック周期の８分の１だけ位相において連続的にオフセットされる。クロック周期は、指定の慣例によって、第１のクロック位相信号（クロック位相０）の立ち上がりエッジで始まる。例示を明確にするために、波形はクロック周期と比べて小さい回路遅延に関して例示されているが、図２のＣＤＲはそのように限定されるものではない。

[0038] 時間３０１において、データ入力信号が立ち上がり、クロック位相信号は位相サンプラモジュール２２０においてサンプリングされる。位相サンプラモジュール２２０は、時間３０１において、クロック位相０、１、６、および７がハイであったことと、クロック位相２、３、４、および５がローであったこととを決定することになる。位相調整モジュール２６０は、クロック位相信号のサンプリングされた値を評価し、（例えば、クロック位相１がハイであり、クロック位相２がローであることに基づいて）データ入力信号のエッジがクロック位相１の立ち上がりエッジとクロック位相２の立ち上がりエッジとの間に生じたことを決定することができる。これに基づいて、位相選択モジュール２８０と組み合わせて位相調整モジュール２６０は、クロック出力信号を生成するために位相５を選択することができる。これに応じて、時間３０２において、（クロック位相５に基づいて）クロック出力信号が立ち上がり、データサンプラモジュール２１０は、クロック出力信号の立ち上がりエッジでデータ入力信号をサンプリングする。時間３０２において、データ入力信号はハイであるので、よって、ＣＤＲはデータ出力信号をハイとして生成する。

[0039] 時間３０３において、データ入力信号が立ち下がる。例示的な波形において、位相サンプラモジュール２２０は、データ入力信号の立ち下がりエッジによってトリガされない。よって、位相調整モジュール２６０は、新たな位相選択を発生させず、以前に選択された位相が再度使用される。したがって、時間３０４において、（クロック位相５に基づいて）クロック出力信号が立ち上がり、データ入力信号はデータサンプラモジュール２１０によって再度サンプリングされる。時間３０４において、データ入力信号はローであるので、よって、ＣＤＲはデータ出力信号をローとして生成する。

[0040] 時間３０５において、データ入力信号が立ち上がり、クロック位相信号は位相サンプラモジュール２２０においてサンプリングされる。位相サンプラモジュール２２０は、時間３０５において、クロック位相０、５、６、および７がハイであったことと、クロック位相１、２、３、および４がローであったこととを決定することになる。位相調整モジュール２６０は、クロック位相信号のサンプリングされた値を評価し、データ入力信号のエッジがクロック位相０の立ち上がりエッジとクロック位相１の立ち上がりエッジとの間に生じたことを決定することができる。時間３０１から時間３０５まで、データ入力信号のタイミングは、クロック位相信号と相対して進んでいる。データ入力信号とクロック位相信号の相対的なタイミングは、例えば、クロック位相信号とデータ入力信号のデータレートとの間の周波数差またはタイミングジッタにより変化したものであり得る。クロック位相信号のサンプリングされた新たな値に基づいて、位相選択モジュール２８０と組み合わせて位相調整モジュール２６０は、クロック出力信号を生成するように位相４を選択することができる。これに応じて、時間３０６において、（クロック位相４に基づいて）クロック出力信号が立ち上がり、データサンプラモジュール２１０は、クロック出力信号の立ち上がりエッジでデータ入力信号をサンプリングする。時間３０６において、データ入力信号はハイであるので、よって、ＣＤＲはデータ出力信号をハイとして生成する。

[0041] データ入力信号の後続の各立ち上がりエッジにおいて、ＣＤＲは同様の方法で動作する。

[0042] 図４は、ここに開示される実施形態による、別のクロック・データリカバリ回路（ＣＤＲ）の機能的なブロック図である。図４のＣＤＲは図２のＣＤＲに類似しており、同様の参照要素が、説明される相違を除いて、同様の方式で動作する。図４のＣＤＲは、クロックグリッチ抑制モジュール（clock glitch suppression module）４９０を含む。クロックグリッチ抑制モジュール４９０は、それがなければデータ入力信号上の大きなタイミングジッタによって引き起こされ得る、クロック出力信号中のグリッチ（例えば、予想される持続時間よりも短いパルス）を防ぐように動作する。

[0043] 図５は、クロックグリッチ抑制モジュール４９０が存在しない際にクロック出力信号上にグリッチを引き起こし得る状態の、図４のＣＤＲの動作を例示する波形図である。他の多くの同様の状態もまた存在し得る。

[0044] 時間５０１において、データ入力信号が立ち上がり、クロック位相信号は位相サンプラモジュール２２０においてサンプリングされる。位相サンプラモジュール２２０は、時間５０１において、クロック位相０、1、６、および７がハイであったことと、クロック位相２、３、４、および５がローであったこととを決定することになる。位相調整モジュール２６０は、サンプリングされたクロック位相信号の値を評価し、（例えば、クロック位相１がハイであり、クロック位相２がローであることに基づいて）データ入力信号のエッジがクロック位相１の立ち上がりエッジとクロック位相２の立ち上がりエッジとの間に生じたことを決定することができる。これに基づいて、位相選択モジュール２８０と組み合わせて位相調整モジュール２６０は、クロック出力信号を生成するように位相５を選択することができる。これに応じて、時間５０２において、（クロック位相５に基づいて）クロック出力信号が立ち上がり、データサンプラモジュール２１０は、クロック出力信号の立ち上がりエッジでデータ入力信号をサンプリングする。時間５０２において、データ入力信号はハイであるので、よって、ＣＤＲはデータ出力信号をハイとして生成する。

[0045] 時間５０９において、データ入力信号が立ち上がり、クロック位相信号は位相サンプラモジュール２２０においてサンプリングされる。位相サンプラモジュール２２０は、時間５９０において、クロック位相１、２、３、および４がハイであったことと、クロック位相５、６、７、および０がローであったこととを決定することになる。位相調整モジュール２６０は、サンプリングされた位相信号の値を評価し、データ入力信号のエッジがクロック位相４の立ち上がりエッジとクロック位相５の立ち上がりエッジとの間に生じたことを決定することができる。時間５０１から時間５０９まで、データ入力信号のタイミングは、クロック位相信号に相対してシフトしている。サンプリングされた位相信号の新たな値に基づいて、位相調整モジュール２６０は、クロック出力信号として使用するように位相０を選択することができる。

[0046] しかしながら、クロック位相５は、位相調整モジュール２６０および位相選択モジュール２８０が、位相５を使用することから位相０を使用することに切り替わっている前に生じることがある。これは、クロック出力信号上にグリッチ５４１をもたらし得る。クロック出力信号はクロック位相５に基づいてハイレベルに遷移し、次いで、位相０の新たな位相選択に基づいてローレベルに遷移して戻る。クロック出力信号上のこのグリッチは、クロック出力信号を使用する回路の誤った動作を引き起こし得る。

[0047] 図４のＣＤＲのクロックグリッチ抑制モジュール４９０は、クロック出力信号上のグリッチを抑制するように動作する。ある実施形態において、クロックグリッチ抑制モジュール４９０は、クロック出力信号を抑制するために、データ入力信号上の遷移の後に生じる立ち下がりパルス（a low-going pulse）を使用する。例えば、データ入力信号のエッジによって生成される立ち下がりパルス信号は、位相選択モジュール２８０からのクロック信号と論理的にＡＮＤ演算され得る。すなわち、クロックグリッチ抑制モジュールは、データ入力信号のエッジの後のある時間間隔の間、クロック出力信号を抑制し得る。パルスの持続時間は、例えば、位相サンプラモジュール２２０および位相調整モジュール２６０の遅延を切り替えるよりも長い持続時間に設定され得る。

[0048] 図６は、ここに開示される実施形態による、別のクロック・データリカバリ回路（ＣＤＲ）の機能的なブロック図である。図６のＣＤＲは図４のＣＤＲに類似しており、同様の参照要素が、説明される相違を除いて、同様の方式で動作する。図６のＣＤＲは、クロックグリッチ抑制モジュール６９０を含む。クロックグリッチ抑制モジュール６９０は、位相調整モジュール２６０と位相選択モジュール２８０との間に結合される。クロックグリッチ抑制モジュール６９０は、選択される位相における大きい変化を防ぐことによってクロック出力信号におけるグリッチを防ぎ得る。例えば、クロックグリッチ抑制モジュール６９０は、選択される位相が、ビット時間ごと、または更新ごとに１つの位相だけ変化することを可能にし得る。グリッチ抑制のための他の技法も使用され得る。

[0049] 図７は、ここに開示される実施形態による、別のクロック・データリカバリ回路の概略図である。図７のクロック・データリカバリ回路は、例えば、図４のクロック・データリカバリ回路の実装であり得る。図７のクロック・データリカバリ回路は、データ入力信号（データ信号）および８個のクロック位相信号（ＣＰ０〜７）を受信し、データ出力信号（データ出力）およびクロック出力信号（クロック出力）を生成する。クロック位相信号は、３つのクロック位相の持続時間を有するクロック出力信号を生成するように、図７の実施形態において、論理的に組み合わされる。

[0050] 図７のクロック・データリカバリ回路は、パルス生成器モジュール７０１を含む。パルス生成器モジュール７０１は、データ入力信号を受信し、グリッチ抑制パルス信号（抑制）およびサンプルパルス信号（サンプル）を生成する。グリッチ抑制パルス信号およびサンプルパルス信号は、データ入力信号のエッジの後に生じる。パルス信号は、データ入力信号の立ち上がりエッジ、立ち下がりエッジ、または両方のエッジの後に生じ得る。パルス信号の持続時間は、以下にさらに説明される、それらの機能にしたがう。

[0051] ４つの位相サンプラ７２１〜７２４は、クロック位相信号のサンプリングされた値を生成するようにサンプルパルス信号の立ち上がりエッジでクロック位相信号をサンプリングする。これに応じて、サンプルパルス信号の持続時間が、位相サンプラのタイミング要件にしたがって選ばれ得る。

[0052] 位相サンプラ７２１〜７２４の各々は、クロック位相信号の相補（または差動）ペアをサンプリングし、クロック位相信号のサンプリングされた値を発信する相補出力を生成する。第１の位相サンプラ７２１は、第１のクロック位相信号（ＣＰ０）および第５のクロック位相信号（ＣＰ４）をサンプリングして、第１のサンプリングされた値Ｓ０および第５のサンプリングされた値Ｓ４を生成し、第２の位相サンプラ７２２は、第２クロック位相信号（ＣＰ１）および第６のクロック位相信号（ＣＰ５）をサンプリングして、第２のサンプリングされた値Ｓ１および第６のサンプリングされた値Ｓ５を生成し、第３の位相サンプラ７２３は、第３のクロック位相信号（ＣＰ２）および第７のクロック位相信号（ＣＰ６）をサンプリングして、第３のサンプリングされた値Ｓ２および第７のサンプリングされた値Ｓ６を生成し、第４の位相サンプラ７２４は、第４のクロック位相信号（ＣＰ３）および第８のクロック位相信号（ＣＰ７）をサンプリングして、第４のサンプリングされた値Ｓ３および第８のサンプリングされた値Ｓ７を生成する。位相サンプラの各々は、例えば、センス増幅器ベースのフリップフロップであり得る。

[0053] クロック位相信号のサンプリングされた値は、位相選択信号を生成するように論理的に組み合わされる。ＡＮＤゲート７６１は、サンプリングされた値Ｓ０とサンプリングされた値Ｓ６を論理的にＡＮＤ演算することによって第１の位相選択信号（ｓｅｌ０）を生成し、ＡＮＤゲート７６２は、サンプリングされた値Ｓ１とサンプリングされた値Ｓ７を論理的にＡＮＤ演算することによって第２の位相選択信号（ｓｅｌ１）を生成し、ＡＮＤゲート７６３は、サンプリングされた値Ｓ２とサンプリングされた値Ｓ０を論理的にＡＮＤ演算することによって第３の位相選択信号（ｓｅｌ２）を生成し、ＡＮＤゲート７６４は、サンプリングされた値Ｓ３とサンプリングされた値Ｓ１を論理的にＡＮＤ演算することによって第４の位相選択信号（ｓｅｌ３）を生成し、ＡＮＤゲート７６５は、サンプリングされた値Ｓ４とサンプリングされた値Ｓ２を論理的にＡＮＤ演算することによって第５の位相選択信号（ｓｅｌ４）を生成し、ＡＮＤゲート７６６は、サンプリングされた値Ｓ５とサンプリングされた値Ｓ３を論理的にＡＮＤ演算することによって第６の位相選択信号（ｓｅｌ５）を生成し、ＡＮＤゲート７６７は、サンプリングされた値Ｓ６とサンプリングされた値Ｓ４を論理的にＡＮＤ演算することによって第７の位相選択信号（ｓｅｌ６）を生成し、ＡＮＤゲート７６８は、サンプリングされた値Ｓ７とサンプリングされた値Ｓ５を論理的にＡＮＤ演算することによって第８の位相選択信号（ｓｅｌ７）を生成する。

[0054] クロック位相信号は、クロックパルス信号を生成するように論理的に組み合わされる。ＡＮＤゲート７７１は、クロック位相ＣＰ０とクロック位相ＣＰ２を論理的にＡＮＤ演算することによって第１のクロックパルス信号（ｐｌｓ０）を生成し、ＡＮＤゲート７７２は、クロック位相ＣＰ１とクロック位相ＣＰ３を論理的にＡＮＤ演算することによって第２のクロックパルス信号（ｐｌｓ１）を生成し、ＡＮＤゲート７７３は、クロック位相ＣＰ２とクロック位相ＣＰ４を論理的にＡＮＤ演算することによって第３のクロックパルス信号（ｐｌｓ２）を生成し、ＡＮＤゲート７７４は、クロック位相ＣＰ３とクロック位相ＣＰ５を論理的にＡＮＤ演算することによって第４のクロックパルス信号（ｐｌｓ３）を生成し、ＡＮＤゲート７７５は、クロック位相ＣＰ４とクロック位相ＣＰ６を論理的にＡＮＤ演算することによって第５のクロックパルス信号（ｐｌｓ４）を生成し、ＡＮＤゲート７７６は、クロック位相ＣＰ５とクロック位相ＣＰ７を論理的にＡＮＤ演算することによって第６のクロックパルス信号（ｐｌｓ５）を生成し、ＡＮＤゲート７７７は、クロック位相ＣＰ６とクロック位相ＣＰ０を論理的にＡＮＤ演算することによって第７のクロックパルス信号（ｐｌｓ６）を生成し、ＡＮＤゲート７７８は、クロック位相ＣＰ７とクロック位相ＣＰ１を論理的にＡＮＤ演算することによって第８のクロックパルス信号（ｐｌｓ７）を生成する。

[0055] 位相選択信号、クロックパルス信号、およびグリッチ抑制パルス信号は、クロック出力信号を生成するように論理的に組み合わされる。ＡＮＤゲート７８１は、位相選択ｓｅｌ０とクロックパルスｐｌｓ３を論理的にＡＮＤ演算し、ＡＮＤゲート７８２は、位相選択ｓｅｌ１とクロックパルスｐｌｓ４を論理的にＡＮＤ演算し、ＡＮＤゲート７８３は、位相選択ｓｅｌ２とクロックパルスｐｌｓ５を論理的にＡＮＤ演算し、ＡＮＤゲート７８４は、位相選択ｓｅｌ３とクロックパルスｐｌｓ６を論理的にＡＮＤ演算し、ＡＮＤゲート７８５は、位相選択ｓｅｌ４とクロックパルスｐｌｓ７を論理的にＡＮＤ演算し、ＡＮＤゲート７８６は、位相選択ｓｅｌ５とクロックパルスｐｌｓ０を論理的にＡＮＤ演算し、ＡＮＤゲート７８７は、位相選択ｓｅｌ６とクロックパルスｐｌｓ１を論理的にＡＮＤ演算し、ＡＮＤゲート７８８は、位相選択ｓｅｌ７とクロックパルスｐｌｓ２を論理的にＡＮＤ演算する。ＯＲゲート７８９は、ＡＮＤゲート７８１〜７８８の出力を論理的にＯＲ演算する。

[0056] ＯＲゲート７８９の出力は、所望のタイミングを有するクロック出力であるが、いくつかのジッタ状態においてグリッチを有し得る。ＡＮＤゲート７９１は、クロック出力信号を生成するように、グリッチ抑制パルス信号とＯＲゲート７８９の出力を論理的にＡＮＤ演算する。グリッチ抑制パルス信号は、グリッチがＯＲゲート７８９の出力上に生じ得る時間にはローである。したがって、ＯＲゲート７８９の出力上のグリッチは、クロック出力信号上で抑制される。グリッチは、位相選択信号を生成する回路要素（例えば、位相サンプラ７２１〜７２４およびＡＮＤゲート７６１〜７６８）における伝搬遅延により生じ得る。したがって、グリッチ抑制パルス信号の持続時間は、関連する伝搬遅延に基づいて選ばれ得る。

[0057] ＡＮＤゲート７９１およびグリッチ抑制パルス信号を生成するパルス生成器モジュール７０１の回路要素は、グリッチ抑制機能であると考えられ得る。ＡＮＤゲート７８１〜７８８およびＯＲゲート７８９は、位相選択モジュールであると考えられ得る。ＡＮＤゲート７６１〜７６８は、ＡＮＤゲート７６１〜７６８が、データ入力信号のエッジの前で立ち上がるクロック位相信号の最後を決定するためにクロック位相信号のサンプリングされた値の評価を提供し、ＡＮＤゲート７６１〜７６８とＡＮＤゲート７８１〜７８８との間の接続が、データ入力信号のエッジの後に立ち上がるクロック位相信号の最後からのオフセットを提供する、位相調整モジュールであると考えられ得。

[0058] データサンプラモジュール７１０は、クロック出力信号の立ち上がりエッジでデータ入力信号の値をサンプリングする。

[0059] 図７のＣＤＲは、多くの異なる方法で実装されることができる。ある実施形態において、ＣＤＲは、ＣＭＯＳ集積回路において実装される。図７に例示されたＣＤＲは、機能的表現と解釈されるべきである。ＣＤＲは、例えば、他の論理で実装され得る。加えて、バッファが、様々な信号経路上で含まれ得る。

[0060] 図８は、ここに開示される実施形態による、パルス生成器モジュールの概略図である。パルス生成器モジュールは、図７のクロック・データリカバリ回路におけるパルス生成器モジュール７０１として使用され得る。

[0061] パルス生成器モジュールは、データ入力信号（データ入力）を受信し、グリッチ抑制パルス信号（抑制）およびサンプルパルス信号（サンプル）を生成する。両エッジ選択制御信号（両エッジ選択）は、パルス信号が、データ入力信号の立ち上がりエッジ、またはデータ入力信号の立ち上がりおよび立ち下がりエッジの両方で生成されるかどうかを制御する。マルチプレクサ８２７は、（両エッジトリガパルス（double edge triggered pulses）のための）ＸＯＲゲート８２１の出力、または（立ち上がりエッジトリガパルス（rising edge triggered pulses）のための）ＡＮＤゲート８２３の出力を選択する。

[0062] 両エッジ選択制御信号がゼロであるとき、パルスは、データ入力信号の立ち上がりエッジでＡＮＤゲート８２３を使用して生成される。ＡＮＤゲート８２３は、データ入力信号と、遅延され反転されたデータ入力信号のコピーとを論理的にＡＮＤ演算する。遅延素子８１０は、データ入力信号を受信し、その出力としてデータ入力信号の遅延されたコピーを生成する。遅延素子８１０は、例えば、インバータのチェーンを使用して実装され得る。インバータ８２５は、データ入力信号の遅延されたコピーを受信し、データ入力信号の遅延および反転されたコピーを生成する。

[0063] 両エッジ選択制御信号が１であるとき、パルスは、データ入力信号の立ち上がりエッジおよび立ち下がりエッジの両方でＸＯＲゲート８２１を使用して生成される。ＸＯＲゲート８２１は、データ入力信号と、遅延素子８１０からのデータ入力信号の遅延されたコピーとを受信する。

[0064] マルチプレクサ８２７の出力は、サンプルパルス信号を導出するためにバッファ８３１によってバッファされる。バッファ８３１は、サンプルパルス信号を受信する回路（例えば、図７の位相サンプラ７２１〜７２４）のローディングに駆動を提供する。サンプルパルス信号の持続時間は、遅延素子８１０の遅延にほぼ等しい。持続時間は、他の伝搬遅延、例えば、インバータ８２５の伝搬遅延により、多少、異なり得る。

[0065] グリッチ抑制パルス信号は、ＮＯＲゲート８３５によって生成される。ＮＯＲゲート８３５は、マルチプレクサ８２７の出力とサンプルパルス信号のバッファされたコピーとを論理的にＮＯＲ演算する。バッファ８３３は、サンプルパルス信号を受信し、バッファされたコピーを生成する。バッファ８３１およびバッファ８３３の遅延は、グリッチ抑制パルス信号の持続時間を、サンプルパルス信号の持続時間を超えて延長する。

[0066] 図９は、グリッチ抑制機能が存在しない際にクロック出力信号上のグリッチを引き起こし得る状態の、図７のクロック・データリカバリ回路の動作を例示する波形図である。多くの他の同様の状態もまた存在し得る。図９の波形図は、また、クロック位相信号をサンプリングすることがデータ入力信号の両方のエッジによってトリガされるケースに関するものでもある。

[0067] 時間９０１において、テータ入力信号は、サンプルパルス信号上、およびグリッチ抑制パルス信号上でトリガリングパルスを立ち上げる。サンプルパルス信号は、クロック位相信号をサンプリングするために位相サンプラ７２１〜７２４をトリガする。位相サンプラ７２１〜７２４は、時間９０１において、クロック位相ＣＰ０、ＣＰ１、ＣＰ６、およびＣＰ７がハイであったことと、クロック位相ＣＰ２、ＣＰ３、ＣＰ４、およびＣＰ５がローであったこととを決定することになり、サンプリングされた値Ｓ０〜Ｓ７が、対応する値に設定されることになる。

[0068] 位相選択信号は、ペアでアクティブである。時間９０１でトリガされたサンプリングされたクロック位相信号は、ＡＮＤゲート７６１およびＡＮＤゲート７６２が位相選択ｓｅｌ０および位相選択ｓｅｌ１上で高出力を生成することをもたらす。他の位相選択信号はローである。

[0069] クロックパルス信号は、ＡＮＤゲート７７１〜７７８によって生成される。ＡＮＤ演算されたクロック位相信号は、２つの位相の持続時間（４分の１のクロック周期）を有するクロックパルス信号をもたらす。例えば、クロックパルスｐｌｓ２は、クロックパルスＣＰ２とクロック位相ＣＰ４とを論理的にＡＮＤ演算するＡＮＤゲート７７３によって生成される。したがって、クロックパルスｐｌｓ２は、クロック位相ＣＰ２の前半とクロック位相ＣＰ４の前半の間アクティブである。他のクロック位相信号は対応するタイミングを有する。

[0070] ＡＮＤゲート７８１〜７８８およびＯＲゲート７８９は、非グリッチ抑制（non-glitch suppressed）のクロック出力信号（クロック出力’）を生成するように、位相選択信号とクロックパルス信号を論理的に組み合わせる。時間９０１においてトリガされた位相選択は、クロックグリッチとならないので、クロック出力信号は、非グリッチ抑制のクロック出力信号に合う。位相選択ｓｅｌ０および位相選択ｓｅｌ１上のハイレベルは、ＡＮＤゲート７８１がクロックパルスｐｌｓ３を通し、ＡＮＤゲート７８２がクロックパルスｐｌｓ４を通すこととなり、それらは、クロックパルスｐｌｓ３およびクロックパルスｐｌｓ４の両方のアクティブ時間の間アクティブである（時間９０５に始まる）クロック出力信号を生成するようにＯＲゲート７８９によって論理的にＯＲ演算される。クロック出力信号は、クロック位相信号の周期の３／８または３つの位相のデューティサイクルを有する。

[0071] 時間９０５の直後に、（クロック位相ＣＰ５によってトリガされて）クロック出力信号が立ち上がり、データサンプラモジュール７１０は、クロック出力信号の立ち上がりエッジでデータ入力信号をサンプリングする。時間９０５において、データ入力信号はハイであるので、よって、ＣＤＲはデータ出力信号をハイとして生成する。

[0072] 時間９１１において、テータ入力信号は立ち下がり、サンプルパルス信号、およびグリッチ抑制パルス信号でのパルスをトリガする。サンプルパルス信号は、クロック位相信号をサンプリングするために位相サンプラ７２１〜７２４をトリガする。位相サンプラ７２１〜７２４は、時間９１１において、クロック位相ＣＰ１、ＣＰ２、ＣＰ３、およびＣＰ４がハイであったことと、クロック位相ＣＰ０、ＣＰ５、ＣＰ６、およびＣＰ７がローであったこととを決定することになる。時間９１１における、データ入力信号からクロック位相信号までのタイミング関係は、時間９０１におけるタイミング関係からシフトしている。

[0073] 時間９１１でトリガされたサンプリングされたクロック位相信号は、ＡＮＤゲート７６４およびＡＮＤゲート７６５が位相選択ｓｅｌ３および位相選択ｓｅｌ４上でハイ出力を生成することをもたらす。他の位相選択信号はローである。

[0074] 位相選択ｓｅｌ３および位相選択ｓｅｌ４上のハイレベルは、ＡＮＤゲート７８４がクロックパルスｐｌ６を通し、ＡＮＤゲート７８５がクロックパルスｐｌｓ７を通すことをもたらし、それらは、クロックパルスｐｌｓ６およびクロックパルスｐｌｓ７の両方のアクティブ時間の間アクティブである（時間９１５に始まる）クロック出力信号を生成するようにＯＲゲート７８９によって論理的にＯＲ演算される。

[0075] 時間９１５の直後に、（クロック位相ＣＰ７によってトリガされて）クロック出力信号が立ち上がり、データサンプラモジュール７１０は、クロック出力信号の立ち上がりエッジでデータ入力信号をサンプリングする。時間９１５において、データ入力信号はローであるので、よって、ＣＤＲはデータ出力信号をローとして生成する。

[0076] 図９に例示されたタイミングにおいて、クロックパルスｐｌｓ３は、位相選択ｓｅｌ０がローに切り替わる前に（時間９１１のデータ入力信号の立ち上がりに続いて）立ち上がる。これは、時間９１３に始まるグリッチをトリガする。非グリッチ抑制のクロック出力信号上のグリッチは、位相選択ｓｅｌ０がローに切り替わるときに終了する。このグリッチは、ＡＮＤゲート７９１によって抑制され、これは、パルス生成器モジュール７０１からのクロックグリッチ抑制信号と非グリッチ抑制のクロック出力信号を論理的にＡＮＤ演算する。クロックグリッチ抑制信号は、非グリッチ抑制のクロック出力信号上のグリッチの持続時間の間ローである。クロックグリッチ抑制信号は、データ入力信号のエッジによってローにトリガされ、少なくとも位相選択信号がそれらの新たな値に切り替わるまでローのまま保ち得る。

[0077] 図１０は、ここに開示される実施形態による、クロック・データリカバリのためのプロセスのフローチャートである。プロセスは、例えば、図２のクロック・データリカバリ回路、図４のクロック・データリカバリ回路、または図６のクロック・データリカバリ回路を使用して実装され得る。

[0078] ステップ１０１０において、プロセスは、データ入力信号のエッジでクロック位相信号の値をサンプリングする。例えば、図８のパルス生成器モジュールは、クロック位相信号をサンプリングするために図７のＣＤＲの位相サンプラ７２１〜７２４によって使用されるサンプルパルス信号を生成するために使用され得る。

[0079] ステップ１０２０において、プロセスは、データ入力信号とクロック位相信号のタイミング関係を決定するために、ステップ１０１０からのクロック位相信号のサンプリングされた値を評価する。例えば、図２のＣＤＲの位相調整モジュール２６０は、データ入力信号のそれぞれのエッジの前で立ち上がるクロック位相信号の最後を決定するためにクロック位相信号のサンプリングされた値を評価することによってタイミング関係を決定し得る。

[0080] ステップ１０３０において、プロセスは、データ入力信号とクロック位相信号との決定されたタイミング関係に基づいて、クロック位相信号を使用してクロック出力信号を生成する。例えば、図２のＣＤＲの位相選択モジュール２８０は、データ入力信号のそれぞれのエッジの前で立ち上がるクロック位相信号の最後の後のクロック周期の２分の１であるリーディングエッジを有するクロック出力信号を生成し得る。

[0081] ステップ１０４０において、プロセスは、データ出力信号を生成するためにクロック出力信号のエッジでデータ入力信号をサンプリングする。例えば、プロセスは、クロック出力信号の立ち上がりエッジでデータ入力信号をサンプリングするために、図２のＣＤＲのデータサンプラモジュール２１０を使用し得、これは、センス増幅器タイプのフリップフロップであり得る。

[0082] 図１０のプロセスは、例えば、ステップを追加または変更することによって修正され得る。例えば、クロック出力信号上のグリッチを抑制するためのステップが追加され得る。加えて、複数のステップが同時に行われ得る。

[0083] 特定の実施形態が上述されたが、例えば、異なる信号極性および異なる数のクロック位相を有するものを含む、多くの変形物が可能である。さらに、１つのモジュールによって実行されると説明された機能は、別のモジュールに移動され得るか、または複数のモジュールにわたって分散され得る。例えば、位相調整モジュール２６０、位相選択モジュール２８０、および図４のクロックグリッチ抑制モジュール４９０は、組み合わされ得る。加えて、様々な実施形態の特徴は、上述のものとは異なる組み合わせで組み合わされ得る。

[0084] 開示された実施形態の以上の説明は、当業者が本発明を製造または使用することを可能にするために提供される。これらの実施形態に対する様々な修正は、当業者には容易に明らかになり、本明細書に説明された包括的な原理は、本発明の精神または範囲から逸脱することなく、他の実施形態に適用されることができる。よって、本明細書に提示された説明および図面は、発明の現在好まれる実施形態を表し、よって、本発明によって広く企図される主題を表すものであることが理解されるべきである。本発明の範囲が、当業者に自明となり得る他の実施形態を十分に包含することと、本発明の範囲が、添付の特許請求の範囲以外のものによって、その通りに限定されないことがさらに理解される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
クロック位相信号を使用してシリアルデータ入力信号からクロックおよびデータを再生するための回路であって、前記データ入力信号は、データのシリアルストリームを含み、前記クロック位相信号は、前記データ入力信号のデータレートにほぼ合っている周波数で発振し、前記クロック位相信号は位相において均等に間隔が保たれており、前記回路は、下記を備える、
データ入力信号のエッジでクロック位相信号の値をサンプリングするように構成された位相サンプラモジュールと、
前記データ入力信号と前記クロック位相信号とのタイミング関係を決定するために、前記クロック位相信号の前記サンプリングされた値を評価するように構成された位相調整モジュールと、
前記位相調整モジュールによって決定された前記データ入力信号と前記クロック位相信号との前記タイミング関係に基づいて、前記クロック位相信号を使用してクロック出力信号を生成するように構成された位相選択モジュールと、
前記クロック出力信号のエッジで前記データ入力信号をサンプリングすることによってデータ出力信号を生成するように構成されたデータサンプラ。
［Ｃ２］
前記位相調整モジュールは、
前記データ入力信号のそれぞれのエッジの前で立ち上がる前記クロック位相信号の最後を決定するために、前記クロック位相信号の前記サンプリングされた値を評価することと、
前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後を利用して、前記データ入力信号と前記クロック位相信号との前記タイミング関係を決定することと、
を行うようにさらに構成される、Ｃ１に記載の回路。
［Ｃ３］
前記位相選択モジュールは、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後からの所定のオフセットをもつリーディングエッジを有するように前記クロック出力信号を生成するようにさらに構成される、Ｃ２に記載の回路。
［Ｃ４］
前記所定のオフセットは、前記クロック位相信号の周期の２分の１に等しい、Ｃ３に記載の回路。
［Ｃ５］
前記クロック出力信号上のグリッチを抑制するように構成されたグリッチ抑制モジュールをさらに備える、Ｃ１に記載の回路。
［Ｃ６］
前記グリッチ抑制モジュールは、前記データ入力信号のエッジの後の時間間隔の間、前記クロック出力信号を抑制する、Ｃ５に記載の回路。
［Ｃ７］
前記クロック位相信号は８個である、Ｃ１に記載の回路。
［Ｃ８］
前記クロック出力信号は、前記クロック位相信号の周期の３／８のデューティサイクルを有する、Ｃ７に記載の回路。
［Ｃ９］
前記位相サンプラモジュールは、前記データ入力信号の立ち上がりおよび立ち下がりエッジで前記クロック位相信号の前記値をサンプリングするように構成される、Ｃ１に記載の回路。
［Ｃ１０］
前記データ入力信号のエッジでサンプルパルス信号を生成するように構成されたパルス生成器モジュールをさらに備え、前記位相サンプラモジュールは、前記サンプルパルス信号によってトリガされる前記クロック位相信号の前記値をサンプリングするように構成される、Ｃ１に記載の回路。
［Ｃ１１］
前記パルス生成器モジュールは、グリッチ抑制パルス信号を生成するようにさらに構成され、前記クロック・データリカバリ回路は、前記グリッチ抑制パルス信号を使用して前記クロック出力信号上のグリッチを抑制するように構成されたグリッチ抑制モジュールをさらに備える、Ｃ１０に記載の回路。
［Ｃ１２］
データ入力信号からクロックおよびデータを再生するための方法であって、
前記データ入力信号のエッジでクロック位相信号の値をサンプリングすることと、
前記データ入力信号と前記クロック位相信号とのタイミング関係を決定するために、前記クロック位相信号の前記サンプリングされた値を評価することと、
前記データ入力信号と前記クロック位相信号との前記決定されたタイミング関係に基づいて、前記クロック位相信号を使用してクロック出力信号を生成することと、
データ出力信号を生成するために前記クロック出力信号のエッジで前記データ入力信号をサンプリングすることと、
を備える、方法。
［Ｃ１３］
前記クロック位相信号の前記サンプリングされた値を評価することは、
前記データ入力信号のそれぞれのエッジの前で立ち上がる前記クロック位相信号の最後を決定するために、前記クロック位相信号の前記サンプリングされた値を評価することと、
前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後を利用して、前記データ入力信号と前記クロック位相信号との前記タイミング関係を決定することと、
を備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記クロック出力信号を生成することは、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後からの所定のオフセットをもつリーディングエッジを有するように前記クロック出力信号を生成することを備える、Ｃ１３に記載の方法。
［Ｃ１５］
前記所定のオフセットは、前記クロック位相信号の周期の２分の１に等しい、Ｃ１４に記載の方法。
［Ｃ１６］
前記クロック出力信号上のグリッチを抑制することをさらに備える、Ｃ１２に記載の方法。
［Ｃ１７］
グリッチを抑制することは、前記データ入力信号のエッジの後の時間間隔の間、前記クロック出力信号を抑制することを備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記クロック位相信号の前記値は、前記データ入力信号の立ち上がりおよび立ち下がりエッジでサンプリングされる、Ｃ１２に記載の方法。
［Ｃ１９］
前記データ入力信号のエッジでサンプルパルス信号を生成することをさらに備え、前記クロック位相信号の前記値をサンプリングすることは、前記サンプルパルス信号を使用する、Ｃ１２に記載の方法。
［Ｃ２０］
グリッチ抑制パルス信号を生成することと、
前記グリッチ抑制パルス信号を使用して前記クロック出力信号上のグリッチを抑制することと、
をさらに備える、Ｃ１９に記載の方法。
［Ｃ２１］
データ入力信号からクロックおよびデータを再生するための装置であって、
前記データ入力信号のエッジでクロック位相信号の値をサンプリングするための手段と、
前記データ入力信号と前記クロック位相信号とのタイミング関係を決定するために、前記クロック位相信号の前記サンプリングされた値を評価するための手段と、
前記データ入力信号と前記クロック位相信号との前記決定されたタイミング関係に基づいて、前記クロック位相信号を使用してクロック出力信号を生成するための手段と、
データ出力信号を生成するために前記クロック出力信号のエッジで前記データ入力信号をサンプリングするための手段と、
を含む、装置。
［Ｃ２２］
前記クロック位相信号の前記サンプリングされた値を評価するための前記手段は、さらに、
前記データ入力信号のそれぞれのエッジの前で立ち上がる前記クロック位相信号の最後を決定するために、前記クロック位相信号の前記サンプリングされた値を評価することと、
前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後を利用して、前記データ入力信号と前記クロック位相信号との前記タイミング関係を決定することと、
を行うためのものである、Ｃ２１に記載の装置。
［Ｃ２３］
前記クロック出力信号を生成するための前記手段は、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後からの所定のオフセットをもつリーディングエッジを有するように前記クロック出力信号を生成する、Ｃ２２に記載の装置。
［Ｃ２４］
前記所定のオフセットは、前記クロック位相信号の周期の２分の１に等しい、Ｃ２３に記載の装置。
［Ｃ２５］
前記クロック出力信号上のグリッチを抑制するための手段をさらに備える、Ｃ２１に記載の装置。
［Ｃ２６］
グリッチを抑制するための前記手段は、前記データ入力信号のエッジの後の時間間隔の間、前記クロック出力信号を抑制する、Ｃ２５に記載の装置。
［Ｃ２７］
サンプリングするための前記手段は、前記データ入力信号の立ち上がりおよび立ち下がりエッジで前記クロック位相信号の前記値をサンプリングする、Ｃ２１に記載の装置。
［Ｃ２８］
前記データ入力信号のエッジでサンプルパルス信号を生成するように構成されたパルス生成器モジュールをさらに備え、サンプリングするための前記手段は、前記サンプルパルス信号によってトリガされる前記クロック位相信号の前記値をサンプリングする、Ｃ２１に記載の装置。
［Ｃ２９］
前記パルス生成器モジュールは、グリッチ抑制パルス信号を生成するようにさらに構成され、前記装置は、前記グリッチ抑制パルス信号を使用して前記クロック出力信号上のグリッチを抑制するための手段をさらに備える、Ｃ２８に記載の装置。

Claims

クロック位相信号を使用してシリアルデータ入力信号からクロックおよびデータを再生するための回路であって、前記データ入力信号は、データのシリアルストリームを含み、前記クロック位相信号は、前記データ入力信号のデータレートにほぼ合っている周波数で発振し、前記クロック位相信号は位相において均等に間隔が保たれており、前記回路は、下記を備える、
データ入力信号のエッジでクロック位相信号の値をサンプリングするように構成された位相サンプラと、
前記データ入力信号のそれぞれのエッジの前で立ち上がる前記クロック位相信号の最後を決定し、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後を利用して、前記データ入力信号と前記クロック位相信号とのタイミング関係を決定するために、前記クロック位相信号の前記サンプリングされた値を評価するように構成された位相調整器と、
前記位相調整器によって決定された前記データ入力信号と前記クロック位相信号との前記タイミング関係に基づいて、前記クロック位相信号を使用してクロック出力信号を生成するように構成された位相選択器と、
前記クロック出力信号のエッジで前記データ入力信号をサンプリングすることによってデータ出力信号を生成するように構成されたデータサンプラ。
前記位相選択器は、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後からの所定のオフセットをもつリーディングエッジを有するように前記クロック出力信号を生成するようにさらに構成される、請求項１に記載の回路。
前記所定のオフセットは、前記クロック位相信号の周期の２分の１に等しい、請求項２に記載の回路。
前記クロック出力信号上のグリッチを抑制するように構成されたグリッチ抑制モジュールをさらに備える、請求項１に記載の回路。
前記グリッチ抑制モジュールは、前記データ入力信号のエッジの後の時間間隔の間、前記クロック出力信号を抑制する、請求項４に記載の回路。
前記クロック位相信号の数は８個である、請求項１に記載の回路。
前記クロック出力信号は、前記クロック位相信号の周期の３／８のデューティサイクルを有する、請求項６に記載の回路。
前記位相サンプラは、前記データ入力信号の立ち上がりおよび立ち下がりエッジで前記クロック位相信号の前記値をサンプリングするように構成される、請求項１に記載の回路。
前記データ入力信号のエッジでサンプルパルス信号を生成するように構成されたパルス生成器モジュールをさらに備え、前記位相サンプラは、前記サンプルパルス信号によってトリガされる前記クロック位相信号の前記値をサンプリングするように構成される、請求項１に記載の回路。
前記パルス生成器モジュールは、グリッチ抑制パルス信号を生成するようにさらに構成され、前記クロック・データリカバリ回路は、前記グリッチ抑制パルス信号を使用して前記クロック出力信号上のグリッチを抑制するように構成されたグリッチ抑制モジュールをさらに備える、請求項９に記載の回路。
データ入力信号からクロックおよびデータを再生するための方法であって、
前記データ入力信号のエッジでクロック位相信号の値をサンプリングすることと、
前記データ入力信号のそれぞれのエッジの前で立ち上がる前記クロック位相信号の最後を決定するために、前記クロック位相信号の前記サンプリングされた値を評価することと、
前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後を利用して、前記データ入力信号と前記クロック位相信号とのタイミング関係を決定することと、
前記データ入力信号と前記クロック位相信号との前記決定されたタイミング関係に基づいて、前記クロック位相信号を使用してクロック出力信号を生成することと、
データ出力信号を生成するために前記クロック出力信号のエッジで前記データ入力信号をサンプリングすることと、
を備える、方法。
前記クロック出力信号を生成することは、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後からの所定のオフセットをもつリーディングエッジを有するように前記クロック出力信号を生成することを備える、請求項１１に記載の方法。
前記所定のオフセットは、前記クロック位相信号の周期の２分の１に等しい、請求項１２に記載の方法。
前記クロック出力信号上のグリッチを抑制することをさらに備える、請求項１１に記載の方法。
グリッチを抑制することは、前記データ入力信号のエッジの後の時間間隔の間、前記クロック出力信号を抑制することを備える、請求項１４に記載の方法。
前記クロック位相信号の前記値は、前記データ入力信号の立ち上がりおよび立ち下がりエッジでサンプリングされる、請求項１１に記載の方法。
前記データ入力信号のエッジでサンプルパルス信号を生成することをさらに備え、前記クロック位相信号の前記値をサンプリングすることは、前記サンプルパルス信号を使用する、請求項１１に記載の方法。
グリッチ抑制パルス信号を生成することと、
前記グリッチ抑制パルス信号を使用して前記クロック出力信号上のグリッチを抑制することと、
をさらに備える、請求項１７に記載の方法。
データ入力信号からクロックおよびデータを再生するための装置であって、
前記データ入力信号のエッジでクロック位相信号の値をサンプリングするための手段と、
前記データ入力信号のそれぞれのエッジの前で立ち上がる前記クロック位相信号の最後を決定し、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後を利用して、前記データ入力信号と前記クロック位相信号とのタイミング関係を決定するために、前記クロック位相信号の前記サンプリングされた値を評価するための手段と、
前記データ入力信号と前記クロック位相信号との前記決定されたタイミング関係に基づいて、前記クロック位相信号を使用してクロック出力信号を生成するための手段と、
データ出力信号を生成するために前記クロック出力信号のエッジで前記データ入力信号をサンプリングするための手段と、
を含む、装置。
前記クロック出力信号を生成するための前記手段は、前記データ入力信号の前記それぞれのエッジの前で立ち上がる前記クロック位相信号の前記最後からの所定のオフセットをもつリーディングエッジを有するように前記クロック出力信号を生成する、請求項１９に記載の装置。
前記所定のオフセットは、前記クロック位相信号の周期の２分の１に等しい、請求項２０に記載の装置。
前記クロック出力信号上のグリッチを抑制するための手段をさらに備える、請求項１９に記載の装置。
グリッチを抑制するための前記手段は、前記データ入力信号のエッジの後の時間間隔の間、前記クロック出力信号を抑制する、請求項２２に記載の装置。
サンプリングするための前記手段は、前記データ入力信号の立ち上がりおよび立ち下がりエッジで前記クロック位相信号の前記値をサンプリングする、請求項１９に記載の装置。
前記データ入力信号のエッジでサンプルパルス信号を生成するように構成されたパルス生成器モジュールをさらに備え、サンプリングするための前記手段は、前記サンプルパルス信号によってトリガされる前記クロック位相信号の前記値をサンプリングする、請求項１９に記載の装置。
前記パルス生成器モジュールは、グリッチ抑制パルス信号を生成するようにさらに構成され、前記装置は、前記グリッチ抑制パルス信号を使用して前記クロック出力信号上のグリッチを抑制するための手段をさらに備える、請求項２５に記載の装置。