JP6027358B2 - クロックデータリカバリ回路及び半導体装置 - Google Patents

Description

本発明は、データ信号中からクロック信号を再生するクロックデータリカバリ回路（以下、ＣＤＲ回路と称する）及びこのＣＤＲ回路が形成されている半導体装置に関する。

現在、高速シリアルデータの通信方式として、データ信号中にクロック信号を重畳させて伝送するエンベデットクロック（embedded clock)方式が採用されている。

エンベデットクロック方式を採用した通信システムの受信装置には、受信データ信号におけるデータ遷移の周期性を利用してこの受信データ信号からクロック信号を再生し、この再生クロック信号のタイミングで受信データ信号の取り込みを行うＣＤＲ回路が搭載されている。

ところで、ＣＤＲ回路では、データ遷移点を基準にして再生クロック信号の周波数を調整している為、受信データ信号中にデータ遷移の無い期間が長期に亘ると、再生クロック信号の精度が低下してくる。

そこで、所定の基準遷移周期毎に必ず信号レベルの遷移が生じる基準遷移部を含んだデータ信号を伝送するようにした、いわゆるクロックエンペデッド方式が提案された（例えば、特許文献１の図３参照）。この方式を採用した受信装置に搭載されているＣＤＲ回路として、受信データ信号中から基準遷移部だけを取り出し、かかる基準遷移部に位相同期したクロック信号を基準クロック信号として生成するようにしたものが提案されている（例えば、特許文献２の図６参照）。この際、かかるＣＤＲ回路では、上記した基準クロック信号に同期し且つ夫々異なる位相を有する複数の受信クロック信号を生成し、複数の受信クロック信号の内の少なくとも１つを用いて、上記した基準遷移部だけを取り出す為のイネーブル信号を生成する。

ところで、上記した基準クロック信号を生成する回路及びイネーブル信号を生成する回路は、製造上のバラツキ、周囲温度の変化、或いは電源電圧の変動等に起因して、基準クロック信号及びイネーブル信号を送出する際の遅延時間に変動が生じる。

よって、高速データ通信によって受信データ信号のデータ遷移部同士の間隔が短くなると、上記した遅延時間の変動に伴い、本来想定していた基準遷移部の出現時点よりも遅いタイミング或いは早いタイミングでイネーブル信号が生成される虞があった。このような場合、受信データ信号中から基準遷移部だけを取り出すのが困難となり、再生クロック信号の精度が低下するという問題が生じた。

特開２０１２−３９３５７号公報 特開２００９−２３２４６２号公報

本発明は、受信データ信号中からクロック信号を再生するにあたり、高速通信動作に伴うクロック信号の精度低下を招くことがないクロックデータリカバリ回路及び半導体装置を提供することを目的とする。

本発明に係るクロックデータリカバリ回路は、基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号からクロック信号を再生するクロックデータリカバリ回路であって、前記入力データ信号中のデータの値の遷移を検出したときに遷移検出信号を生成する遷移検出手段と、前記遷移検出信号中から前記基準遷移部に対応した区間を示すイネーブル信号を生成するイネーブル生成手段と、基準クロック信号を生成する一方、前記イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、前記基準クロック信号を前記基準遷移部に同期せしめるクロック生成手段と、
前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか２つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の１の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含む。

また、本発明に係る半導体装置は、基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号からクロック信号を再生するクロックデータリカバリ回路が形成されている半導体装置であって、前記クロックデータリカバリ回路は、
前記入力データ信号中のデータの値の遷移を検出したときに遷移検出信号を生成する遷移検出手段と、前記遷移検出信号中から前記基準遷移部に対応した区間を示すイネーブル信号を生成するイネーブル生成手段と、基準クロック信号を生成する一方、前記イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、前記基準クロック信号を前記基準遷移部に同期せしめるクロック生成手段と、前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか２つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の１の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含む。

本発明に係るクロックデータリカバリ回路は、基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号から基準クロック信号を再生するにあたり、先ず、入力データ信号中のデータの値の遷移を検出して遷移検出信号を生成する。次に、この遷移検出信号中から基準遷移部に対応した区間を示すイネーブル信号を生成する。そして、かかるイネーブル信号に応じて遷移検出信号中から基準遷移部を取り込み、この基準遷移部に同期した信号を基準クロック信号として生成すると共に、この基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する。ここで、上記したイネーブル信号を生成する為に、先ず、上記した複数の再生クロック信号の内のいずれか２つの再生クロック信号同士の位相差に基づいて入力データ信号中のデータ系列における単位データ周期を検出する。そして、この単位データ周期に基づいて複数の再生クロック信号の内から１の再生クロック信号をイネーブル信号生成用のイネーブルクロック信号として選定し、このイネーブルクロック信号に応じてイネーブル信号のフロントエッジ部を生成するのである。これにより、単位データ周期に追従させて、遷移検出信号中から基準遷移部に対応したパルスだけを確実に取り込めるタイミングで、基準遷移部に対応した区間を示すイネーブル信号が生成される。

よって、本発明によれば、高速通信動作に伴い単位データ周期が短縮されても、この通信速度に追従させて、入力データ信号中の基準遷移部だけに同期させた精度の高い基準クロック信号を再生することが可能となる。

本発明に係るクロックデータリカバリ回路１００の構成を示すブロック図である。 クロックデータリカバリ回路１００の内部動作を示すタイムチャートである。 クロック生成部２の内部構成の一例を示す回路図である。 可変遅延ナンドゲート２１、２２及び６２の内部構成を示す回路図である。 多相クロック生成部３０の内部構成を示す回路図である。 可変遅延回路３０１_１〜３０１_ｎ各々の内部構成を示す回路図である。 イネーブル信号生成部６の内部構成の一例を示す回路図である。 イネーブル信号ＥＮの送出タイミング及びイネーブル信号ＥＮを生成する為に用いられるイネーブルクロック信号ＣＫ_（Ｘ）のタイミングを示すタイムチャートの一例である。 クロック生成部２の内部構成の他の一例を示す回路図である。 可変遅延ＤＦＦ２６の内部構成を示す回路図である。 クロック生成部２として図９に示す内部構成を採用した場合における、イネーブル信号ＥＮ及びイネーブルクロック信号ＣＫ_（Ｘ）のタイミングを示すタイムチャートである。

図１は、本発明に係るクロックデータリカバリ回路１００を示すブロック図である。

図１に示すクロックデータリカバリ回路１００は、図示せぬ受信装置に搭載されている半導体ＩＣに形成されている。受信装置は、送信装置（図示せぬ）から送信された送信信号を受信して復調し、これを２値データ化して受信データ信号ＤＩＮを生成する。この際、受信データ信号ＤＩＮには、図２に示す如く、夫々が単位データ周期ＵＩを有する複数のデータビットからなるデータ系列ＤＳ中に、基準遷移周期Ｐ毎に１ビット分のダミービットＤＢが挿入されている。この際、図２に示すように、データ系列ＤＳの先頭のデータビットが論理レベル０である場合にはその直前に論理レベル１のダミービットＤＢが挿入される。一方、先頭のデータビットが論理レベル１である場合にはその直前に論理レベル０のダミービットＤＢが挿入される。これにより、受信データ信号ＤＩＮには、基準遷移周期Ｐ毎に、ダミービットＤＢのリアエッジ部にて論理レベル１から論理レベル０、或いは論理レベル０から論理レベル１に遷移する基準遷移部ＴＣが出現することになる。

遷移検出部１は、かかる受信データ信号ＤＩＮ中からデータビットの値が論理レベル０から論理レベル１に遷移する立ち上がりエッジ部を検出した時、及び論理レベル１から論理レベル０に遷移する立ち下がりエッジ部を検出した時に、図２に示す如き短パルスの遷移検出信号ＣＬＫＸ２を生成し、これをクロック生成部２に供給する。

図３は、クロック生成部２の内部構成を示す回路図である。

図３に示すように、クロック生成部２は、可変遅延ナンドゲート２１、２２、ナンドゲート２３、インバータ２４及び２５からなるＲＳフリップフロップ（以下、ＲＳＦＦと称する）によって構成されている。

可変遅延ナンドゲート２１は、遷移検出部１から供給された遷移検出信号ＣＬＫＸ２と、後述するイネーブル信号生成部６から供給された、図２に示す如きイネーブル信号ＥＮとの否定論理積を求め、この否定論理積結果を示すセット信号ＳＴ１をナンドゲート２３の入力端子Ｉ１に供給する。要するに、可変遅延ナンドゲート２１は、イネーブル信号ＥＮが論理レベル１である間にだけ遷移検出信号ＣＬＫＸ２を取り込み、この取り込んだ遷移検出信号ＣＬＫＸ２の論理レベルを反転させた信号を、セット信号ＳＴ１としてナンドゲート２３に供給するのである。尚、可変遅延ナンドゲート２１は、遷移検出信号ＣＬＫＸ２が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩ（ＵＩ：単位データ周期）だけ遅らせて上記セット信号ＳＴ１をナンドゲート２３に供給する。この際、可変遅延ナンドゲート２１での遅延時間は、後述する遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。このように、可変遅延ナンドゲート２１は、イネーブル信号ＥＮに応じて遷移検出信号ＣＬＫＸ２を単位データ周期ＵＩ分だけ遅延させてから取り込む可変遅延取込手段として動作するものである。インバータ２４は、再生クロック信号ＣＫ_２（後述する）の論理レベルを反転させた信号をリセット信号ＲＴ１として可変遅延ナンドゲート２２の入力端子Ｉ２に供給する。可変遅延ナンドゲート２２の入力端子Ｉ１にはナンドゲート２３の出力端子が接続されており、可変遅延ナンドゲート２２の出力端子には、ナンドゲート２３の入力端子Ｉ２及びインバータ２５の入力端子が接続されている。尚、可変遅延ナンドゲート２２は、再生クロック信号ＣＫ_２が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩだけ遅らせてその出力結果をナンドゲート２３及びインバータ２５各々に供給する。この際、可変遅延ナンドゲート２２での遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。インバータ２５は、可変遅延ナンドゲート２２から送出された信号の論理レベルを反転させた信号を基準クロック信号ＣＬＫとして出力する。

図４は、可変遅延ナンドゲート２１及び２３の内部構成の一例を示す回路図である。

図４に示すように、可変遅延ナンドゲート２１及び２３の各々は、ｎチャネルＭＯＳ（metal-oxide semiconductor）型のトランジスタ２０１及び２０２と、ｐチャネルＭＯＳ型のトランジスタ２０３及び２０４と、可変抵抗２０５〜２０７と、を有する。

トランジスタ２０１のゲート端子は入力端子Ｉ１に接続されており、そのソース端子はトランジスタ２０２のドレイン端子に接続されている。トランジスタ２０１のドレイン端子は出力ラインＬ０を介してトランジスタ２０３及び２０４各々のドレイン端子に接続されている。トランジスタ２０２のゲート端子は入力端子Ｉ２に接続されており、そのソース端子は可変抵抗２０５の一端に接続されている。可変抵抗２０５の他端には接地電圧ＧＮＤが印加されている。可変抵抗２０５は、遅延調整信号ＣＴ_Ｎ（後述する）に応じてその抵抗値を変更する。トランジスタ２０３のゲート端子は入力端子Ｉ１に接続されており、そのソース端子は可変抵抗２０６の一端に接続されている。可変抵抗２０６の他端には電源電圧ＶＤＤが印加されている。トランジスタ２０４のゲート端子は入力端子Ｉ２に接続されており、そのソース端子は可変抵抗２０７の一端に接続されている。可変抵抗２０７の他端には電源電圧ＶＤＤが印加されている。これら可変抵抗２０６及び２０７は、遅延調整信号ＣＴ_Ｐ（後述する）に応じて、その抵抗値を変更する。よって、入力端子Ｉ１又はＩ２に論理レベル０に対応した電圧が印加されると、トランジスタ２０３又は２０４がオン状態となり、可変抵抗２０６及びトランジスタ２０３、または可変抵抗２０７及びトランジスタ２０４を介して電流が出力ラインＬ０に流れ込む。これにより、出力ラインＬ０が充電され、この出力ラインＬ０上の電圧が時間経過につれて上昇する。この際、入力端子Ｉ１又はＩ２に印加されていた電圧が論理レベル１から論理レベル０に遷移してから０．５・ＵＩだけ経過した時点で出力ラインＬ０上の電圧が閾値電圧以上となり、論理レベル０から論理レベル１に遷移する信号が出力端子Ｙを介して送出される。

ここで、遅延調整信号ＣＴ_Ｐに応じて可変抵抗２０６及び２０７の抵抗値が増加すると、出力ラインＬ０を充電する電流量が低下し、時間経過に伴う出力ラインＬ０上の電圧上昇率が低下する。よって、その電圧が閾値電圧を超えるまでの時間が長くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間が増加する。一方、遅延調整信号ＣＴ_Ｐに応じて可変抵抗２０６及び２０７の抵抗値が低下すると、出力ラインＬ０を充電する電流量が増加し、時間経過に伴う出力ラインＬ０上の電圧上昇率が高くなる。よって、その電圧が閾値電圧を超えるまでの時間が短くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間が減少する。又、入力端子Ｉ１及びＩ２に共に論理レベル１に対応した電圧が印加されると、トランジスタ２０１及び２０２がオン状態となり、出力ラインＬ０からトランジスタ２０１、２０２及び可変抵抗２０５に電流が引き込まれる。これにより、出力ラインＬ０が放電し、この出力ラインＬ０上の電圧が時間経過につれて下降する。この際、入力端子Ｉ１及びＩ２に共に論理レベル１に対応した電圧が印加開始されてから０．５・ＵＩだけ経過した時点で出力ラインＬ０上の電圧が閾値電圧未満となり、論理レベル１から論理レベル０に遷移する信号が出力端子Ｙを介して送出される。ここで、遅延調整信号ＣＴ_Ｎに応じて可変抵抗２０５の抵抗値を増加すると、出力ラインＬ０を放電させる電流量が低下するので、時間経過に伴う出力ラインＬ０上の電圧下降率が低くなる。よって、その電圧が閾値電圧を下回るまでの時間が長くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間を増大させるような調整が施されることになる。一方、遅延調整信号ＣＴ_Ｎに応じて可変抵抗２０５の抵抗値が低下すると、出力ラインＬ０を放電する電流量が増加するので、時間経過に伴う出力ラインＬ０上の電圧下降率が高くなる。よって、その電圧が閾値電圧を下回るまでの時間が短くなり、それ故、出力端子Ｙを介して送出される信号の遅延時間を減少させるような調整が施されることになる。

上記した構成により、クロック生成部２は、イネーブル信号ＥＮが論理レベル１の状態にある場合にだけ遷移検出信号ＣＬＫＸ２を取り込む。そして、クロック生成部２は、図２に示す如く、遷移検出信号ＣＬＫＸ２の立ち上がりエッジタイミングで論理レベル０から論理レベル１の状態に遷移し、その後、再生クロック信号ＣＫ_２の立ち上がりエッジタイミングで論理レベル０の状態に遷移するというパルス波形を有する基準クロック信号ＣＬＫを生成する。尚、クロック生成部２は、上記した可変遅延ナンドゲート２１及び２２を備えることにより、図２に示すように、遷移検出信号ＣＬＫＸ２又は再生クロック信号ＣＫ_２の立ち上がりエッジタイミングから、１．０・ＵＩだけ遅延させたタイミングで基準クロック信号ＣＬＫを出力する。この際、クロック生成部２での遅延時間は、可変遅延ナンドゲート２１及び２２により、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に１．０・ＵＩを維持するように調整されている。

クロック生成部２は、かかる基準クロック信号ＣＬＫを遅延ロックループ（以下、ＤＬＬと称する）回路３に供給する。

ＤＬＬ回路３は、位相比較器３１、チャージポンプ３２、位相制御回路３３及び多相クロック生成部３０を含む。

位相比較器３１は、基準クロック信号ＣＬＫと再生クロック信号ＣＫ_ｎ（後述する）との位相を比較する。この際、位相比較器３１は、基準クロック信号ＣＬＫに対して再生クロック信号ＣＫ_ｎが遅れ位相である場合にはチャージアップ信号ＵＰをチャージポンプ３２に供給する一方、基準クロック信号ＣＬＫに対して再生クロック信号ＣＫ_ｎが進み位相である場合にはチャージダウン信号ＤＮをチャージポンプ３２に供給する。チャージポンプ３２は、チャージアップ信号ＵＰが供給されている間は徐々にその電圧が増加する一方、チャージダウン信号ＤＮが供給されている間は徐々にその電圧が下降する位相制御電圧ＣＴＲを生成し、これを位相制御回路３３に供給する。位相制御回路３３は、位相制御電圧ＣＴＲが増加している間は遅延量を徐々に低下させるべき遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎを生成する。一方、位相制御電圧ＣＴＲが下降している間は、位相制御回路３３は、その遅延量を徐々に増加させるべき遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎを生成する。位相制御回路３３は、かかる遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎをクロック生成部２、イネーブル信号生成部６及び多相クロック生成部３０に供給する。すなわち、位相比較器３１、チャージポンプ３２及び位相制御回路３３からなる位相制御手段は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内の１の再生クロック信号ＣＫ_ｎと基準クロック信号ＣＬＫとの位相差に対応した遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎに応じて、クロック生成部２、イネーブル信号生成部６及び多相クロック生成部３０各々の遅延量（位相）を制御する。

図５は、多相クロック生成部３０の内部構成を示す回路図である。

図５に示すように、多相クロック生成部３０は、直列に接続された可変遅延回路３０１_１〜３０１_ｎからなる。

図６は、可変遅延回路３０１_１〜３０１_ｎ各々の内部構成を示す回路図である。

図６において、ｐチャネルＭＯＳ（metal-oxide semiconductor）型のトランジスタ３１１及びｎチャネルＭＯＳ型のトランジスタ３１２各々のゲート端子は、入力端子Ｉに接続されており、夫々のドレイン端子はラインＬ１を介してインバータ３１３の入力端子に接続されている。トランジスタ３１１のソース端子には可変抵抗３１４を介して電源電圧ＶＤＤが印加されている。可変抵抗３１４は、遅延調整信号ＣＴ_Ｐに応じてその抵抗値を変更する。トランジスタ３１２のソース端子には可変抵抗３１５を介して接地電圧ＧＮＤが印加されている。可変抵抗３１５は、遅延調整信号ＣＴ_Ｎに応じてその抵抗値を変更する。 よって、入力端子Ｉに論理レベル０に対応した電圧が印加されると、トランジスタ３１１及び３１２の内のトランジスタ３１１がオン状態となり、可変抵抗３１４及びトランジスタ３１１を介して電流がラインＬ１に流れ込む。これにより、ラインＬ１が充電され、このラインＬ１上の電圧が時間経過につれて上昇する。ここで、入力端子Ｉに論理レベル１に対応した電圧が印加開始されてから０．５・ＵＩだけ経過するとラインＬ１上の電圧がインバータ３１３の閾値電圧を超える。よって、インバータ３１３は論理レベル１から論理レベル０に遷移する信号を出力端子Ｙを介して送出する。この際、遅延調整信号ＣＴ_Ｐに応じて可変抵抗３１４の抵抗値が増加すると、ラインＬ１を充電する電流量が低下するので、時間経過に伴うラインＬ１上の電圧上昇率が低下する。よって、その電圧がインバータ３１３の閾値電圧を超えるまでの時間が長くなり、インバータ３１３が論理レベル０に対応した電圧をその出力端子Ｙに送出するタイミングが遅くなる。一方、入力端子Ｉに論理レベル１に対応した電圧が印加されると、トランジスタ３１１及び３１２の内のトランジスタ３１２がオン状態となり、トランジスタ３１２及び可変抵抗３１５を介してラインＬ１から電流が引き出される。これにより、ラインＬ１が放電し、このラインＬ１上の電圧が時間経過につれて下降する。ここで、入力端子Ｉに論理レベル０に対応した電圧が印加開始されてから０．５・ＵＩだけ経過するとラインＬ１上の電圧がインバータ３１３の閾値電圧を下回る。よって、インバータ３１３は論理レベル０から論理レベル１に遷移する信号を出力端子Ｙを介して送出する。この際、遅延調整信号ＣＴ_Ｎに応じて可変抵抗３１５の抵抗値が増加すると、ラインＬ１を放電する電流量が低下するので、時間経過に伴うラインＬ１上の電圧下降率が低下する。よって、その電圧がインバータ３１３の閾値電圧を下回るまでの時間が長くなり、インバータ３１３が論理レベル１に対応した電圧をその出力端子Ｙに送出するタイミングが遅くなる。

上記した構成により、可変遅延回路３０１_１は、その入力端子Ｉに供給された、上記基準クロック信号ＣＬＫを図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_１として出力端子Ｙから送出すると共に、これを次段の可変遅延回路３０１_２の入力端子Ｉに供給する。可変遅延回路３０１_２は、再生クロック信号ＣＫ_１を図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_２として出力端子Ｙから送出すると共に、これを次段の可変遅延回路３０１_３の入力端子Ｉに供給する。可変遅延回路３０１_３は、再生クロック信号ＣＫ_２を図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_３として出力端子Ｙから送出すると共に、これを次段の可変遅延回路３０１_４の入力端子Ｉに供給する。以下、同様に、可変遅延回路３０１_４〜３０１_ｎ−１の各々は、前段の可変遅延回路３０１から供給された再生クロック信号ＣＫを図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_４〜ＣＫ_ｎ−１として夫々の出力端子Ｙから送出すると共に、次段の可変遅延回路３０１の入力端子Ｉに供給する。更に、最終段の可変遅延回路３０１_ｎは、前段の可変遅延回路３０１_ｎ−１から供給された再生クロック信号ＣＫ_ｎ−１を図２に示す如く０．５・ＵＩだけ遅延させたものを再生クロック信号ＣＫ_ｎとして出力端子Ｙから送出する。

尚、可変遅延回路３０１_１〜３０１_ｎは、上記した位相制御回路３３から供給された遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎに応じて夫々の遅延時間（０．５・ＵＩ）を調整する。

従って、上記可変遅延回路３０１_１〜３０１_ｎからなる多相クロック生成部３０、位相比較器３１、チャージポンプ３２及び位相制御回路３３を有するＤＬＬ回路３は、図２に示す如く、基準クロック信号ＣＬＫに同期させて０．５・ＵＩ分ずつ順次位相を遅らせた多相の再生クロック信号ＣＫ_１〜ＣＫ_ｎを生成する。ＤＬＬ回路３は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内のＣＫ_ｎを位相比較３１に供給し、ＣＫ_２をクロック生成部２に供給する。更に、ＤＬＬ回路３は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内のＣＫ_１及びＣＫ_２をイネーブルクロック選定部４に供給すると共に、再生クロック信号ＣＫ_１〜ＣＫ_ｎをクロックセレクタ５に供給する。

イネーブルクロック選定部４は、先ず、再生クロック信号ＣＫ_１及びＣＫ_２同士の位相差を検出し、その位相差に基づいて図２に示す如き単位データ周期ＵＩを検出する。例えば、再生クロック信号ＣＫ_１及びＣＫ_２同士の位相差は可変遅延回路３０１_２の遅延時間である０．５ＵＩに相当するから、イネーブルクロック選定部４は、上記の如く検出した位相差を２倍することにより単位データ周期ＵＩが求まる。次に、イネーブルクロック選定部４は、かかる単位データ周期ＵＩに基づいて、以下の数式を満たすクロック位相係数ＺＺを選択する。

２．７・ＵＩ−Ｗ_ＣＬＫ＞ＺＺ・ＵＩ＞２．３・ＵＩ
Ｗ_ＣＬＫ：ＣＬＫＸ２のパルス幅
尚、クロック位相係数ＺＺとは、再生クロック信号ＣＫ_１〜ＣＫ_ｎ各々の立ち上がりエッジタイミングを、基準クロック信号ＣＬＫの立ち上がりエッジタイミングを基点として相対的に表す為の係数である。例えば、図２において、再生クロック信号ＣＫ_ｎは基準クロック信号ＣＬＫと同一位相であるので、クロック位相係数ＺＺは０となる。また再生クロック信号ＣＫ_ｎ−１は基準クロック信号ＣＬＫに対して０．５・ＵＩだけ位相が進んでいるので、クロック位相係数ＺＺは０．５となる。すなわち、再生クロック信号ＣＫ_１〜ＣＫ_ｎの各々には、夫々に対応したクロック位相係数ＺＺが予め割り当てられているのである。そこで、イネーブルクロック選定部４は、再生クロック信号ＣＫ_１〜ＣＫ_ｎ各々に割り当てられているクロック位相係数ＺＺの内から上記数式を満たすものを選択し、この選択したクロック位相係数ＺＺに対応した１の再生クロック信号ＣＫを、イネーブル信号の立ち上がりエッジ、つまりフロントエッジ生成用のイネーブルクロック信号ＣＫ_（Ｘ）として選定する。そして、イネーブルクロック選定部４は、このイネーブルクロック信号ＣＫ_（Ｘ）を選択させるべきクロック選択信号Ｓ_ＣＫをクロックセレクタ５に供給する。

クロックセレクタ５は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内から、クロック選択信号Ｓ_ＣＫにて示されるイネーブルクロック信号ＣＫ_（Ｘ）を選択し、このイネーブルクロック信号ＣＫ_（Ｘ）をイネーブル信号生成部６に供給する。更に、クロックセレクタ５は、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内から、上記の如く選択した再生クロック信号ＣＫよりも１・ＵＩ分だけ位相が遅れている再生クロック信号ＣＫ_{（Ｘ−２）}を選択しこれをイネーブル信号生成部６に供給する。

図７は、イネーブル信号生成部６の内部構成を示す回路図である。

図７に示すように、イネーブル信号生成部６は、可変遅延インバータ６１、可変遅延ナンドゲート６２、ナンドゲート６３、インバータ６４及び６５からなるＲＳＦＦによって構成されている。

可変遅延インバータ６１は、クロックセレクタ５から供給されたイネーブルクロック信号ＣＫ_（Ｘ）の論理レベルを反転させた反転セット信号をナンドゲート６３の入力端子Ｉ１に供給する。尚、可変遅延インバータ６１は、イネーブルクロック信号ＣＫ_（Ｘ）が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩだけ遅らせて、上記した反転セット信号をナンドゲート６３に供給する。この際、可変遅延インバータ６１での遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。インバータ６４は、クロックセレクタ５から供給された再生クロック信号ＣＫ_{（Ｘ−２）}の論理レベルを反転させた反転リセット信号を可変遅延ナンドゲート６２に供給する。可変遅延ナンドゲート６２の入力端子Ｉ１にはナンドゲート６３の出力端子が接続されており、可変遅延ナンドゲート６２の出力端子には、ナンドゲート６３の入力端子Ｉ２及びインバータ６５の入力端子が接続されている。尚、可変遅延ナンドゲート６２は、再生クロック信号ＣＫ_{（Ｘ−２）}が論理レベル０から論理レベル１の状態に遷移した時点から０．５・ＵＩだけ遅らせてその出力結果をナンドゲート６３及びインバータ６５各々に供給する。この際、可変遅延ナンドゲート６１での遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に０．５・ＵＩを維持するように調整されている。インバータ６５は、可変遅延ナンドゲート６２から送出された信号の論理レベルを反転させた信号をイネーブル信号ＥＮとして出力する。尚、可変遅延ナンドゲート６２の内部構成は図４に示すものと同一であり、可変遅延インバータ６１の内部構成は、図６に示される構成からインバータ３１３を省いたものである。

かかる構成により、イネーブル信号生成部６は、図２に示す如く、イネーブルクロック信号ＣＫ_（Ｘ）に応じて論理レベル０から論理レベル１の状態に遷移し、再生クロック信号ＣＫ_{（Ｘ−２）}に応じて論理レベル１から論理レベル０の状態に遷移するパルス波形を有するイネーブル信号ＥＮを生成する。すなわち、イネーブル信号生成部６は、再生クロック信号ＣＫ_１〜Ｃｋ_ｎの内の１のイネーブルクロック信号ＣＫ_（Ｘ）に応じて、図２に示す如き基準遷移部ＴＣを含む区間を示すイネーブル信号ＥＮのフロントエッジ部を生成し、再生クロック信号ＣＫ_{（Ｘ−２）}に応じて、このイネーブル信号ＥＮのリアエッジ部を生成するのである。尚、イネーブル信号生成部６は、上記した可変遅延インバータ６１及び可変遅延ナンドゲート６２を備えることにより、図２に示すように、イネーブルクロック信号ＣＫ_（Ｘ）又はＣＫ_{（Ｘ−２）}のフロントエッジタイミングから、１．０・ＵＩだけ遅延させてイネーブル信号ＥＮを出力する。この際、かかる遅延時間は、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて常に１．０・ＵＩを維持するように調整される。すなわち、これら可変遅延インバータ６１及び可変遅延ナンドゲート６２は、イネーブルクロック信号ＣＫ_（Ｘ）を単位データ周期ＵＩだけ遅延させたタイミングで送出する可変遅延送出手段として動作する。イネーブル信号生成部６は、上記の如く生成したイネーブル信号ＥＮをクロック生成部２に供給する。

以下に、図１に示すクロックデータリカバリ回路１００の動作について説明する。

先ず、遷移検出部１は、受信データ信号ＤＩＮ中からデータビットの値が遷移するフロントエッジ部及びリアエッジ部を検出し、各エッジ部の検出時点で論理レベル０から論理レベル１の状態に遷移する短パルスの波形を有する、図２に示す如き遷移検出信号ＣＬＫＸ２を生成する。次に、この遷移検出信号ＣＬＫＸ２中から基準遷移部ＴＣに対応したパルスのみを取り込ませるべき論理レベル１のイネーブル信号ＥＮに応じて、クロック生成部２が、図２に示す如き基準遷移部ＴＣに同期した基準クロック信号ＣＬＫを生成する。そして、ＤＬＬ回路３により、この基準クロック信号ＣＬＫに同期させて０．５・ＵＩ分ずつ順次位相を遅らせた多相の再生クロック信号ＣＫ_１〜ＣＫ_ｎを生成する。

この際、上記したイネーブル信号ＥＮを生成するにあたり、イネーブルクロック選定部４、クロックセレクタ５及びイネーブル信号生成部６からなるイネーブル生成手段は、先ず、再生クロック信号（ＣＫ_１、ＣＫ_２）に基づいて、図２に示す単位データ周期ＵＩを求める。そして、イネーブル生成手段は、単位データ周期ＵＩに基づき、そのフロントエッジ部が図８に示す如き時点ｔ１〜ｔ２までの範囲ＴＷ内に現れるイネーブル信号ＥＮを生成する。

尚、時点ｔ１とは、０．３・ＵＩ分のジッターマージンを付加した状態で、イネーブル信号ＥＮのフロントエッジ部が、遷移検出信号ＣＬＫＸ２中の基準遷移部ＴＣに対応したパルスＣＰの直前のパルスＣＰ_Ｆと時間的に重複しない限界の時点である。つまり、時点ｔ１よりも前の時点でイネーブル信号ＥＮのフロントエッジ部が現れると、本来取り込むべきパルスＣＰの直前のパルスＣＰ_Ｆを取り込んでしまい、基準クロック信号ＣＬＫの精度低下を招くことになる。また、時点ｔ２とは、上記したパルスＣＰのフロントエッジ部よりも、０．３・ＵＩ分のジッターマージンを考慮したセットアップタイムの分だけ時間的に前方の時点である。つまり、時点ｔ２よりも後の時点でイネーブル信号ＥＮのフロントエッジ部が現れると、パルスＣＰを確実に取り込むことができなくなり、基準クロック信号ＣＬＫの精度低下を招くことになる。

このように、イネーブル生成手段（４〜６）によれば、単位データ周期ＵＩに追従させて、遷移検出信号ＣＬＫＸ２中から基準遷移部ＴＣに対応したパルスＣＰだけを確実に取り込めるタイミング（範囲ＴＷ内）で、基準遷移部（ＴＣ）に対応した区間を示すイネーブル信号のフロントエッジ部が生成される。

よって、本発明によれば、高速通信動作に伴い単位データ周期ＵＩが短縮されても、受信データ信号ＤＩＮ中の基準遷移部ＴＣだけに同期させた精度の高い基準クロック信号ＣＬＫを再生することが可能となる。

ここで、イネーブル生成手段（４〜６）では、上記したイネーブル信号ＥＮを生成すべく、先ず、イネーブルクロック選定部４及びクロックセレクタ５が、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内の１つをイネーブル信号生成用のイネーブルクロック信号ＣＫ_（Ｘ）として選定する。そして、イネーブル信号生成部６が、イネーブルクロック信号ＣＫ_（Ｘ）に応じてイネーブル信号ＥＮのフロントエッジ部を生成すると共に、再生クロック信号ＣＫ_{（Ｘ−２）}に応じてイネーブル信号ＥＮのリアエッジ部を生成する。すなわち、選定したイネーブルクロック信号ＣＫ_（Ｘ）に対して、イネーブル信号生成部６による処理遅延時間の経過後にイネーブル信号ＥＮのフロントエッジ部が現れることになる。この際、イネーブル信号生成部６による処理遅延時間は、このイネーブル信号生成部６内に設けられている可変遅延インバータ６１及び可変遅延ナンドゲート６２により、１．０・ＵＩとなっている。従って、イネーブルクロック選定部４及びクロックセレクタ５は、図８に示す如き、イネーブル信号ＥＮのフロントエッジ部が含まれるべき時点ｔ１〜ｔ２の範囲ＴＷをそのまま１．０・ＵＩだけ時間的に前にシフトした範囲（ＺＺ・ＵＩ）内に、そのフロントエッジ部が含まれることになるイネーブルクロック信号ＣＫ_（Ｘ）を選定するのである。この際、再生クロック信号ＣＫ_１〜ＣＫ_ｎ各々のフロントエッジ部のタイミングは、上述した如く、基準クロック信号ＣＬＫのフロントエッジタイミングを基点としたクロック位相係数ＺＺによって表されている。また、基準クロック信号ＣＬＫは、クロック生成部２に形成されている可変遅延ナンドゲート２１及び２２により、図８に示す如く、遷移検出信号ＣＬＫＸ２中のパルスＣＰのフロントエッジ部から１．０・ＵＩだけ遅延して出力される。そこで、イネーブルクロック選定部４及びクロックセレクタ５は、図８に示す範囲ＴＷ内にそのフロントエッジ部が含まれるイネーブル信号ＥＮを生成させるべく、再生クロック信号ＣＫ_１〜ＣＫ_ｎの内から、図８に示す如く上記数式を満たす範囲（ＺＺ・ＵＩ）内にそのフロントエッジ部が含まれるイネーブルクロック信号ＣＫ_（Ｘ）を選定するのである。

この際、図１に示すクロックデータリカバリ回路１００では、クロック生成部２及びイネーブル信号生成部６各々を形成する素子に可変遅延インバータ６１、可変遅延ナンドゲート２１、２２及び６２を含ませることにより、これらクロック生成部２及びイネーブル信号生成部６各々での遅延時間を強制的に１．０・ＵＩにしている。これにより、図８に示される範囲ＴＷ内にそのフロントエッジ部が現れるイネーブル信号ＥＮを生成する為に用いられるイネーブルクロック信号ＣＫ_（Ｘ）を選定する為のパラメータは、上記数式に示すように、単位データ周期ＵＩと、ＣＬＫＸ２のパルス幅Ｗ_ＣＬＫだけとなる。

よって、上記した如き可変遅延型のインバータ及びナンドゲートに代えて通常のインバータ及びナンドゲートを採用したが故に、これらインバータ及びナンドゲート素子固有の遅延時間がＣＬＫＸ２のパルス幅Ｗ_ＣＬＫ及び単位データ周期ＵＩと共に上記パラメータに含まれる場合に比して、イネーブルクロック信号ＣＫ_（Ｘ）の選定処理が簡易化される。従って、上記した構成によれば、イネーブルクロック選定部４の構成を小型化することが可能となる。

更に、クロックデータリカバリ回路１００では、遅延調整信号（ＣＴ_Ｐ、ＣＴ_Ｎ）に応じて、クロック生成部２及びイネーブル信号生成部６各々の遅延時間が常に１．０・ＵＩとなるように遅延時間の調整が施されている。よって、製造上のバラツキ、周囲温度の変化、或いは電源電圧の変動に起因する遅延時間の変動量が小さくなるので、高速通信動作時においても、受信データ信号ＤＩＮから精度の高い基準クロック信号ＣＬＫを再生することが可能となる。

尚、上記実施例では、クロック生成部２として図３に示す如き内部構成を有するものを用いているが、これに代えて図９に示す内部構成を有するものを採用するようにしても良い。

図９に示す構成では、可変遅延取込手段として、図３に示される可変遅延ナンドゲート２１に代えて可変遅延型のＤフリップフロップ（以下、可変遅延ＤＦＦと称する）２６を採用したものであり、この可変遅延取込手段を除く他の構成は、図３に示すものと同一である。よって、以下に可変遅延ＤＦＦ２６を中心に、その動作を説明する。

クロック生成部２として図９に示す内部構成を採用した場合、イネーブル信号ＥＮは可変遅延ＤＦＦ２６のＤ端子に供給され、遷移検出信号ＣＬＫＸ２は可変遅延ＤＦＦ２６のクロック入力端子に供給される。

可変遅延ＤＦＦ２６は、遷移検出信号ＣＬＫＸ２に応じて上記イネーブル信号ＥＮを取り込んでその値を保持する。可変遅延ＤＦＦ２６は、保持したイネーブル信号ＥＮの論理レベルを反転させた信号をセット信号ＳＴ１とし、これを反転出力端子を介してナンドゲート２３の入力端子Ｉ１に供給する。尚、可変遅延ＤＦＦ２６は、遷移検出信号ＣＬＫＸ２のフロントエッジタイミングから０．５ＵＩだけ遅延させて上記セット信号ＳＴ１を送出する。この際、可変遅延ＤＦＦ２６は、位相制御回路３３から供給された遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎに応じてその遅延時間を調整する。

図１０は、可変遅延ＤＦＦ２６の内部構成を示す回路図である。

図１０において、インバータ２６０は、遷移検出信号ＣＬＫＸ２の論理レベルを反転させた反転遷移検出信号を、クロックドインバータ２６１の正側制御端子、クロックドインバータ２６２の負側制御端子、トランスミッションゲート２６３の負側制御端子、及びクロックドインバータ２６２の負側制御端子に供給する。尚、クロックドインバータ２６２、トランスミッションゲート２６３及びクロックドインバータ２６２各々の正側制御端子、並びに、クロックドインバータ２６１の負側制御端子には遷移検出信号ＣＬＫＸ２が供給される。クロックドインバータ２６１は、遷移検出信号ＣＬＫＸ２が論理レベル０の状態にある間だけイネーブル信号ＥＮを取り込み、その論理レベルを反転させた反転イネーブル信号をラインＬＬ１を介してインバータ２６５に供給する。インバータ２６５は、ラインＬＬ１を介して供給された反転イネーブル信号、又はクロックドインバータ２６２から供給された信号の論理レベルを反転させた信号を第１ラッチイネーブル信号とし、これをクロックドインバータ２６２及びトランスミッションゲート２６３に供給する。クロックドインバータ２６２は、遷移検出信号ＣＬＫＸ２が論理レベル１の状態にある間だけ、上記第１ラッチイネーブル信号を取り込み、その論理レベルを反転させた信号をラインＬＬ１を介してインバータ２６５に供給する。トランスミッションゲート２６３は、遷移検出信号ＣＬＫＸ２が論理レベル１の状態にある間だけ、上記第１ラッチイネーブル信号を取り込み、これをラインＬＬ２を介して可変遅延インバータ２６６に供給する。可変遅延インバータ２６６は、ラインＬＬ２を介して供給された第１ラッチイネーブル信号、又はクロックドインバータ２６４から供給された信号の論理レベルを反転させた信号を０．５ＵＩだけ遅延させたものをセット信号ＳＴ１として出力すると共に、これをクロックドインバータ２６４に供給する。尚、可変遅延インバータ２６６は、位相制御回路３３から供給された遅延調整信号ＣＴ_Ｐ及びＣＴ_Ｎに応じてその遅延時間を調整する。クロックドインバータ２６４は、遷移検出信号ＣＬＫＸ２が論理レベル１の状態にある間だけ、上記セット信号ＳＴ１を取り込み、その論理レベルを反転させた信号をラインＬＬ２を介して可変遅延インバータ２６６に供給する。

上記した構成により、可変遅延ＤＦＦ２６は、遷移検出信号ＣＬＫＸ２のフロントエッジで上記イネーブル信号ＥＮを取り込んでその値を保持する、いわゆるエッジトリガ型のＦＦとして動作する。従って、遷移検出信号ＣＬＫＸ２のフロントエッジ部より後方の時点ではイネーブル信号ＥＮの取り込みは為されない。よって、イネーブル信号ＥＮのフロントエッジ部のタイミングを、図１１に示す如き遷移検出信号ＣＬＫＸ２中の基準遷移部ＴＣに対応したパルスＣＰの直前のパルスＣＰ_Ｆのパルス形成区間に重畳させることが可能となる。これにより、図１１に示す如く、パルスＣＰ_Ｆのフロントエッジ部に対するジッターマージン（０．３・ＵＩ）だけを考慮して範囲ＴＷの時点ｔ１を設定すれば良いことになる。よって、図８に示す如き、上記したジッターマージンと共にパルスＣＰ_Ｆのパルス幅Ｗ_ＣＬＫをも考慮してイネーブル信号ＥＮのフロントエッジ部が含まれるべき範囲ＴＷの時点ｔ１が設定されるものに比して、単位データ周期ＵＩ内での範囲ＴＷの割合を大きくすることが可能となる。

従って、クロック生成部２として図９に示す内部構成を採用した場合には、図２に示す内部構成を採用した場合に比して通信速度の上限を高くすることが可能となる。

尚、上記実施例では、図２に示す如き、基準遷移周期Ｐ毎にデータ遷移を生じさせる為のダミーデータＤＢが挿入された受信データ信号を入力対象としているが、このようなダミーデータＤＢを挿入せず、基準遷移周期Ｐ毎に必ずデータ遷移が生じるような変調の施された受信データ信号を入力対象としても同様に動作可能である。

また、上記実施例では、受信データ信号中の基準遷移部ＴＣ_１にてデータのリア遷移が生じ、基準遷移部ＴＣ_２においてデータの立ち上がり遷移が生じている受信データ信号を入力対象としているが、基準遷移部ＴＣでのデータ遷移は、立ち上がり遷移及び立ち下がり遷移の内の一方に統一しても良い。

また、上記実施例でのＤＬＬ回路３は、夫々０．５・ＵＩずつその位相がずれた再生クロック信号ＣＫ_１〜ＣＫ_ｎを生成するものであるが、０．５・ＵＩ以外の位相差Ｑ・ＵＩ（Ｑは１未満の実数）ずつ位相がずれた複数の再生クロック信号ＣＫを生成するものであっても良い。

また、入力対象となる受信データ信号の形態は差動信号形態であっても良い。

要するに、本発明においては、基準遷移周期（Ｐ）毎に入力データ信号（ＤＩＮ）に現れるデータの基準遷移部（ＴＣ）に位相同期した基準クロック信号（ＣＬＫ）を入力データ信号から再生すべく、先ず、遷移検出手段（１）が、入力データ信号中のデータの値の遷移を検出して遷移検出信号（ＣＬＫＸ２）を生成する。ここで、イネーブル生成手段（４〜６）が、遷移検出信号中から基準遷移部に対応した区間を示すイネーブル信号（ＥＮ）を生成する。かかるイネーブル信号に応じて、クロック生成手段（２）が、遷移検出信号中から基準遷移部を取り込み、この基準遷移部に同期した信号を基準クロック信号（ＣＬＫ）として生成し、遅延ロックループ手段（３）が、この基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号（ＣＫ_１〜ＣＫ_ｎ）を生成する。この際、イネーブル生成手段（４〜６）は、先ず、複数の再生クロック信号の内のいずれか２つの再生クロック信号（ＣＫ_１、ＣＫ_２）同士の位相差に基づいて入力データ信号（ＤＩＮ）中のデータ系列における単位データ周期（ＵＩ）を検出する。次に、この単位データ周期に基づいて複数の再生クロック信号（ＣＫ_１〜ＣＫ_ｎ）の内から１の再生クロック信号を、イネーブル信号生成用のイネーブルクロック信号（ＣＫ_（Ｘ））として選定する。そして、このイネーブルクロック信号に応じてイネーブル信号のフロントエッジ部を生成するのである。

かかる構成によれば、単位データ周期（ＵＩ）に追従させて、遷移検出信号（ＣＬＫＸ２）中から基準遷移部（ＴＣ）に対応したパルスだけを確実に取り込めるタイミング（範囲ＴＷ）で、基準遷移部に対応した区間を示すイネーブル信号（ＥＮ）が生成される。

よって、本発明によれば、高速通信動作に伴い単位データ周期が短縮されても、入力データ信号（ＤＩＮ）中の基準遷移部だけに同期させた精度の高い基準クロック信号（ＣＬＫ）を再生することが可能となるのである。

１ 遷移検出部
２ クロック生成部
４ イネーブルクロック選定部
５ クロックセレクタ
６ イネーブル信号生成部
２１、２２、６２ 可変遅延ナンドゲート
６１ 可変遅延インバータ

Claims (12)

1. 基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号からクロック信号を再生するクロックデータリカバリ回路であって、
   前記入力データ信号中のデータの値の遷移を検出したときに遷移検出信号を生成する遷移検出手段と、
   前記遷移検出信号中から前記基準遷移部に対応した区間を示すイネーブル信号を生成するイネーブル生成手段と、
   基準クロック信号を生成する一方、前記イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、前記基準クロック信号を前記基準遷移部に同期せしめるクロック生成手段と、
   前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、
   前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか２つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の１の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、
   前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含むことを特徴とするクロックデータリカバリ回路。
2. 前記クロック生成手段は、前記基準遷移部に同期した信号を前記単位データ周期分だけ遅延させたものを前記基準クロック信号として生成し、
   前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで前記イネーブル信号のフロントエッジ部を生成することを特徴とする請求項１記載のクロックデータリカバリ回路。
3. 前記遅延ロックループ手段は、前記基準クロック信号と前記複数の再生クロック信号の内の１の再生クロック信号との位相差に基づく遅延調整信号に応じて前記複数の再生クロック信号各々を送出する際の遅延時間を調整する手段を含むことを特徴とする請求項１又は２記載のクロックデータリカバリ回路。
4. 前記クロック生成手段は、前記イネーブル信号に応じて前記遷移検出信号を前記単位データ周期分だけ遅延させて取り込む可変遅延取込手段を含み、
   前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで送出する可変遅延送出手段を含み、
   前記可変遅延取込手段及び前記可変遅延送出手段は、前記遅延調整信号に応じて遅延量を調整することを特徴とする請求項３記載のクロックデータリカバリ回路。
5. 前記可変遅延取込手段は、前記イネーブル信号と前記遷移検出信号との論理積結果を取り込むと共に前記遅延調整信号に応じてその遅延量を調整する可変遅延ゲートであることを特徴とする請求項４記載のクロックデータリカバリ回路。
6. 前記可変遅延取込手段は、前記イネーブル信号を前記遷移検出信号のエッジタイミングで取り込んで保持すると共に前記遅延調整信号に応じてその遅延量を調整する可変遅延フリップフロップであることを特徴とする請求項４記載のクロックデータリカバリ回路。
7. 基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号からクロック信号を再生するクロックデータリカバリ回路が形成されている半導体装置であって、
   前記クロックデータリカバリ回路は、
   前記入力データ信号中のデータの値の遷移を検出したときに遷移検出信号を生成する遷移検出手段と、
   前記遷移検出信号中から前記基準遷移部に対応した区間を示すイネーブル信号を生成するイネーブル生成手段と、
   基準クロック信号を生成する一方、前記イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、前記基準クロック信号を前記基準遷移部に同期せしめるクロック生成手段と、
   前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、
   前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか２つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の１の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、
   前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含むことを特徴とする半導体装置。
8. 前記クロック生成手段は、前記基準遷移部に同期した信号を前記単位データ周期分だけ遅延させたものを前記基準クロック信号として生成し、
   前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで前記イネーブル信号のフロントエッジ部を生成することを特徴とする請求項７記載の半導体装置。
9. 前記遅延ロックループ手段は、前記基準クロック信号と前記複数の再生クロック信号の内の１の再生クロック信号との位相差に基づく遅延調整信号に応じて前記複数の再生クロック信号各々を送出する際の遅延時間を調整する手段を含むことを特徴とする請求項７又は８記載の半導体装置。
10. 前記クロック生成手段は、前記イネーブル信号に応じて前記遷移検出信号を前記単位データ周期分だけ遅延させて取り込む可変遅延取込手段を含み、
    前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで送出する可変遅延送出手段を含み、
    前記可変遅延取込手段及び前記可変遅延送出手段は、前記遅延調整信号に応じて遅延量を調整することを特徴とする請求項９記載の半導体装置。
11. 前記可変遅延取込手段は、前記イネーブル信号と前記遷移検出信号との論理積結果を取り込むと共に前記遅延調整信号に応じてその遅延量を調整する可変遅延ゲートであることを特徴とする請求項１０記載の半導体装置。
12. 前記可変遅延取込手段は、前記イネーブル信号を前記遷移検出信号のエッジタイミングで取り込んで保持すると共に前記遅延調整信号に応じてその遅延量を調整する可変遅延フリップフロップであることを特徴とする請求項１０記載の半導体装置。

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