JP6027358B2 - クロックデータリカバリ回路及び半導体装置 - Google Patents
クロックデータリカバリ回路及び半導体装置 Download PDFInfo
- Publication number
- JP6027358B2 JP6027358B2 JP2012163559A JP2012163559A JP6027358B2 JP 6027358 B2 JP6027358 B2 JP 6027358B2 JP 2012163559 A JP2012163559 A JP 2012163559A JP 2012163559 A JP2012163559 A JP 2012163559A JP 6027358 B2 JP6027358 B2 JP 6027358B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- enable
- transition
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか2つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の1の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含む。
前記入力データ信号中のデータの値の遷移を検出したときに遷移検出信号を生成する遷移検出手段と、前記遷移検出信号中から前記基準遷移部に対応した区間を示すイネーブル信号を生成するイネーブル生成手段と、基準クロック信号を生成する一方、前記イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、前記基準クロック信号を前記基準遷移部に同期せしめるクロック生成手段と、前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか2つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の1の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含む。
WCLK:CLKX2のパルス幅
尚、クロック位相係数ZZとは、再生クロック信号CK1〜CKn各々の立ち上がりエッジタイミングを、基準クロック信号CLKの立ち上がりエッジタイミングを基点として相対的に表す為の係数である。例えば、図2において、再生クロック信号CKnは基準クロック信号CLKと同一位相であるので、クロック位相係数ZZは0となる。また再生クロック信号CKn−1は基準クロック信号CLKに対して0.5・UIだけ位相が進んでいるので、クロック位相係数ZZは0.5となる。すなわち、再生クロック信号CK1〜CKnの各々には、夫々に対応したクロック位相係数ZZが予め割り当てられているのである。そこで、イネーブルクロック選定部4は、再生クロック信号CK1〜CKn各々に割り当てられているクロック位相係数ZZの内から上記数式を満たすものを選択し、この選択したクロック位相係数ZZに対応した1の再生クロック信号CKを、イネーブル信号の立ち上がりエッジ、つまりフロントエッジ生成用のイネーブルクロック信号CK(X)として選定する。そして、イネーブルクロック選定部4は、このイネーブルクロック信号CK(X)を選択させるべきクロック選択信号SCKをクロックセレクタ5に供給する。
2 クロック生成部
4 イネーブルクロック選定部
5 クロックセレクタ
6 イネーブル信号生成部
21、22、62 可変遅延ナンドゲート
61 可変遅延インバータ
Claims (12)
- 基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号からクロック信号を再生するクロックデータリカバリ回路であって、
前記入力データ信号中のデータの値の遷移を検出したときに遷移検出信号を生成する遷移検出手段と、
前記遷移検出信号中から前記基準遷移部に対応した区間を示すイネーブル信号を生成するイネーブル生成手段と、
基準クロック信号を生成する一方、前記イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、前記基準クロック信号を前記基準遷移部に同期せしめるクロック生成手段と、
前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、
前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか2つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の1の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、
前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含むことを特徴とするクロックデータリカバリ回路。 - 前記クロック生成手段は、前記基準遷移部に同期した信号を前記単位データ周期分だけ遅延させたものを前記基準クロック信号として生成し、
前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで前記イネーブル信号のフロントエッジ部を生成することを特徴とする請求項1記載のクロックデータリカバリ回路。 - 前記遅延ロックループ手段は、前記基準クロック信号と前記複数の再生クロック信号の内の1の再生クロック信号との位相差に基づく遅延調整信号に応じて前記複数の再生クロック信号各々を送出する際の遅延時間を調整する手段を含むことを特徴とする請求項1又は2記載のクロックデータリカバリ回路。
- 前記クロック生成手段は、前記イネーブル信号に応じて前記遷移検出信号を前記単位データ周期分だけ遅延させて取り込む可変遅延取込手段を含み、
前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで送出する可変遅延送出手段を含み、
前記可変遅延取込手段及び前記可変遅延送出手段は、前記遅延調整信号に応じて遅延量を調整することを特徴とする請求項3記載のクロックデータリカバリ回路。 - 前記可変遅延取込手段は、前記イネーブル信号と前記遷移検出信号との論理積結果を取り込むと共に前記遅延調整信号に応じてその遅延量を調整する可変遅延ゲートであることを特徴とする請求項4記載のクロックデータリカバリ回路。
- 前記可変遅延取込手段は、前記イネーブル信号を前記遷移検出信号のエッジタイミングで取り込んで保持すると共に前記遅延調整信号に応じてその遅延量を調整する可変遅延フリップフロップであることを特徴とする請求項4記載のクロックデータリカバリ回路。
- 基準遷移周期毎にデータの値が遷移する基準遷移部を含むデータ系列からなる入力データ信号からクロック信号を再生するクロックデータリカバリ回路が形成されている半導体装置であって、
前記クロックデータリカバリ回路は、
前記入力データ信号中のデータの値の遷移を検出したときに遷移検出信号を生成する遷移検出手段と、
前記遷移検出信号中から前記基準遷移部に対応した区間を示すイネーブル信号を生成するイネーブル生成手段と、
基準クロック信号を生成する一方、前記イネーブル信号に応じて前記遷移検出信号中から前記基準遷移部を取り込み、前記基準クロック信号を前記基準遷移部に同期せしめるクロック生成手段と、
前記基準クロック信号に基づいて夫々異なる位相を有する複数の再生クロック信号を生成する遅延ロックループ手段と、を有し、
前記イネーブル生成手段は、前記複数の再生クロック信号の内のいずれか2つの再生クロック信号同士の位相差に基づいて前記データ系列における単位データ周期を検出し、前記単位データ周期に基づいて前記複数の再生クロック信号の内の1の再生クロック信号をイネーブルクロック信号として選定するイネーブルクロック選定手段と、
前記イネーブルクロック信号に応じて前記イネーブル信号のフロントエッジ部を生成する手段と、を含むことを特徴とする半導体装置。 - 前記クロック生成手段は、前記基準遷移部に同期した信号を前記単位データ周期分だけ遅延させたものを前記基準クロック信号として生成し、
前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで前記イネーブル信号のフロントエッジ部を生成することを特徴とする請求項7記載の半導体装置。 - 前記遅延ロックループ手段は、前記基準クロック信号と前記複数の再生クロック信号の内の1の再生クロック信号との位相差に基づく遅延調整信号に応じて前記複数の再生クロック信号各々を送出する際の遅延時間を調整する手段を含むことを特徴とする請求項7又は8記載の半導体装置。
- 前記クロック生成手段は、前記イネーブル信号に応じて前記遷移検出信号を前記単位データ周期分だけ遅延させて取り込む可変遅延取込手段を含み、
前記イネーブル生成手段は、前記イネーブルクロック信号を前記単位データ周期分だけ遅延させたタイミングで送出する可変遅延送出手段を含み、
前記可変遅延取込手段及び前記可変遅延送出手段は、前記遅延調整信号に応じて遅延量を調整することを特徴とする請求項9記載の半導体装置。 - 前記可変遅延取込手段は、前記イネーブル信号と前記遷移検出信号との論理積結果を取り込むと共に前記遅延調整信号に応じてその遅延量を調整する可変遅延ゲートであることを特徴とする請求項10記載の半導体装置。
- 前記可変遅延取込手段は、前記イネーブル信号を前記遷移検出信号のエッジタイミングで取り込んで保持すると共に前記遅延調整信号に応じてその遅延量を調整する可変遅延フリップフロップであることを特徴とする請求項10記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012163559A JP6027358B2 (ja) | 2012-07-24 | 2012-07-24 | クロックデータリカバリ回路及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012163559A JP6027358B2 (ja) | 2012-07-24 | 2012-07-24 | クロックデータリカバリ回路及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014027328A JP2014027328A (ja) | 2014-02-06 |
JP6027358B2 true JP6027358B2 (ja) | 2016-11-16 |
Family
ID=50200640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012163559A Active JP6027358B2 (ja) | 2012-07-24 | 2012-07-24 | クロックデータリカバリ回路及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6027358B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4926447A (en) * | 1988-11-18 | 1990-05-15 | Hewlett-Packard Company | Phase locked loop for clock extraction in gigabit rate data communication links |
US5012494A (en) * | 1989-11-07 | 1991-04-30 | Hewlett-Packard Company | Method and apparatus for clock recovery and data retiming for random NRZ data |
JP5066121B2 (ja) * | 2008-03-20 | 2012-11-07 | アナパス・インコーポレーテッド | クロック情報とデータを伝送する装置及び方法 |
JP5552952B2 (ja) * | 2010-08-06 | 2014-07-16 | ソニー株式会社 | Cdr回路、受信装置、および通信システム |
-
2012
- 2012-07-24 JP JP2012163559A patent/JP6027358B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014027328A (ja) | 2014-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6121135B2 (ja) | 同期化回路及びこれを含むクロックデータリカバリ回路 | |
KR101982194B1 (ko) | 지연 제어회로 및 이를 포함하는 클럭 생성회로 | |
KR101718857B1 (ko) | 높은 지터 내성 및 빠른 위상 로킹을 갖는 클록 및 데이터 복원 | |
US20100061440A1 (en) | Decision feedback equalizer having clock recovery circuit and method for recovering clock | |
JP2009302692A (ja) | クロック及びデータ復元回路 | |
US8565362B2 (en) | Clock recovery apparatus | |
TW201703439A (zh) | 無突波之數位控制振盪器碼更新技術 | |
US9356610B1 (en) | Clock data recovery circuit and semiconductor device | |
JP6027358B2 (ja) | クロックデータリカバリ回路及び半導体装置 | |
Kwak et al. | Power-reduction technique using a single edge-tracking clock for multiphase clock and data recovery circuits | |
JP6027359B2 (ja) | クロックデータリカバリ回路及び半導体装置 | |
US7321647B2 (en) | Clock extracting circuit and clock extracting method | |
JP2017073700A (ja) | クロック再生回路、光モジュール及びクロック再生方法 | |
JP6512835B2 (ja) | Dll回路及びディスプレイドライバ | |
JP5923730B2 (ja) | クロックデータ復元装置 | |
Kadayinti et al. | A clock synchronizer for repeaterless low swing on-chip links | |
US8823429B1 (en) | Data transition density normalization for half rate CDRs with bang-bang phase detectors | |
KR100739957B1 (ko) | 고속 반도체 메모리 장치의 입력 신호들의 지터 및 스큐를감소시키는 호스트 인터페이스 장치 | |
Kadayinti et al. | A clock retiming circuit for repeaterless low swing on-chip interconnects | |
JP2008283539A (ja) | 多値信号用クロック再生装置 | |
JP2014131134A (ja) | Pll回路 | |
JP2013017076A (ja) | クロック再生回路 | |
JP6059956B2 (ja) | 多相クロック生成回路及びこれを含むdll回路 | |
Lin et al. | A novel 1.2 Gbps LVDS receiver for multi-channel applications | |
KR20130142743A (ko) | 지연 제어회로 및 이를 포함하는 클럭 생성회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150629 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160620 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160712 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160906 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160927 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161014 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6027358 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |