JP6122709B2 - 信号処理回路 - Google Patents
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Description
信号処理回路は記憶装置を有し、記憶装置は1ビットのデータを記憶することができる記憶素子を、単数または複数有する。
図1に示す記憶素子100は、記憶回路101(第1の記憶回路とも呼ぶ)と、記憶回路102(第2の記憶回路とも呼ぶ)と、ベリファイ回路103と、スイッチ104と、スイッチ105と、インバータ106と、を有する。記憶回路101は、電源が供給されている期間のみノードM1において第1のデータを保持するとともに、出力信号Qを出力する、揮発性の記憶回路である。なお、記憶回路101は、必要に応じて、スイッチやアナログスイッチなどを、さらに有していてもよい。
次に、図1に示す記憶素子100へ電源の供給の後、データの保持時における消費電力を削減するために電源の供給を停止し、再び電源を供給する場合の駆動方法について、図3を参照して説明する。
図3中、期間1の動作について説明する。期間1では、電源が記憶素子100に供給されている。ここで、電源V0は、ハイレベル電位(例えば、VDD)である。制御信号S1、制御信号S2、及び制御信号S3は、いずれもローレベル電位である。制御信号S3がローレベル電位の場合、選択回路111の入力端子の一方は、データ信号Dが入力される信号線と電気的に接続され、出力端子から、データ信号Dに対応する第1のデータ(図3中、dataXと表記)が出力される。記憶素子100へ電源が供給されている間は、記憶回路101は、ノードM1において第1のデータを保持する。また、ノードN1及びノードN2はどのような電位(図3中、Aと表記)であってもよく、出力信号VERIもどのような電位(図3中、Aと表記)であってもよい。また、制御信号S2がローレベル電位なので、スイッチ104の第1の端子と第2の端子との間が非導通状態、スイッチ105の第1の端子と第2の端子との間が導通状態となるので、インバータ106の入力端子と第2の電源線V2と、が電気的に接続され、インバータ106の入力端子にハイレベル電位が入力される。以上、期間1の動作を通常動作と呼ぶ。
図3中、期間2の動作について説明する。期間2では、記憶素子100への電源の供給を停止する前に、制御信号S1をハイレベル電位として、トランジスタ112をオン状態とする。こうして、記憶回路101のノードM1に保持された第1のデータの電位が、トランジスタ112を介して、トランジスタ113のゲートに入力される。トランジスタ113のゲートに入力された電位は、容量素子114によって保持される。こうして、ノードN1に、記憶回路101に保持された第1のデータに対応する第2のデータの電位(図3中、VXと表記)が書き込まれる。
図3中、期間3の動作について説明する。電源供給停止前の動作を行った後、期間3のはじめに、記憶素子100への電源の供給を停止する。ここで、電源V0をローレベル電位(例えば、VSS)とする。記憶素子100へ電源の供給が停止すると、記憶回路101に保持されていた第1のデータ(dataX)は消えてしまう。しかしながら、記憶回路102では、トランジスタ112として、酸化物半導体にチャネルが形成されるトランジスタを用いており、当該トランジスタは、オフ電流が極めて小さいため、容量素子114によって保持された電位を長期間保持することができる。したがって、記憶素子100は、電源の供給が停止した後も、記憶回路102において、第2のデータ(VX)を保持することができる。以上、期間3の動作を、電源供給停止の動作と呼ぶ。
図3中、期間4の動作について説明する。記憶素子100への電源の供給を再開する。ここで、電源V0をハイレベル電位とする。また、制御信号S2がローレベル電位なので、スイッチ104の第1の端子と第2の端子との間が非導通状態、スイッチ105の第1の端子と第2の端子との間が導通状態となるので、インバータ106の入力端子と第2の電源線V2と、が電気的に接続され、インバータ106の入力端子にハイレベル電位が入力される。
本実施の形態では、第2の記憶回路に不良が発生した場合に、不良が発生した第2の記憶回路と代替させるための第2の記憶回路をさらに有する記憶素子について、図4乃至図6を参照して説明する。
図4に示す記憶素子200において、電源の供給の後、データの保持時における消費電力を削減するために電源の供給を停止し、再び電源を供給する場合の駆動方法について、図4及び図6を参照して説明する。
図6中、期間1の動作について説明する。期間1では、電源が記憶素子200に供給されている。ここで、電源V0は、VDD(ハイレベル電位)である。制御信号S1乃至制御信号S5は、いずれもローレベル電位である。記憶回路101は、ノードM1において第1のデータを保持する。また、制御信号S2がローレベル電位なので、スイッチ104及びスイッチ208の第1の端子と第2の端子との間が非導通状態、スイッチ105及びスイッチ209の第1の端子と第2の端子との間が導通状態となる。これにより、インバータ106の入力端子と第2の電源線V2と、が電気的に接続され、インバータ106の入力端子にハイレベル電位が入力され、インバータ210の入力端子と第2の電源線V2と、が電気的に接続され、インバータ210の入力端子にハイレベル電位が入力される。また、ノードN1、ノードN2、ノードN5は、どのような電位であってもよい。なお、ノードN4の電位はローレベル電位であるため、選択回路211は出力端子の一方、選択回路212は入力端子の一方が選択されている。
図6中、期間2の動作について説明する。期間2では、記憶素子200への電源の供給を停止する前に、制御信号S1をハイレベル電位として、トランジスタ112及びトランジスタ226をオン状態とする。こうして、記憶回路101のノードM1に保持された第1のデータの電位が、トランジスタ112を介して、トランジスタ113のゲートに入力される。トランジスタ113のゲートに入力された電位は、容量素子114によって保持される。こうして、ノードN1に、記憶回路101に保持された第1のデータに対応する第2のデータの電位(図6中、VXと表記)が保持される。
図6中、期間3の動作について説明する。電源供給停止前の動作を行った後、期間3のはじめに、記憶素子200への電源の供給を停止する。ここで、電源V0をVSSとする。記憶素子200へ電源の供給が停止すると、記憶回路101に保持されていた第1のデータ(dataX)は消えてしまう。しかしながら、記憶回路203では、トランジスタ226として、酸化物半導体にチャネルが形成されるトランジスタを用いており、当該トランジスタは、オフ電流が著しく小さいため、容量素子228によって保持された電位を長期間保持することができる。したがって、記憶素子200は、電源の供給が停止した後も、記憶回路203において、第2のデータ(VX)を保持することができる。
図6中、期間4の動作について説明する。記憶素子200への電源の供給を再開する。ここで、電源V0をVDDとする。また、制御信号S2がローレベル電位なので、スイッチ104及びスイッチ208の第1の端子と第2の端子との間が非導通状態、スイッチ105及びスイッチ209の第1の端子と第2の端子との間が導通状態となる。これにより、インバータ106の入力端子と第2の電源線V2と、が電気的に接続され、インバータ106の入力端子にハイレベル電位が入力され、インバータ210の入力端子と第2の電源線V2と、が電気的に接続され、インバータ210の入力端子にハイレベル電位が入力される。なお、ノードN4の電位はハイレベル電位であるため、選択回路211は出力端子の他方、選択回路212は入力端子の他方が選択されている。
本実施の形態では、先の実施の形態に示す記憶素子を複数用いた記憶装置について、図7を参照して説明する。
本実施の形態では、実施の形態1及び2で示した記憶素子や、実施の形態3で示した記憶装置を用いた信号処理回路の構成について、図8を参照して説明する。
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、CPUの構成について説明する。
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。
本実施の形態では、先の実施の形態に示す記憶素子の一形態について、図13を参照して説明する。図13では、図1に示す記憶素子100が有するトランジスタ113上に、トランジスタ112及び容量素子114が、積層されている断面図を示す。
101 記憶回路
102 記憶回路
103 ベリファイ回路
104 スイッチ
105 スイッチ
106 インバータ
111 選択回路
112 トランジスタ
113 トランジスタ
114 容量素子
115 トランジスタ
116 トランジスタ
117 インバータ
118 選択回路
150 記憶素子
200 記憶素子
202 スイッチ
203 記憶回路
208 スイッチ
209 スイッチ
210 インバータ
211 選択回路
212 選択回路
213 記憶回路
222 トランジスタ
226 トランジスタ
227 トランジスタ
228 容量素子
231 トランジスタ
232 トランジスタ
233 選択回路
234 トランジスタ
250 記憶素子
301 制御回路
302a 記憶素子
302b 記憶素子
302c 記憶素子
303 記憶素子群
421 RF回路
422 アナログベースバンド回路
423 デジタルベースバンド回路
424 バッテリー
425 電源回路
426 アプリケーションプロセッサ
427 CPU
428 DSP
429 インターフェース
430 フラッシュメモリ
431 ディスプレイコントローラ
432 メモリ回路
433 ディスプレイ
434 表示部
435 ソースドライバ
436 ゲートドライバ
437 音声回路
438 キーボード
439 タッチセンサ
441 メモリコントローラ
442 記憶装置
443 記憶装置
444 スイッチ
445 スイッチ
450 信号処理回路
451 演算回路
452 演算回路
453 記憶装置
454 記憶装置
455 記憶装置
456 制御装置
457 電源制御回路
471 バッテリー
472 電源回路
473 マイクロプロセッサ
474 フラッシュメモリ
475 音声回路
476 キーボード
477 メモリ回路
478 タッチパネル
479 ディスプレイ
480 ディスプレイコントローラ
500 基板
501 絶縁層
502 半導体層
503 ゲート絶縁層
504 ゲート電極層
505a 不純物領域
505b 不純物領域
506 チャネル形成領域
507 側壁絶縁層
508a 不純物領域
508b 不純物領域
509 絶縁層
510 絶縁層
511 絶縁層
512a 電極層
512b 電極層
512c 電極層
513 絶縁層
514a 配線層
514b 配線層
515 絶縁層
516 絶縁層
517 絶縁層
518 絶縁層
519 酸化物半導体層
520a ソース電極層
520b ドレイン電極層
521 ゲート絶縁層
522a ゲート電極層
522b 電極層
523 絶縁層
524 絶縁層
525 配線層
9900 基板
9901 ALU
9902 ALU・Controller
9903 Instruction・Decoder
9904 Interrupt・Controller
9905 Timing・Controller
9906 Register
9907 Register・Controller
9908 Bus・I/F
9909 ROM
9910 ROM・I/F
Claims (3)
- 第1の記憶回路と、第2の記憶回路と、ベリファイ回路と、第1及び第2のスイッチと、インバータと、低電位側の第1の電源線と、高電位側の第2の電源線と、を有し、
前記第1の記憶回路は、電源が供給されている期間のみ第1のデータを保持するとともに、データ信号を出力し、
前記第2の記憶回路は、第1の制御信号に基づいて、前記第1のデータに対応する第2のデータを保持し、
前記第2の記憶回路は、第1のトランジスタ、第2のトランジスタ、及び容量素子を有し、
前記第1のトランジスタは、酸化物半導体領域にチャネルが形成され、
前記第1のスイッチ及び第2のスイッチは、第2の制御信号に基づいて、前記第2の記憶回路を介して前記第1の電源線と、前記インバータの入力端子と、を電気的に接続、又は第2の電源線と、前記インバータの入力端子と、を電気的に接続し、
前記インバータは、出力端子から前記第2の記憶回路に保持された前記第2のデータを出力し、
前記ベリファイ回路は、前記第1のデータと、前記第2のデータと、が一致するか否かを判定し、一致すると判定する場合には、前記第1の記憶回路に対して前記電源の供給を停止する、信号処理回路。 - 請求項1において、
前記第1の記憶回路に対して前記電源の供給が再開された場合に、
前記第1のスイッチ及び前記第2のスイッチは、前記第2の制御信号に基づいて、前記第2の記憶回路を介して前記第1の電源線と、前記インバータの入力端子と、を電気的に接続、又は第2の電源線と、前記インバータの入力端子と、を電気的に接続し、
前記インバータの出力端子から、前記第2の記憶回路に保持された前記第2のデータを出力し、
前記第2のデータは、前記第1の記憶回路に前記第1のデータとして再び保持され、
前記ベリファイ回路は、前記第1のデータと、前記第2のデータと、が一致するか否かが判定する、信号処理回路。 - 請求項1又は2において、
前記ベリファイ回路は、選択回路と、インバータと、を有する、信号処理回路。
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