JPS62177794A

JPS62177794A - 半導体メモリセル

Info

Publication number: JPS62177794A
Application number: JP61017928A
Authority: JP
Inventors: Masaaki Matsumoto; 松本　眞明; Noriyuki Honma; 本間　紀乏; Toru Nakamura; 徹中村; Kazuo Nakazato; 和郎中里
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-01-31
Filing date: 1986-01-31
Publication date: 1987-08-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体メモリに係り、特に高速バイポーラメ
モリの遅延時間の短縮とメモリセルの動作余裕度の増加
を達成するに好適なメモリセルに関するものである。

〔発明の背景〕

従来のバイポーラメモリセル（公開特許公報昭５９−　
：ｌ！３６５　、　Ｉｆ／ｌ　５９−　：３’／９１　
）は、第１６図に示すように２つのダブルエミッタトラ
ンジスタ（以下Ｔｒｓと略す）Ｑｍｎ、　Ｑｍｎ’のベ
ースとコレクタをそれぞれ交差結合し、両トランジスタ
のコレクタにそれぞれ負荷Ｚｍｎ、　Ｚｍｎ’を設けた
ものである。これらのメモリセルは上記負荷Ｚｍｎ、　
７．ｒｓｎ’を工夫することによって、高速動作可能な
メモリセルを得ている。例えば、第１７図のように従来
のダイオードクランプ形メモリセルにおいてダイオード
Ｄｍ。

Ｄｍ’の容量はスピードアップコンデンサとして働くた
め、その値を大きくすることは、メモリセルの応答遅延
時間を短縮するのに効果がある。ところが、ｐ膨拡散層
とｎ形エピタキシャル層でダイオードを作る場合、その
接合部の単位面積あたりの容量が小さいため、ダイオー
ドの容量を大きくしようとするとダイオードの面積を大
きくしなければならない。このため、メモリセル面積が
大きくなる欠点があった。又、ダイオード接合容量の単
位面積あたりの容量を増やそうとするプロセスが複雑に
なる欠点があった。

〔発明の目的〕

本発明は、前述の如き欠点を改善した新規な発明であり
、その目的は、非選択から選択状態に遷移するメモリセ
ルのベース電圧の立ち上げ時間と、選択から非選択状態
に遷移するメモリセルのベース電圧の立ち下り時間を短
縮することによって、メモリセルの情報読み出し動作を
高速化することにある。

〔発明の概要〕

その目的を達成するために、本発明の半導体メモリセル
は、第１図または第２図のようにフリップフロップを構
成するＴｒｓ（第１図ではＱｌｌｎ。

Ｑ　ｍ　ｎ′、第２図ではＱ　ａｍｌｌ　Ｑｂ＋ａｎｔ
　Ｑａｍ＋＋　’　Ｑｂ＋ｏｎ　’　）のコレクタと、
下側ワード線ＷＬとの間に、それぞれ容量Ｃ１゜、Ｃ１
゜′を付加している。

本発明のメモリセルをメモリセルアレーに配列した場合
（第４図）下側ワード線ＷＬは、半選択のメモリセル（
選択されたワード線に接続されたメモリセルのうち選択
された１個のメモリセルを除いた残り全てのメモリセル
）を介してワード線Ｗの電圧変化と同一速度で変化する
。このことを利用して、メモリセルの状態が遷移（ワー
ドＭＷとメモリセルが選択状態から非選択状態に、又は
非選択状態から選択状態に遷移）する時に、容景Ｃヨ。

とＣ＋ｔｎ’により、下側ワード線の電圧変化をメモリ
セルのブリップフロップを構成するＴＴＳのコレクタ（
もしくはベース）の節点ＮｍｎまたはＮ１１ｎ　’にす
みやかに伝えることが出来る。このためその節点の電圧
変化を高速化出来る。すなわち、メモリセルのフリップ
プロップを構成するＴＴＳのコレクタ・エミッタ間に容
量を付加することによって、メモリセルの応答遅延時間
の短縮が図れる。又、同時に非選択から選択状ｆ島に遷
移するメモリセルの動作余裕度（メモリセルのコレクタ
間電位差；上記節点Ｎ　ａｎとＮ□′の電圧差）を拡大
出来る。

以下実施例について詳細な説明する。

〔発明の実施例〕

実施例１第３図に実施例１を示す。同図は、第１図のメモリセル
の負荷Ｚ、ｎをショットキーバリヤダイオードＳ　Ｂ　
Ｄ、。、低抵抗ＲＬ、、、高抵抗ＲＨ，ｎで実現してい
る。第４図に、第３図のメモリセルをアレー状に配列し
、メモリ動作させる回路を示した。

第４図〜第９図を用いて本発明の特徴である容量Ｃａｎ
　（ｍ”１．２＋　”’ｔ　ｎ＝１．２．”’）の効果
について説明する。

最初に、各図（第４図〜第７図）の説明をする。

第４図において、ＷＬ？　ＷｚはワードＩ＠ｔ　Ｄｉｌ
［）Ｌ’Ｄｘ＊　Ｄ２’はディジット線、Ｑ　１１１　
＃　Ｑ　ａ　ｚ　＋　Ｑ　ａ　１１Ｑ　４２はメモリセ
ル参照用Ｔｒｓ、Ｑｔｓ＋　Ｑ７ｚ、　ＱａｔｅＱ８２
１　Ｑｏ２はディジット線選択用Ｔｒｓ＋　１．　ｎｘ
ｅ　Ｉ　Ｒ２は読み出し書き込み用電流源、ｒｖはディ
ジット線選択用電流源である。

第５図にワード線Ｗ１の電圧波形、Ｔ　ｒ　ｓ　Ｑ　ｔ
　ｔのベースＮｌｌ’とコレクタＮ１１の電圧波形およ
びメモリセル参照用ＴｒｓＱｓｘ＋　Ｒ４１のベースＮ
ｌｌ、　Ｎ４の電圧波形を示した。第６図にワード線Ｗ
２の電圧波形、ＴｒｓＱ２ｔ’のベースＮ２１とコレク
タＮ２１′の電圧波形およびメモリセル参照用Ｔ　ｒ　
ｓＱδ１　、　Ｑ　４１のベースＮａ、Ｎ４の電圧波形
を示した。

第７図にワード線Ｗ　ｔ　＋　Ｗ　ｚの電圧波形と下側
ワード線Ｗ　Ｌ　Ｌ−Ｗ　Ｌ　Ｚの電圧波形を示した。

破線は、メモリセルのコレクタ・エミッタ間容量Ｃｍ　
ｎ　＋Ｃａｎ’（ｍ＝１．２．−、ｎ＝１．２−）の容
量値が小さい場合、実線は容量Ｃａｎ　ｇ　Ｃｍ。′の
容量値が大きい場合のメモリセルのベースとコレクタの
電圧波形である。

次に２本発明の効果について説明する。まず。

メモリセルの応答遅延時間を短縮出来ることについてへ
述べる。今、節点Ｎｎの電圧が選択（高電圧）状態にあ
りディジット線Ｄｉｅ　Ｄｓ　’が選択されているとす
るにの時、ワード線Ｗ１が非選択（低電圧）から選択（
高電圧）状態に遷移し、情報読み出し電流ＩＲＩがメモ
リセルリＴ　ｒ　ｓ　Ｑ　Ｉ　１から流れ、同時にワー
ド線Ｗｚが選択（高電圧）から非選択（低電圧）状態に
遷移し、情報読み出し電流ＩＲ２がＴｒｓＱ＋ｓに流れ
る場合を考える。第５図と第６１！！’Ｉに示すように
−Ｃｍｎ１　Ｃａｎ　’の容量が大きいほどメモリセル
Ｔｒｓのベース電圧の立ち上りおよび立ち下りがすみや
かに行われる。このため、メモリセルの情報読み出しの
応答遅延時間が％ｉ縮される。その理由を以下に述べる
。ワード線Ｗ１の電圧が立ち上ると、半選択のメモリセ
ルＱ　Ｃ１２ｅＱ　Ｃ１ｓ　、・・・、を介して下側ワ
ード線ＷＬ１も第７図に示すようにほとんど同時に立ち
上る。この時に、下側ワード線Ｗ　Ｌ　ｓの電圧変化は
、非選択から選択状態に遷移するメモリセルＱ　Ｃｓ　
１の容量Ｃｔｔを介して、トランジスタＱｚｚのベース
Ｎｌｌ　’に伝わり、その電圧をすみやかに立ち上げる
。Ｃ１ｔの容量値が大きいほど下側ワード線の電圧変化
は速く伝わり、ＱｌｔのベースＮｌｌ’の電圧の立ち上
り時間を短縮出来る。又、ワード線Ｗｚが立ち下ると、
半選択のメモリセルＱＣｚｚ＋　ＱＣｚａ＋・・・を介
して。

下側ワード線ＷＬ　２の電圧も第７図に示すようにほと
んど同時に立ち下る。この時に、下側ワード線Ｗ　Ｌ　
ｘの電圧変化は、選択から非選択状態に遷移するメモリ
セルＱ　Ｃ＋！　１の容量Ｃ２１′を介してＴｒｓＱｚ
ｔ’のベースＮ２１に伝わり、その電圧を立ち下げる＊
Ｃｚｔ’の容量が大きいほど下側ワード線の電圧変化を
速く伝わり、Ｑ２１′のベースＮｚｔの電圧の立ち下り
時間を短縮出来る。すなわち。

メモリセルのＴｒｓのコレクタ・エミッタ間容量が大き
いほど、メモリセルの応答遅延時間を第８図に示すよう
に短縮出来る。この高速化効果が得られる容量の値は微
速化等に製造プロセス条件により異なるが現行の２μｍ
程度のプロセスでは１００ｆＦ程度以上は必要である。

一般にこれらのプロセルで得られる浮足容量は１０〜２
０ｆＦ程度であり、この値の容量では高速化効果は全く
といってよい程期待できない。

次にメモリセルの動作余裕度を大きく出来ることについ
て述べる。メモリセルは、メモリセルのブリップフロッ
プＴｒｓのコレクタ間電位差ＶにＣ＝ＶＮ　’　１１　
　ＶＮｌｌ（ＶＮ　’　１１はＱｔｘ（７）ヘ−スＮｔ
ｘ　’　＋７１電圧、ＶＬＩはＱｔｔのコレクタＶｔｔ
の電圧）が大きいほど安定に動作する。ワード線Ｗｚが
非選択から選択状態に遷移する時、その過渡時において
メモリセルのコレクタ間電位差ｖＭｃが最小になる。

第９図にこのｖＭｃの最小値Ｖにａ　ｍｉｎのメモリセ
ルＴｒｓコレクタエミッタ間容量Ｃ□依存性を示した。

すなわち、Ｃ□が大きいほどｖｍｃ　ｆｆ１ｉｎが大き
くなり、情報読み出し時のメモリセルの動作が安定にな
る。この理由は、下側ワード線の電圧変化が、非選択か
ら選択状態に遷移するメモリセルＱ　Ｃ１１の容量Ｃ１
ｌを介いて、　Ｔ　ｒ　ｓ　Ｑ　１１のベースＮ１１′
に伝わり、その電圧ＶＮ’ｌｌを速く立ち上げＶＭＣ＝
ＶＮ　’　ｔｔ　　ＶＮＩＩを大きくするからである。

このメモリセルの動作余裕度を大きく出来る容量Ｃｍ　
ｎ　ｅＣａｎ′の値は、応答遅延時間の短縮の場合と同
様に、１００ｆＦ以上必要であり、通常２ｐｍ１！Ｉｉ
度にプロセルで出来るベース・エミッタ間容量１０〜２
０ｆＦ程度では、その効果はほとんど得られないし、ま
たその効果を予測することもできない。

以下では、大容：ｂｔ　Ｃａｎ　ｐ　Ｃ１１＋１　’を
実現する方法について説明する。

実施例１のメモリセルの断面構造の例を第１０図と第１
１図に示した。第１０図と第１１図の同一部分には同一
符号が付しである。第１０図において、１はｎ十層でシ
ョットキーバリアダイオード（Ｓ　Ｂ　Ｄ）のカソード
を、２は金属層でＳＢＤのアノードを形成する。３はｎ
形のエピタキシャル領域である。４は高抵抗層で第３図
の回路図の抵抗ＲＨ，。′に相当する。５はｎ十層で、
第３図の回路のＴ　ｒ　ｓ　Ｑ　ｍ　ｎのディジットＭ
Ｄに接続される側のエミッタを形成する。６もｎ十層で
、Ｔ　ｒ　ｓ　Ｑ　ｓ　ｎの下側ワード線ＷＬに接続さ
れ側エミッタを形成する。７はＰ影領域でＱ　ａｎのベ
ースを形成する。８はＴａｚＯｓ等の高誘電率材料、９
はタングステンＷである。１０はｎ十層でＴ　ｒ　ｓ　
Ｑ　＊　ｎのコレクタを形成する。１１は酸化膜、１２
はＡＱである。

１３はＰ基板である。さらに第１１図において。

１４はｎ形ポリシリコン、１５はＰ形ポリシリコンであ
る。

本発明の特徴である第３図の容量Ｃ力□は、第１０図、
第１１図ともに８のＴａｚＣ）１１で実現しているＴａ
ｚＯｓは高誘電率材料（ｐｎ接合容量のＭ電率より５倍
以上の誘電率）であるため小面積で大きな容量が得られ
る。このため、容ｉｃ、。を作るための面積を多く要し
ない。又、第１０図において、容量Ｃｍｆｉの一部を下
側ワード線に接続されるエミッタの表面積を大きくする
ことによって得ている。

容ｉｃ、ｎを増すために、本実施例のように高誘率材料
を使用する方法、エミッタの表面積を大きくする方法以
外に、Ｔｒｓの縦方向のプロファイル（エミッタ、ベー
スの濃度等）を変える方法やその他容量を増加する構造
のものを使用しても出来ることは言うまでもない。

尚、本実施例においては、ＳＢＤの容量もスピードアッ
プコンデンサとして使用できるためＳ　１３　Ｄの容量
と本発明の容量ｃ、、、ｃ、、ｌ’との併用でメモリセ
ルの応答遅延時間の短縮を図っている。すなわち、本実
施例のように、ワード線とフリップフロップＴｒｓのコ
レクタとの間の容ｉｔ（第３図と第１０．１．１図では
、５ＢＩ）の容量）と下側ワード線ＷＩ、とフリップフ
ロップＴｒｓのコレクタとの間に容ＭＣ□、Ｃ□′とを
併せて使用することが最もメモリセルの応答遅延時間を
短縮出来ることは言うまでもない。

実施例２第１２図に実施例２を示す。第３図と同一部分には同一
符号を付している。本実施例では、ＴｒｓＱ　ａｌｌｎ
ｌ　Ｑｈｓｎ＋　ＱａｌＩｎ　’　ｌ　Ｑｂｌｌｎ′に
逆方向Ｔ　ｒ　ｓ（表面側をコレクタ、基板側をエミッ
タ）を用いている。その他は第３図と同一である。本発
明であるメモリセルＴｒｓのコレクタ・エミッタ間容量
Ｃａｎ　ＨＣａｎ　’の効果については、実施例１と全
く同様である。

実施例２のメモリセルの断面構造の１部を第１３図に示
した。第１０ＩｊＡまたは第１１図と同一部分には同一
符号を付している。図中１−６は、ｎ＋Ｈで第１２図に
逆方向Ｔ　ｒｓＱａ＊ｎのコレクタを形成する。１７図
はｎ十埋込層で逆方向ＴｒｓＱａｃｎのエミッタを形成
する。１８はｎ＋Ｈで第１２図の逆方向Ｔ　ｒ　ｓ　Ｑ
　ｂ　ｍ　ｎのコレクタを形成する。］９はｎ十層埋込
層、２０はｎ＋Ｈが逆方向Ｔ　ｒｓ　Ｑ　ｂ＋＋＋ｕの
エミッタを形成する。２１はｎ＋ｍである。

２２はｎ領域で、第１２図の負荷の低抵抗ＲＬ□の１部
分を形成する。またこのｎ領域と２つの金属層との接合
部でショットキーバリアダイオード（ＳＢＤ）を作って
いる。２３はｐ影領域、２４はｎ十埋込層である。、２
５はＡＱで２０のｎ＋Ｈと２３のｐ影領域とを接続して
いる０本発明の特徴である第１２図の容量Ｃｌ１ｒｌは
、ＳＢＤ直下の２２のｎ領域と２３のｐ影領域との接合
部を利用している。このｐ影領域を、１５のＰ形ポリシ
リと２５のＡＱを介して１９のｎ十埋込層すなわち情報
保持用Ｔｒｓのエミッタに接続出来るようにしている。

このため１本実施例では、容量Ｃ，Ｉｌを作るためにＳ
ＢＤ直下の縦構造の接合容量を利用する工夫を図ってお
り、余分に面積を必要としない特徴がある。

尚、本実施例では、ＳＢＤ負荷負荷切換子メモリセルで
あるが、第［４図のにように５Ｉ３Ｄクランプメモリセ
ルあるいは第１５図のようにＰｎＰｎ交差結合形メモリ
セルを用いても、本実施例と同様の効果を期待出来る。

第１４図、男１５図においてメモリセルのＴ　ｒ　ｓに
逆方向Ｔ、ｓ　（エミッタを基板側、コレクタを表面側
＞１１使用しているが、順方向Ｔｒｓ（エミッタを表面
側、コレクタを基板側）を使用してもよいことを言うま
でもない。

又、容Ｍｃ、ｎを増すために、実施例１で述べた方法も
実施例２においても適用出来ることは言うまでもない。

〔発明の効果〕

以上説明した如く、本発明の半導体メモリセルは、メモ
リセルのフリップフロップを閘成するＴｒｓのコレクタ
とエミッタ間に容量を付加することによって、非選択か
ら選択状態に遷移するメモリセルＴｒｓのベース電圧と
、選択から非選択状態に遷移するメモリセルＴ　ｒ　ｓ
のベース電圧の遷移をすみやかに行い、その結果メモリ
セルの遅延時間を短縮出来る。すなわちメモリの情報読
み出し応答遅延時間を短縮出来る。又、同時に情報読み
出し時のメモリセルコレクタ間電位差を大きく出来、メ
モリセルを安定に動作させることが出来る。

【図面の簡単な説明】

第１〜３，１２，１．４〜１５図は本発明の半導体メモ
リセルの回路図、第４図は本発明の半導体メモリセルの
アレーとその部分周辺回路図、第５〜７図はメモリの各
部の電圧波形、第８図はメモリの遅延時間のメモリセル
トランジスタのコ１ノクタ・エミッタ間容ｈ（依存性を
示す図、第９図はメモリセルトランジスタのコレクタ間
電位差の最小値ＶＭＣｍｉｎのメモリセルトランジスタ
のコレクタ・エミッタ間容量依存性を示す図、第１０〜
１１゜１３図は本発明の半導体メモリセルの断面図、第
１６〜１７図は従来の半導体メモリセルの回路図。Ｚ　１ｌｎｌ　Ｚｌｌｎ′はメモリセルの負荷、Ｑ　ａ
ｌｌ　ｌ　Ｑ　ｌｌｎ　’　ｊＱ　ａｌｌｎ　ｌ　Ｑｂ
ｍｎ　Ｉ　Ｑｂ　’　ｌｌｎ　ＨＱｂ　’　ｍｎ）　　
（ｒｎ　”　Ｌ　〜２　ｇｎ　＝　１〜２　）　、Ｑｓ
ｓ−Ｑ９ｔ＋　Ｑ３２〜１１２はＮＰＮトランジスタ、
Ｃｍｎ、Ｃｍ。’　　（ｍ＝１〜２．ｎ＝１〜２）は容
量、ＲＨ，ｎ、ＲＨ，ｎ’　　（ｍ＝１〜２゜ｎ＝１〜
２）、ＲＬｍｎ、ＲＬｍｎ’　　（ｍ＝１〜２゜ｎ＝１
〜２）　、ＲＬｓ、ＲＬａは抵抗、Ｓ　Ｂ　Ｄ、、。５Ｒｒ）ａｎ’　　（ｍ＝　Ｌ〜２．ｎ＝１〜２）はシ
ョツ第　１　目不　２　図早　４　図早　５　口早　６　図早　７　口時間メ七リセルトランジスタのコしクタエミノタＭ　容ｔＣ
ｍ＊メもリセルトランシ゛スタのフしクタエミノタ廖■
４ｆｃｍｎ不　１２　　’７Ｗ早　７３　図亭　７４　困Ｌ椿　／３２

Claims

【特許請求の範囲】

１、第１のトランジスタのコレクタとベースをそれぞれ
第２のトランジスタのベースとコレクタに交差接続し該
第１と該第２のトランジスタのエミッタを互いに接続し
たものを含むメモリセルにおいて、該第１のトランジス
タのコレクタと該エミッタとの間および該第２のトラン
ジスタのコレクタと該エミッタとの間に容量を付加した
ことを特徴とする半導体メモリセル。